KR101113358B1 - 에칭 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

에칭 방법에 있어서, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 에칭량을 제어한다. 이에 따라서, 에칭을 단계적으로 행할 수 있으므로, 에칭량을 고정밀도로 제어하는 것이 가능하다.
에칭 횟수, 에칭 방법, 에칭 장치

Description

에칭 방법 및 반도체 장치의 제조 방법{ETCHING METHOD AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 실시의 형태에 따른 에칭 방법에 있어서의 에칭 시간과 에칭량과의 관계를 나타내는 그래프이다.
도 2a 및 도 2b는 동일한 에칭 방법에 있어서의 개구 사이즈 및 인접하는 개구 간의 거리에의 의존성을 나타내는 그래프이다.
도 3은 본 실시의 형태에 따른 반도체 장치의 설명도이다.
도 4a 내지 도 4c는 본 실시의 형태에 따른 반도체 장치의 제조 공정의 일부를 도시하는 설명도이다.
도 5a 및 도 5b는 본 실시의 형태에 따른 반도체 장치의 제조 공정의 일부를 도시하는 설명도이다.
도 6은 종래의 반도체 장치의 제조 공정의 일부를 도시하는 설명도이다.
도 7은 종래의 반도체 장치의 제조 공정에서의 에칭 방법을 도시하는 설명도이다.
<도면의 주요 부분에 대한 부호의 설명>
h : 단차
1 : 반절연성 GaAs 기판
2 : 버퍼층
3 : 채널층
4 : 장벽층
41 : 스페이서층
42 : 전자 공급층
43 : 게이트 컨택트층
44 : 제1 매립 게이트 영역
45 : 제2 매립 게이트 영역
<관련 기술의 교차 참조>
본 발명은, 2003년 12월 2일자로 일본 특허청에 출원된 우선권 번호 2003-403599호에 대한 우선권을 주장하며, 그 내용 전체가 여기에 참고로서 포함된다.
본 발명은, 에칭 방법, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
반도체 프로세스에 있어서, 기판 위에 형성된 재료막을 에칭하는 가공 기술이 필요하다.
이 에칭 기술은, 산을 포함하는 화학액을 에칭액(에칭제)로서 이용하는 웨트 에칭과, 각종 가스를 이용하는 드라이 에칭의 두 종류로 대별되며, 또한 상기 웨트 에칭에 대해서는, 웨이퍼 등의 기판을 에칭제에 침지하는 딥핑(dipping) 방식이나, 기판에 화학액을 적하(drop)하여 기판을 회전시키면서, 에칭을 행하는 스핀 방식 등이 알려져 있다. 또한 후술하는 전계 효과 트랜지스터 등에 이용되는 반 절연성 GaAs 기판용의 에칭제로서는, 일반적으로 인산이나 시트르산 등의 유기산과 과산화 수소수와 물과의 혼합액이 이용되고 있다.
그리고, 상기 웨트 에칭에 의해 기판을 에칭하는 경우, 그 에칭량은, 종래, 에칭 시간에 의존하고 있었다. 즉, 상기 딥핑 방식이면, 기판을 에칭제에 소정 시간 침지함으로써 소정의 에칭량을 얻도록 하였다.
이러한 웨트 에칭을 이용하는 반도체 프로세스의 하나로서, 동일한 반도체 기판상에 다른 임계 전압을 갖는 복수의 트랜지스터를 형성하도록 한 반도체 장치의 제조 방법이 있다 (예를 들면, 일본특허출원 공보 2002-100641호 참조).
복수의 트랜지스터를, 상호 임계 전압이 다른 공핍형 전계 효과 트랜지스터(이하「D-FET」로 한다)와, 증가형 전계 효과 트랜지스터(이하「E-FET」로 한다)로 한 경우에 대해, 그 구성을 간단히 설명한다.
도 6에, D-FET와 E-FET를 동일 기판 위에 혼재한 IC의 일례를 나타낸다. 또, 설명을 쉽게 하기 위해서, 각 도면의 우측에 E-FET를 좌측에 D-FET를 배치한 것으로서 설명한다.
도 6에 있어서, 100은 반 절연성 GaAs 기판이고, 이 위에 버퍼층(110), 채널층(120), 장벽층(130)이 에피택셜 성장에 의해 언급한 순서대로 적층되어 있다. 장벽층(130)은, 도핑되지 않은 AlGaAs로 이루어지는 스페이서층(131)과, 예를 들면 n형 불순물이 도핑된 AlGaAs로 이루어지는 전자 공급층(132)과, 도핑되지 않은 AlGaAs로 이루어지는 게이트 컨택트층(133)으로 형성되고, 이 게이트 컨택트층(l33) 내에는, 예를 들면 p형 불순물이 고농도로 첨가된 제1 매립 게이트 영역(141)(E-FET 측)과 제2 매립 게이트 영역(142)(D-FET 측)이 각각 형성되어 있다. 또, 150은 절연막, 161, 171은 E-FET 측의 소스 전극과 드레인 전극, 162, 172는 D-FET 측의 소스 전극과 드레인 전극, 181, 182는 E-FET 측 및 D-FET 측 각각의 게이트 전극이다.
여기서, E-FET와 상기 D-FET의 각각의 임계 전압은 각각의 매립 게이트 영역(141, 142)과 상기 전자 공급층(132)과의 거리에서 결정되는 것으로 알려져 있다.
D-FET 측의 게이트 전극(182) 바로 아래의 매립 게이트 영역(142)은, 예를 들면 상기 절연막(150) 상의 부분을 마스크로 하여, 그 게이트 개구부(152)로부터 선택적으로 p형 불순물을 확산하는 것에 의해 형성하고 있고, 그 표면에서의 깊이는 임의의 임계 전압으로 되도록 제어되어 있다.
한편, E-FET 측의 게이트 전극(181) 바로 아래에 위치하는 제1 매립 게이트 영역(141)은 상기 절연막(150)에 형성한 게이트 개구부(151)에 노출한 게이트 컨택트층(133)을, 도 7에 도시한 바와 같이, 표면에 레지스트(190)를 형성한 뒤, 예를 들면 상술한 웨트 에칭에 의해 선택적으로 에칭하여 층 두께를 얇게 하여, 그 후, D-FET 측의 제2 매립 게이트 영역(142)을 형성하는 것과 동시에 p형 불순물을 선택적으로 확산함으로써 형성하고 있다. 즉, 상기 제1 매립 게이트 영역(141)이 형성되는 상기 게이트 컨택트층(133)의 두께를, D-FET 측과 동일한 깊이의 p형 불순물을 확산한 경우에 소정의 임계 전압이 얻어지도록, 그 두께를 조정하고 있는 것이다.
그런데, 상술한 프로세스로 D-FET와 E-FET를 동일 기판 위에 혼재하도록 한 경우, E-FET의 임계 전압의 제어가 매우 곤란하였다.
즉, 상술한 바와 같이, E-FET의 게이트부는, 제1 매립 게이트 영역(141)을 형성하기 전에, 미리 절연막(150)에 개방된 게이트 개구부(151)를 통해서, 게이트 컨택트층(133)을 에칭액에 침지하는 웨트 에칭에 의해 박층화해 둘 필요가 있지만, 그 에칭량의 정밀도는 ± 수nm의 레벨이다.
그러나, 상술했던 것 같은 에칭 시간에 의존하는 방법에서는, 상술한 바와 같이 고정밀도로 에칭량을 제어하는 것은 매우 곤란하고, 결과적으로, 실제의 프로세스에 있어서 안정된 임계 전압의 제어를 행할 수 없는 경우가 많아, IC로서의 수율 저하를 초래하고 있었다.
이와 같이, 에칭 시간에 의존하여 에칭량을 제어하는 종래의 에칭 방법으로서는 한계가 있고, 이러한 종래 기술을 이용하여, 예를 들면, 전계 효과 트랜지스터의 임계 전압을 설정하는 것도 어렵다. 따라서, 상술한 바와 같이, 에칭량을 에칭 시간에 의존한 종래의 에칭 방법에서는, 동일한 반도체 기판상에 임계 전압이 다른 트랜지스터를 모노리식으로 형성하는 것도 곤란하고, 나아가서는 이러한 기술을 이용하여 동일 칩상에 파워 증폭기, 스위치 등의 복수의 기능 회로를 설치한 통신용 MMIC(Monolithic Microwave IC)의 성능 향상이나 생산 안정화를 도모하는 것도 어려운 것으로 되어 있다.
본 발명은, 상기한 관련 기술과 관련된 전술한 문제 및 다른 문제를 언급한다.
제1 실시예에 기재된 본 발명에서는, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 에칭량을 제어하는 에칭 방법이 제공된다.
제2 실시예에 기재된 본 발명에서는, AlGaAs 층에 대하여, 과산화수소와 시트르산과, 암모니아와 프로판올과의 혼합액으로 이루어지는 에칭액을 이용하여, 에칭 시간에 의존하지 않고 에칭 횟수에 의해서 에칭량을 제어하는 에칭 방법이 제공된다.
제3 실시예에 기재된 본 발명에서는, AlGaAs층을 갖는 동일한 반도체 기판 상에서 제1 전계 효과 트랜지스터가 형성되는 제1 형성 영역을 에칭하고, 제2 전계 효과 트랜지스터가 형성되는 제2 형성 영역과의 사이에 소정의 단차를 형성하고, 그 후, 상기 단차를 유지한 상태에서 상기 제1 및 제2 형성 영역의 소정 개소에 각각 불순물을 동시에 기상 확산시켜 제1 매립 게이트 영역과 제2 매립 게이트 영역을 형성하여, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터를 동일 기판 상에 형성하도록 한 반도체 장치의 제조 방법이 제공된다. 또한, 본 실시예에서는, 상기 제1 형성 영역을 에칭할 때, 상기 AlGaAs층에 대하여, 과산화수소수와, 시트르산과, 암모니아와, 프로판올의 혼합액으로 이루어지는 에칭액을 이용하고, 에칭 시간에 의존하지 않고 에칭 횟수에 의해 에칭량을 제어하는 것으로 하였다.
제4 실시예에 기재된 본 발명에서는, 반도체 기판상에, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터가 형성된 반도체 장치에서, 상기 제1 전계 효과 트랜지스터가 형성된 제1 형성 영역이, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 소정량 에칭됨으로써, 상기 제1 형성 영역과 상기 제2 전계 효과 트랜지스터가 형성된 제2 형성 영역 사이에 소정의 단차가 형성되어 있다.
(1) 제1 실시예에 기재된 본 발명에서는, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 에칭량을 제어하는 것으로 하였기 때문에, 단계적으로 에칭을 실시함으로써 고정밀도로 에칭량 제어가 가능해지고, 예를 들면 동일한 기판 위에, 소정량의 단차를 복수 개소 형성하는 것도 용이하게 행할 수 있게 된다.
(2) 제2 실시예에 기재된 본 발명에서는, AlGaAs 층에 대하여, 과산화수소와 시트르산과 암모니아와 프로판올과의 혼합액으로 이루어지는 에칭액을 이용하여, 에칭 시간에 의존하지 않고 에칭 횟수에 의해서 에칭량을 제어하도록 함으로써, 특별한 에칭액을 이용하는 일 없이, AlGaAs 층의 에칭량을 고정밀도로 제어하는 것이 가능하게 된다.
(3) 제3 실시예에 기재된 본 발명에서는, AlGaAs층을 갖는 동일한 반도체 기판 상에서 제1 전계 효과 트랜지스터가 형성되는 제1 형성 영역을 에칭하고, 제2 전계 효과 트랜지스터가 형성되는 제2 형성 영역과의 사이에 소정의 단차를 형성하고, 그 후, 상기 단차를 유지한 상태에서 상기 제1 및 제2 형성 영역의 소정 개소에 각각 불순물을 동시에 기상 확산시켜 제1 매립 게이트 영역과 제2 매립 게이트 영역을 형성하여, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터를 동일 기판 상에 형성하도록 한다. 게다가, 본 실시예에서, 본 방법은 상기 제1 형성 영역을 에칭할 때, 상기 AlGaAs층에 대하여, 과산화수소수와, 시트르산과, 암모니아와, 프로판올의 혼합액으로 이루어지는 에칭액을 이용하고, 에칭 시간에 의존하지 않고 에칭 횟수에 의해 에칭량을 제어하는 것으로 하였다. 따라서, 상기 제2 전계 효과 트랜지스터의 임계 전압과의 차에 의해 결정되는 상기 제1 전계 효과 트랜지스터의 임계 전압은 에칭량으로 제어될 수 있다. 그 결과, 원하는 임계 전압을 정확하게 얻을 수 있어 제품 수율을 향상시킬 수 있다. 특히, 상기 제1 전계 효과 트랜지스터를 증가형 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터를 공핍(depletion)형 전계 효과 트랜지스터라고 하면, 고주파용 IC 인 MMIC 등을 제조하는 경우, 그 생산성의 안정화 및 디바이스로서의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
(4) 제4 실시예에 기재된 본 발명에서는, 반도체 기판상에, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터가 형성된 반도체 장치에서, 상기 제1 전계 효과 트랜지스터가 형성된 제1 형성 영역이, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 소정량 에칭됨으로써, 이 제1 형성 영역과 상기 제2 전계 효과 트랜지스터가 형성된 제2 형성 영역 사이에 소정의 단차가 형성된다. 따라서, 상기 제2 전계 효과 트랜지스터의 임계 전압과의 차에 의해 결정되는 상기 제1 전계 효과 트랜지스터의 임계 전압은 에칭량으로 제어될 수 있다. 그 결과, 원하는 임계 전압을 정확하게 얻을 수 있어 제품 수율을 향상시킬 수 있다. 특히, 상기 제1 전계 효과 트랜지스터를 증가형 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터를 공핍형 전계 효과 트랜지스터라고 하면, 이들의 트랜지스터를 이용하는 고주파용 IC인 MMIC의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
본 발명의 상기한 그리고 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 제시된 양호한 실시예로부터 명확해질 것이다.
본 발명에 따른 에칭 방법은, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 에칭량을 제어하도록 한 것이다.
특히, 유기산을 포함하는 화학액을 에칭액으로서 이용하여, 이 에칭액에 기판을 침지하는 딥핑 방식의 웨트 에칭에 있어서, 종래, 에칭량의 제어는 시간에 의존하고 있었던 것을, 에칭 횟수에 의해서 제어가능하게 한 것에 의해, 일회당의 에칭량이 정량화되는 것으로부터 단계적으로 에칭을 실시하는 것으로 고정밀도의 에칭량 제어가 가능하게 된다. 따라서, 예를 들면 동일한 기판 위에 소망량의 단차를 복수 개소 형성하는 것 등도 용이해진다.
그런데, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건으로서는, 예를 들면, 소정의 기판에 대해서는 에칭 능력이 포화점 근방에 있는 것 같은 에칭액을 이용할 수 있다.
본 실시의 형태에서는, AlGaAs 층에 대하여, 과산화 수소수와 시트르산과 암모니아와 프로판올과의 혼합액으로 이루어지는 에칭액을 이용하고 있다. 이 에칭액은, GaAs 층에 통상 이용되는 것이다. 이 에칭액으로 에칭한 경우, GaAs 층에 대해서는 에칭 시간에 의존하여 에칭량이 변화하지만, AlGaAs 층에 대해서는, 에칭 시간에 의존하지 않고 에칭 횟수에 의해서 에칭량을 제어하는 것이 가능한 것이 실험적으로 확인되었다.
즉, AlGaAs 층에 대하여, 과산화수소와, 시트르산과 암모니아와 프로판올과의 혼합액으로 이루어지는 상기 에칭액을 이용하여 에칭을 행하면, 일단 에칭량이 소정량에 도달하면 에칭 시간이 연장되더라도 에칭량은 일정하게 된다는 것을 발견하였다.
도 1에 본 실시의 형태에서 이용한 에칭액을 이용하여 AlGaAs 층을 에칭한 경우에, 에칭 시간에 대한 에칭량(소거량)의 변화를 그래프로 도시한다.
도 1에 도시한 바와 같이, 본 실시의 형태에 따른 에칭 방법에서는, 에칭량은 시간에 의존하지 않는다. 이러한 성질을 이용하는 것에 의해, 특별한 에칭액을 이용하는 일 없이, 종래 이용되고 있는 에칭액을 이용하여 AlGaAs 층의 에칭량을 고정밀도로 제어하는 것이 가능하게 되는 것이다.
또한, 상기 에칭액에 있어서의 과산화수소와, 시트르산과 암모니아와 프로판올과의 혼합액과의 혼합비를 변화시켰을 때의 에칭량(소거량)과의 관계는, 과산화수소의 혼합비가 작으면 일회당의 에칭량이 많아지고, 크면 일회당의 에칭량이 적어지는 것도 실험적으로 나왔다. 따라서, 이 에칭 방법에 의한 일회당의 에칭량은, 과산화수소와, 시트르산과 암모니아와 프로판올과의 혼합액과의 혼합비를 바꾸는 것에 의해서 적절하게 설정하는 것이 가능하다.
상술하여 온 에칭 방법은, 동일한 반도체 기판상에, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터를 형성하는 경우에 적용할 수 있다.
즉, 동일한 반도체 기판상에 제1 전계 효과 트랜지스터를 형성하는 제1 형성 영역을 에칭하여, 이 제1 형성 영역과 제2 전계 효과 트랜지스터를 형성하는 제2 형성 영역 사이에 소정의 단차를 형성하고, 그 후, 상기 단차를 유지한 상태에서 상기 제1 및 제2 형성 영역의 소정 개소에 각각 불순물을 동시에 또는 거의 동시에 기상 확산시켜 제1 매립 게이트 영역과 제2 매립 게이트 영역을 형성하는 것이다.
그리고, 상기 제1 전계 효과 트랜지스터를 증가형 전계 효과 트랜지스터(E-FET), 상기 제2 전계 효과 트랜지스터를 공핍형 전계 효과 트랜지스터(D-FET)라고 하면, 고주파용 IC인 MMIC 등을 제조하는 경우에 있어서 본 에칭 방법은 적합하다.
또한, 이 때에 이용되는 반도체 기판으로서는, 반 절연성 GaAs 기판 위에, 도핑되지 않은 GaAs로 이루어지는 버퍼층과, 도핑되지 않은 GaAs로 이루어지는 채널층과, AlGaAs로 이루어지는 장벽층이 에피택셜 성장에 의해 기재된 순서대로 적층된 것을 이용하면 좋다. 또한, 상기 장벽층은, 도핑되지 않은 AlGaAs에 의한 스페이서층과, 예를 들면 n형 불순물이 도핑된 AlGaAs에 의한 전자 공급층과, 도핑되지 않은 AlGaAs에 의한 게이트 컨택트층으로 형성한 것으로 한다. 따라서, 도핑되지 않은 AlGaAs에 의한 게이트 컨택트층에서의 E-FET의 형성 영역이 에칭되는 층이 된다.
따라서, 상기 제1 전계 효과 트랜지스터인 E-FET의 임계 전압은 상기 D-FET의 임계 전압과의 차에 의해 결정되며, 이 차는 도핑되지 않은 AlGaAs에 의한 게이트 컨택트층의 에칭량으로 제어된다. 본 실시예에서, 에칭량을 에칭 시간에 의존하지 않고 에칭 횟수로 제어함으로써 원하는 임계 전압을 정확하게 얻는 것이 가능해지고, 성능을 향상시키는 것이 가능하게 됨과 동시에, 제품 수율도 향상시킬 수 있다.
표 1에 실험의 일례로서, 상기 에칭액에 의한 AlGaAs 층에 대한 에칭 횟수와 에칭량(소거량)의 변화의 관계를 나타내고 있다.
에칭 프로세스를 행하는 횟수 1회 2회 3회
평균 소거량 6.6mm 12.5mm 18.5mm
표 1로부터도 알 수 있는 바와 같이, 본 실시의 형태에 따른 에칭 방법을 이용함으로써, 에칭 횟수에 의해서 에칭량(소거량)을 제어하여 E-FET의 임계 전압과 D-FET의 임계 전압과의 차를 단계적으로 얻는 것이 가능하다. 1회의 에칭에서의 소거량에 대응한 E-FET와 D-FET 간의 임계 전압차가 얻어져, 2회, 3회의 에칭을 행하면 그 약 2배, 3배의 임계 전압 차가 얻어진다. 따라서, E-FET와 D-FET의 각 임계 전압을 게이트 컨택트층의 에칭량으로 제어하는 것에 의해, 원하는 값으로 고정밀도로 제어하는 것이 가능하게 된다.
또한, 도 2a 및 도 2b에 도시한 바와 같이, 본 실시의 형태에 따른 에칭 방법에 따르면, 임계 전압은 에칭될 개구 사이즈나 인접하는 개구 간의 거리에도 의존하지 않는다.
따라서, E-FET의 임계 전압을 설정할 때, 게이트 컨택트층에서의 에칭 영역으로 되는 개구 사이즈나 개구들의 인접 정도에도 좌우되는 일이 없이, 고정밀도인 임계 전압 제어가 가능하게 된다.
여기서, 본 발명에 따른 반도체 장치, 즉, 동일한 반도체 기판상에, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터를 혼재한 반도체 장치, 및 그 제조 방법의 실시 형태를, 전계 효과 트랜지스터로서, MMIC의 디바이스로서 주류가 되고 있는 고 전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor 중, p형 매립 게이트 구조를 채용함으로써 고성능화를 도모한 접합형 고전자 이동도 트랜지스터(JHEMT:Junction High Electron Mobility Transistor)를 이용한 경우에 대해, 도 3～도 5a 및 도 5b를 참조하면서 설명한다. 또, 도 3～도 5a 및 도 5b에 있어서, 설명을 쉽게 하기 위해서, 각 도면의 우측에 E-FET를, 좌측에 D-FET를 배치한 것으로서 설명한다.
도 3에 본 실시의 형태에 따른 반도체 장치의 구조를 도시한다. 도 3에 도시한 바와 같이, 이 반도체 장치는 소자 분리 영역(11)이 형성된 반 절연성 GaAs 기판(1)의 위에 도핑되지 않은 GaAs로 이루어지는 버퍼층(2)을 개재하여 도핑되지 않은 GaAs로 이루어지는 채널층(3)과 AlGaAs로 이루어지는 장벽층(4)이 순차 에피택셜 성장에 의해 적층되어 있다. 본 실시의 형태에 있어서의 AlGaAs의 Al의 조성은 0.2로 하고 있다.
상기 장벽층(4)은 도핑되지 않은 AlGaAs로 이루어지는 스페이서층(41)과, n형 불순물이 도핑된 AlGaAs로 이루어지는 전자 공급층(42)과, 도핑되지 않은 AlGaAs로 이루어지는 게이트 컨택트층(43)으로 형성되고, 이 게이트 컨택트층(43) 내에는, p형 불순물이 고농도로 도핑된 제1 매립 게이트 영역(44)(E-FET 측)과 제2 매립 게이트 영역(45)(D-FET 측)이 각각 형성되어 있다. 참조 번호 5는 장벽층(4)의 위에 형성된 절연막이다.
상기 전자 공급층(42)에 도핑된 n형 불순물로서는 Si(실리콘)을 이용하고, 매립 게이트 영역(44)(E-FET 측)과 제2 매립 게이트 영역45(D-FET 측)에 도핑된 p형 불순물로서는, Zn(아연)을 이용하였다.
또한, 61, 71은 E-FET 측의 소스 전극과 드레인 전극, 62, 72는 D-FET 측의 소스 전극과 드레인 전극이고, 이들은 상기 절연막(5)의 일부를 개구하여 상기 게이트 컨택트층(43)에 증착법으로 전극 재료를 직접 증착하고, 또한 열 처리함으로써 형성하고 있다. 즉, E-FET 측 및 D-FET 측의 각 소스 전극(61, 62)과 드레인 전극(71, 72)은 게이트 컨택트층(43)에 각각 접합하고 있다.
또한, 81, 82는 E-FET 측 및 D-FET 측 각각의 게이트 전극이고, 상기 절연막(5)에 형성한 게이트 개구부(51, 52)를 통해서 p형 불순물이 고농도로 첨가된 상기 게이트 컨택트층(43) 내의 매립 제1, 제2 매립 게이트 영역(44, 45)에 각각 접합하고 있다.
D-FET 측의 게이트 전극(82)의 바로 아래에 위치하는 제2 매립 게이트 영역(45)은, 상기 절연막(5)을 마스크로 하여 미리 형성한 게이트 개구부(52)에만 선택적으로 p형 불순물을 확산함으로써 형성되고 있다.
한편, E-FET 측의 게이트 전극(81)의 바로 아래에 위치하는 제1 매립 게이트 영역(44)에 대해서도 상기 절연막(5)에 미리 형성한 게이트 개구부(51)를 통해서 선택적으로 p형 불순물을 확산함으로써 형성하고 있지만, 이 때, E-FET 측의 도핑되지 않은 AlGaAs로 되는 상기 게이트 컨택트층(43)은 게이트 전극(81)의 바로 아래 부분이 미리 소정량만 웨트 에칭되고 박막화되어 있다.
즉, 상기 D-FET와 E-FET의 임계 전압은, 각각의 매립 게이트 영역(44, 45)의 하측부와 전자 공급층(42)과의 거리에 의해 결정된다. D-FET의 임계 전압을 기준으로 하면, D-FET과 E-FET의 임계 전압의 차는, E-FET을 형성하는 게이트 컨택트층(43)을 에칭했을 때에 얻어지는 에칭량에 의해 결정되는 것이다.
여기서, 도 4a 내지 도 4c, 및 도 5a 및 도 5b를 참조하면서, 상기 게이트 컨택트층(43)의 에칭 방법을 상술함과 함께, 상기 구성의 반도체 장치의 제조 프로세스에 대하여 상술한다.
우선, 도 4a에 도시한 바와 같이, 반 절연성 GaAs 기판(1)의 위에 도핑되지 않은 GaAs로 이루어지는 버퍼층(2)과, 도핑되지 않은 GaAs로 이루어지는 채널층(3)과, 상술한 스페이서층(41)과 전자 공급층(42)과 게이트 컨택트층(43)이 적층된 AlGaAs로 이루어지는 장벽층(4)을 순차 에피택셜 성장시키고, 소자 분리를 위해, D-FET와 E-FET 및 그 밖의 소자를 형성하는 영역 이외의 에피택셜 성장 부분을 예를 들면 인산과 과산화수소를 포함하는 소정의 에칭액에 의해 에칭 제거한다.
계속해서, 도 4b에 도시한 바와 같이, AlGaAs로 이루어지는 장벽층(4)의 게이트 컨택트층(43)에, E-FET을 형성하기 위한 제1 형성 영역을 포함하는 기판 표면을, 과산화수소와, 시트르산과 암모니아와 프로판올과의 혼합액으로 이루어지는 에칭액에 일정 시간 침지하여, 상기 E-FET 형성 영역을 에칭하여, D-FET 형성 영역의 기판 표면과 D-FET 형성 영역의 기판 표면 사이에 단차 h를 형성한다.
이 때, AlGaAs 층의 표면을 에칭액에 담갔을 때 침지 시간에 상관없이 에칭량은 일정하기 때문에, 원하는 에칭량 즉 단차 h를 얻기 위해서는, 원하는 양에 따라 소정 횟수의 에칭을 행하면 좋다. 여기서는 2회의 에칭을 행하고 있다.
이와 같이, AlGaAs 층의 표면을 에칭할 때에, 에칭 시간에 의존하지 않고 에칭량이 정해지는 조건하에서, 에칭 횟수에 의해서 에칭량을 제어함으로써, 하나의 사양의 기판 위에 D-FET와 E-FET 간에 여러 임계 전압차를 얻는 것이 가능하게 된다.
다음에, 도 4c에 도시한 바와 같이, 기판 표면에 절연막(5)으로서, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 질화 규소(SiN)를 퇴적시킨다. 또한, E-FET용의 제1 형성 영역 및 D-FET용의 제2 형성 영역과 함께, 게이트부를 형성하는 영역의 절연막(5)을, 예를 들면 레지스트 마스크를 패터닝하여 RIE(Reactive Ion Etching) 기술을 이용하여 제거하여, 게이트 개구부(51, 52)를 형성한다.
다음에, 도 5a에 도시한 바와 같이, 상기 게이트 개구부(51, 52)를 통해서, 기상 확산법에 의해 p형 불순물인 아연(Zn)을 상기 게이트 컨택트층(43)에 확산시켜, 제1 매립 게이트 영역(44)과 제2 매립 게이트 영역(45)을 형성한다. 이 때, 또 5에 도시한 바와 같이, D-FET 측과 E-FET 측 사이에서는, 확산 깊이가 이전의 공정에서 게이트 컨택트층(43)을 에칭한 량(단차 h)분만 차로서 나타난다.
다음에, 도 5b에 도시한 바와 같이, 예를 들면 티탄(Ti),백금(Pt) 및 금(Au)을 순차 증착하여, 패턴 형성하는 것에 의해, E-FET 측에 게이트 전극(81)과 D-FET 측에 게이트 전극(82)을 형성한다.
그 후, 제1 형성 영역 및 제2 형성 영역에서, 절연막(5)의 일부를 각각 제거하여 개구하여, 이 개구부를 통해서 상기 게이트 컨택트층(43)에 접합하도록, E-FET 측의 소스 전극(61)과 드레인 전극(71), 및 D-FET 측의 소스 전극(62)과 드레인 전극(72)을 형성하여, 도 3에 도시하는 구조의 반도체 장치를 얻는다.
이상 설명한 바와 같이, 본 실시의 형태에 따른 반도체 장치의 제조 방법에 따르면, E-FET의 임계 전압을 결정할 때에, 이 E-FET의 임계 전압은 D-FET의 임계 전압과의 차를 에칭량으로 제어하면 되는 것으로부터, 원하는 임계 전압을 정확하게 얻는 것이 가능하게 되어, 안정적인 제조가 가능해지고, 제품 수율을 향상시킬 수 있다. 또한, 이러한 D-FET 및 E-FET을 동일 기판에 혼재하는 기술을 이용하는 MMIC 등을 제조하는 경우에 대해서도, 그 생산성의 안정화 및 디바이스로서의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
당업자는, 첨부된 특허 청구범위 또는 그 등가물의 범주 내에서 설계 필요 조건 및 다른 요소들에 따라 다양한 변경, 조합 및 부조합 및 변경 사항이 있을 수 있다는 것을 이해할 것이다.

Claims (9)

  1. 에칭 방법으로서,
    AlGaAs층에 대하여, 과산화수소수와, 시트르산과, 암모니아와, 프로판올의 혼합액으로 이루어지는 에칭액을 이용하고, 에칭 시간에 의존하지 않고 에칭 횟수에 의해 에칭량을 제어하는 것을 특징으로 하는 에칭 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. AlGaAs층을 갖는 동일한 반도체 기판 상에서 제1 전계 효과 트랜지스터가 형성되는 제1 형성 영역을 에칭하고, 제2 전계 효과 트랜지스터가 형성되는 제2 형성 영역과의 사이에 소정의 단차를 형성하고, 그 후, 상기 단차를 유지한 상태에서 상기 제1 및 제2 형성 영역의 소정 개소에 각각 불순물을 동시에 기상 확산시켜 제1 매립 게이트 영역과 제2 매립 게이트 영역을 형성하여, 상호 임계 전압이 다른 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터를 동일 기판 상에 형성하도록 한 반도체 장치의 제조 방법으로서,
    상기 제1 형성 영역을 에칭할 때, 상기 AlGaAs층에 대하여, 과산화수소수와, 시트르산과, 암모니아와, 프로판올의 혼합액으로 이루어지는 에칭액을 이용하고, 에칭 시간에 의존하지 않고 에칭 횟수에 의해 에칭량을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
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