KR20030027018A - 금속 황화물 반도체 트랜지스터 디바이스 - Google Patents

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KR20030027018A
KR20030027018A KR10-2003-7001950A KR20037001950A KR20030027018A KR 20030027018 A KR20030027018 A KR 20030027018A KR 20037001950 A KR20037001950 A KR 20037001950A KR 20030027018 A KR20030027018 A KR 20030027018A
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월터 데이비드 4세 브래드독
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오세미 인코포레이티드
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Abstract

셀프 얼라인 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터(10)는 Ⅲ-Ⅴ족 화합물 반도체 웨이퍼 구조물(13)의 상부 표면에 위치하는 Ga2S3, Ga2S 및 다른 갈륨 황화물 화합물의 혼합인 제1 황화물 층, 및 상기 갈륨 황화물 층의 상부에 인접하여 위치하는 제2 절연체 층을 포함한다. 제1 갈륨 황화물 화합물 층과 제2 절연체 층은 함께 갈륨 황화물 게이트 절연 구조물을 형성한다. 갈륨 황화물 게이트 절연 구조물 및 하부의 화합물 반도체는 접촉하여 상기 화합물 반도체 웨이퍼 구조물(14)의 표면에서 원자적 순간 인터페이스를 형성한다. 제1의 기본적 갈륨 황화물 층은 제2 절연 황화물 층으로부터 상기 하부의 화합물 반도체 표면을 보호하는 역할을 한다. 난융 금속 게이트 전극 층(17)이 상기 제2 절연 황화물 층의 상부 표면(18)상에 위치한다. 난융 금속은 고온에서 제2 절연 황화물 층상에서 안정하다. 설프 얼라인 소스 및 드레인 영역, 그리고 소스 및 드레인 콘택(19, 20)이 디바이스의 소스 및 드레인 영역(21, 22)상에 위치한다. 그리고, 다중 디바이스가 근접하여 위치하고, 적절한 상호접속 금속 층 및 절연체들이 다른 수동 회로 소자들과 함께 집적 회로 구조물을 형성한다.

Description

금속 황화물 반도체 트랜지스터 디바이스 {METAL SULFIDE SEMICONDUCTOR TRANSISTOR DEVICES}
갈륨 비화물 및 인듐 인화물 집적회로 산업은 낮은 게이트 누설 회로를 갖는 상보형 전계 효과 트랜지스터 디바이스 및 트랜지스터들을 동시에 집적하는 기술 없이 제한되었다. 실리콘 기술과는 대조적으로, 이는 고도의 유용성 있는 상보형 금속 산화물 반도체(CMOS) 기술을 가진다. Ⅲ-Ⅴ족 반도체 산업에서 널리 사용되는 전계 효과 트랜지스터(FET)는 수 마이크로암페어를 초과하는 휴지 상태 누설 전류를 갖는 금속 게이트 및 쇼트키 게이트 콘택을 사용한다. 화합물 반도체 기술에서 금속 게이트를 사용하는 것은 과도한 고전력을 소비하는 개별 트랜지스터 및 집적회로에 있어서 트랜스컨덕턴스를 감소시키고, 단일 전원에서의 동작불능 및 로직 스윙을 감소시키고, 점차적으로 성능을 제한한다. 휴지 누설 전류가 크면 당해 기술분야의 당업자에 있어 수 십만개의 트랜지스터들로 구성된 회로에 대하여 GaAs의 최대 집적도를 제한한다. 이와는 대조적으로, 수 백만개의 트랜지스터들을 동시에 집적하는 것은 실리콘 CMOS 기술을 이용하는 고밀도 기술에서 가능하다. 이러한 초고밀도 집적 및 레벨은 화합물 반도체 FET에서는 절연되지 않는 금속 쇼트키 타입의 게이트를 이용하여서는 얻을 수 없다. 따라서, 실리콘 CMOS 기술은 개별 게이트 누설, 회로 집적 레벨 및 비용의 관점에서 상당한 이점을 제공한다.
그러나, 실리콘과 비교할 때, 상보형 GaAs 및 InP 회로 기술은 1V 이하의 낮은 공급 전압에서 보다 고속의 그리고 보다 최적화된 속도/전력 성능 및 효과를 나타낸다. 이러한 GaAs 및 InP 집적회로 기술의 시장 수용성은 낮은데, 이는 낮은 동작 전력으로 고밀도를 구현하는 기술이 부족하기 때문이다. 따라서, 실리콘 CMOS는 디지털 집적 회로 분야를 지배하게 되었고, GaAs 및 InP 기술은 시장을 성공적으로 장악하지 못하였다.
본 발명은 전계 효과 트랜지스터를 이용하는 화합물 반도체 분야에 있어서 저전력 및 고속의 집적회로에 관한 것으로, 특히 인핸스먼트 모드 셀프 얼라인 금속 황화물 반도체 트랜지스터 및 디플리션 모드 셀프 얼라인 금속 황화물 반도체 트랜지스터를 포함하는 상보형 전계 효과 트랜지스터와 상기 트랜지스터의 초고밀도 집적 및 상기 구조의 제조 및 재료의 성장 방법에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 셀프 얼라인 인핸스먼트 모드 화합물 반도체 MSSFET의 개략적 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 셀프 얼라인 인핸스먼트 모드 화합물 반도체 MSSFET의 제조 방법을 개략적으로 도시하는 흐름도이다.
새로운 형태의 개선된 화합물 반도체 전계 효과 트랜지스터(FET)가 요구된다. 금속 황화물 반도체 접합을 이용한 새로운 형태의 개선된 화합물 반도체 FET(MSSFET)가 또한 요구된다. 셀프 얼라인 게이트 구조를 이용한 새로운 형태의 개선된 화합물 반도체 MSSFET가 또한 요구된다. 인핸스먼트 모드 및 디플리션 모드 동작을 이용한 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 안정하고 신뢰가능한 디바이스 동작을 수행하는 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 최적의 화합물 반도체 디바이스 성능을 구현할 수 있는 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. RF 및 마이크로파 응용에 대하여 최적의 효율 및 출력 전력을 구현할 수 있는 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 상보형 회로 및 구조에 사용될 수 있는 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 저전력/고성능 상보형 회로 및 구조를 위한 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 상보형 구조의 설계 유연성을 제공할 수 있는 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 제어하에서 초고밀도 집적의 상호접속 지연을 유지할 수 있는 새로운 형태의 개선된 셀프 얼라인 화합물 반도체 MSSFET가 또한 요구된다. 각 개별 트랜지스터가 약 10-12amp의 누설 전류를 갖는 새로운 형태의 유용한 상보형 집적 회로를 제공하는 것이 요구된다. 화합물 반도체에 있어서 ULSI 디지털 집적 회로의 유용하고 경제적인 동작을 가능하게 하는 GaAs 및 InP에 대한 유용한 집적 회로 기술이 요구된다. 순 전력 소모가 매우 작은 새로운 형태의 개선된 화합물 반도체 MSSFET 집적 회로가 요구된다. 수 백만개의 트랜지스터를 포함하는 초고밀도 집적회로에 일체형으로 제조될 수 있는 게이트 누설 전류가 작은 새로운 형태의 개선된 상보형 MSSFET 디바이스가 요구된다. 본 기술분야에서 이미 존재하는 실리콘 CMOS 설계의 직접적 사용, 변환 및 응용이 가능한 새로운 형태의 개선된 상보형 MSSFET 디바이스 및 회로가 요구된다.
셀프 얼라인 화합물 반도체 MSSFET에 대한 새로운 형태의 개선된 제조 방법이 또한 요구된다. 기존의 상보형 GaAs 헤테로구조 FET 기술과 호환가능한 새로운 형태의 개선된 제조 방법이 또한 요구된다. 비교적 제조 및 사용이 용이한 새로운 형태의 개선된 화합물 반도체 MSSFET가 또한 요구된다.
본 발명은 셀프 얼라인 인핸스먼트 모드 금속 황화물 화합물 반도체 FET를 제공한다. FET는 적어도 2개의 구별 층으로 구성된 갈륨 황화물 절연체 층 구조를 포함한다. 제1 층은 가장 바람직하게는 10Å 이상 25Å 이하의 두께를 가지며, 실질적으로 화학양론적 Ga2S3, GaS 및 Ga2S(반드시 여기에 제한되는 않음)를 포함하는 갈륨 황화물 화합물로 구성되고, 아마도 미량의 다른 갈륨 황화물 화합물을 포함할 수 있을 것이다. 갈륨 황화물 절연체 구조물의 상부 절연체 층은 하부 갈륨 황화물 절연체 구조물과는 혼합되지 않은 절연체로 구성된다. 이 상부층은 우수한 절연 특성을 가져야 하며, 통상적으로는 갈륨 황화물 및 삼원(ternary) 절연물질을 형성하는 제3의 희토류원소로 구성된다. 따라서, 전체 갈륨 황화물 희토류 게이트 절연체 구조물은 적어도 2개의 층으로 구성되며, 제1 층을 구성하는 갈륨 황화물 화합물과 상부 절연 물질의 혼합물로 구성된 제3의 중간 경사 층(graded layer)을 포함할 수 있다. 제1 갈륨 황화물 층과 함께, 중간 경사 층과 상부 절연 영역은 금속 황화물 화합물 반도체 전계 효과 트랜지스터의 게이트 절연 영역 및 갈륨 황화물 절연체 구조물을 형성한다. 실질적으로 제1 갈륨 황화물 층은 화합물 반도체 웨이퍼 구조의 상부층과 원자적 순간 인터페이스(atomically abrupt interface)를 형성하고, 화합물 반도체 물질로 중간갭 표면 상태를 유발하지 않는다. 난융금속(refractory metal) 게이트 전극이 바람직하게도 게이트 절연체 구조물층의 상부 표면에 위치한다. 난융 금속은 고온에서 게이트 절연체 구조물층상에서 안정하다. 셀프 얼라인 소스 및 드레인 영역과 소스 및 드레인 콘택이 상기 소스 및 드레인 영역에 위치한다. 모든 실시예에서, 금속 황화물 화합물 반도체 트랜지스터는 제1 갈륨 황화물 층, 중간 전이층, 및 게이트 절연 구조를 형성하는 화합물 반도체 헤테로구조의 상부 표면상에 30∼250Å 두께의 상부 절연체 층을 포함하는 다층 게이트 절연체 구조를 포함한다. 바람직한 실시예는 또한 화합물 반도체 기판, W, WN 또는 WSi의 난융 금속 게이트, 셀프 얼라인 도너(n-채널 FET) 또는 억셉터(p-채널 FET) 주입부, 및 소스와 드레인의 오믹 콘택상에 성장하는 n-타입 및/또는 p-타입 전하 공급층을 구비하고 또는 구비하지 않고 GaAs, AlxGa1-x및 InyGa1-yAs층을 포함하는 화합물 반도체 헤테로구조를 포함한다. 또다른 바람직한 실시예에서, 화합물 반도체 헤테로구조는 화합물 InP 기판, W, WN 또는 WSi의 난융 금속 게이트, 셀프 얼라인 도너(n-채널 FET) 또는 억셉터(p-채널 FET) 주입, 및 소스와 드레인의 오믹 콘택상에 성장하는 n-타입 및/또는 p-타입 전하 공급층 및 InyGa1-yAs, AlxIn1-xAs, 및 InP 화합물 반도체 헤테로구조를 포함한다.
이하에서는 첨부 도면 및 실시예를 참조하여 본 발명을 상세히 설명한다. 본 실시예는 본 발명의 바람직한 실시예의 일 태양을 나타내는 것일 뿐, 본 발명을 제한하는 것은 아니다.
도 1은 본 발명의 바람직한 실시예에 따른 셀프 얼라인 인핸스먼트 모드 화합물 반도체 MSSFET의 개략적 단면도이다. 디바이스(10)는 어떠한 반도체 디바이스를 구성하는 Ⅲ-Ⅴ족 물질과 같은 화합물 반도체 물질(여기서는 Ⅲ-Ⅴ족 반도체 기판으로 표현) 및 화합물 반도체 에피택셜 층 구조물(12)을 포함한다. 개시를 위하여, 기판(11) 및 상기 기판(11)위에 형성된 에피택셜 층 구조물(12)은 도 1에서 참조부호 13으로 표기된 바와 같이 간단하게 화합물 반도체 웨이퍼 구조물로 언급할 것이다. 반도체 웨이퍼 구조(13)의 제조 방법은 분자형 빔 에피택시(molecular beam epitaxy; MBE) 및 금속 유기물 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD)을 포함한다(그러나 반드시 여기에 제한되지는 않는다). 몇몇 특정 응용에 있어서는, 에피택셜 층이 존재하지 않을 수 있으며, 최상부 층(15)의 상부 표면은 단순히 기판(11)의 상부 표면이 될 수도 있다.
디바이스(10)는 적어도 2 이상의 층을 포함하는 게이트 절연체 구조물(30)을 더 포함한다. 게이트 절연체 구조물(31)의 제1 층은 전체적으로 갈륨 황화물 화합물로 구성되고, 화합물 반도체 기판상에 직접 인접하여 증착된다. 게이트 절연체 구조(32)의 제2 층은 갈륨, 황, 및 하나 이상의 희토류 원소(주기율표 참조)의 화합물로 구성된다. 제1 갈륨 황화물 층(31)은 화합물 반도체 구조물의 최상부층(15)의 상부 표면과 원자적 순간 인터페이스(14)를 형성한다. 고온에서 최상부 절연 물질에 존재할 때 안정한 난융 금속 게이트 전극(17)이 게이트 절연체 구조물의 상부 표면(18)상에 위치한다. 유전체 스페이서(26)가 금속 게이트 전극(17)의 측벽을 커버하기 위해 위치한다. 소스 및 드레인 콘택(19, 20)은 각각 셀프 얼라인 소스 및 드레인 영역(21, 22)상에 증착된다.
특정 실시예에서, 화합물 반도체 에피택셜 층 구조는 11Å 미만의 GaAs 최상부 층(15), 101Å 미만의 AlxGa1-xAs 스페이서 층(23), 251Å 미만의 InyGa1-yAs 채널 층(24) 및 GaAs 기판(11)상에 성장한 GaAs 버퍼 층(25)으로 구성된다. 최상부 GaAs 층(15)은 낮은 결함 밀도를 갖는 순간 인터페이스로서 게이트 절연체 구조물을 갖는 원자적 순간 인터페이스 층을 형성하는데 사용된다.
본 발명의 바람직한 실시예에 따른 셀프 얼라인 인핸스먼트 모드 화합물 반도체 MSSFET의 제조의 예로서, 최상부 층(15)의 원자적으로 순서화되고(automically ordered) 화학적으로 순수한 상부 표면을 가진 Ⅲ-Ⅴ족 화합물 반도체 웨이퍼 구조물(13)이 고도의 진공 반도체 성장 챔버에 준비되어, 고도의 진공 반도체 성장 챔버를 통해서 제2 고도의 진공 황 및 절연체 증착 챔버로 전송된다. 제1 갈륨 황화물 층(31)이 열 증발을 이용하여 고순도의 Ga2S3소스로부터 또는 결정체 가돌리늄 갈륨 가닛, Ga3Gd5S12로부터 생성된 상부 화합물 반도체 표면 층(15)에 증착된다. 500℃ 미만, 더욱 바람직하게는 395℃ 미만의 화합물 반도체구조물의 기판 온도를 유지하는 동안 이러한 제1 갈륨 황화물 층이 증착된다. 5 내지 8분 동안 절연체 증착 챔버내에서 약 18Å 두께의 갈륨 황화물 화합물 증착 후에, 제2 절연체 층의 증착이 시작된다. 제2 절연체 층의 증착은 저전력 황 플라즈마 소스에서 고 진공 시스템으로 플럭스를 직접 인가함으로써 시작되어, 황 플라즈마 유출물 및 종(species)이 제1 갈륨 황화물 층을 가진 상기 화합물 반도체 구조물상에 직접적으로 향하게 되어 충돌한다. 황 플라즈마 소스로부터의 플럭스는 2 내지 5초 사이에서 표면에서 직면하게되고, 그 후 희토류 원소를 포함하는 제2 열 증발 소스 및 Ga2S3로부터의 갈륨 황화물 화합물의 공동-증발(co-evaporation)이 일어난다. 황 소스 Ga2S3및 희토류 증발 소스 열 증발 소스로부터의 플럭스 빔은 균형잡혀 상기 화합물 반도체 구조물의 제1 갈륨 황화물 층의 최상부상에 삼원 절연체 층을 제공한다. 제2의 삼원 절연체 층의 증착이 시작될 때, 동시에 기판의 온도는 상기 층의 증착을 위한 최적의 기판 온도를 제공하도록 조정된다. 상기 실시예에서는, 갈륨+황+희토류 층을 증착시키기 위해 요구되는 기판 온도는 530℃ 미만이다. 이러한 제2 절연체 층의 증착은 절연체의 총 두께가 200∼250Å가 얻어질 때까지 진행된다. 소정 두께의 절연체 층의 증착 위에 삼원 갈륨+황+희토류 층의 증착을 정지시키기 위하여 셔터 또는 밸브가 사용된다. 진공에서 증착 온도는 약 200℃까지 냉각되고, WSi 또는 WN과 같이 고온에서 게이트 절연체 구조의 최상부 층으로 내부 확산되지 않고 안정한 난용 금속이 황화물 층(32)의 상부 표면(18)상에 증착되고, 그 후 표준 리소그래피 기술을 이용하여 패턴화된다. 예컨대 플루오르에 기초한 드라이 에칭 프로세스와 같은 난용 금속 에칭 기술을 이용하여 황화물 층(31)이 노출될 때까지 난용 금속 층은 에칭된다. 난용 금속 에칭 공정은 황화물 층(31)을 에칭하지 않으며, 따라서 황화물 층(31)이 에칭 차단 층으로써 기능하여 최상부 층(15)의 상부 표면은 황화물 층(31)에 의해 보호된다. 모든 공정 단계는 저 손실 플라즈마 공정을 이용하여 수행된다. 셀프 얼라인 소스 및 드레인 영역(21, 22)은 각각 주입 마스크로서 유전체 스페이서(26) 및 난융 금속 게이트 전극(17)을 이용하는 Si(n-채널 디바이스) 및 Be/F 또는 C/F(p-채널 디바이스)의 이온 주입에 의해서 구현된다. 이러한 이온 주입법은 상보형 화합물 반도체 헤테로구조 FET 기술의 공정과 호환성을 가지며, 당업자에게는 공지되어 있다. 주입부는, 최상부 층(15)과 황화물 층(31) 사이에 배치된 인터페이스(16)의 감소가 완전히 없어지도록, 고 진공 환경에서 급속 열 어닐링을 이용하여 700∼900℃에서 활성화된다. 마지막으로, 오믹 소스 및 드레인 콘택(19, 20)이 셀프 얼라인 소스 및 드레인 영역(21, 22)에 각각 증착된다. 디바이스는 집적 마이크로전자 및 집적회로 제조 분야의 당업자에게 공지된 표준 방법을 사용하여 상호 접속될 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 셀프 얼라인 인핸스먼트 모드 화합물 반도체 MSSFET의 제조 방법을 개략적으로 도시하는 흐름도이다. 단계 102에서, 화합물 반도체 웨이퍼 구조물이 본 기술분야의 표준 에피택셜 성장 방법을 사용하여 생산된다. 단계 103에서, Ga2S3, Ga2S 및 GaS(반드시 여기에 한정되지는 않는다)를 포함하는 갈륨 황화물 화합물로 구성된 층이 상기 화합물 반도체 웨이퍼구조물의 상부 표면상에 증착된다. 단계 104에서, 갈륨 황화물 및 적어도 하나 이상의 희토류 원소의 절연체 층이 제1 갈륨 황화물 화합물 층의 상부 표면상에 증착된다. 갈륨 황화물 화합물 게이트 절연체 구조물이 단계 104 및 105에서 형성된다. 단계 106에서, 안정한 난융 금속 게이트가 상기 게이트 절연체 구조물의 상부 표면상에 위치한다. 단계 108에서, 소스 및 드레인 이온 주입부가 게이트 전극에 셀프 얼라인된다. 단계 110에서, 소스 및 드레인 오믹 콘택이 이온 주입된 소스 및 드레인 영역상에 위치한다.
바람직한 실시예에서, 단계 100은 GaAs 또는 InP와 같은 화합물 반도체 기판을 제공한다. 단계 102는 화합물 반도체 웨이퍼 구조물의 원자적으로 순서있고 화학적으로 순수한 상부 표면의 예비 및 에피택셜 성장을 포함한다. 단계 103은 바람직하게도 화합물 반도체 웨이퍼 구조물상의 원자적으로 순서있고 화학적으로 순수한 상부 표면상의 순수한 결정질 가돌리늄 갈륨 가닛 또는 Ga2S3소스로부터의 열 증발을 포함한다. 단계 104는 기판(100)을 향하여 다른 열 증발 소스와 조합으로 동시에 황 기체 플라즈마 소스를 유출시킴으로써 동시 산화를 이용하여, 산화 갈륨 종 및 가돌리늄과 같은 적어도 하나의 희토류 원소의 동시 진공 증발을 통해 형성된다. 게이트 절연체 구조물의 제1 산화 갈륨 화합물 층은 바람직하게도 에칭 차단 층으로서 기능하여, 화합물 반도체 웨이퍼 구조물의 상부 표면이 게이트 금속 에칭동안 또는 그 이후에 게이트 황화물에 의해 보호된다. 난용 게이트 금속은 바람직하게도 셀프 얼라인 소스 및 드레인 이온 주입부의 고온 어닐링동안 게이트 황화물층과 반응하거나 또는 게이트 황화물층으로 확산되지 않는다. 바람직하게도, 화합물 반도체 구조물의 상부 표면 및 게이트 황화물 층에 의해 형성된 인터페이스의 품질은 셀프 얼라인 소스 및 드레인 이온 주입부의 고온 어닐링동안 보존된다. 바람직하게도, 셀프 얼라인 소스 및 드레인 주입부는 난용 게이트 금속의 측벽상에 유전체 스페이서를 배치시킴으로써 구현된다.
지금까지 새로운 형태의 개선된 화합물 반도체 디바이스 및 그 제조 방법이 개시되었다. 새로운 형태의 개선된 셀프 얼라인 인핸스먼트 모드 금속 황화물 화합물 반도체 헤테로구조 전계 효과 트랜지스터는 안정하고 신뢰있는 디바이스 동작을 가능하게 하며, 저전력/고성능 상보형 회로 및 아키텍쳐에 대하여 최적의 화합물 반도체 디바이스 성능을 제공하고, 제어하에서 ULSI에 있어서 상호 접속 지연을 유지하며, 그리고 매우 높은 집적도를 요구하는 디지털 집적회로뿐만 아니라 RF 및 마이크로파 응용에 대하여 최적의 효율 및 출력 전력을 제공한다.
이러한 개선점들은 기본적으로 화합물 반도체 FET 디바이스에서의 높은 게이트 누설, 낮은 집적도, dc 전기 불안정성, 및 전기 히스테리시스 등과 같은 종래기술의 문제점을 해결하거나 또는 극복하며, 따라서 고도의 유용한 발명을 제공한다. 지금까지 본 발명의 특정 실시예에 대하여 상세히 설명하였지만, 본 발명의 변형 및 개선도 당업자에게는 충분히 가능할 것이다. 그러므로, 본 발명은 개시된 특정 형태에 제한되지 않으며, 하기의 특허청구범위는 본 발명의 사상 및 범위를 일탈하지 않는 모든 변형 및 수정을 포함한다.

Claims (37)

  1. 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터로서,
    상부 표면을 갖는 화합물 반도체 웨이퍼 구조물;
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면상에 위치하는 Ga2S3, Ga2S, GaS 및 다른 갈륨 황화물 화합물 등을 포함하는 갈륨 및 황의 화합물로 구성된 제1 층;
    제1 갈륨 황화물 지지 층의 최상부에 증착되는 절연체 층을 형성하는 적어도 하나의 희토류 원소 및 갈륨과 황의 화합물로 구성된 제2 절연체 층을 포함하는데, 상기 제1 및 제2 층은 상기 화합물 반도체 구조물의 최상부상에 인접하여 위치하는 게이트 절연체 구조물을 형성하고;
    상기 게이트 절연체 구조물 층의 상부 표면상에 위치하는 안정한 난융 금속 게이트 전극;
    상기 게이트 전극에 셀프 얼라인된 소스 및 드레인 이온 주입부; 및
    상기 이온 주입된 소스 및 드레인 영역에 위치하는 소스 및 드레인 오믹 콘택을 포함하고,
    상기 난융 금속 게이트 전극은 W, WN, WSi 또는 이들의 조합으로 구성된 그룹에서 선택된 난융 금속을 포함하고, 모놀리식 집적 회로를 형성하는 상기 트랜지스터들의 상호접속 수단을 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 갈륨 황화물 화합물의 제1 층은 상기 화합물 반도체 웨이퍼 구조물의 상부 표면과 원자적 순간 인터페이스를 형성하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 절연체 구조물은 3개의 층, 즉 제1 갈륨 황화물 화합물층, 갈륨 황화물 및 적어도 하나의 희토류 원소의 다양한 합성물을 포함하는 제2 층, 그리고 갈륨, 황 및 하나 이상의 희토류 원소의 화합물로 구성된 제3 절연체 층으로 구성되는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 절연체 구조물은 3개 이상의 다중층, 즉 제1 갈륨 황화물 화합물층, 그리고 함께 절연 갈륨 황화물 게이트 절연체 구조물을 형성하는 하나 이상의 희토류 원소를 포함하거나 또는 포함하지 않으면서 갈륨 및 황를 포함하는 다중층으로 구성되는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 갈륨 황화물 화합물층은 10Å 이상 25Å 이하의 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 절연체 구조물은 총 20∼300Å의 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 갈륨 황화물 화합물 층은 구조적 인터페이스 변조의 두께에 있어서 4 이하의 원자 층으로 확장되는 화합물 반도체 구조물과 원자적 순간 인터페이스를 형성하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  8. 제1항에 있어서,
    상기 제1 갈륨 및 황 화합물 층과 게이트 절연체 구조물은 상기 반도체 화합물의 상부 표면을 보호하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  9. 제1항에 있어서,
    상기 난융 금속 게이트 전극은 700℃ 이상의 고온에서 상기 게이트 절연체 구조물의 최상부 층에 존재할 때 안정한 난융 금속을 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  10. 제1항에 있어서,
    상기 소스 및 드레인 이온 주입부는 n-채널 디바이스 또는 p-채널 디바이스인 상기 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  11. 제1항에 있어서,
    상기 소스 및 드레인 이온 주입부는 Be/F 또는 C/F를 포함하고, 상기 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터는 p-채널 디바이스인 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  12. 제1항에 있어서,
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면은 GaAs를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  13. 제1항에 있어서,
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면은 InxGa1-xAs를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  14. 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터로서,
    상부 표면을 갖는 화합물 반도체 웨이퍼 구조물;
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면상에 위치하는 Ga2S3, Ga2S 및 다른 갈륨 황화물 화합물 등을 포함하는 갈륨 및 황의 화합물로 구성된 제1 층;
    갈륨과 황 및 적어도 하나의 희토류 원소의 화합물로 구성되며 상기 제1 층상에 위치하는 제2 절연체 층을 포함하는데, 상기 갈륨, 황 및 하나 이상의 희토류 원소의 표준화된 상대적 구성은 상기 절연체 층의 두께에 따라서 단조적 방식으로 변화하고;
    갈륨 황화물 및 하나 이상의 희토류 원소로 구성된 상기 제2 층상에 증착되는 제3 절연체 층을 포함하는데, 상기 제1, 제2 및 제3 층은 상기 화합물 반도체 구조물의 최상부에 인접하여 위치하는 게이트 절연체 구조물을 형성하고;
    상기 게이트 절연체 구조물 층의 상부 표면상에 위치하는 안정한 난융 금속 게이트 전극;
    상기 게이트 전극에 셀프 얼라인된 소스 및 드레인 이온 주입부; 및
    상기 이온 주입된 소스 및 드레인 영역에 위치하는 소스 및 드레인 오믹 콘택을 포함하고,
    상기 난융 금속 게이트 전극은 W, WN, WSi 또는 이들의 조합으로 구성된 그룹에서 선택된 난융 금속을 포함하고, 모놀리식 집적 회로를 형성하는 상기 트랜지스터들의 상호접속 수단을 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  15. 제14항에 있어서,
    상기 갈륨 황화물 화합물의 제1 층은 상기 화합물 반도체 웨이퍼 구조물의 상부 표면과 원자적 순간 인터페이스를 형성하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  16. 제14항에 있어서,
    상기 게이트 절연체 구조물은 3개 이상의 층, 즉 제1 갈륨 황화물 화합물 층, 갈륨 황화물 및 적어도 하나의 희토류 원소의 다양한 합성물을 포함하는 제2 층, 그리고 갈륨, 황 및 하나 이상의 희토류 원소의 화합물로 구성된 제3 절연체 층으로 구성되는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  17. 제14항에 있어서,
    상기 제1 갈륨 황화물 화합물 층은 10Å 이상 25Å 이하의 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  18. 제14항에 있어서,
    상기 게이트 절연체 구조물은 총 20∼300Å의 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  19. 제14항에 있어서,
    상기 제1 갈륨 황화물 화합물 층은 구조적 인터페이스 변조의 두께에 있어서 4이하의 원자 층으로 확장되는 화합물 반도체 구조물과 원자적 순간 인터페이스를 형성하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  20. 제14항에 있어서,
    상기 제1 갈륨 및 황 화합물 층과 게이트 절연체 구조물은 상기 반도체 화합물의 상부 표면을 보호하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  21. 제14항에 있어서,
    상기 난융 금속 게이트 전극은 700℃ 이상의 고온에서 상기 게이트 절연체 구조물의 최상부 층에 존재할 때 안정한 난융 금속을 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  22. 제14항에 있어서,
    상기 소스 및 드레인 이온 주입부는 n-채널 디바이스인 상기 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  23. 제14항에 있어서,
    상기 소스 및 드레인 이온 주입부는 Be/F 또는 C/F를 포함하고, 상기 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터는 p-채널 디바이스인 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  24. 제14항에 있어서,
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면은 GaAs를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  25. 제14항에 있어서,
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면은 InxGa1-xAs를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  26. 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터로서,
    상부 표면을 갖는 화합물 반도체 웨이퍼 구조물;
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면상에 위치하는 낮은 전기적 중간갭 결손 밀도를 갖는 게이트 절연체를 형성하는 갈륨, 황, 및 적어도 하나의 희토류 원소로 구성된 교대층(alternating layer)으로 구성된 다중층 게이트 절연체 구조물;
    상기 게이트 절연체 구조물층의 상부 표면상에 위치하는 안정한 난융 금속 게이트 전극;
    상기 게이트 전극에 셀프 얼라인된 소스 및 드레인 이온 주입부; 및
    상기 이온 주입된 소스 및 드레인 영역에 위치하는 소스 및 드레인 오믹 콘택을 포함하고,
    상기 난융 게이트 금속 전극의 측벽상에 유전체 스페이서가 위치하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  27. 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터로서,
    상부 표면을 갖는 화합물 반도체 웨이퍼 구조물;
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면상에 위치하는 게이트 절연체 구조물;
    상기 게이트 절연체 구조물층의 상부 표면상에 위치하는 안정한 난융 금속 게이트 전극;
    상기 게이트 전극에 셀프 얼라인된 소스 및 드레인 이온 주입부; 및
    상기 이온 주입된 소스 및 드레인 영역에 위치하는 소스 및 드레인 오믹 콘택을 포함하고,
    상기 화합물 반도체 웨이퍼 구조물은 넓은 밴드 갭 스페이서 층과 좁은 밴드 갭 채널 층을 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  28. 제27항에 있어서,
    상기 넓은 밴드 갭 스페이서 층은 상기 게이트 황화물 층과 상기 좁은 밴드 갭 채널 층 사이에 위치하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  29. 제27항에 있어서,
    상기 넓은 밴드 갭 스페이서 층은 3∼200Å의 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  30. 제27항에 있어서,
    상기 넓은 밴드 갭 스페이서 층은 AlxGa1-xAs, InP, InzGa1-zP 또는 이들의 조합들을 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  31. 제27항에 있어서,
    상기 좁은 밴드 갭 채널 층은 10∼300Å의 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  32. 제27항에 있어서,
    상기 좁은 밴드 갭 채널 층은 상기 넓은 밴드 갭 스페이서 층과 버퍼 층 사이에 위치하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  33. 제27항에 있어서,
    상기 좁은 밴드 갭 채널 층은 InyGa1-yAs를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  34. 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터로서,
    상부 표면을 갖는 화합물 반도체 웨이퍼 구조물;
    상기 화합물 반도체 웨이퍼 구조물의 상부 표면상에 위치하는 게이트 절연체 구조물;
    상기 게이트 절연체 구조물층의 상부 표면상에 위치하는 안정한 난융 금속 게이트 전극;
    상기 게이트 전극에 셀프 얼라인된 소스 및 드레인 이온 주입부; 및
    상기 이온 주입된 소스 및 드레인 영역에 위치하는 소스 및 드레인 오믹 콘택을 포함하고,
    상기 화합물 반도체 웨이퍼 구조물은 AlxGa1-xAs, InyGa1-yAs, InP 또는 InzGa1-zP 층을 포함하고, 상기 층은 상기 화합물 반도체 기판의 상부 표면상에 위치하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  35. 제34항에 있어서,
    상기 화합물 반도체 기판은 GaAs에 기초한 반도체 웨이퍼를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  36. 제34항에 있어서,
    상기 화합물 반도체 기판은 InP에 기초한 반도체 웨이퍼를 포함하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
  37. 제1항, 제13항, 제 26항 및 제33항 중 어느 한 항에 있어서,
    유사한 상보형 트랜지스터 디바이스와 함께 집적되어 상보형 금속 황화물 화합물 반도체 집적회로를 구성하는 것을 특징으로 하는 인핸스먼트 모드 금속 황화물 화합물 반도체 전계 효과 트랜지스터.
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