JP2004507888A - 金属硫化物半導体トランジスタ素子 - Google Patents
金属硫化物半導体トランジスタ素子 Download PDFInfo
- Publication number
- JP2004507888A JP2004507888A JP2002520314A JP2002520314A JP2004507888A JP 2004507888 A JP2004507888 A JP 2004507888A JP 2002520314 A JP2002520314 A JP 2002520314A JP 2002520314 A JP2002520314 A JP 2002520314A JP 2004507888 A JP2004507888 A JP 2004507888A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- sulfide
- effect transistor
- field effect
- enhancement mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 185
- 229910052976 metal sulfide Inorganic materials 0.000 title claims abstract description 5
- 150000001875 compounds Chemical class 0.000 claims abstract description 105
- 230000005669 field effect Effects 0.000 claims abstract description 86
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 77
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims abstract description 56
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 claims abstract description 39
- 229910052717 sulfur Inorganic materials 0.000 claims abstract description 34
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims abstract description 33
- 239000011593 sulfur Substances 0.000 claims abstract description 33
- 239000003870 refractory metal Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 17
- 239000000203 mixture Substances 0.000 claims abstract description 9
- 239000012212 insulator Substances 0.000 claims description 36
- -1 gallium sulfur compounds Chemical class 0.000 claims description 23
- 229910052761 rare earth metal Inorganic materials 0.000 claims description 20
- 239000007943 implant Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 230000007547 defect Effects 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- 150000003464 sulfur compounds Chemical class 0.000 claims 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 69
- 238000005516 engineering process Methods 0.000 description 12
- 230000010354 integration Effects 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 9
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000002207 thermal evaporation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 150000002910 rare earth metals Chemical class 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 229910052688 Gadolinium Inorganic materials 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- BVSHTEBQPBBCFT-UHFFFAOYSA-N gallium(iii) sulfide Chemical compound [S-2].[S-2].[S-2].[Ga+3].[Ga+3] BVSHTEBQPBBCFT-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000005864 Sulphur Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010549 co-Evaporation Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000005987 sulfurization reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/051—Manufacture or treatment of FETs having PN junction gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
自己整合エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ１０は、Ｇａ２Ｓ，Ｇａ２Ｓ３，および他の硫化ガリウム（ガリウム硫化物（膜））化合物の混合物である下部硫化膜層３０、ＩＩＩ−Ｖ族化合物半導体ウェハ構造１３の上部面１４上に配置したガリウム硫黄層の真上に配置される第二絶縁層を含む。下部硫化ガリウム（ガリウム硫化物（膜））化合物層と第二絶縁層は全体的に硫化ガリウム（ガリウム硫化物（膜））ゲート絶縁構造を形成する。硫化ガリウム（ガリウム硫化物（膜））ゲート絶縁構造と下地化合物半導体ガリウム砒素層１５は化合物半導体ウェハ構造１４との面である原子的アブラプト界面で会合する。初期の基本的なガリウム硫黄層は第二絶縁硫化膜層から下地化合物半導体面を不動態化したり保護するのに役立つ。リフラクトリメタルゲート電極層１７は第二絶縁硫化膜層の上部面１８上に配置される。リフラクトリメタルは高温で第二絶縁硫化膜層上で安定である。自己整合ソースおよびドレイン領域、ソースおよびドレイン接点１９、２０は素子のソースおよびドレイン領域２１、２２上に配置される。その後に複数の素子を近接し、適切な配線金属層と絶縁膜を他の受動回路素子と合わせて利用し集積回路構造を形成する。
【選択図】図１
【選択図】図１
Description
【０００１】
（発明の分野）
本発明は、電界効果型トランジスタ、より具体的にはエンハンスメントモード自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）金属−硫化物−化合物半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと空乏（ｄｅｐｌｅｔｉｏｎ）モード自己整合金属−硫化物−化合物半導体トランジスタとを合わせて含む相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ、コンプリメンタリー）電界効果トランジスタを利用する化合物半導体分野の低電力および高速集積回路と、材料育成と前記構造の作製および前記トランジスタの超大規模集積化の方法に関する。
【０００２】
（発明の背景）
ガリウム砒素およびリン化インジウム集積回路業工業は相補型電界効果型トランジスタ素子と低ゲート漏れ電流をもつトランジスタの集積化を同時に可能にする技術がなくて制約を受けていた。非常に成熟し、且つ有用な相補型金属酸化物半導体（ＣＭＯＳ）技術を持つシリコン技術とは対照的である。ＩＩＩ−Ｖ族半導体工業において広く用いられる電界効果型トランジスタ（ＦＥＴｓ）は数マイクロアンペアを超える静止状態漏れ電流を持つ金属ゲートおよびショックレーゲート接点を採用する。化合物半導体技術に金属ゲートを用いると、個々のトランジスタおよび集積回路のワット損を過剰に高くし、トランスコンダクタンスを減らし、ロジックスイングを減らし、単一電源での動作を不能にし、且つ、性能特性を制限してしまう。静止漏れ電流の振幅が高いので、当業者においてはＧａＡｓ素子の最大集積化をトランジスタ数十万個の回路に限定する。対照的に、数百万個のトランジスタの同時集積化はシリコンＣＭＯＳ技術によって高集積密度で可能である。これらの超高集積化密度とレベルは化合物半導体ＦＥＴｓで絶縁されない金属、ショットキー型ゲートでは得られない。それゆえ、Ｓｉ−ＣＭＯＳ技術は個々のゲート漏れ電流、集積化レベルおよびコストに関して顕著な利点を提供する。
【０００３】
しかしシリコンに比べると、相補型ＧａＡｓおよびＩｎＰ回路技術は１Ｖおよび１Ｖ以下の低電源電圧で高速で最適な速度／電力性能および効率を示す。これらのＧａＡｓおよびＩｎＰ集積回路技術の市場での支持は低いままである。その理由は動作電力量が低い状態で高集積化密度を実証することができないからである。したがって、シリコンＣＭＯＳがディジタル集積回路の分野で優位に立ち、ＧａＡｓおよびＩｎＰ技術はどちらもこの市場に上手く進出できない。
【０００４】
必要とされるものは、新しい改善された化合物半導体電界効果型トランジスタ（ＦＥＴ）である。また、必要とされるものは、新しい改善された金属−硫化物−化合物半導体接合部による化合物半導体ＦＥＴｓ（ＭＳＳＦＥＴ）である。また、必要とされるものは、新しい改善された自己整合ゲート構造による化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善されたエンハンスメントモードおよび空乏モード動作を用いる自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された安定で信頼性のある素子動作を行う自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された最適化合物半導体素子性能を可能にする自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善されたＲＦおよびマイクロ波用の最適効率と出力電力を有する自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された相補型回路と構造に使用する自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された低出力／高性能相補型回路と構造用の自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された相補型構造の設計を柔軟なものにする自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善されたおよび超大規模集積化の配線遅延（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｄｅｌａｙ）を制御する自己整合化合物半導体ＭＳＳＦＥＴｓである。必要とされるものは、新しい有用な相補型集積回路であり、各個々のトランジスタの漏れ電流は１０−１２アンペアに近づく。必要なものは、本当に有用な化合物半導体のＵＬＳＩディジタル集積回路の有効で経済的な動作を可能にするＧａＡｓとＩｎＰの真に有用な集積回路技術である。必要とされるものは、新しい改善された正味のワット損が非常に低い化合物半導体ＭＳＳＦＥＴ集積回路である。また、必要とされるものは、新しい改善された無数のトランジスタを含む超大規模集積回路を形成するために共に集積化される、ゲート漏れ電流の低い化合物半導体ＭＳＳＦＥＴ素子である。また、必要とされるものは、新しい改善されたおよび従来技術において既に存在するシリコンＣＭＯＳ設計の直接使用、移転（ｔｒａｎｓｆｅｒ）、および応用を可能にする化合物半導体内の相補型ＭＳＳＦＥＴ素子および回路である。
【０００５】
さらに必要とするものは、新しい改善された自己整合化合物半導体ＭＳＳＦＥＴｓの作製方法；確立された相補型ＧａＡｓヘテロ構造ＦＥＴｓ技術と互換性のある自己整合化合物半導体ＭＳＳＦＥＴｓの作製方法；および比較的容易に作製および使用できる化合物半導体ＭＳＳＦＥＴｓである。
【０００６】
【発明の実施の形態】
本発明のより完全な理解は、図と関連させて考えるときに詳細な説明とクレームを参照することにより得られる。同じ番号は図中で同じ項目を示す。
ここに示した事例は本発明の実施例をその一形態において示すもので、このような事例はいかなる方法においても限定的なものとして構成されるものではない。
本発明は、特に自己整合エンハンスメントモード金属−硫化物−化合物半導体ＦＥＴを提供する。このＦＥＴは少なくとも二つの明確な層を含むガリウム硫黄絶縁構造を含む。第一層は厚みが１０Åを超えるが２５Å未満であり、化学量論的組成のＧａ２Ｓ３、ＧａＳ、及びＧａ２Ｓ（これらに限定されるものではないが）を含む実質的にガリウム硫黄化合物（ｇａｌｌｉｕｍ ｓｕｌｐｈｕｒ ｃｏｍｐｏｕｎｄｓ）、あるいは少数の他のガリウム硫黄化合物を含む。硫化ガリウム（ガリウム硫化物（膜）、ｇａｌｌｉｕｍ ｓｕｌｆｉｄｅ）絶縁構造の上部絶縁層は下地ガリウム硫化物絶縁構造と混ざらない絶縁膜を含む。この上部層は優れた絶縁特性を持ち、一般的にガリウム硫黄と第三希土類元素とで構成され、三元（ｔｅｒｎａｒｙ）絶縁材料を形成する。それゆえ、硫化ガリウム（ガリウム硫化物（膜））希土類ゲート絶縁構造全体は少なくとも二つの層から成り、上部絶縁材料と初期層（ｉｎｉｔｉａｌ ｌａｙｅｒ）を構成するガリウム硫黄化合物との混合物から成る第三中間段階層（ｇｒａｄｅｄ ｌａｙｅｒ、連続層）を含む。初期ガリウム硫黄層、中間段階層、および上部絶縁領域の全体は硫化ガリウム（ガリウム硫化物（膜））絶縁構造と金属−硫化物−化合物半導体電界効果トランジスタのゲート絶縁領域の両方を形成する。実質的に初期ガリウム硫黄層は化合物半導体ウェハ構造の上部層と原子的アブラプト（ａｂｒｕｐｔ）界面（ｉｎｔｅｒｆａｃｅ、境界面、接合面）を形成し、化合物半導体材料に中間ギャップ面状態を導入しない。リフラクトリメタル（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ、高融点金属、耐熱性金属、超硬合金）ゲート電極はゲート絶縁体構造層の上面に配置される。リフラクトリメタルは高温でゲート絶縁体構造層上で安定である。自己整合ソースとドレイン領域、およびソースとドレイン接点はソースおよびドレイン領域上に配置される。全ての実施例やその他では、金属−硫化物−化合物半導体トランジスタは、化合物半導体ヘテロ構造の上部面に配置された、ゲート絶縁体構造を形成する初期ガリウム硫黄層、中間遷移層、および厚み３０〜２５０Åの上部絶縁層を含む多層ゲート絶縁体構造を含む。この実施例では、化合物半導体ヘテロ構造は、化合物半導体基板上にｎ型および／あるいはｐ型電荷供給層を成長させたり、させないＧａＡｓ，ＡｌｘＧａ１−ｘＡｓ，およびＩｎｙＧａ１−ｙＡｓ層、Ｗ，ＷＮ，やＷＳｉのリフラクトリメタルゲート、自己整合ドナー（ｎ−チャネルＦＥＴ）やアクセプタ（ｐ−チャネルＦＥＴ）インプラント、および、ソースとドレインのオーミックコンタクトを含む。別の実施例では、化合物半導体ヘテロ構造は、ＩｎｙＧａ１−ｙＡｓ，ＡｌｘＩｎ１−ｘＡｓ，およびＩｎＰ化合物半導体ヘテロ構造、ＩｎＰ基板上に成長させたｎ型および／あるいはｐ型電荷供給層、およびＷ，ＷＮ，やＷＳｉのリフラクトリメタルゲート、自己整合ドナー（ｎ−チャネルＦＥＴ）やアクセプタ（ｐ−チャネルＦＥＴ）インプラント、およびソースとドレインのオーミックコンタクトを含む。
【０００７】
図１は、本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴの簡略化断面図である。素子１０はＩＩＩ−Ｖ族半導体基板１１と化合物半導体エピタキシャル層構造１２により表示された半導体素子に使用されるＩＩＩ−Ｖ族材料のような化合物半導体材料を含む。この内容の説明のために、基板１１とその上に形成したエピタキシャル層構造１２を化合物半導体ウェハ構造（図１では１３と表示する）と呼ぶことにする。半導体ウェハ構造１３の製造方法には分子線エピタキシャル成長法（ＭＢＥ）と金属有機化学気相蒸着法（ＭＯＣＶＤ）があるが、これらに限定されるものではない。勿論、特定の用途においては、エピタキシャル層が存在しないこともあり、上部層１５の上部面は単に基板１１の上部面になることもある。
【０００８】
また、素子１０は少なくとも二つ以上の層を含むゲート絶縁膜構造（３０）を含む。このゲート絶縁膜構造の第一層（３１）は硫化ガリウム（ガリウム硫化物（膜））化合物で全体が構成され、化合物半導体構造に直接に隣接し、化合物半導体構造上に蒸着される。ゲート絶縁膜構造の第二層（３２）はガリウム、硫黄、および周期律表の一つ以上の希土類元素の化合物を含む。初期ガリウム硫黄層（３１）は化合物半導体構造の上部層１５の上部面とで原子的アブラプト界面１４を形成する。高温で上部絶縁材料の存在で安定になるリフラクトリメタルゲート電極１７はゲート絶縁膜構造の上部面１８に配置される。誘電体スペーサ２６は金属ゲート電極１７の側壁をカバーするように配置される。ソースおよびドレイン接点１９と２０は自己整合ソースおよびドレイン領域２１と２２上にそれぞれ堆積される。
【０００９】
具体的な実施例では、化合物半導体エピタキシャル層構造は１１Å未満のＧａＡｓ上部層（１５）、１０１Å未満のＡｌｘＧａ１−ｘＡｓスペーサ層（２３）、２５１Å未満のＩｎｙＧａ１−ｙＡｓチャネル層（２４）、およびＧａＡｓ基板（１１）上に育成したＧａＡｓバッファ層（２５）から成る。上部ＧａＡｓ層（１５）は欠陥密度（ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低いアブラプト界面をもつゲート絶縁膜構造とで原子的アブラプト層を形成するのに用いられる。
【００１０】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴを製造する簡略化事例として、上部層１５の原子的配列で化学的に清潔な（ｃｌｅａｎ）上部面を備えたＩＩＩ−Ｖ族化合物半導体ウェハ構造１３を超高真空半導体育成室で作製し、超高真空運搬室（ｔｒａｎｓｆｅｒ ｃｈａｍｂｅｒ、トランスファー室、転写室）経由で第二超高真空硫化膜および絶縁膜蒸着室に移送する。初期ガリウム硫黄層（３１）は、高純度Ｇａ２Ｓ３源から、あるいは結晶ガドリニウムガリウム硫化物Ｇａ３Ｇｄ５Ｓ１２から熱蒸着により上部化合物半導体表面層１５上に蒸着される。この初期ガリウム硫黄層の蒸着時には化合物半導体構造の基板温度は５８０℃未満に、好ましくは３９５℃未満に保持される。５〜８分の時間周期で絶縁膜蒸着室内でガリウム硫化化合物を約１８Å蒸着した後に、第二絶縁膜層の蒸着が始まる。硫黄プラズマ流出および種が初期ガリウム硫化物層のある前記化合物半導体構造に主に向けられて衝突するように低電力硫黄プラズマ源からの流束を超高真空室内に向けることにより第二絶縁膜層の蒸着は始まる。硫黄プラズマ源からの流束を２〜５秒間で表面に向ける必要があり、その後にＧａ２Ｓ３からのガリウム硫黄化合物と希土類元素を含む第二熱蒸発源との同時蒸着を行う。硫黄源、Ｇａ２Ｓ３および希土類蒸発源熱蒸発源からの流束ビームが平衡に保たれ、前記化合物半導体構造上の初期ガリウム硫化物層の上部に三成分絶縁体層を形成する。第二の三成分絶縁体層の蒸着が始まると、基板温度が同時に調整され、この層の蒸着に最適な基板温度になる。この事例では、ガリウム＋硫黄＋希土類層を蒸着するのに必要な基板温度は５３０℃未満である。この第二絶縁体層の蒸着は絶縁体膜全体の厚さが２００〜２５０Åに達するまで続く。シャッタとバルブを用いて、この絶縁体層の所要厚みが蒸着されたときに三成分（ガリウム＋硫黄＋希土類）層の蒸着を停止する。基板温度は真空中で２００℃未満に冷却され、ＷＳｉやＷＮのようなゲート絶縁体構造の上部層において高温で安定で、且つ混じり合うことのないリフラクトリメタルの堆積物は硫化膜層３２の上部面１８上に蒸着され、その後で標準リソグラフィによりパターン形成される。硫化膜層３１がフッ素利用ドライエッチングプロセスのようなリフラクトリメタルエッチング技術により暴露されるまでリフラクトリメタル層はエッチングされる。リフラクトリメタルエッチング手法は硫化膜層３１をエッチングしない。それゆえ、硫化膜層３１は、上部層１５の上部面が硫化膜層３１により保護されて残るようなエッチ停止層として機能する。全ての処理ステップは損傷の少ないプラズマプロセシングにより遂行される。自己整合ソースおよびドレイン領域２１と２２はそれぞれ、インプランテーションマスクとしてリフラクトリメタルゲート電極１７と誘電体スペーサ２６を用いてＳｉ（ｎ−チャネル素子）とＢｅ／ＦやＣ／Ｆ（ｐ−チャネル素子）のイオン注入によって実現される。このようなイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ、イオンインプラント、イオン打込み）方式は相補型化合物半導体ヘテロ構造ＦＥＴ技術の標準プロセシングと互換性があり、当業者には周知である。上部層１５と硫化膜層３１の間に確立された界面１６の劣化を完全に排除するために、インプラント（ｉｍｐｌａｎｔｓ、打込み、注入）は超高真空環境での高速熱アニーリングにより７００〜９００℃で活性化される。最後に、ソースとドレインのオーミックコンタクト１９と２０は自己整合ソースおよびドレイン領域２１と２２上にそれぞれ蒸着される。その後で、この素子は集積マイクロエレクトロニクスと集積回路製造の当業者にとって標準的な方法により相互接続される。
【００１１】
図２は、本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴを製造する方法を説明する簡略化フローチャートである。ステップ１０２で、化合物半導体ウェハ構造は標準エピタキシャル成長法の技術により作製される。ステップ１０３で、Ｇａ２Ｓ３、Ｇａ２Ｓ、及びＧａＳ（Ｇａ２Ｓ３、Ｇａ２Ｓ、及びＧａＳに限定するものではないが）を含むガリウム硫化物化合物から成る層は前記化合物半導体ウェハ構造の上部面上に蒸着される。ステップ１０４で、ガリウム硫化物と一つ以上の希土類元素から成る絶縁層は初期ガリウム硫化物化合物層の上部面上に蒸着される。硫化ガリウム（ガリウム硫化物（膜））ゲート絶縁体構造はステップ１０４と１０５から形成される。ステップ１０６で、安定な耐熱性ゲート金属は前記ゲート絶縁体構造の上部面に配置される。ステップ１０８で、ソースおよびドレインイオン注入はゲート電極に対して自己整合を作る。ステップ１１０で、ソースおよびドレインオーミックコンタクトはイオン注入ソースおよびドレイン領域上に配置される。
【００１２】
この実施例では、ステップ１００では、ＧａＡｓやＩｎＰのような化合物半導体基板を作成する（ｐｒｏｖｉｄｅ、作製する）。ステップ１０２では、化合物半導体ウェハ構造の原子的配列および化学的清潔上部面の作製およびエピタキシャル成長を行う。ステップ１０３では、好ましくは化合物半導体ウェハ構造の原子的配列および化学的清潔上部面に精製および結晶性ガドリニウムガリウム硫化物やＧａ２Ｓ３源から熱蒸着を行う。ステップ１０４では、他の熱蒸発源と同時に組み合わせて基板１００の方に向けた硫黄ガスプラズマ源の流出による同時硫化を伴って、ガリウム硫黄種とガドリニウムのような少なくとも一つの希土類元素を同時に真空蒸着することにより（ガリウム＋硫化物＋希土類元素）絶縁層を形成する。ゲート絶縁体構造の初期ガリウム硫黄化合物層は、好ましくは化合物半導体ウェハ構造の上部面がゲート金属エッチング中や、その後にゲート硫化膜により保護されて残るようにエッチ停止層として機能する。耐熱性ゲート金属は自己整合ソースおよびドレインイオンインプラントの高温アニーリング中にゲート硫化膜層と反応せず、あるいはゲート硫化膜層内に拡散しないことが望ましい。ゲート硫化膜層と化合物半導体構造の上部面とにより形成された界面特性は自己整合ソースおよびドレインイオンインプラントの高温アニーリング中に維持されるのが望ましい。自己整合ソースおよびドレインインプラントは超高真空環境において約７００℃でアニールされるのが望ましい。自己整合ソースおよびドレインインプラントは耐熱性ゲート金属の側壁上に誘電体スペーサを配置することにより実現されるのが望ましい。
【００１３】
したがって、新しい、改善された化合物半導体素子と製造方法を開示する。この新しい、改善された自己整合エンハンスメントモード金属−硫化物−化合物半導体ヘテロ構造電界効果型トランジスタは素子の動作を安定で信頼性のあるものにし、低出力／高性能相補回路および構造に対して最適な化合物半導体素子性能を与え、ＵＬＳＩにおける配線遅延を統御し、さらに超高集積密度を要するディジタル集積回路用に加え、ＲＦおよびマイクロ波用途にも最適効率および出力電力を与える。
【００１４】
これらの改善は基本的に従来技術の課題、例えば、化合物半導体ＦＥＴ素子の高ゲート漏洩現象、低集積密度、ｄｃ電気的不安定性、および電気的ヒステリシスを解決し克服するので、極めて有効な発明となる。本発明の特定の実施例を示し説明してきたが、別の修正や改善は当業者の心に浮かぶこともある。それゆえに、この発明がここに示した特定の形態に限定されるものではないことを理解されることを望む。添付クレームは本発明の精神と範囲から逸脱しない全ての改善に及ぶものである。
【図面の簡単な説明】
【図１】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴの簡略化断面図である。
【図２】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴを製造する方法を示す簡略化フローチャートである。
（発明の分野）
本発明は、電界効果型トランジスタ、より具体的にはエンハンスメントモード自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）金属−硫化物−化合物半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと空乏（ｄｅｐｌｅｔｉｏｎ）モード自己整合金属−硫化物−化合物半導体トランジスタとを合わせて含む相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ、コンプリメンタリー）電界効果トランジスタを利用する化合物半導体分野の低電力および高速集積回路と、材料育成と前記構造の作製および前記トランジスタの超大規模集積化の方法に関する。
【０００２】
（発明の背景）
ガリウム砒素およびリン化インジウム集積回路業工業は相補型電界効果型トランジスタ素子と低ゲート漏れ電流をもつトランジスタの集積化を同時に可能にする技術がなくて制約を受けていた。非常に成熟し、且つ有用な相補型金属酸化物半導体（ＣＭＯＳ）技術を持つシリコン技術とは対照的である。ＩＩＩ−Ｖ族半導体工業において広く用いられる電界効果型トランジスタ（ＦＥＴｓ）は数マイクロアンペアを超える静止状態漏れ電流を持つ金属ゲートおよびショックレーゲート接点を採用する。化合物半導体技術に金属ゲートを用いると、個々のトランジスタおよび集積回路のワット損を過剰に高くし、トランスコンダクタンスを減らし、ロジックスイングを減らし、単一電源での動作を不能にし、且つ、性能特性を制限してしまう。静止漏れ電流の振幅が高いので、当業者においてはＧａＡｓ素子の最大集積化をトランジスタ数十万個の回路に限定する。対照的に、数百万個のトランジスタの同時集積化はシリコンＣＭＯＳ技術によって高集積密度で可能である。これらの超高集積化密度とレベルは化合物半導体ＦＥＴｓで絶縁されない金属、ショットキー型ゲートでは得られない。それゆえ、Ｓｉ−ＣＭＯＳ技術は個々のゲート漏れ電流、集積化レベルおよびコストに関して顕著な利点を提供する。
【０００３】
しかしシリコンに比べると、相補型ＧａＡｓおよびＩｎＰ回路技術は１Ｖおよび１Ｖ以下の低電源電圧で高速で最適な速度／電力性能および効率を示す。これらのＧａＡｓおよびＩｎＰ集積回路技術の市場での支持は低いままである。その理由は動作電力量が低い状態で高集積化密度を実証することができないからである。したがって、シリコンＣＭＯＳがディジタル集積回路の分野で優位に立ち、ＧａＡｓおよびＩｎＰ技術はどちらもこの市場に上手く進出できない。
【０００４】
必要とされるものは、新しい改善された化合物半導体電界効果型トランジスタ（ＦＥＴ）である。また、必要とされるものは、新しい改善された金属−硫化物−化合物半導体接合部による化合物半導体ＦＥＴｓ（ＭＳＳＦＥＴ）である。また、必要とされるものは、新しい改善された自己整合ゲート構造による化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善されたエンハンスメントモードおよび空乏モード動作を用いる自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された安定で信頼性のある素子動作を行う自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された最適化合物半導体素子性能を可能にする自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善されたＲＦおよびマイクロ波用の最適効率と出力電力を有する自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された相補型回路と構造に使用する自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された低出力／高性能相補型回路と構造用の自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善された相補型構造の設計を柔軟なものにする自己整合化合物半導体ＭＳＳＦＥＴｓである。また、必要とされるものは、新しい改善されたおよび超大規模集積化の配線遅延（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｄｅｌａｙ）を制御する自己整合化合物半導体ＭＳＳＦＥＴｓである。必要とされるものは、新しい有用な相補型集積回路であり、各個々のトランジスタの漏れ電流は１０−１２アンペアに近づく。必要なものは、本当に有用な化合物半導体のＵＬＳＩディジタル集積回路の有効で経済的な動作を可能にするＧａＡｓとＩｎＰの真に有用な集積回路技術である。必要とされるものは、新しい改善された正味のワット損が非常に低い化合物半導体ＭＳＳＦＥＴ集積回路である。また、必要とされるものは、新しい改善された無数のトランジスタを含む超大規模集積回路を形成するために共に集積化される、ゲート漏れ電流の低い化合物半導体ＭＳＳＦＥＴ素子である。また、必要とされるものは、新しい改善されたおよび従来技術において既に存在するシリコンＣＭＯＳ設計の直接使用、移転（ｔｒａｎｓｆｅｒ）、および応用を可能にする化合物半導体内の相補型ＭＳＳＦＥＴ素子および回路である。
【０００５】
さらに必要とするものは、新しい改善された自己整合化合物半導体ＭＳＳＦＥＴｓの作製方法；確立された相補型ＧａＡｓヘテロ構造ＦＥＴｓ技術と互換性のある自己整合化合物半導体ＭＳＳＦＥＴｓの作製方法；および比較的容易に作製および使用できる化合物半導体ＭＳＳＦＥＴｓである。
【０００６】
【発明の実施の形態】
本発明のより完全な理解は、図と関連させて考えるときに詳細な説明とクレームを参照することにより得られる。同じ番号は図中で同じ項目を示す。
ここに示した事例は本発明の実施例をその一形態において示すもので、このような事例はいかなる方法においても限定的なものとして構成されるものではない。
本発明は、特に自己整合エンハンスメントモード金属−硫化物−化合物半導体ＦＥＴを提供する。このＦＥＴは少なくとも二つの明確な層を含むガリウム硫黄絶縁構造を含む。第一層は厚みが１０Åを超えるが２５Å未満であり、化学量論的組成のＧａ２Ｓ３、ＧａＳ、及びＧａ２Ｓ（これらに限定されるものではないが）を含む実質的にガリウム硫黄化合物（ｇａｌｌｉｕｍ ｓｕｌｐｈｕｒ ｃｏｍｐｏｕｎｄｓ）、あるいは少数の他のガリウム硫黄化合物を含む。硫化ガリウム（ガリウム硫化物（膜）、ｇａｌｌｉｕｍ ｓｕｌｆｉｄｅ）絶縁構造の上部絶縁層は下地ガリウム硫化物絶縁構造と混ざらない絶縁膜を含む。この上部層は優れた絶縁特性を持ち、一般的にガリウム硫黄と第三希土類元素とで構成され、三元（ｔｅｒｎａｒｙ）絶縁材料を形成する。それゆえ、硫化ガリウム（ガリウム硫化物（膜））希土類ゲート絶縁構造全体は少なくとも二つの層から成り、上部絶縁材料と初期層（ｉｎｉｔｉａｌ ｌａｙｅｒ）を構成するガリウム硫黄化合物との混合物から成る第三中間段階層（ｇｒａｄｅｄ ｌａｙｅｒ、連続層）を含む。初期ガリウム硫黄層、中間段階層、および上部絶縁領域の全体は硫化ガリウム（ガリウム硫化物（膜））絶縁構造と金属−硫化物−化合物半導体電界効果トランジスタのゲート絶縁領域の両方を形成する。実質的に初期ガリウム硫黄層は化合物半導体ウェハ構造の上部層と原子的アブラプト（ａｂｒｕｐｔ）界面（ｉｎｔｅｒｆａｃｅ、境界面、接合面）を形成し、化合物半導体材料に中間ギャップ面状態を導入しない。リフラクトリメタル（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ、高融点金属、耐熱性金属、超硬合金）ゲート電極はゲート絶縁体構造層の上面に配置される。リフラクトリメタルは高温でゲート絶縁体構造層上で安定である。自己整合ソースとドレイン領域、およびソースとドレイン接点はソースおよびドレイン領域上に配置される。全ての実施例やその他では、金属−硫化物−化合物半導体トランジスタは、化合物半導体ヘテロ構造の上部面に配置された、ゲート絶縁体構造を形成する初期ガリウム硫黄層、中間遷移層、および厚み３０〜２５０Åの上部絶縁層を含む多層ゲート絶縁体構造を含む。この実施例では、化合物半導体ヘテロ構造は、化合物半導体基板上にｎ型および／あるいはｐ型電荷供給層を成長させたり、させないＧａＡｓ，ＡｌｘＧａ１−ｘＡｓ，およびＩｎｙＧａ１−ｙＡｓ層、Ｗ，ＷＮ，やＷＳｉのリフラクトリメタルゲート、自己整合ドナー（ｎ−チャネルＦＥＴ）やアクセプタ（ｐ−チャネルＦＥＴ）インプラント、および、ソースとドレインのオーミックコンタクトを含む。別の実施例では、化合物半導体ヘテロ構造は、ＩｎｙＧａ１−ｙＡｓ，ＡｌｘＩｎ１−ｘＡｓ，およびＩｎＰ化合物半導体ヘテロ構造、ＩｎＰ基板上に成長させたｎ型および／あるいはｐ型電荷供給層、およびＷ，ＷＮ，やＷＳｉのリフラクトリメタルゲート、自己整合ドナー（ｎ−チャネルＦＥＴ）やアクセプタ（ｐ−チャネルＦＥＴ）インプラント、およびソースとドレインのオーミックコンタクトを含む。
【０００７】
図１は、本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴの簡略化断面図である。素子１０はＩＩＩ−Ｖ族半導体基板１１と化合物半導体エピタキシャル層構造１２により表示された半導体素子に使用されるＩＩＩ−Ｖ族材料のような化合物半導体材料を含む。この内容の説明のために、基板１１とその上に形成したエピタキシャル層構造１２を化合物半導体ウェハ構造（図１では１３と表示する）と呼ぶことにする。半導体ウェハ構造１３の製造方法には分子線エピタキシャル成長法（ＭＢＥ）と金属有機化学気相蒸着法（ＭＯＣＶＤ）があるが、これらに限定されるものではない。勿論、特定の用途においては、エピタキシャル層が存在しないこともあり、上部層１５の上部面は単に基板１１の上部面になることもある。
【０００８】
また、素子１０は少なくとも二つ以上の層を含むゲート絶縁膜構造（３０）を含む。このゲート絶縁膜構造の第一層（３１）は硫化ガリウム（ガリウム硫化物（膜））化合物で全体が構成され、化合物半導体構造に直接に隣接し、化合物半導体構造上に蒸着される。ゲート絶縁膜構造の第二層（３２）はガリウム、硫黄、および周期律表の一つ以上の希土類元素の化合物を含む。初期ガリウム硫黄層（３１）は化合物半導体構造の上部層１５の上部面とで原子的アブラプト界面１４を形成する。高温で上部絶縁材料の存在で安定になるリフラクトリメタルゲート電極１７はゲート絶縁膜構造の上部面１８に配置される。誘電体スペーサ２６は金属ゲート電極１７の側壁をカバーするように配置される。ソースおよびドレイン接点１９と２０は自己整合ソースおよびドレイン領域２１と２２上にそれぞれ堆積される。
【０００９】
具体的な実施例では、化合物半導体エピタキシャル層構造は１１Å未満のＧａＡｓ上部層（１５）、１０１Å未満のＡｌｘＧａ１−ｘＡｓスペーサ層（２３）、２５１Å未満のＩｎｙＧａ１−ｙＡｓチャネル層（２４）、およびＧａＡｓ基板（１１）上に育成したＧａＡｓバッファ層（２５）から成る。上部ＧａＡｓ層（１５）は欠陥密度（ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低いアブラプト界面をもつゲート絶縁膜構造とで原子的アブラプト層を形成するのに用いられる。
【００１０】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴを製造する簡略化事例として、上部層１５の原子的配列で化学的に清潔な（ｃｌｅａｎ）上部面を備えたＩＩＩ−Ｖ族化合物半導体ウェハ構造１３を超高真空半導体育成室で作製し、超高真空運搬室（ｔｒａｎｓｆｅｒ ｃｈａｍｂｅｒ、トランスファー室、転写室）経由で第二超高真空硫化膜および絶縁膜蒸着室に移送する。初期ガリウム硫黄層（３１）は、高純度Ｇａ２Ｓ３源から、あるいは結晶ガドリニウムガリウム硫化物Ｇａ３Ｇｄ５Ｓ１２から熱蒸着により上部化合物半導体表面層１５上に蒸着される。この初期ガリウム硫黄層の蒸着時には化合物半導体構造の基板温度は５８０℃未満に、好ましくは３９５℃未満に保持される。５〜８分の時間周期で絶縁膜蒸着室内でガリウム硫化化合物を約１８Å蒸着した後に、第二絶縁膜層の蒸着が始まる。硫黄プラズマ流出および種が初期ガリウム硫化物層のある前記化合物半導体構造に主に向けられて衝突するように低電力硫黄プラズマ源からの流束を超高真空室内に向けることにより第二絶縁膜層の蒸着は始まる。硫黄プラズマ源からの流束を２〜５秒間で表面に向ける必要があり、その後にＧａ２Ｓ３からのガリウム硫黄化合物と希土類元素を含む第二熱蒸発源との同時蒸着を行う。硫黄源、Ｇａ２Ｓ３および希土類蒸発源熱蒸発源からの流束ビームが平衡に保たれ、前記化合物半導体構造上の初期ガリウム硫化物層の上部に三成分絶縁体層を形成する。第二の三成分絶縁体層の蒸着が始まると、基板温度が同時に調整され、この層の蒸着に最適な基板温度になる。この事例では、ガリウム＋硫黄＋希土類層を蒸着するのに必要な基板温度は５３０℃未満である。この第二絶縁体層の蒸着は絶縁体膜全体の厚さが２００〜２５０Åに達するまで続く。シャッタとバルブを用いて、この絶縁体層の所要厚みが蒸着されたときに三成分（ガリウム＋硫黄＋希土類）層の蒸着を停止する。基板温度は真空中で２００℃未満に冷却され、ＷＳｉやＷＮのようなゲート絶縁体構造の上部層において高温で安定で、且つ混じり合うことのないリフラクトリメタルの堆積物は硫化膜層３２の上部面１８上に蒸着され、その後で標準リソグラフィによりパターン形成される。硫化膜層３１がフッ素利用ドライエッチングプロセスのようなリフラクトリメタルエッチング技術により暴露されるまでリフラクトリメタル層はエッチングされる。リフラクトリメタルエッチング手法は硫化膜層３１をエッチングしない。それゆえ、硫化膜層３１は、上部層１５の上部面が硫化膜層３１により保護されて残るようなエッチ停止層として機能する。全ての処理ステップは損傷の少ないプラズマプロセシングにより遂行される。自己整合ソースおよびドレイン領域２１と２２はそれぞれ、インプランテーションマスクとしてリフラクトリメタルゲート電極１７と誘電体スペーサ２６を用いてＳｉ（ｎ−チャネル素子）とＢｅ／ＦやＣ／Ｆ（ｐ−チャネル素子）のイオン注入によって実現される。このようなイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ、イオンインプラント、イオン打込み）方式は相補型化合物半導体ヘテロ構造ＦＥＴ技術の標準プロセシングと互換性があり、当業者には周知である。上部層１５と硫化膜層３１の間に確立された界面１６の劣化を完全に排除するために、インプラント（ｉｍｐｌａｎｔｓ、打込み、注入）は超高真空環境での高速熱アニーリングにより７００〜９００℃で活性化される。最後に、ソースとドレインのオーミックコンタクト１９と２０は自己整合ソースおよびドレイン領域２１と２２上にそれぞれ蒸着される。その後で、この素子は集積マイクロエレクトロニクスと集積回路製造の当業者にとって標準的な方法により相互接続される。
【００１１】
図２は、本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴを製造する方法を説明する簡略化フローチャートである。ステップ１０２で、化合物半導体ウェハ構造は標準エピタキシャル成長法の技術により作製される。ステップ１０３で、Ｇａ２Ｓ３、Ｇａ２Ｓ、及びＧａＳ（Ｇａ２Ｓ３、Ｇａ２Ｓ、及びＧａＳに限定するものではないが）を含むガリウム硫化物化合物から成る層は前記化合物半導体ウェハ構造の上部面上に蒸着される。ステップ１０４で、ガリウム硫化物と一つ以上の希土類元素から成る絶縁層は初期ガリウム硫化物化合物層の上部面上に蒸着される。硫化ガリウム（ガリウム硫化物（膜））ゲート絶縁体構造はステップ１０４と１０５から形成される。ステップ１０６で、安定な耐熱性ゲート金属は前記ゲート絶縁体構造の上部面に配置される。ステップ１０８で、ソースおよびドレインイオン注入はゲート電極に対して自己整合を作る。ステップ１１０で、ソースおよびドレインオーミックコンタクトはイオン注入ソースおよびドレイン領域上に配置される。
【００１２】
この実施例では、ステップ１００では、ＧａＡｓやＩｎＰのような化合物半導体基板を作成する（ｐｒｏｖｉｄｅ、作製する）。ステップ１０２では、化合物半導体ウェハ構造の原子的配列および化学的清潔上部面の作製およびエピタキシャル成長を行う。ステップ１０３では、好ましくは化合物半導体ウェハ構造の原子的配列および化学的清潔上部面に精製および結晶性ガドリニウムガリウム硫化物やＧａ２Ｓ３源から熱蒸着を行う。ステップ１０４では、他の熱蒸発源と同時に組み合わせて基板１００の方に向けた硫黄ガスプラズマ源の流出による同時硫化を伴って、ガリウム硫黄種とガドリニウムのような少なくとも一つの希土類元素を同時に真空蒸着することにより（ガリウム＋硫化物＋希土類元素）絶縁層を形成する。ゲート絶縁体構造の初期ガリウム硫黄化合物層は、好ましくは化合物半導体ウェハ構造の上部面がゲート金属エッチング中や、その後にゲート硫化膜により保護されて残るようにエッチ停止層として機能する。耐熱性ゲート金属は自己整合ソースおよびドレインイオンインプラントの高温アニーリング中にゲート硫化膜層と反応せず、あるいはゲート硫化膜層内に拡散しないことが望ましい。ゲート硫化膜層と化合物半導体構造の上部面とにより形成された界面特性は自己整合ソースおよびドレインイオンインプラントの高温アニーリング中に維持されるのが望ましい。自己整合ソースおよびドレインインプラントは超高真空環境において約７００℃でアニールされるのが望ましい。自己整合ソースおよびドレインインプラントは耐熱性ゲート金属の側壁上に誘電体スペーサを配置することにより実現されるのが望ましい。
【００１３】
したがって、新しい、改善された化合物半導体素子と製造方法を開示する。この新しい、改善された自己整合エンハンスメントモード金属−硫化物−化合物半導体ヘテロ構造電界効果型トランジスタは素子の動作を安定で信頼性のあるものにし、低出力／高性能相補回路および構造に対して最適な化合物半導体素子性能を与え、ＵＬＳＩにおける配線遅延を統御し、さらに超高集積密度を要するディジタル集積回路用に加え、ＲＦおよびマイクロ波用途にも最適効率および出力電力を与える。
【００１４】
これらの改善は基本的に従来技術の課題、例えば、化合物半導体ＦＥＴ素子の高ゲート漏洩現象、低集積密度、ｄｃ電気的不安定性、および電気的ヒステリシスを解決し克服するので、極めて有効な発明となる。本発明の特定の実施例を示し説明してきたが、別の修正や改善は当業者の心に浮かぶこともある。それゆえに、この発明がここに示した特定の形態に限定されるものではないことを理解されることを望む。添付クレームは本発明の精神と範囲から逸脱しない全ての改善に及ぶものである。
【図面の簡単な説明】
【図１】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴの簡略化断面図である。
【図２】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＳＳＦＥＴを製造する方法を示す簡略化フローチャートである。
Claims (37)
- エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置した、Ｇａ２Ｓ３，Ｇａ２Ｓ、ＧａＳおよび他のガリウム硫黄化合物（ｇａｌｌｉｕｍ ｓｕｌｐｈｕｒ ｃｏｍｐｏｕｎｄｓ）の混合物を含むが、これに限らないものを含むガリウムと硫黄の化合物を含む層と；
初期支持（ｉｎｉｔｉａｌ ｓｕｐｐｏｒｔｉｎｇ）ガリウム硫黄層の上部に堆積した絶縁層を形成する、ガリウムと硫黄と少なくとも一つ以上の希土類元素の化合物を含む第二絶縁層で、前記第一および第二層は、化合物半導体構造に隣接して、且つ、この上部にゲート絶縁体構造を形成し；
前記ゲート絶縁体構造層の上部面に配置した安定なリフラクトリメタル（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ、高融点金属、耐熱性金属、超硬合金）ゲート電極と；
ゲート電極に対し自己整合した（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソースおよびドレインイオンインプラントと；および
イオン注入ソースおよびドレイン領域上に配置したソースおよびドレインオーミックコンタクトと；
前記リフラクトリメタルゲート電極は、Ｗ，ＷＮ又はＷＳｉ又はその組合せから成るグループから選択したリフラクトリメタルを含み；
モノリシック構造（ｍｏｎｏｌｉｔｈｉｃａｌｌｙ）集積回路を形成する前記トランジスタの配線手段と、
を備えた前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ガリウム硫黄化合物の初期層が、化合物半導体ウェハ構造の上部面と原子的アブラプト（ａｂｒｕｐｔ）界面（Ｉｎｔｅｒｆａｃｅ、接合面、境界面）を形成するエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が、初期ガリウム硫黄化合物層、ガリウム硫黄と少なくとも一つの希土類元素の種々の（ｖａｒｙｉｎｇ、変化する、いろいろな）組成を含む段階層（ｇｒａｄｅｄ ｌａｙｅｒ）、および、ガリウムと硫黄および一つ以上の希土類元素との化合物を主に含む第三絶縁体層、の三つの層を含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が三つ以上の多層膜（ｍｕｌｔｉｐｌｅ ｌａｙｅｒｓ）、初期（ｉｎｉｔｉａｌ）ガリウム硫黄化合物層、および、絶縁硫化ガリウム（ガリウム硫化物（膜））ゲート絶縁体構造を共に形成する一つ以上の希土類元素の有無にかかわらずガリウムおよび硫黄を含む多層膜を含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム硫黄化合物層が１０Åより大きく２５Å未満の厚みを持つエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が２０〜３００Åの総厚さを持つエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム硫黄化合物層が四原子層（ｆｏｕｒ ａｔｏｍｉｃ ｌａｙｅｒｓ）未満の構造的界面変調（ｓｔｒｕｃｔｕｒａｌ Ｉｎｔｅｒｆａｃｅ ｍｏｄｕｌａｔｉｏｎ）の深さに伸びる、化合物半導体構造とともに、原子的アブラプト（ａｂｒｕｐｔ）界面を形成するエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
初期ガリウムおよび硫黄化合物層とゲート絶縁体構造とが、化合物半導体ウェハ構造の上部面を保護するエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
リフラクトリメタルゲート電極が、７００℃以上の高温でゲート絶縁体構造の上部層の存在の下で安定なリフラクトリメタルを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタを含むソースおよびドレインイオンインプラントが、ｎチャネル素子又はｐチャネル素子であるエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
前記ソースおよびドレインイオンインプラントは、Ｂｅ／Ｆ又はＣ／Ｆを含み、前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタは、ｐチャネル素子であるエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＧａＡｓを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＩｎｘＧａ１−ｘＡｓを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置した、Ｇａ２Ｓ３，Ｇａ２Ｓおよび他のガリウム硫黄化合物の混合物を含むが、これに限らないものを含むガリウムおよび硫黄化合物の化合物を含む層と；
ガリウム、硫黄、および一つ以上の希土類元素の標準化相対組成（ｎｏｒｍａｌｉｚｅｄ ｒｅｌａｔｉｖｅ ｃｏｍｐｏｓｉｔｉｏｎ）が前記絶縁層内の厚さの関数として単調に（ｍｏｎｏｔｏｎｉｃ ｍａｎｎｅｒ）変化するようにした、ガリウムと硫黄と少なくとも一つ以上の希土類元素の化合物を含む第一層上に堆積した第二絶縁体層と；
ガリウム硫黄と少なくとも一つ以上の希土類元素を含む前記第二層の上部に堆積した第三絶縁層で；前記第一、第二および第三層が化合物半導体構造に隣接してその上部に堆積したゲート絶縁体構造を形成し；
前記ゲート絶縁体構造層の上部面に配置した安定なリフラクトリメタルゲート電極と；
ゲート電極に対し自己整合したソースおよびドレインイオンインプラントと；および
イオン注入ソースおよびドレイン領域上に配置したソースおよびドレインオーミックコンタクトと；、
前記リフラクトリメタルゲート電極は、Ｗ，ＷＮ又はＷＳｉ又はその組合せから成るグループから選択したリフラクトリメタルを含み；
モノリシック構造集積回路を形成する前記トランジスタの配線手段と、
を備えた前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ガリウム硫黄化合物の初期層が、化合物半導体ウェハ構造の上部面と原子的アブラプト界面を形成するエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が、初期ガリウム硫黄化合物層、ガリウム硫黄および少なくとも一つの希土類元素の種々の（ｖａｒｙｉｎｇ、変化する、いろいろな）組成を含む段階層、および、ガリウム、硫黄および一つ以上の希土類元素の化合物を主に含む第三絶縁体層、の三つ以上の層を含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム硫黄化合物層が１０Åより大きく２５Å未満の厚さを持つエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が２０〜３００Åの総厚さを持つエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム硫黄化合物層が四原子層未満の前記界面変調の深さに伸びる、化合物半導体構造とともに、原子的アブラプト（ａｂｒｕｐｔ）界面を形成するエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
初期ガリウムおよび硫黄化合物層とゲート絶縁体構造とが、化合物半導体ウェハ構造の上部面を保護するエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
リフラクトリメタルゲート電極が、７００℃以上の高温でゲート絶縁体構造の上部層の存在の下で安定なリフラクトリメタルを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタを含むソースおよびドレインイオンインプラントが、ｎチャネル素子であるエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
前記ソースおよびドレインイオンインプラントは、Ｂｅ／ＦおよびＣ／Ｆを含み、前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタは、ｐチャネル素子であるエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＧａＡｓを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＩｎｘＧａ１−ｘＡｓを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置された電子中間ギャップ欠陥密度（ｅｌｅｃｔｒｏｎｉｃ ｍｉｄｇａｐ ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低いゲート絶縁膜を形成する、ガリウム、硫黄、少なくとも一つの希土類元素を含む交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒｓ）を含む多層膜ゲート絶縁体構造と；
前記ゲート絶縁体構造層の上部面に配置された安定な耐熱性（リフラクトリメタル）金属ゲート電極と；
ゲート電極に自己整合した（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソースおよびドレインインプラントと；および
イオン注入ソースおよびドレイン領域上に配置したソースおよびドレインオーミックコンタクトと
を備え、誘電体（ｄｉｅｌｅｃｔｒｉｃ）スペーサが安定な耐熱性ゲート金属電極の側壁に配置される前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置されたゲート絶縁体構造と；
前記ゲート絶縁体構造の上部面に配置された安定な耐熱性金（リフラクトリメタル）属ゲート電極と；
ゲート電極に対し自己整合したソースおよびドレインイオンインプラントと；および
イオン注入ソースおよびドレイン領域に配置したソースおよびドレインオーミックコンタクトと
を備え、
前記化合物半導体ウェハ構造が広帯域（ｗｉｄｅｒ ｂａｎｄ）ギャップスペーサ層と狭帯域ギャップチャネル層を備えた前記エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項２７に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
広帯域ギャップスペーサが、ゲート硫化膜層と狭帯域ギャップチャネル層の間に配置されるエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項２７に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
広帯域ギャップスペーサ層が３〜２００Åの厚みを持つエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項２７に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
広帯域ギャップスペーサ層が、ＡｌｘＧａ１−ｘＡＳ、ＩｎＰ、又はＩｎｚＧａ１−ｚＰ、又はその組合せを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項２７に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
狭帯域ギャップチャネル層が１０〜３００Åの厚みを持つエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項２７に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
狭帯域ギャップチャネル層が、広帯域ギャップスペーサ層とバッファ層の間に配置されるエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項２７に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
狭帯域ギャップチャネル層が、ＩｎｙＧａ１−ｙＡｓを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - エンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置したゲート絶縁体構造と；
前記ゲート絶縁体構造層の上部面に配置した安定な耐熱性（リフラクトリメタル）金属ゲート電極と；
ゲート電極に対し自己整合された（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソースおよびドレインイオンインプラント；および
イオン注入ソースおよびドレイン領域に配置したソースおよびドレインオーミックコンタクトと
を備えて、
前記化合物半導体ウェハ構造が、ＡｌｘＧａ１−ｘＡｓ，ＩｎｙＧａ１−ｙＡｓ，ＩｎＰ，あるいはＩｎｚＧａ１−ｚＰ層を含み、前記層が、化合物半導体基板の上部面に配置されたエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項３４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
前記化合物半導体基板がＧａＡｓベース半導体ウェハを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項３４に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
前記化合物半導体基板がＩｎＰベース半導体ウェハを含むエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタ。 - 請求項１、１３、２６又は３３項に記載のエンハンスメントモード金属−硫化物−化合物半導体電界効果型トランジスタであって、
類似および相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）トランジスタ素子と共に集積化されることができ、相補型金属−硫化物化合物半導体集積回路を形成する前記エンハンスメントモード金属−硫化物−物化合物半導体電界効果型トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/638,130 US6445015B1 (en) | 2000-05-04 | 2000-08-11 | Metal sulfide semiconductor transistor devices |
| PCT/US2001/025259 WO2002015285A1 (en) | 2000-08-11 | 2001-08-10 | Metal sulfide semiconductor transistor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004507888A true JP2004507888A (ja) | 2004-03-11 |
| JP2004507888A5 JP2004507888A5 (ja) | 2005-09-22 |
Family
ID=24558765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002520314A Pending JP2004507888A (ja) | 2000-08-11 | 2001-08-10 | 金属硫化物半導体トランジスタ素子 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6445015B1 (ja) |
| EP (1) | EP1312123A4 (ja) |
| JP (1) | JP2004507888A (ja) |
| KR (1) | KR20030027018A (ja) |
| AU (1) | AU2001284850A1 (ja) |
| WO (1) | WO2002015285A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091394A (ja) * | 2009-10-02 | 2011-05-06 | Imec | 誘電体とｉｉｉ／ｖ化合物との間の低欠陥界面の製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936900B1 (en) * | 2000-05-04 | 2005-08-30 | Osemi, Inc. | Integrated transistor devices |
| US6989556B2 (en) * | 2002-06-06 | 2006-01-24 | Osemi, Inc. | Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure |
| US7187045B2 (en) * | 2002-07-16 | 2007-03-06 | Osemi, Inc. | Junction field effect metal oxide compound semiconductor integrated transistor devices |
| US6919251B2 (en) * | 2002-07-31 | 2005-07-19 | Texas Instruments Incorporated | Gate dielectric and method |
| US6791125B2 (en) * | 2002-09-30 | 2004-09-14 | Freescale Semiconductor, Inc. | Semiconductor device structures which utilize metal sulfides |
| US7071519B2 (en) * | 2003-01-08 | 2006-07-04 | Texas Instruments Incorporated | Control of high-k gate dielectric film composition profile for property optimization |
| KR100885910B1 (ko) * | 2003-04-30 | 2009-02-26 | 삼성전자주식회사 | 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법 |
| WO2005048318A2 (en) * | 2003-11-17 | 2005-05-26 | Osemi, Inc. | Nitride metal oxide semiconductor integrated transistor devices |
| US20080282983A1 (en) * | 2003-12-09 | 2008-11-20 | Braddock Iv Walter David | High Temperature Vacuum Evaporation Apparatus |
| WO2007146859A1 (en) * | 2006-06-12 | 2007-12-21 | Osemi, Inc. | Integrated transistor devices |
| US9997325B2 (en) | 2008-07-17 | 2018-06-12 | Verity Instruments, Inc. | Electron beam exciter for use in chemical analysis in processing systems |
| KR101106196B1 (ko) * | 2009-12-28 | 2012-01-30 | 김선기 | 지중 관로보호용 골재타설 격벽장치 |
| US8366967B2 (en) * | 2010-02-22 | 2013-02-05 | Inpria Corporation | Metal chalcogenide aqueous precursors and processes to form metal chalcogenide films |
| US9478419B2 (en) | 2013-12-18 | 2016-10-25 | Asm Ip Holding B.V. | Sulfur-containing thin films |
| US9245742B2 (en) * | 2013-12-18 | 2016-01-26 | Asm Ip Holding B.V. | Sulfur-containing thin films |
| US10490475B2 (en) | 2015-06-03 | 2019-11-26 | Asm Ip Holding B.V. | Methods for semiconductor passivation by nitridation after oxide removal |
| US9711350B2 (en) | 2015-06-03 | 2017-07-18 | Asm Ip Holding B.V. | Methods for semiconductor passivation by nitridation |
| US9711396B2 (en) | 2015-06-16 | 2017-07-18 | Asm Ip Holding B.V. | Method for forming metal chalcogenide thin films on a semiconductor device |
| US9741815B2 (en) | 2015-06-16 | 2017-08-22 | Asm Ip Holding B.V. | Metal selenide and metal telluride thin films for semiconductor device applications |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4331737A (en) | 1978-04-01 | 1982-05-25 | Zaidan Hojin Handotai Kenkyu Shinkokai | Oxynitride film and its manufacturing method |
| JPS607720A (ja) | 1983-06-28 | 1985-01-16 | Nec Corp | エピタキシヤル成長方法 |
| US4935789A (en) | 1985-02-19 | 1990-06-19 | Eaton Corporation | Buried channel FET with lateral growth over amorphous region |
| US4802180A (en) | 1986-04-30 | 1989-01-31 | American Telephone And Telegraph Company, At&T Bell Laboratories | Growth of congruently melting gadolinium scandium gallium garnet |
| US4745082A (en) | 1986-06-12 | 1988-05-17 | Ford Microelectronics, Inc. | Method of making a self-aligned MESFET using a substitutional gate with side walls |
| US4843450A (en) | 1986-06-16 | 1989-06-27 | International Business Machines Corporation | Compound semiconductor interface control |
| US4859253A (en) | 1988-07-20 | 1989-08-22 | International Business Machines Corporation | Method for passivating a compound semiconductor surface and device having improved semiconductor-insulator interface |
| US5124762A (en) | 1990-12-31 | 1992-06-23 | Honeywell Inc. | Gaas heterostructure metal-insulator-semiconductor integrated circuit technology |
| US5451548A (en) | 1994-03-23 | 1995-09-19 | At&T Corp. | Electron beam deposition of gallium oxide thin films using a single high purity crystal source |
| US5550089A (en) | 1994-03-23 | 1996-08-27 | Lucent Technologies Inc. | Gallium oxide coatings for optoelectronic devices using electron beam evaporation of a high purity single crystal Gd3 Ga5 O12 source. |
| US5760462A (en) * | 1995-01-06 | 1998-06-02 | President And Fellows Of Harvard College | Metal, passivating layer, semiconductor, field-effect transistor |
| US5767388A (en) | 1995-04-26 | 1998-06-16 | Siemens Aktiengesellschaft | Methane sensor and method for operating a sensor |
| US5597768A (en) | 1996-03-21 | 1997-01-28 | Motorola, Inc. | Method of forming a Ga2 O3 dielectric layer |
| US5665658A (en) | 1996-03-21 | 1997-09-09 | Motorola | Method of forming a dielectric layer structure |
| US5693565A (en) | 1996-07-15 | 1997-12-02 | Dow Corning Corporation | Semiconductor chips suitable for known good die testing |
| JP3604835B2 (ja) | 1996-09-11 | 2004-12-22 | 大和製罐株式会社 | 胴部に凹凸模様をもつアルミニウムｄｉ缶の製造方法 |
| US5920105A (en) * | 1996-09-19 | 1999-07-06 | Fujitsu Limited | Compound semiconductor field effect transistor having an amorphous gas gate insulation layer |
| US6030453A (en) | 1997-03-04 | 2000-02-29 | Motorola, Inc. | III-V epitaxial wafer production |
| JP3734586B2 (ja) * | 1997-03-05 | 2006-01-11 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6207976B1 (en) | 1997-12-17 | 2001-03-27 | Fujitsu Limited | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
| US5945718A (en) | 1998-02-12 | 1999-08-31 | Motorola Inc. | Self-aligned metal-oxide-compound semiconductor device and method of fabrication |
| US6094295A (en) | 1998-02-12 | 2000-07-25 | Motorola, Inc. | Ultraviolet transmitting oxide with metallic oxide phase and method of fabrication |
| US6150677A (en) | 1998-02-19 | 2000-11-21 | Sumitomo Electric Industries, Ltd. | Method of crystal growth of compound semiconductor, compound semiconductor device and method of manufacturing the device |
| US6006582A (en) | 1998-03-17 | 1999-12-28 | Advanced Technology Materials, Inc. | Hydrogen sensor utilizing rare earth metal thin film detection element |
| JP3850580B2 (ja) | 1999-03-30 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
-
2000
- 2000-08-11 US US09/638,130 patent/US6445015B1/en not_active Expired - Fee Related
-
2001
- 2001-08-10 WO PCT/US2001/025259 patent/WO2002015285A1/en active Application Filing
- 2001-08-10 KR KR10-2003-7001950A patent/KR20030027018A/ko active IP Right Grant
- 2001-08-10 EP EP01963936A patent/EP1312123A4/en not_active Withdrawn
- 2001-08-10 JP JP2002520314A patent/JP2004507888A/ja active Pending
- 2001-08-10 AU AU2001284850A patent/AU2001284850A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091394A (ja) * | 2009-10-02 | 2011-05-06 | Imec | 誘電体とｉｉｉ／ｖ化合物との間の低欠陥界面の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1312123A1 (en) | 2003-05-21 |
| AU2001284850A1 (en) | 2002-02-25 |
| KR20030027018A (ko) | 2003-04-03 |
| WO2002015285A1 (en) | 2002-02-21 |
| EP1312123A4 (en) | 2006-08-02 |
| US6445015B1 (en) | 2002-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004507888A (ja) | 金属硫化物半導体トランジスタ素子 | |
| KR101497725B1 (ko) | 공핍형 ＧａＮ 기반 ＦＥＴ를 이용하는 캐스코드 회로 | |
| US7187045B2 (en) | Junction field effect metal oxide compound semiconductor integrated transistor devices | |
| US5479033A (en) | Complementary junction heterostructure field-effect transistor | |
| US6989556B2 (en) | Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure | |
| Abrokwah et al. | A manufacturable complementary GaAs process | |
| US6670651B1 (en) | Metal sulfide-oxide semiconductor transistor devices | |
| US20070138506A1 (en) | Nitride metal oxide semiconductor integrated transistor devices | |
| US5945718A (en) | Self-aligned metal-oxide-compound semiconductor device and method of fabrication | |
| JPH0260063B2 (ja) | ||
| US6936900B1 (en) | Integrated transistor devices | |
| JP2004507081A (ja) | 集積トランジスタ素子 | |
| JP2009076673A (ja) | Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ | |
| US4698652A (en) | FET with Fermi level pinning between channel and heavily doped semiconductor gate | |
| US5895929A (en) | Low subthreshold leakage current HFET | |
| KR20000011954A (ko) | 갈륨아세닉베이스반도체본체상에산화물층을포함하는제품제조방법 | |
| US6953729B2 (en) | Heterojunction field effect transistor and manufacturing method thereof | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPH05335346A (ja) | 半導体装置及びその製造方法 | |
| US20080157073A1 (en) | Integrated Transistor Devices | |
| JP2633009B2 (ja) | 化合物半導体電界効果トランジスタとその製造方法 | |
| Lee et al. | Novel GaAs Metal–Semiconductor Field-Effect Transistors with InGaP/GaAs Multiple Quantum Barrier Capping and Buffer Layers | |
| JPS63196079A (ja) | ヘテロ接合ｆｅｔ | |
| JPS63283126A (ja) | 半導体装置の製造方法 | |
| JPS63211634A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040116 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20040224 |