KR101101135B1 - 액정고분자를 이용한 발광다이오드 패키지 - Google Patents

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Abstract

본 발명은 액정고분자를 이용한 발광다이오드 패키지를 제공하기 위한 것으로, 액정고분자(Liquid Crystal Polymer)를 이용하여 형성되는 패키지 본체; 상기 패키지 본체에 형성되는 리드프레임; 상기 리드프레임에 실장되는 발광다이오드 칩; 및 형광체를 포함하며 상기 발광다이오드 칩을 봉지하는 수지포장부;를 포함함으로써, 고신뢰성의 발광다이오드 패키지를 제공할 수 있다.
발광다이오드, 액정고분자

Description

액정고분자를 이용한 발광다이오드 패키지{Light Emitting Diode Package Using Liquid Crystal Polymer}
본 발명은 액정고분자를 이용한 발광다이오드 패키지에 관한 것으로, 특히, 액정고분자를 이용하여 발광다이오드 패키지를 구현함으로써 신뢰성이 우수하고, 환경오염을 방지할 수 있는 친환경의 발광다이오드 패키지에 관한 것이다.
발광다이오드(Light Emitting Diode) 칩(chip)은 반도체로 이루어진 고체발광소자로서 다른 열변환 발광소자에 비해 안정적이고 신뢰성이 있으며, 그 수명 또한 길다. 그리고, 발광다이오드 칩의 구동은 수 V 정도의 전압과 수십 mA의 전류로도 가능하므로 소요전력이 작다는 장점이 있어서, 발광소자로서의 유용성이 한층 기대되는 분야의 소재이다.
이러한 발광다이오드는 핸드폰 및 PDA의 디스플레이 등과 같은 소형 액정 디스플레이에서 백라이트 유닛으로서 광원으로 사용되고 있는 사이드 뷰 LED와 카메라가 장착된 핸드폰 및 간판 조명의 광원으로 사용되고 있는 플래쉬 발광다이오드, 그리고, 조명 및 전장용 등의 광원으로 사용되고 있는 고출력 발광다이오드 등 점점 많은 영역에서 광원으로 사용됨으로써 그 적용 분야가 확대되어 가면서 차세대 조명광원으로서 개발이 요청되고 있으며, 더욱 장시간의 신뢰성을 요구하게 되었다.
그러나, 기존 발광다이오드 패키지는 리드프레임 위에 사출 방식을 이용하여 컵 모양의 발광다이오드 패키지를 성형함으로써 패키지 본체를 형성한다. 이때 사출되는 재료는 일반적으로 나일론 계열, 즉 폴리프탈아미드(polyphthalamide; PPA) 및 폴리아미드(polyamide; PA) 계열의 고분자가 사용된다.
이러한 나일론 계열(PPA, PA, PA46, PA9T)의 고분자로 사출성형된 패키지 본체는, 고휘도의 빛을 생성하기 위해 발광다이오드 패키지에 높은 전류가 인가될 경우, 발광다이오드 칩에서 발생되는 고온의 열에 의해 패키지 본체가 열화되어 변색됨으로써 반사체 효율이 저하된다. 이에 의해 발광다이오드 패키지의 발광 효율이 떨어지고 신뢰성이 저하되는 문제점이 있었다.
또한, 나일론 계열의 고분자는 할로겐 원소(F, Cl, Br, I)를 포함하고 있어 환경 오염의 문제가 존재한다.
본 발명은 상술한 종래의 문제점을 개선하기 위해, 기존에 사용되던 나일론 계열의 수지 대신 액정고분자를 사용하여 장기적인 신뢰성이 우수하고, 할로겐 원소를 포함하지 않는 친환경의 발광다이오드 패키지를 제공하고자 한다.
상술한 기술적 과제를 달성하기 위해, 본 발명의 일실시 형태에 따른 액정고분자를 이용한 발광다이오드 패키지는 액정고분자(Liquid Crystal Polymer)를 이용하여 형성되는 패키지 본체; 상기 패키지 본체에 형성되는 리드프레임; 상기 리드프레임에 실장되는 발광다이오드 칩; 및 형광체를 포함하며 상기 발광다이오드 칩을 봉지하는 수지포장부;를 포함한다.
바람직하게는, 상기 액정고분자는 유리섬유(glassfiber) 또는 무기염류(mineral)이 첨가된 것이거나, 상기 액정고분자는 TiO2, MgO 및 CaCO3 중 적어도 어느 하나가 첨가된 것이거나, 상기 액정고분자는 열안정제 및 광안정제 중 적어도 어느 하나가 첨가된 것일 수 있다.
바람직하게는, 액정고분자를 이용한 발광다이오드 패키지는, 상기 발광다이오드 칩과 상기 리드프레임을 전기적으로 연결하는 본딩 와이어;를 더 포함할 수 있다.
바람직하게는, 액정고분자를 이용한 발광다이오드 패키지는, 상기 패키지 본 체는 상기 발광다이오드 칩을 감싸도록 홈부가 형성된 반사컵;을 더 포함할 수 있으며, 상기 홈부는 상기 발광다이오드 칩이 실장될 수 있으며, 상기 리드프레임은 상기 반사컵 바닥에 형성될 수 있다.
바람직하게는, 상기 패키지 본체는 상기 리드프레임의 일부를 몰딩하여 형성될 수 있으며, 상기 리드프레임은 Ag로 도금될 수 있다.
바람직하게는, 상기 수지포장부는 청색, 녹색, 적색 및 황색 형광체 중 적어도 하나 이상의 형광체가 혼합되거나 다층 구조로 적층될 수 있으며, 상기 수지포장부는 투명 수지인 것을 특징으로 한다.
바람직하게는, 상기 액정고분자는 백색도(L×(D65))가 90 이상을 가지며, 가시광선 영역(450nm ~ 780nm)에서 파장에 따른 반사율이 70% 이상을 가지는 것을 특징으로 한다.
본 발명에 의하면, 액정고분자를 사용하여 패키지 본체를 사출성형함으로써, 고온, 고습 및 자외선에 대한 우수한 신뢰성을 확보할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 액정고분자를 사용하여 패키지 본체를 사출성형함으로써, 환경 유해물질인 할로겐 원소를 미포함하여 환경 규제에서 자유로울 수 있으며, 친환경 요구에 부응할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일실시 형태에 따른 액정고분자를 이용한 발광다이오드 패키지의 수직 단면도를 나타낸 것이다. 도 1에 도시된 바와 같이, 본 발명에 따른 발광다이오드 패키지(1)는 패키지 본체(110), 패키지 본체(110)에 몰딩된 리드프레임(120), 리드프레임(120) 상에 실장된 발광다이오드 칩(100), 형광체(160)를 포함하며, 발광다이오드 칩(100)을 봉지하는 수지포장부(150)를 포함한다. 또한, 발광다이오드 패키지(1)는 발광다이오드 칩(100)과 리드프레임(120)을 전기적으로 연결하는 본딩 와이어(140)를 포함한다.
패키지 본체(110)는 액정고분자(liquid crystal polymer)를 이용하여 사출성형되며, 리드프레임(120)은 패키지 본체(110) 상에 형성되며, 발광다이오드 칩(100)의 양극 단자 및 음극 단자에 접속하기 위한 전극을 구성하며, 양극 단자 및 음극 단자는 서로 절연되도록 이격되어 배치된다.
여기서, 액정고분자(Liquid Crystal Polymer)는 용액 혹은 녹아 있는 상태에서 액정성을 나타내는 고분자로, 용융 상태에서도 결정 상태를 유지하고 내열성과 성형성이 뛰어난 특성을 가진다. 특히 종래 발광 다이오드 패키지에서 패키지 본체의 사출성형에 사용되고 있는 나일론 계열의 고분자에 비해 열전도율이 뛰어나 발광다이오드 칩에서 생성된 열을 효과적으로 외부로 방출시킬 수 있다.
이러한 액정고분자는 강직한 분자고리의 배향에 따라 자기 강화 효과가 발생하여 높은 기계적 강도를 가지며, 또한, 저온에서 고온까지 높은 충격 강도를 가진다. 그리고, 내열성 및 전기 절연성이 우수하고, 용융점도가 낮아 성형이 용이하여 얇은 두께의 성형도 가능하고, 가스 베리어(Gas barrier)성이 우수한 특성을 가지고 있다.
따라서, 본 발명에서는 패키지 본체로 액정고분자를 이용한다. 즉, 액정고분자로 사출성형된 패키지 본체를 사용함으로써 기존 나일론 계열의 사출수지에 비해 고온 및 빛에 우수한 신뢰성 특성을 보이며, 수분 흡수율이 낮아 습기 침투에 의한 열화가 적다. 그리고, 최근 할로겐 원소(F, Cl, Br, I)의 사용에 대한 환경 규제가 강화되고 있는데, 기존 사출수지는 할로겐 원소를 소량 함유하고 있지만 액정고분자는 이러한 할로겐 원소를 전혀 포함하고 있지 않아 향후 친환경 재료로 사용할 수 있다.
또한, 본 발명의 패키지 본체(110)의 사출성형에 사용되는 액정고분자에 유리섬유(glassfiber) 및 무기염류(mineral) 등을 첨가함으로써 기계적 강도를 더욱 증가시킬 수 있다.
또한, 본 발명은 액정고분자에 광촉매제, 예를 들어 TiO2, MgO, CaCO3 중 적어도 어느 하나를 첨가하여 백색도(L×(D65))를 향상시킴으로써, 백색도가 90 이상을 만족하는 패키지 본체를 제작할 수 있다.
이 경우, 도 2에 도시한 바와 같이 가시광선 영역(파장 범위 450nm ~ 780nm)에서 파장에 따른 반사율이 70% 이상을 가질 수 있다.
뿐만 아니라, 본 발명은 열안정제, 광안정제를 첨가한 액정고분자를 이용하여 패키지 본체(110)을 사출성형함으로써 발광다이오드 패키지의 열적, 광학적 신뢰성을 더욱 향상시킬 수 있다.
그리고, 리드프레임(120)은 외부 전원에 전기적으로 연결되기 위해 각각 패키지 본체(110)의 외부로 돌출되며, 돌출된 리드프레임은 다양한 형상을 가질 수 있으며, 발광다이오드 칩(120)에서 방출되는 빛의 반사를 위해 Ag로 도금될 수 있다.
발광다이오드 칩(100)은 접착제 등에 의하여 리드프레임(120) 상에 본딩될 수 있으며, 본딩 와이어(140)을 통해 외부 전원으로부터 전류를 입력받아 미리 정해진 파장의 빛을 생성한다. 여기서, 발광다이오드 칩(100)은 자외선, 청색, 녹색 또는 적색 파장 영역으로부터, 또는 자외선, 청색, 황색 및 녹색 파장 영역으로부터, 또는 자외선 및 청색 파장 영역으로부터, 또는 자외선 및 녹색 파장 영역으로부터, 또는 청색, 황색 및 녹색 파장 영역으로부터, 또는 황색 및 적색 파장 영역으로부터 선택된 적어도 제1 파장 영역의 광을 방출하는 반도체 적층 구조로 구성될 수 있다.
상기 반도체 적층 구조로는 하기와 같은 구조를 가질 수 있다. 결정성장용 기판인 사파이어(Al2O3), 실리콘카바이드(SiC), 아연산화물(ZnO), 갈륨비소(GaAs) 또는 실리콘(Si)과 같은 단결정 기판상에 (Al)GaN, AlN, 또는 InGaN와 같은 저온(200℃ ~ 500℃) 버퍼층을 형성하고 상기 버퍼층 상에 Si이 도핑된 또는 Si이 도핑되지 않은 (In)GaN 또는 (Al)GaN층의 다층막으로 구성된 n형의 클래드층을 형성하고, 연속해서 InGaN(우물층)/InGaN(장벽층) 또는 InGaN/GaN 또는 InGaN/AlGaN로 구성된 다층의 활성층을 형성한다. 상기 활성층 상에 Mg이 도핑된 또는 도핑되지 않은 (Al)GaN 또는 (In)GaN의 다층막으로 구성된 p형 클래드 층을 형성한다.
도 3 내지 도 58을 참조하여 본 발명에 따른 발광다이오드 칩의 적층 구조를 다양한 실시형태를 통해 설명한다.
우선, 도 3 내지 도 6은 본 발명의 일실시형태에 따른 발광다이오드 칩을 나 타낸다.
도면에 도시된 바와 같이, 본 발명의 일실시형태에 따른 발광다이오드 칩은, 기판(310); 상기 기판(310) 상에 버퍼층(311); 상기 버퍼층(311) 상에 순차적으로 적층되며, n형 질화물 반도체층(313,315), 활성층(320), p형 질화물 반도체층(335,333)으로 이루어진 발광 구조물; 및 상기 발광 구조물의 적어도 일부를 관통하는 관통 결함, 그 관통 결함을 기준으로 V-모양의 왜곡 구조(360)를 포함한다. 이때, 상기 버퍼층(311)과 n형 질화물 반도체층(313) 사이에 도핑이 이루어지지 않은 언도프(un-dopped) GaN 층(312)을 더 포함할 수 있다.
상기 p형 질화물 반도체층(333,335)과 활성층(120)이 메사식각(mesa etching) 공정에 의하여 그 일부 영역이 제거되어, n형 질화물 반도체층(113)의 일부 상면을 노출시키며, 노출된 n형 질화물 반도체층(313) 상에는 n형 전극(317)이 형성되어 있다.
그리고, 상기 p형 질화물 반도체층(333) 상에는 ITO(Indium-Tin Oxide) 등으로 이루어진 투명전극(340)이 형성되어 있으며, 그 위에는 본딩전극(337)이 형성되어 있다.
상기 기판(310)은, 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 바람직하게, 사파이어를 포함하는 투명한 재료를 이용하여 형성되며, 사파이어 이외에, 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 갈륨 아세나이드(gallium asenide, GaAs), 실리콘(silicon), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(AlN) 등으로 형성될 수 있다.
상기 버퍼층(311)은 상기 기판(310) 상에 n형 질화물 반도체층(313)을 성장시키기 전에 상기 사파이어를 포함하여 형성된 기판(110)과의 격자정합을 향상시키기 위한 층으로, 일반적으로 도핑되지 않은 GaN, InGaN, AlN, InN, AlInGaN, SiC, ZnO중 적어도 하나 이상의 물질로 형성될 수 있으며, 이는 상기 기판(310)의 종류 및 성장방법 등에 따라 생략될 수도 있다.
상기 n형 질화물 반도체층(313)은, Si, Ge, Sn등과 같은 n형 불순물이 도핑된 n형 GaN 콘택층(313a)과, 상기 n형 GaN 콘택층(313a) 상에 V- 모양의 왜곡 형태 구조(360)를 가지는 n형 GaN 층(313b), 및 n형 초격자층(super lattice layer, 315)로 구성되어 있다.
상기 n형 초격자층(315)은 AlxInyGazN (0≤x,y,z≤1)로 이루어진 3개층 이상이 반복하여 적층된 구조를 가지며, 바람직하게는 AlGaN층, GaN층, InGaN층으로 이루어진 3개층의 반복 구조를 가질 수 있으며, AlGaN층, GaN층, InGaN층의 적어도 한 층은 두께가 20nm이하이다.
또한, 상기 n형 GaN층(313b) 혹은 n형 초격자층(315)은 n형 불순물 농도 또는 각 층의 두께 또는 각 층의 성분을 변화시킨 다층막층으로 형성할 수도 있다. 예를 들어 GaN 성분의 도핑 농도를 변화시켜 여러 층으로 만들 수도 있고, 또는 GaN, InGaN, AlGaN의 성분이 서로 다른 층을 2층 이상 적층하거나 불순물 농노가 서로 다른 층을 반복 하거나, 두께가 서로 다른 층을 반복하거나 하여 n측의 다층막 층을 형성할 수 있다. 상기 n측 다층막 층은 n형 콘택층과 활성층 사이에 위치 할 수 있다.
한편, 상기 V- 모양의 왜곡 구조(360)는 상기 발광 구조물을 관통하는 관통전위(350)의 주위에 형성되어, 상기 관통전위(350)로 전류가 집중되는 현상을 방지한다.
도 4 및 도 5는 V-모양의 왜곡구조(360)를 나타낸 것으로, 도 4는 단면도이고, 도 5는 사시도이다.
도면에 도시된 바와 같이, 상기 V-모양의 왜곡구조(360)는 일반적인 성장면(0001)과 경사진 성장면(1-101)이 함께 존재하는 표면 형태를 보이며, 상기 경사진 성장면(1-101)은 위에서 보면 정육각형 모양이고, 단면으로 보면 V-모양이다.
그리고, 앞서 언급한 바와 같이, V- 모양의 왜곡구조가 형성되는 위치는 관통전위(350)가 형성된 곳에 선택적으로 발생하게 되며, 관통전위(350)가 V- 모양의 왜곡층 중에서 끝나는 경우도 있다(도 4b, 도 4c 참조).
상기 V-모양의 왜곡구조(360)는 각 층의 두께 방향, 즉 n형 GaN 층(313b)에서 활성층(320) 및 p형 질화물 반도체층(333)으로 갈수록 V-모양의 계곡 형태가 완만해지며, p형 GaN 층(333b)을 지나 p형 GaN 컨택층(333a) 부근에서는 V-모양의 계곡이 점차 평평하게 되어 균일한 층구조를 형성하게 된다(도 4 참조).
이때, 상기 n형 초격자층(315)과 활성층(320)이 형성될 때, V- 모양이 유지되는 이유는 성장온도가 900℃ 이하이기 때문이며, p형 GaN 층(333b)이 형성될 때, V-모양이 메워지는 이유는 성장온도가 1000℃ 이상이기 때문이다.
이와 같이, 본 발명에 따른 실시예는 반도체층의 성장온도를 조절하여 V-모양의 왜곡구조를 제어하며, 본 발명에 따른 질화물 반도체 발광다이오드 칩의 제조 방법에 대해서는 이후에 더욱 상세하게 설명하도록 한다.
상기한 바와 같이, 경사진 성장면이 존재하는 상태에서 형성된 p형 질화물 반도체층(333)은, V-모양의 왜곡구조(360)가 있는 부위에 전도성이 낮은 반부도체(semi-insulator) 특성의 p형 GaN 층이 형성되어 전류가 차단되는 효과가 있다.
이와 같이, V-모양의 왜곡구조가 있는 부위의 전류가 차단되는 특성은, 정전기가 인가될 때 결함(관통 전위)을 통해 집중되는 전류가 차단되어 소자의 ESD 내성이 현저히 좋아지게 된다. 특히, 본 발명에서 ESD 내압치는 역방향 기준으로 6kV 이상으로 높아지게 된다.
ESD 내성에 대한 평가는 절대적인 내압치보다 특정 전압에서의 생존율(ESD 인가후 양품의 수/인가전 양품의 수 × 100)이 더 중요한데 역방향 2kV 에서의 생존율을 기준으로 할 때, 본 발명에서 제안하는 구조를 적용함으로써 기존구조에서의 ESD 생존율 60%가 95%로 대폭 개선되는 효과를 볼 수 있었다.
일반적으로, 가로, 세로의 크기가 수백 마이크로미터 이상인 발광소자에 있어서, V-모양 왜곡의 수는 한 개 이상이고, 관통하는 전위(350)의 분포보다는 같거나 적게 생성된다. 예를 들어, 5×108/cm2 개의 전위가 있다면 5×108/cm2 이하의 V-모양의 왜곡이 존재하게 되며, 모든 전위에 V- 모양 왜곡이 생성되어 전위와 V-모양 왜곡이 동일한 분포와 개수를 갖는 것이 가장 이상적이며, 본 발명의 구조에서는 거의 모든 전위에 V-모양 왜곡이 형성되었다.
계속해서, 도 3을 통해 본 발명의 질화물 반도체 발광다이오드 칩(300)의 구 성을 설명하면, 상기 n형 초격자층(315) 상에 형성된 활성층(320)은 AlxInyGazN (0≤x,y,z≤1)으로 이루어진 다중 양자우물구조로 구성될 수 있으며, 예를 들어, InGaN계 양자우물층과 GaN계 양자장벽층이 교대로 적층된 구조를 갖는 다중양자우물(Multi-Quantum Well) 구조로 형성될 수 있다.
이때, 상기 활성층(320)은 양자장벽층의 높이나 양자우물층의 두께, 조성 및 양자우물의 개수를 조절하여 파장이나 양자효율을 조절할 수 있다.
한편, 상기 활성층(320)은 하나의 양자우물층 또는 더블헤테로(duble-hetero) 구조로 구성될 수도 있다.
상기 p형 질화물 반도체층(333)은 Mg, Zn, Be 등의 p형 불순물이 도핑된 반도체층으로, p형 초격자층(super lattice layer, 335)과, p형 (Al)GaN 층(333b), 및 p형 (In)GaN 콘택층(333a)으로 이루어진다.
상기 p형 초격자층(335)은 AlxInyGazN (0≤x,y,z≤1)로 이루어진 3개층 이상이 반복하여 적층된 구조를 가지며, 대표적으로 적어도 한 층의 두께가 20nm 이하인 AlGaN층, GaN층, InGaN층으로 이루어진 3개층의 반복 구조를 예로 들 수 있다.
또한, 상기 p형 (Al)GaN층(333b) 혹은 p형 초격자층(335)은 p형 불순물 농도 또는 각 층의 두께 또는 각 층의 성분을 변화시킨 다층막층으로 형성할 수도 있다. 예를 들어 GaN 성분의 도핑 농도를 변화시켜 여러층으로 만들 수도 있고, 또는 GaN, InGaN, AlGaN의 성분이 서로 다른 층을 2층 이상 적층하거나 불순물 농노가 서로 다른 층을 반복하거나, 두께가 서로 다른 층을 반복하거나 하여 p측의 다층막 층을 형성할 수 있다. 상기 p측 다층막 층은 p형 콘택층과 활성층 사이에 위치 할 수 있다.
특히, 상기 p형 (Al)GaN 층(333b)의 두께는 순방향 ESD 특성에 영향을 미치게 되는데, 본 발명에서는 활성층 상의 p형 GaN계 물질층(p형 초격자층, p형 GaN층, p형 GaN콘택층)의 두께를 250㎚ 이상으로 하여, 순방향 ESD 값이 6kV 이상의 높은 내압치를 달성하도록 한다.
상기한 바와 같이 구성된 본 발명의 실시예에 따른 질화물 반도체 발광다이오드 칩(300)은 발광 구조물을 관통하는 관통전위의 주변에 V-모양의 왜곡이 형성되도록 하여 이 부위의 저항을 높여줌으로써 정전기가 인가될 때 결함(관통 전위)을 통해 집중되는 전류를 차단하여 ESD 내성을 향상시킨다.
즉, 종래 관통전위는 누설전류의 원인이 되어, 정전기 인가시 전류의 집중으로 인해 소자의 손상을 초래하였으나, 본 발명에서는 상기 관통전위를 역이용하여 V-왜곡 구조를 통해 관통전위 주변의 저항을 높여줌으로써, 역방향 기준으로 6kV 이상의 ESD 레벨을 향상시킨다.
이하, 상기한 바와 같이 구성된 본 발명의 실시예에 따른 질화물 반도체 발광다이오드 칩의 제조방법을 도면을 통해 설명하도록 한다.
도 6a ~ 도 6c는 본 발명의 실시예에 따른 질화물 반도체 발광다이오드 칩의 제조방법을 설명하기 위한 공정 순서도이다.
먼저, 도 6a에 도시된 바와 같이 기판(410)을 준비한 다음, 상기 기판(410) 상에 버퍼층(411)을 형성한다.
상기 기판(410)은 앞서 언급한 바와 같이, 질화물 반도체 단결정을 성장시키 기에 적합한 기판으로서, 바람직하게 사파이어를 포함하는 투명한 재료를 이용하여 형성되며, 사파이어 이외에 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 갈륨 아세나이드(gallium acenide, GaAs), 실리콘(silicon), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(AlN) 등으로 형성될 수 있다.
또한, 기판의 표면에 하나 이상의 요철을 형성하여 사용할 수도 있다. 요철의 형상은 원형, 삼각형, 사각형, 오각형, 육각형, 팔각형 등 다양한 형상을 사용할 수 있으며, 요철의 단면 형상에 있어서도 원형(타원형), 삼각형, 사각형 등 다양한 형상의 기판 표면 구조를 사용하여 발광소자의 휘도를 향상시키고 결정 결함을 줄일 수 있다.
상기 버퍼층(411)은 n형 질화물 반도체층을 성장시키기 전에 상기 사파이어를 포함하여 형성된 기판(410)과의 격자정합을 향상시키기 위한 층으로, 일반적으로 질화물 반도체계(GaN, AlN 등) 또는 카바이드계(SiC 등) 물질로 형성할 수 있다.
질화물 반도체계 물질을 버퍼로 사용할 경우, 그 형성온도(성장온도)는 200℃ ~ 900℃ 이고, 카바이드계 물질을 버퍼로 사용할 경우, 그 형성온도(성장온도)는 500℃ ~ 1500℃ 범위에서 조정될 수 있다. 그러나, 상기 버퍼층(411)은 상기 기판(410)의 종류 및 성장방법 등에 따라 생략할 수도 있다.
이어서, 상기 버퍼층(411) 상에 n형 불순물을 첨가하지 않은 상태에서 언도프 GaN 층(412)을 0.01㎛ 이상 수 ㎛ 이내의 범위에서 성장시키고, 그 상부에 Si, Ge, Sn 등과 같은 n형 불순물이 도핑된 n형 GaN 콘택층(413a)을 형성한다.
이때, 상기 n형 불순물의 농도는 3×1018/cm3 이상이 바람직하며, n형 불순물의 농도가 증가할수록 결정성이 저하되지 않는 범위에서 문턱전압(Vf)이 감소되는 효과를 얻을 수 있다. 그러나, n형 불순물의 농도가 5×1021/cm3 로 과도하게 되면 결정성이 저하되므로, 결정성이 저하되지 않는 범위(3×1018/cm3 ~ 5×1021/cm3) 내에서 n형 불순물의 농도를 결정하는 것이 바람직하다.
계속해서, 상기 n형 GaN 콘택층(413a) 상에 V-모양의 왜곡구조(460)를 가지는 n형 GaN 층(413b)을 형성한다. 상기 V-모양의 왜곡구조(460)의 형성방법은, 성장온도의 조절에 의한 방법과 화학적 식각에 의한 방법이 있다.
성장온도의 조절에 의한 방법은 질소를 캐리어 가스로 하는 분위기에서, 온도를 700 ~ 950℃로 하여 n형 또는 언도핑 GaN를 성장시키는 방법으로, GaN 층(413b)에 V-모양의 왜곡구조(460)가 형성된다.
화학적 식각에 의한 방법은, n형 GaN 층(413b)까지 형성된 기판을 반응기에서 꺼내어서 인산용액을 사용해, 상기 n형 GaN 층(413b)의 표면을 화학적으로 식각(etching)해 내는 것으로, 이때에도 유사한 V- 모양의 층 구조를 만들 수 있다.
또한, 상기 V-모양의 층 구조는 대체적으로 관통전위가 형성된 부분에 존재하게 되며, 상기 관통전위는 이후에 형성될 반도체층을 관통하여 여전히 존재 할 수도 있으나 대체로 층 중간에서 멈추는 경우가 많다.
일반적으로, 가로, 세로의 크기가 수백 마이크로미터 이상인 발광소자에 있어서, V-모양 왜곡의 수는 한 개 이상이고, 관통하는 전위(150)의 분포보다는 같거나 적게 생성된다. 예를 들어, 5×108/cm2 개의 전위가 있다면 5×108/cm2 이하의 V-모양의 왜곡이 존재하게 되며, 모든 전위에 V- 모양 왜곡이 생성되어 전위와 V-모양 왜곡이 동일한 분포와 개수를 갖는 것이 가장 이상적이며, 본 발명의 구조에서는 거의 모든 전위에 V-모양 왜곡이 형성되었다.
상기한 바와 같이, V-모양의 왜곡구조(460)를 갖는 n형 GaN 층(413b)을 형성한 후, 도 6b에 도시된 바와 같이, 상기 n형 GaN 층(413b) 상에, AlxInyGazN (0≤x,y,z≤1)로 이루어진 서로 다른 조성의 3개층 이상을 반복하여 적층시킴으로써, n형 초격자층(415)을 형성한다.
그리고, 그 상부에 AlxInyGazN/ AlxInyGazN (0≤x,y,z≤1)을 교대로 적층하여 적어도 하나 이상의 양자우물 구조를 갖는 활성층(420)을 형성한다. 이때, 상기 활성층(420)의 양자우물의 장벽의 높이나, 우물층의 두께, 조성, 양자우물의 개수를 조절하여 파장이나 양자효율을 조절할 수 있다.
한편, 상기 n형 초격자층(415) 및 활성층(420)의 성장온도는 900℃ 이하에서 이루어지며, 이는 상기 n형 GaN 층(413b)에 형성된 V-모양의 왜곡구조를 유지시키기 위한 것이다.
계속해서, 상기 활성층(420) 상에, p형 불순물이 도핑된 또는 부분적으로 도핑되지 않은 AlxInyGazN (0≤x,y,z≤1)로 이루어진 서로 조성이 다른 3개층 이상을 반복하여 적층시킴으로써, p형 초격자층(435)을 형성한다. 대표적으로는, AlGaN/GaN/InGaN 을 순차적으로 반복시켜 형성할 수 있다.
p형 불순물로는 Mg, Zn 또는 Be 등이 있으며, 이중 Mg 이 대표적으로 사용될 수 있다.
이어서, 상기 p형 초격자층(435) 상에 p형 GaN 층(433b)을 형성하고, p형 불순불의 도핑농도를 상기 p형 GaN 층(433b) 보다 높게 하여, 상기 p형 GaN 층(433b) 상에 p형 GaN 콘택층(433a)을 형성한 다음, 그 상부에 ITO 또는 IZO 와 같은 투명한 전도성물질이 증착하여 투명전극(440)을 형성한다.
상기 p형 GaN 층(433b)의 두께는 순방향의 ESD 특성에 영향을 미치게 되는데, 상기 활성층 상의 p형 GaN계 물질층의 두께가 250 nm 이상이 되면 순방향 ESD 값이 6kV 이상의 높은 내압치를 달성하게 된다.
한편, 상기 p형 초격자층(435), p형 GaN 층(433b) 및 p형 GaN 콘택층(433a)은 1000℃ 이상의 온도에서 성장되며, 상기의 성장온도에서는 V-모양의 계곡이 메워져 p형 GaN 콘택층(233a) 상의 표면이 평평한 면을 형성하게 된다.
계속해서, 도 6c에 도시된 바와 같이, 상기 투명전극(440), p형 GaN 콘택층(433a), p형 GaN 층(433b), p형 초격자층(435), 활성층(420) 및 n형 GaN 층(413b) 및 n형 GaN 콘택층(413a)을 메사식각(mesa etching) 하여, 상기 n형 GaN 콘택층(413a)의 일부영역을 노출시킨다.
그리고, 상기 노출된 n형 GaN 콘택층(413a) 상에 n형 전극(417)을 형성하고, 상기 투명전극(440) 상에 p형 전극(437)을 형성함으로써, 본 발명에 따른 질화물 반도체 발광다이오드 칩(400)을 제작한다.
발광다이오드 칩의 제작에 있어서는 성장용 기판을 제거하여 p형 상측과 n형 하측에 전극을 각각 형성하여 수직형 소자로도 제작 가능하다.
또한, p형 또는 n형 반도체의 적어도 한쪽 또는 발광다이오드 칩의 노출 면에 적어도 하나 이상의 요철 구조를 형성하여 빛의 추출 효율을 향상 시킬 수도 있다.
본 발명에서는 MOCVD 방법을 통해 반도체층을 형성할 수 있으며, 이외 MBE 방법과 같이 이미 공지된 다양한 방법들을 이용할 수도 있다.
상기한 바와 같은 방법을 통해 제작된 본 발명의 질화물 반도체 발광다이오드 칩은 n형 질화물 반도체층, 활성층 또는 p형 질화물 반도체층 중 적어도 어느 한 영역 중 관통전위가 위치하는 부분에 V-모양의 왜곡 구조를 인위적으로 형성함으로써, ESD 효과를 향상시킨다.
본 발명의 기본 개념은, 상기한 바와 같이 관통전위 주위에 V-모양의 왜곡 구조를 형성하여 정전기 인가시 이 영역에 전류가 집중되는 현상을 막아, 발광다이오드 칩의 손상을 방지하는 것으로, 상기 V-모양의 왜곡 구조는 관통전위가 있는 위치라면 발광 구조물 내부의 어느 층에든지 형성될 수 있다.
아울러, 본 발명의 실시예에서 예시한 발광다이오드 칩의 구조외에도, 관통전위 주변에 V-모양의 왜곡 구조를 형성하며, 이로 인해 누설전류를 방지할 수 있다면 공지된 어떠한 구조라도 포함할 수 있을 것이다.
다음으로, 도 7 내지 도 25를 참조하여 본 발명의 다른 실시형태에 따른 발광다이오드 칩을 설명한다.
도 7은 본 발명의 다른 실시형태에 따른 반도체 발광다이오드 칩의 구조를 나타내는 단면도이다.
도 7에 도시된 실시예에 따른 반도체 발광다이오드 칩(500)은 Si와 Al의 합금으로 이루어진 기판(이하, 'Si-Al 합금 기판'이라 함)(501), 및 상기 Si-Al 합금 기판(501)의 상면과 하면에 형성된 보호층(520)을 포함한다.
상기 Si-Al 합금 기판(501)의 상면에 형성된 상기 보호층(520) 상에는 접합 금속층(502), 반사 금속층(503), p형 반도체층(504), 활성층(505) 및 n형 반도체층(506)이 순차적으로 적층되어 있다.
상기 p형 및 n형 반도체층(504, 506)과 활성층(505)은 GaN계 반도체, 즉 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료 등으로 이루어질 수 있으며, 발광 구조물을 이룬다. 상기 n형 반도체층(506) 상에는 n측 전극(507)이 형성되어 있다.
상기 접합 금속층(502)과 상기 p형 반도체층(504) 사이에 개재된 상기 반사 금속층(503)은, 반도체층으로부터 입사된 빛을 상방향으로 반사시킴으로써 수직구조 반도체 발광다이오드 칩(500)의 휘도를 더욱 증가시킨다.
상기 반사 금속층(503)은 고반사율의 금속, 예를 들어 Au, Ag, Al, Rh 및 이들 중 둘 이상의 합금으로 구성된 그룹으로부터 선택된 금속 등으로 이루어질 수 있다. 그러나, 상기 반사 금속층(503)은 필요에 따라 형성되지 않을 수도 있다.
상기 접합 금속층(502)은 상기 Si-Al 합금 기판(501)을 발광 구조물에 접합시키는 역할을 한다. 상기 접합 금속층(502)으로는 Au 등이 사용될 수 있다.
본 실시예에서는 반도체 발광다이오드 칩(500)이 상기 접합 금속층(502)을 포함하고 있지만, 이러한 접합 금속층(502) 없이 상기 Si-Al 합금 기판(501)이 p형 반도체층(504) 상에 직접 접합되어 있을 수도 있다.
그리고, 본 실시예에 따른 반도체 발광다이오드 칩(500)은 상기한 바와 같이 Si-Al 합금 기판(501)을 도전성 기판으로 사용한다. 이러한 Si-Al 합금은 열팽창 계수, 열전도도, 기계적 가공성 및 가격의 측면에서 유리한 장점이 있다.
즉, 상기 Si-Al 합금 기판(501)의 열팽창 계수는 사파이어 기판(도 8의 도면부호 '550' 참조)의 열팽창 계수(약 6 내지 7 ppm/K)와 유사하다. 따라서, Si-Al 합금 기판(501)을 사용하여 반도체 발광다이오드 칩(500)을 제조하는 경우, 기존의 Si로 이루어진 도전성 기판의 접합 공정과 레이저 조사에 의한 사파이어 기판의 분리 공정시 발생하였던 기판의 휨 현상과 발광 구조물에서의 크랙 발생 현상을 크게 감소시켜 결함이 적은 고품질의 반도체 발광다이오드 칩(500)을 얻을 수 있는 장점이 있다.
또한, 상기 Si-Al 합금 기판(501)의 열전도도는 약 120 내지 180 W/mㆍK 로서 열 방출 특성이 우수하다. 뿐만 아니라, 고압에서 Si와 Al을 용융시킴으로써 Si-Al 합금 기판(501)을 용이하게 제조할 수 있기 때문에, Si-Al 합금 기판(501)을 낮은 비용으로 손쉽게 얻을 수 있다.
특히, 본 실시예에 따른 반도체 발광다이오드 칩(500)에 있어서, 상기 Si-Al 합금 기판(501)의 상하면에는 상기 Si-Al 합금 기판(501)으로의 케미칼 침투(chemical attack)를 막아주는 보호층(520)이 추가로 형성되어 있다.
여기서, 상기 보호층(520)은 금속 또는 전도성 유전체 등으로 이루어질 수 있다. 이때, 상기 보호층(520)이 금속으로 이루어지는 경우, 상기 금속은 Ni, Au, Cu, W, Cr, Mo, Pt, Ru, Rh, Ti 및 Ta 중 어느 하나, 또는 상기 금속 군 중 적어도 둘 이상의 합금으로 이루어질 수 있다.
상기 보호층(520)이 금속으로 이루어질 경우, 상기 보호층(520)은 무전해 도금 방식에 의해 형성된 것일 수 있다. 이때, 상기 Si-Al 합금 기판(501)과 상기 금속 재질의 보호층(520) 사이에는 상기 보호층(520)의 도금 공정에서 씨드(seed)역할을 하는 씨드(seed) 금속층(510)이 더 형성되어 있을 수 있다. 상기 씨드 금속층(510)은 Ti/Au 등으로 이루어질 수 있다.
또한, 상기 보호층(520)이 전도성 유전체로 이루어지는 경우, 상기 전도성 유전체 재질의 보호층(520)은 증착 또는 스퍼터 방식 등에 의해 형성된 것일 수 있다.
이러한 보호층(520)은 0.01㎛ 이상 20㎛ 이하의 두께로 형성되는 것이 바람직하며, 1㎛ 이상 10㎛ 이하의 두께로 형성되는 것이 보다 바람직하다.
이하, 본 실시예에 따른 반도체 발광다이오드 칩의 제조방법에 대하여 도 8 내지 도 15를 참조하여 상세히 설명한다.
도 8 내지 도 15는 본 실시예에 따른 반도체 발광다이오드 칩의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 8에 도시된 바와 같이, 성장용 기판으로서 사파이어 기판(550)을 준비한 다음, 도 9에 도시된 바와 같이, 상기 사파이어 기판(550) 상에 n형 반도체 층(506), 활성층(505) 및 p형 반도체층(504)을 순차적으로 형성한다.
다음으로, 도 10에 도시된 바와 같이, 상기 p형 반도체층(504) 상에 고 반사율의 금속재료, 예컨대 Au, Al, Ag 또는 Rh 등을 이용하여 반사 금속층(503)을 형성한다.
그런 다음, 도 11에 도시된 바와 같이, Si-Al 합금 기판(501)의 표면에 보호층(520)을 형성한다. 상기 보호층(520)은 금속 또는 전도성 유전체를 이용하여 형성할 수 있다.
여기서, 상기 보호층(520)이 금속으로 형성되는 경우, 상기 보호층(520)은 Ni, Au, Cu, W, Cr, Mo, Pt, Ru, Rh, Ti 및 Ta 중 어느 하나, 또는 상기 금속 군 중 적어도 둘 이상의 합금으로 이루어질 수 있으며, 무전해 도금, 금속 증착, 스퍼터(sputter) 또는 CVD 등의 방식으로 형성할 수 있다.
이때, 상기 금속 재질의 보호층(520)을 무전해 도금 방식으로 형성할 경우, 상기 Si-Al 합금 기판(501)의 표면에 보호층(520)을 형성하기 전에 상기 보호층(520)의 도금 공정에서 씨드 역할을 하는 씨드 금속층(510)을 추가로 형성할 수도 있다.
또한, 상기 보호층(520)이 전도성 유전체로 형성되는 경우에는, 상기 보호층(520)은 ITO, IZO 또는 CIO 등으로 이루어질 수 있으며, 증착 또는 스퍼터 방식 등으로 형성할 수 있다.
상기 보호층(520)은 상기 Si-Al 합금 기판(501)의 표면 전체에 걸쳐 0.01㎛ 이상 20 ㎛ 이하의 두께로 형성되는 것이 바람직하며, 1㎛ 이상 10㎛ 이하의 두께 로 형성하는 것이 보다 바람직하다.
상기 보호층(520)이 0.01㎛ 보다 얇은 두께로 형성되는 경우 상기 보호층(520)이 후술하는 HCI, HF, KOH 등의 케미칼 침투를 막는 역할을 제대로 하기 어렵고, 20㎛ 보다 두껍게 형성되는 경우 상기 Si-Al 합금 기판(501)의 열팽창 계수가 변할 수 있으므로, 상기 보호층(520)은 상기한 범위의 두께로 형성하는 것이 바람직하다.
이때, 도면에 도시하지는 않았으나, 상기 보호층(520)을 형성한 다음, 상기 보호층(520)의 표면을 CMP(Chemical Mechanical Polishing) 처리하여 표면 조도를 개선시킬 수도 있다.
상술한 바와 같이 보호층(520)이 표면에 형성된 Si-Al 합금 기판(501)을 준비한 후, 도 12에 도시된 바와 같이 접합 금속층(502)을 이용하여 상기 반사 금속층(503) 상에, 상기 보호층(520)이 표면에 형성된 상기 Si-Al 합금 기판(501)을 접합한다.
여기서, 상술한 바와 같이 상기 접합 금속층(502)을 이용하여 Si-Al 합금 기판(501)을 접합할 수도 있으나, 상기 접합 금속층(502)을 이용하지 않고 상기 보호층(520)이 표면에 형성된 Si-Al 합금 기판(501)을 상기 반사 금속층(503) 상에 직접 접합할 수도 있다.
그런 다음, 도 13에 도시된 바와 같이, 레이저 리프트 오프(Laser Lift Off; LLO) 공정으로 상기 사파이어 기판(550)을 상기 n형 반도체층(506)으로부터 분리한다. 상기 사파이어 기판(550)의 분리 후에는 HCI, HF 및 KOH 등의 케미칼을 사용한 클리닝(cleaning) 공정이 진행될 수 있다.
그 후에, 도 14에 도시된 바와 같이, 상기 사파이어 기판(550)의 분리에 의해 노출된 n형 반도체층(506) 상에 복수개의 n측 전극(507)을 형성한다.
여기서, 상기 n측 전극(507)을 형성하기 전에, 칩의 광추출 효율을 향상시키기 위해 상기 n형 반도체층(506)의 표면에 KOH 등을 사용한 텍스처링(texturing) 공정을 수행할 수도 있다.
그 다음에, 도 15에 도시된 바와 같이, 상기 n측 전극(507) 사이의 n형 반도체층(506), 활성층(505), p형 반도체층(504), 반사 금속층(503), 접합 금속층(502), 보호층(520), 씨드 금속층(510) 및 Si-Al 합금 기판(501)을 다이싱(dicing)하여 칩단위로 분리한다. 이에 따라, 본 실시예에 따른 반도체 발광다이오드 칩(500)을 얻게 된다.
이와 같이, 본 실시예에서는 상기 Si-Al 합금 기판(501)의 표면에 Ni과 같은 보호층(520)을 추가로 형성함으로써, 상기 사파이어 기판(550)의 분리 후에 진행되는 클리닝 공정에서 사용되는 HCI, HF, KOH 등의 케미칼이나, n형 반도체층(506)의 표면 텍스처링(texturing) 공정에서 사용되는 KOH 등에 의해, 상기 Si-Al 합금 기판(501)의 Al 금속이 에칭되는 것을 방지할 수 있는 효과가 있다.
따라서, 본 실시예에 따르면 상기 Si-Al 합금 기판(501)의 표면에 요철이 형성되는 것을 막아, 상기 Si-Al 합금 기판(501) 상에 접합되는 발광 구조물이 벗겨지는 불량 발생을 방지할 수 있는 효과가 있다.
또한, 상기 보호층(520)으로서 Ni 등과 같은 금속을 사용하는 경우, Si-Al 합금 기판(501)의 표면 조도를 개선하여 상기 Si-Al 합금 기판(501)과 발광 구조물 간의 접합을 견고하게 할 수 있는 이점이 있다.
즉, 종래에는 Si-Al 합금 기판(501)이 접합 금속층(502) 형성 전에 자연산화막 제거를 위한 산(acid) 등의 화학물질을 이용한 클리닝 공정을 거치면서, Si-Al 합금 기판(501) 표면의 Al 금속이 에칭되면서 평균 200㎚ 내지 500㎚의 표면 요철이 형성되었으나, 본 실시예에서와 같이 Si-Al 합금 기판(501)의 표면에 보호층(520)으로서 Ni 등의 금속을 형성한 후, Ni CMP(Chemical Mechanical Polishing) 처리를 하면 표면 요철이 5㎚ 이하로 줄어들어 거울면과 같이 표면 조도가 개선될 수가 있다.
이와 같이 Si-Al 합금 기판(501)의 표면 조도가 개선됨으로써, 상기 Si-Al 합금 기판과 발광 구조물 간의 접합을 견고하게 하고, 접합 수율을 향상시킬 수 있는 효과가 있다.
도 16을 참조하여 본 실시예의 변형예에 따른 반도체 발광다이오드 칩에 대하여 상세히 설명한다. 다만, 도 16의 실시예의 구성 중 도 7의 실시예와 동일한 부분에 대한 설명은 생략하고, 도 16의 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 16은 본 실시예의 변형예에 따른 발광다이오드 칩의 구조를 나타내는 단면도이다.
도 16에 도시된 바와 같이, 본 변형예에 따른 반도체 발광다이오드 칩(500)은 도 7의 실시예에 따른 반도체 발광다이오드 칩과 대부분의 구성이 동일하고, 다 만, 상기 보호층(520)이 상기 Si-Al 합금 기판(501)의 상면 및 하면 전체에 형성되지 않고, 상기 Si-Al 합금 기판(501)의 상면에 상기 Si-Al 합금 기판(501)의 일부를 드러내도록 형성되어 있으며, 상기 보호층(520) 및 상기 보호층(520)에 의해 드러난 상기 Si-Al 합금 기판(501)의 상면에는 도전층(522)이 더 형성되어 있고, 상기 Si-Al 합금 기판(501)의 하면에는 콘택 금속층(523)이 형성되어 있다는 점에서만 차이가 있다.
특히, 본 변형예에 따른 반도체 발광다이오드 칩에 있어서, 상기 보호층(520)은 금속이나 전도성 유전체가 아닌 절연재로 이루어지는 것이 바람직하다.
즉, 본 변형예에 따른 반도체 발광다이오드 칩은 상기 보호층(520)이 금속이나 전도성 유전체가 아닌 절연재로 이루어지는 대신에, 상기 보호층(520)이 형성된 Si-Al 합금 기판(501)과 상기 보호층(520) 상부의 발광 구조물 간의 통전을 위하여, 상기 보호층(520)이 상기 Si-Al 합금 기판(501)의 상면 일부를 드러내도록 형성되고, 상기 보호층(520)을 포함한 상기 Si-Al 합금 기판(501)의 상면에 도전층(522)이 추가로 형성되는 것이다.
여기서, 상기 도전층(522)은 금속 등으로 이루어질 수 있다.
이하, 본 변형예에 따른 반도체 발광다이오드 칩의 제조방법에 대하여 상세히 설명한다. 다만, 본 변형예의 구성 중 도 7의 실시예와 동일한 부분에 대한 설명은 생략하고, 본 변형예에서 달라지는 구성에 대해서만 상술하기로 한다.
먼저, 앞서의 도 8 내지 도 10에 도시된 바와 같이, 사파이어 기판(550) 상에 n형 반도체층(506), 활성층(505), p형 반도체층(504) 및 반사 금속층(503)을 순 차로 형성한다. 여기서, 상기 반사 금속층(503)은 필요에 따라 형성되지 않을 수도 있다.
그런 다음, 도 17에 도시된 바와 같이, Si-Al 합금 기판(501)의 표면 전체에 보호층(50)을 형성한다.
여기서, 상기 보호층(520)은 절연재로 이루어질 수 있다. 상기 절연재로 이루어지는 보호층(520)은 CVD 또는 코팅 방식 등에 의해 0.01㎛ 이상 1㎛ 이하의 두께로 형성할 수 있다.
이때, 도면에 도시하지는 않았으나, 상기 보호층(520)을 형성한 다음, 상기 보호층(520)의 표면을 CMP(Chemical Mechanical Polishing) 처리할 수도 있다.
다음으로, 도 18에 도시된 바와 같이, 상기 보호층(520)의 일부를 식각 방식등에 의해 제거하여 상기 Si-Al 합금 기판(501)의 상면 일부를 드러낸다.
그 다음에, 도 19에 도시된 바와 같이, 상기 보호층(520)을 포함한 상기 Si-Al 합금 기판(501)의 상면에 도전층(522)을 형성한다.
그런 다음, 도 20에 도시된 바와 같이, 접합 금속층(502)을 이용하여 상기 반사 금속층(503) 상에, 상기 Si-Al 합금 기판(501) 상면에 형성된 상기 도전층(522)을 접합한다.
그런 후에, 도 21에 도시된 바와 같이, 레이저 리프트 오프 공정으로 상기 사파이어 기판(550)을 상기 n형 반도체층(506)으로부터 분리한다.
여기서, 상기 사파이어 기판(550)의 분리 후에는 HCI, HF 및 KOH 등의 케미칼을 사용한 클리닝 공정이 진행될 수 있다. 이때, 본 실시예에 따르면, 상기 Si- Al 합금 기판(501)의 표면에 상기 보호층(520) 및 상기 도전층(522)이 형성되어 있으므로, 상기 클리닝 공정에서 사용되는 케미칼에 의해 상기 Si-Al 합금 기판(501)의 Al 금속이 에칭되는 것을 방지할 수 있다.
그 후에, 도 22에 도시된 바와 같이, 상기 사파이어 기판(550)의 분리에 의해 노출된 상기 n형 반도체층(506) 상에 복수개의 n측 전극(507)을 형성한다.
여기서, 상기 n측 전극(507)을 형성하기 전에, 칩의 광추출 효율을 향상시키기 위해 상기 n형 반도체층(506)의 표면에 KOH 등을 사용한 텍스처링(texturing) 공정을 수행할 수도 있다. 이때, 본 실시예에 따르면, 상기 Si-Al 합금 기판(501)의 표면에 보호층(520) 및 도전층(522)이 형성되어 있으므로, 상기 텍스처링 공정에서 사용되는 케미칼에 의해 상기 Si-Al 합금 기판(501)의 Al 금속이 에칭되는 것을 방지할 수 있다.
그 다음에, 도 23에 도시된 바와 같이, 래핑(lapping) 공정을 수행하여 상기 보호층(520)을 포함한 상기 Si-Al 합금 기판(501)의 하면을 일정 두께만큼 제거한다.
그런 다음, 도 24에 도시된 바와 같이, 상기 래핑 공정에 의해 드러난 상기 Si-Al 합금 기판(501)의 하면에 콘택 금속층(523)을 형성한다.
그런 후에, 도 25에 도시된 바와 같이, 상기 n측 전극(507) 사이의 n형 반도체층(506), 활성층(505), p형 반도체층(504), 반사 금속층(503), 접합 금속층(502), 도전층(522), 보호층(520), Si-Al 합금 기판(501) 및 콘택 금속층(523)을 다이싱하여 칩단위로 분리한다. 이에 따라, 본 변형예에 따른 반도체 발광다이오드 칩(500)을 얻게 된다.
도 26 내지 도 29를 참조하여 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩의 구조를 설명한다.
도 26은 본 발명의 또 다른 실시형태에 따른 반도체 발광다이오드 칩의 단면도이고, 도 27a 내지 도 27b는 도 2의 반도체 발광다이오드 칩의 상면도이며, 도 28a 내지 도 28c는 각각 도 27b에 도시된 반도체 발광다이오드 칩의 A-A', B-B', 및 C-C'에서의 단면도이다.
본 실시예에 따른 반도체 발광다이오드 칩(600)은 도전성 기판(640), 제1도전형 반도체층(630), 활성층(620) 및 제2도전형 반도체층(610)이 순서대로 적층되어 형성된다. 특히, 본 실시예에 따른 반도체 발광다이오드 칩(600)은 도전성 기판(640) 및 제1도전형 반도체층(630) 사이에 형성된 제1전극층(660); 및 전극패드부(650-b), 전극연장부(650-a), 및 전극연결부(650-c)를 포함하는 제2전극부를 포함한다.
전극패드부(650-b)는 제1전극층(660)으로부터 제2도전형 반도체층(610)의 표면까지 연장되고, 제1전극층(660), 제1도전형 반도체층(630), 및 활성층(620)과 전기적으로 분리되어 있다. 전극연장부(650-a)는 제1전극층(660)으로부터 제2도전형 반도체층(610) 내부까지 연장되고, 제1전극층(660), 제1도전형 반도체층(630), 및 활성층(620)과 전기적으로 분리되어 있다. 그리고, 전극연결부(650-c)는 제1전극층과 동일층 상에 형성되나 제1전극층(660)과는 전기적으로 분리되어 있는데, 전극패 드부(650-b) 및 전극연장부(650-a)를 연결하는 기능을 수행한다.
도전성 기판(640)은 금속성 기판이거나 반도체 기판일 수 있다. 도전성 기판(640)이 금속인 경우, Au, Ni, Cu, 및 W 중 어느 하나의 금속 또는 이들의 합금으로 구성될 수 있다. 또한, 도전성 기판(640)이 반도체 기판인 경우, Si, Ge, 및 GaAs 중 어느 하나의 반도체 기판일 수 있다. 도전성 기판을 반도체 발광소자에 형성하는 방법으로는 도금씨드층을 형성하여 기판을 형성하는 도금법이나, 도전성 기판(640)을 별도로 준비하여 Au, Au-Sn, 또는 Pb-Sr과 같은 도전성 접착제를 이용하여 접합시키는 기판접합법이 이용될 수 있다.
각각의 반도체층(630, 610)은, 예를 들면, GaN계반도체, ZnO계반도체, GaAs계반도체, GaP계반도체, 및 GaAsP계반도체와 같은 무기반도체로 구성될 수 있다. 반도체층의 형성은 예를 들면, 분자선 에피택시(Molecular beam epitaxy, MBE)방법을 이용하여 수행될 수 있다. 이외에도, 반도체층들은 III-V 족 반도체, II-VI 족 반도체, 및 Si로 구성된 군으로부터 적절히 선택되어 구현될 수 있다.
활성층(620)은 발광을 활성화시키는 층으로서, 제1도전형 반도체층(630) 및 제2도전형 반도체층(610)의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질을 이용하여 형성한다. 예를 들어 제1도전형 반도체층(630) 및 제2도전형 반도체층(610)이 GaN계 화합물 반도체인 경우, GaN의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 InAlGaN계 화합물 반도체를 이용하여 활성층(620)을 형성할 수 있다. 즉, 활성층(620)은 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다.
이때, 활성층(620)의 특성상, 불순물은 도핑되지 않는 것이 바람직하며, 구성물질의 몰비를 조절하여 발광하는 빛의 파장을 조절할 수도 있다. 따라서, 반도체 발광다이오드 칩(600)은 활성층(620)의 특성에 따라 적외선, 가시광선, 및 자외선 중 어느 하나의 빛을 발광할 수 있다.
활성층(620)에 따라 반도체 발광다이오드 칩(600)의 전체 에너지 밴드 다이어그램에는 에너지 우물구조가 나타나게 되고, 각각의 반도체층(630, 610)으로부터의 전자 및 정공은 이동하다 에너지 우물구조 갇히게 되고, 발광이 더욱 효율적으로 발생하게 된다.
제1전극층(660)은 제1도전형 반도체층(630)을 외부전원(미도시)과 전기적으로 연결하는 전극이다. 제1전극층(660)은 금속으로 구성될 수 있다. 제1전극층(660)은 예를 들면, n형 전극으로는 Ti를, p형 전극으로는 Pd 또는 Au로 구성될 수 있다.
제1전극층(660)은 활성층으로부터 발생한 빛을 반사시키는 것이 바람직하다. 반사된 빛은 발광면으로 향하게 되고, 반도체 발광다이오드 칩의 발광효율이 증가된다. 활성층으로부터 발생한 빛을 반사시키기 위하여 제1전극층(660)은 가시광선영역에서 백색계열인 금속인 것이 바람직한데, 예를 들면, Ag, Al, 및 Pt 중 어느 하나일 수 있다. 제1전극층(660)에 대하여는, 도 28a 내지 도 28c를 참조하여 이하 더 설명하기로 한다.
제2전극부(650)는 제2도전형 반도체층(610)을 외부전원(미도시)과 전기적으로 연결하는 전극이다. 제2전극부(650)는 금속으로 구성될 수 있다. 제2전극 부(650)는 예를 들면, n형 전극으로는 Ti를, p형 전극으로는 Pd 또는 Au로 구성될 수 있다. 특히, 본 실시예에 따른 제2전극부(650)는 전극패드부(650-b), 전극연장부(650-a), 및 전극연결부(650-c)를 포함한다.
도 27a를 참조하면, 제2도전형 반도체층(610)상에 표면에는 전극패드부(650-b)가 형성되어 있고, 점선으로 표시된 복수의 전극연장부(650-a)는 제2도전형 반도체층(610)의 내부에 위치하고 있음이 나타나 있다.
도 27b는 도 27a에 나타난 제2도전형 반도체층(610)의 상면을 A-A', B-B', 및 C-C'로 절단한 것이 나타나 있다. A-A'는 전극연장부(650-a)만을 포함하는 단면을 B-B'는 전극패드부(650-b) 및 전극연장부(650-a)를 포함하는 단면을, 그리고, C-C'는 전극연장부(650-a) 및 전극패드부(650-b)를 포함하지 않는 단면을 취하기 위하여 선택되었다.
도 28a 내지 도 28c는 각각 도 27b에 도시된 반도체 발광다이오드 칩의 A-A', B-B', 및 C-C'에서의 단면도이다. 이하, 도 26, 도 27a, 도 27b, 도 28a 내지 도 28c를 참조하여 설명하기로 한다.
도 28a에서, 전극연장부(650-a)는 제1전극층(660)으로부터 제2도전형 반도체층(610) 내부까지 연장된다. 전극연장부(650-a)는 제1도전형 반도체층(630) 및 활성층(620)을 통과하여 제2도전형 반도체층(610)까지 연장되고, 적어도 제2도전형 반도체층(610)의 일부까지 연장되나, 전극패드부(650-b)와 같이 제2도전형 반도체층(610)의 표면까지 연장될 필요는 없다. 전극연장부(650-a)는 제2도전형 반도체층(610)에 전류를 분산시키기 위한 것이기 때문이다.
전극연장부(650-a)는 제2도전형 반도체층(610)에 전류를 분산시키기 위한 것이므로 소정면적을 가져야 한다. 그러나, 전극패드부(650-b)와 같이 전기적 연결을 위한 것이 아니므로 제2도전형 반도체층(610)상에 전류가 균일하게 분포될 수 있는 가능한 적은 면적으로 소정개수 형성되는 것이 바람직하다. 전극연장부(650-a)가 너무 적은 개수로 형성되면 전류분산이 어려워져 전기적 특성이 악화될 수 있고, 너무 많은 개수로 형성되면 형성을 위한 공정의 어려움 및 활성층의 감소로 인한 발광면적의 감소가 초래되므로 이러한 조건을 고려하여 적절히 선택될 수 있다. 따라서, 전극연장부(650-a)는 가능한한 적은 면적을 차지하면서 전류분산이 효과적인 형상으로 구현된다.
전극연장부(650-a)는 전류분산을 위하여 복수개인 것이 바람직하다. 또한, 전극연장부(650-a)는 원통형의 형상일 수 있는데, 그 면적은 전극패드부(650-b)의 면적보다 작은 것이 바람직하다. 그리고 전극패드부(650-b)와 소정거리 이격되어 형성되는 것이 바람직한데, 후술하는 전극연결부(650-c)에 의하여 제1전극층(660)상에서 서로 연결될 수 있으므로 소정거리 이격되어 균일한 전류분산을 유도하여야 하기 때문이다.
전극연장부(650-a)는 제1전극층(660)으로부터 제2도전형 반도체층(610) 내부까지 형성되는데, 제2도전형 반도체층의 전류분산을 위한 것이므로 다른 층과는 전기적으로 분리될 필요가 있다. 따라서, 제1전극층(660), 제1도전형 반도체층(630), 및 활성층(620)과 전기적으로 분리되는 것이 바람직하다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 수행할 수 있다.
도 28b에서, 전극패드부(650-b)는 제1전극층(660)으로부터 제2도전형 반도체층(610)의 표면까지 연장된다. 전극패드부(650-b)는 제1전극층(660)에서부터 시작하여, 제1도전형 반도체층(630), 활성층(620) 및 제2도전형 반도체층(610)을 통과하여 제2도전형 반도체층(610)의 표면까지 연장된다. 전극패드부(650-b)는 특히 제2전극부(650)의 외부전원(미도시)과의 연결을 위한 것이므로, 제2전극부(650)는 적어도 하나의 전극패드부(650-b)를 구비하는 것이 바람직하다.
전극패드부(650-b)는 제1전극층(660)으로부터 제2도전형 반도체층(610)의 표면까지 연장되어 있다. 전극패드부(650-b)는 제2도전형 반도체층(610)의 표면에서 외부전원과 전기적으로 연결되어 전극연장부에 전류를 공급하게 되므로 제1전극층(660), 제1도전형 반도체층(630), 및 활성층(620)과 전기적으로 분리되는 것이 바람직하다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 절연층을 형성하여 수행할 수 있다.
전극패드부(650-b)는 전극연장부(650-a)에 전류를 공급하는 기능을 수행하나, 이외에도 제2도전형 반도체층(610)과 전기적으로 분리되지 않아 직접 전류를 분산시킬 수 있다. 전극패드부(650-b)는 전극연장부(650-a)에 전류를 공급하는 기능과 제2도전형 반도체층(610)에 전류를 분산시키는 기능 중 요구되는 기능을 고려하여 제2도전형 반도체층(610)과 적절히 전기적으로 분리시킬 수 있다.
전극패드부(650-b)는 특히, 활성층(620)에서의 단면의 면적이 제2도전형 반도체층(610)의 표면에서의 단면의 면적보다 작은 것이 바람직한데, 이는 활성층(620)을 보다 최대한 확보하여 발광효율을 증가시키기 위해서이다. 그러나, 제2 도전형 반도체층(610)의 표면에서는 외부전원(미도시)과의 연결을 위하여 소정면적을 가질 필요가 있다.
전극패드부(650-b)는 반도체 발광다이오드 칩(600)의 중앙에 위치할 수 있는데, 이 경우 전극연장부(650-a)는 가능한한 전극패드부(650-b)와 소정거리 이격되어 골고루 분산되어 위치하는 것이 바람직하다. 도 27a를 참조하면, 전극패드부(650-b)와 전극연장부(650-a)가 제2도전형 반도체층(610)상에 골고루 분산되어 위치하여 전류분산을 최적화하고 있다. 도 27a에서는 전극패드부(650-b)가 1개이고, 전극연장부(650-a)가 12개인 경우를 상정하여 도시하였으나, 각각의 개수는 전기적 연결 상황(예를 들면, 외부전원의 위치) 및 제2도전형 반도체층(610)의 두께 등과 같은 전류분산 상황을 고려하여 적절히 선택될 수 있다.
전극연장부(650-a)가 복수개인 경우, 전극패드부(650-b)와 복수개의 전극연장부(650-a) 모두는 직접적으로 연결될 수 있다. 이 경우, 반도체 발광소자(600) 중심부에 전극 패드부(650-2)가 형성되고, 전극연장부(650-a)가 그 둘레에 위치하고 전극연결부(650-c)는 방사형으로 전극패드부(650-b) 및 전극연장부(650-a)를 직접 연결시킬 수 있다.
또는 복수의 전극연장부(650-a) 중 몇몇의 전극연장부(650-a)는 전극패드부(650-b)에 직접 연결되어 있고, 나머지 전극연장부(650-a)는 전극패드부(650-b)에 직접 연결된 전극연장부(650-a)와 연결되어 전극패드부(650-b)와는 간접적으로 연결될 수 있다. 이 경우에는 더욱 많은 수의 전극연장부(650-a)를 형성할 수 있어서, 전류분산의 효율화를 향상시키게 된다.
도 28a 내지 도 28c에서, 전극연결부(650-c)는 제1전극층(660) 상에 형성되어 전극패드부(650-b) 및 전극연장부(650-a)를 연결한다. 따라서, 제2전극부(650)의 상당부분이 빛을 발광하는 활성층(620)의 빛의 진행방향의 반대쪽 후면에 위치하게 되어 발광효율을 증가시키게 된다. 특히, 도 28c에서, 전극연결부(650-c)만이 제1전극층(660)상에 위치하여 제2전극부(650)가 제1도전형 반도체층(630), 활성층(620), 및 제2도전형 반도체층(610)상에 위치하지 않는 상태를 나타낸다. 따라서, 도 28c와 같은 경우, 전극패드부(650-b) 및 전극연장부(650-a)가 발광에 영향을 미치지 않아 발광효율이 높이지는 영역이 된다. 도 28c에는 특히 도시되어 있지 않으나 제1전극층(660)은 도전성 기판(640)과 접촉되어 외부전원(미도시)과 연결될 수 있다.
그리고, 전극연결부(650-c)는 제1전극층(660)과 전기적으로 분리되어 있다. 제1전극층(60)과 제2전극부(650)는 서로 반대극성을 나타내는 전극들이어서, 외부전원을 제1도전형 반도체층(630) 및 제2도전형 반도체층(610)에 각각 공급하므로 양 전극은 반드시 전기적으로 분리되어야 한다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 수행할 수 있다.
도 28b에서 전극패드부(650-b)가 제2도전형 반도체층(610)의 표면에 위치함으로써, 수직형 반도체 발광다이오드 칩의 특성을 나타낼 수 있고, 도 28c에서는 전극연결부(650-c)가 제1전극층(660)과 같은 평면에 위치하므로 수평형 반도체 발광다이오드 칩의 특성을 나타낼 수 있다. 따라서 반도체 발광다이오드 칩(600)은 수평형 및 수직형을 통합한 형태의 구조를 나타내게 된다.
도 28a 내지 도 28c에서, 제2도전형 반도체층은 n형 반도체층이고, 제2전극부는 n형 전극부일 수 있다. 이 경우, 제1도전형 반도체층(630)은 p형 반도체층이고, 제1전극층(660)은 p형 전극일 수 있다. 전극패드부(650-b), 전극연장부(650-a) 및 전극연결부(650-c)는 서로 연결되어 있는 제2전극부(650)인데, 제2전극부(650)가 n형 전극인 경우, 절연물질을 이용하여 절연부(670)를 형성하여 p형 전극인 제1전극층(660)과 전기적으로 분리될 수 있다.
도 29a는 본 발명의 다른 실시예에 따라 표면에 요철패턴(680)이 형성된 반도체 발광다이오드 칩의 발광을 나타내는 도면이고, 도 29b는 본 발명의 다른 실시예에 따라 표면에 요철패턴(680)이 형성된 반도체 발광다이오드 칩에서의 전류분산을 나타내는 도면이다.
상기 실시예에 따른 반도체 발광다이오드 칩(600)은 발광된 빛의 진행방향의 최외곽 표면이 제2도전형 반도체층(610)으로 구성되어 있다. 따라서, 포토리소그래피 방법과 같은 공지의 방법을 이용하여 표면에 요철 패턴을 형성하는 것이 용이하다. 이 경우, 활성층(620)으로부터 발광된 빛은 제2도전형 반도체층(610)의 표면에 형성된 요철패턴(680)을 통과하여 추출되고 요철패턴(680)에 의해 광추출효율이 증가된다.
요철패턴(680)은 광결정(photonic crystal) 구조일 수 있다. 광결정은 굴절률이 서로 다른 매질이 결정처럼 규칙적으로 배열된 것을 나타내는데, 이러한 광결정은 빛의 파장의 배수의 길이 단위의 빛 조절이 가능하여 광추출효과를 더욱 높일 수 있다. 광결정 구조는 제2도전형 반도체층(610)을 형성하고 제2전극부(650)까지 제조한 후에, 소정의 적절한 공정을 통하여 수행될 수 있다. 예를 들면, 식각 공정에 의하여 형성될 수 있다.
제2도전형 반도체층(610)에 요철패턴(680)이 형성되어 있다고 하여도 전류분산에는 영향이 없다. 도 29b를 참조하면, 전극연장부(650-a)에서의 전류분산은 요철패턴(680)에 영향을 받지 않기 때문이다. 각각의 전극연장부(650-a)는 요철패턴 아래에서 전류를 분산시키고 요철패턴은 발광된 빛을 추출하여 발광효율이 높아지게 된다.
도 30 내지 도 35를 참조하여 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩의 구조를 설명한다.
도 30은 본 발명의 다른 실시예에 따른 반도체 발광다이오드 칩의 사시도이고, 도 31은 도 30의 반도체 발광다이오드 칩의 평면도이다. 이하, 도 30 및 도 31을 참조하여 설명한다.
본 발명의 다른 실시예에 따른 반도체 발광다이오드 칩(700)은 제1도전형 반도체층(711), 활성층(712), 제2도전형 반도체층(713), 제2전극층(720), 제1절연층(730), 제1전극층(740) 및 도전성 기판(750)이 순차 적층되어 형성된다. 이 때, 제2전극층(720)은 제2도전형 반도체층(713)의 계면 중 일부가 노출된 영역을 포함하고, 제1전극층(740)은, 제1도전형 반도체층(711)에 전기적으로 접속되고 제2도전형 반도체층(713) 및 활성층(712)과는 전기적으로 절연되어 제1전극층(740)의 일면으로부터 제1도전형 반도체층(713)의 적어도 일부 영역까지 연장된 하나 또는 그 이상의 콘택홀(741)을 포함한다.
반도체 발광다이오드 칩(700)의 발광은 제1도전형 반도체층(711), 활성층(712), 및 제2도전형 반도체층(713)에서 수행되므로, 이들을 이하, 발광적층체(710)라 한다. 즉, 반도체 발광소자(700)는 발광적층체(710) 및 제1도전형 반도체층(711)과 전기적으로 접속되는 제1전극층(740), 제2도전형 반도체층(713)과 전기적으로 접속되는 제2전극층(720), 및 전극층들(720, 740)을 전기적으로 절연시키기 위한 제1절연층(730)을 포함한다. 또한, 반도체 발광다이오드 칩(700)의 성장 또는 지지를 위한 기판으로서, 도전성 기판(750)을 포함한다.
반도체층들(711, 713)은, 예를 들면 GaN계반도체, ZnO계반도체, GaAs계반도체, GaP계반도체, 및 GaAsP계반도체와 같은 반도체를 포함할 수 있다. 반도체층의 형성은 예를 들면, 분자선 에피택시(Molecular beam epitaxy, MBE)방법을 이용하여 수행될 수 있다. 이외에도, 반도체층들은 III-V 족 반도체, II-VI 족 반도체, 및 Si로 구성된 군으로부터 적절히 선택되어 구현될 수 있다. 반도체층들(711, 713)은 전술한 반도체에 각각의 도전형을 고려하여 적절한 불순물로 도핑된다.
활성층(712)은 발광을 활성화시키는 층으로서, 제1도전형 반도체층(711) 및 제2도전형 반도체층(713)의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질을 이용하여 형성한다. 예를 들어, 제1도전형 반도체층(711) 및 제2도전형 반도체층(713)이 GaN계 화합물 반도체인 경우, GaN의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 InAlGaN계 화합물 반도체를 이용하여 활성층(712)을 형성할 수 있다. 즉, 활성층(712)은 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있다.
이때, 활성층(712)의 특성상, 불순물은 도핑되지 않는 것이 바람직하며, 구성물질의 몰비를 조절하여 발광하는 빛의 파장을 조절할 수도 있다. 따라서, 반도체 발광다이오드 칩(700)은 활성층(712)의 특성에 따라 적외선, 가시광선, 및 자외선 중 어느 하나의 빛을 발광할 수 있다.
전극층들(720, 740)은 각각 동일한 도전형의 반도체층에 전압을 인가하기 위한 층들이므로 전기전도성을 고려하여 금속을 포함할 수 있다. 즉, 전극층들(720, 740)은 반도체층들(711, 713)을 외부전원(미도시)과 전기적으로 연결하는 전극이다. 전극층들(720, 740)은 예를 들면, n형 전극으로는 Ti를, p형 전극으로는 Pd 또는 Au를 포함할 수 있다.
제1전극층(140)은 제1도전형 반도체층(711)에, 제2전극층(720)은 제2도전형 반도체층(713)에 각각 접속되므로 서로 다른 도전형에 접속되는 특성상, 제1절연층(730)을 통하여 서로 전기적으로 분리된다. 제1절연층(730)은 전기전도성이 낮은 물질로 구성되는 것이 바람직하므로 예를 들어, SiO2와 같은 산화물을 포함할 수 있다.
제2전극층(720)은 활성층(712)으로부터 발생한 빛을 반사시키는 것이 바람직하다. 제2전극층(720)은 활성층(712)의 하측에 위치하므로 활성층(712)을 기준으로 하여 반도체 발광소자(700)의 발광방향과 반대면에 위치한다. 활성층(712)으로부터 제2전극층(720)로 진행하는 반도체 발광다이오드 칩(700)의 발광방향과 반대방향이 고, 제2전극층(720)을 향하여 진행하는 빛은 반사되어야 발광효율이 증가된다. 따라서, 제2전극층(720)이 광반사성을 나타낸다면 반사된 빛은 발광면으로 향하게 되고, 반도체 발광다이오드 칩(700)의 발광효율이 증가된다.
활성층(712)으로부터 발생한 빛을 반사시키기 위하여 제2전극층(720)은 가시광선영역에서 백색계열인 금속인 것이 바람직한데, 예를 들면, Ag, Al, 및 Pt 중 어느 하나일 수 있다.
제2전극층(720)은 제2도전형 반도체층(713)과의 계면 중 일부가 노출된 영역을 포함한다. 제1전극층(740)의 경우, 하면에 도전성 기판(750)과 접촉되어 있고, 도전성 기판(750)을 통하여 외부전원(미도시)과 전기적으로 연결된다. 그러나, 제2전극층(720)은 외부전원(미도시)과 연결되기 위하여 별도의 연결영역이 필요하다. 따라서, 제2전극층(720)은 발광적층체(710) 중 일부가 에칭등이 되어 노출된 영역을 갖는다.
도 30에서는 제2전극층(720)의 노출 영역을 위하여 발광적층체(710)의 중앙이 에칭되어 형성된 비아홀(714)의 실시예가 도시되어 있다. 제2전극층(720)의 노출된 영역상에는 전극패드부(760)가 더 형성될 수 있다. 제2전극층(720)은 노출된 영역을 통하여 외부전원(미도시)과 전기적으로 연결될 수 있는데, 이 때 전극패드부(760)를 이용하여 연결된다. 외부전원(미도시)과의 연결은 예를 들면 와이어를 이용할 수 있으므로 연결의 편의 상 비아홀의 직경은 제2전극층에서 제1도전형 반도체층 방향으로 증가하는 것이 바람직하다.
비아홀(714)은 반도체를 포함하는 발광적층체(710)만을 에칭하고, 통상 금속 을 포함하는 제2전극층(720)은 에칭하지 않도록 선택적 에칭을 통하여 수행한다. 비아홀(714)의 직경은 발광면적, 전기적 연결효율 및 제2전극층(720)에서의 전류분산을 고려하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 적절히 선택될 수 있다.
제1전극층(740)은, 제1도전형 반도체층(711)에 전기적으로 접속되고, 제2도전형 반도체층(713) 및 활성층(712)과는 전기적으로 절연되어 제1도전형 반도체층(711)의 적어도 일부 영역까지 연장된 하나 또는 그 이상의 콘택홀(741)을 포함한다. 제1전극층(740)은 제1도전형 반도체층(711)의 외부전원(미도시)과의 연결을 위하여, 제1전극층(740) 및 제2도전형 반도체층(713) 사이의 제2전극층(720), 제2도전형 반도체층(713), 및 활성층(712)을 관통하여 제1도전형 반도체층(711)까지 연장되고 전극물질을 포함하는 콘택홀(741)을 적어도 하나 이상 포함하는 것이다.
콘택홀(741)이 단지 전기적 연결만을 위한 것이라면, 제1전극층(740)은 콘택홀(741)을 하나만 포함하는 것이 가능하다. 다만, 제1도전형 반도체층(711)에 전달되는 전류의 균일한 분산을 위하여 제1전극층(740)은 콘택홀(741)을 소정위치에 복수개 구비할 수 있다.
도전성 기판(750)은 제2전극층(720)과 접촉하여 형성되어 전기적으로 연결된다. 도전성 기판(750)은 금속성 기판이거나 반도체 기판일 수 있다. 도전성 기판(750)이 금속인 경우, Au, Ni, Cu, 및 W 중 어느 하나의 금속 또는 이들의 합금으로 구성될 수 있다. 또한, 도전성 기판(750)이 반도체 기판인 경우, Si, Ge, 및 GaAs 중 어느 하나의 반도체 기판일 수 있다. 이들 도전성 기판(750)은 성장기판일 수 있고, 또는 격자부정합이 비교적 낮은 사파이어 기판같은 부도전성 기판을 성장기판으로 사용한 후, 부도전성 기판을 제거하고 접합된 지지기판일 수 있다.
도전성 기판(750)이 지지기판일 때, 도금법 또는 기판접합법을 이용하여 형성될 수 있다. 상술하면, 도전성 기판(750)을 반도체 발광다이오드 칩(700)에 형성하는 방법으로는 도금씨드층을 형성하여 기판을 형성하는 도금법이나, 도전성 기판(750)을 별도로 준비하여 Au, Au-Sn, 또는 Pb-Sr과 같은 도전성 접착제를 이용하여 접합시키는 기판접합법이 이용될 수 있다.
도 31을 참조하면, 반도체 발광다이오드 칩(700)의 평면도가 도시되어 있다. 반도체 발광다이오드 칩(700)의 상면에는 비아홀(714)이 형성되고, 제2전극층(720)에 형성된 노출된 영역에는 전극패드부(760)가 위치한다. 이외에도, 실제 반도체 발광다이오드 칩(700)의 상면에는 나타나지 않지만 콘택홀(741)의 위치를 표시하기 위하여 콘택홀(741)을 점선으로 도시하였다. 콘택홀(741)은 제2전극층(720), 제2도전형 반도체층(713) 및 활성층(712)과 전기적으로 분리되기 위하여 그 둘레에 제1절연층(730)이 연장될 수 있다. 이에 대하여는 이하, 도 32b 및 도 32c를 참조하여 더 설명하기로 한다.
도 32a 내지 도 32c는 각각 도 31에 도시된 반도체 발광다이오드 칩의 A-A', B-B' 및 C-C'선에서의 단면도이다. A-A'는 반도체 발광다이오드 칩(700)의 단면을, B-B'는 콘택홀(741) 및 비아홀(714)을 포함하는 단면을, C-C'는 콘택홀(741)만을 포함하는 단면을 취하기 위하여 선택되었다. 이하, 도 30 내지 32c를 참조하여 설명하기로 한다.
도 32a를 참조하면, 콘택홀(741) 또는 비아홀(714)이 나타나지 않는다. 콘택홀(741)은 별도의 연결선을 통하여 연결되어 있는 것이 아니라 제1전극층(740)을 통하여 전기적으로 연결되므로 도 31에서 A-A 단면에는 도시되지 않는다.
도 32b 및 도 32c를 참조하면, 콘택홀(741)은 제1전극층(740) 및 제2전극층(720)의 계면에서부터 제1도전형 반도체층(711) 내부까지 연장된다. 콘택홀(741)은 제2도전형 반도체층(713) 및 활성층(712)을 통과하여 제1도전형 반도체층(711)까지 연장되고, 적어도 활성층(712) 및 제1도전형 반도체층(711)의 계면까지는 연장된다. 바람직하게는 제1도전형 반도체층(711)의 일부까지 연장된다. 다만, 콘택홀(730)은 전기적 연결 및 전류분산을 위한 것이므로 제1도전형 반도체층(711)과 접촉하면 목적을 달성하므로 제1도전형 반도체층(711)의 외부표면까지 연장될 필요는 없다.
콘택홀(741)은 제1도전형 반도체층(711)에 전류를 분산시키기 위한 것이므로 소정면적을 가져야 한다. 콘택홀(730)은 제1도전형 반도체층(711)상에 전류가 균일하게 분포될 수 있는 가능한 작은 면적으로 소정개수 형성되는 것이 바람직하다. 콘택홀(741)이 너무 적은 개수로 형성되면 전류분산이 어려워져 전기적 특성이 악화될 수 있고, 너무 많은 개수로 형성되면 형성을 위한 공정의 어려움 및 활성층의 감소로 인한 발광면적의 감소가 초래되므로 이러한 조건을 고려하여 그 개수는 적절히 선택될 수 있다. 따라서, 콘택홀(741)은 가능한 한 적은 면적을 차지하면서 전류분산이 효과적인 형상으로 구현된다.
콘택홀(741)은 제2전극층(720)으로부터 제1도전형 반도체층(711) 내부까지 형성되는데, 제1도전형 반도체층의 전류분산을 위한 것이므로 제2도전형 반도체층(713) 및 활성층(712)과는 전기적으로 분리될 필요가 있다. 따라서, 제2전극층(720), 제2도전형 반도체층(713) 및 활성층(712)과 전기적으로 분리되는 것이 바람직하다. 따라서, 제1절연층(730)은 콘택홀(130)의 둘레를 감싸면서 연장될 수 있다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 수행할 수 있다.
도 32b에서, 제2전극층(720)의 노출된 영역은 제2전극층(720)의 외부전원(미도시)과의 전기적 연결을 위한 영역이다. 노출영역에는 전극패드부(760)가 위치할 수 있다. 이때, 비아홀(714) 내측면에는 제2절연층(770)이 형성되어 발광적층체(710) 및 전극패드부(760)를 전기적으로 분리할 수 있다.
도 32a에서 제1전극층(740) 및 제2전극층(720)은 같은 평면상에 위치하므로 반도체 발광다이오드 칩(700)은 수평형 반도체 발광다이오드 칩(700)의 특성을 나타내고, 도 32b에서 전극패드부(760)가 제1도전형 반도체층(711)의 표면에 위치하므로, 반도체 발광다이오드 칩(700)은 수직형 반도체 발광다이오드 칩의 특성을 나타낼 수 있다. 따라서 반도체 발광다이오드 칩(700)은 수평형 및 수직형을 통합한 형태의 구조를 나타내게 된다.
도 32a 내지 도 32c에서, 제1도전형 반도체층(711)은 n형 반도체층이고, 제1전극층(740)는 n형 전극일 수 있다. 이 경우, 제2도전형 반도체층(713)은 p형 반도체층이고, 제2전극층(720)는 p형 전극일 수 있다. 따라서, n형 전극인 제1전극층(740) 및 p형 전극인 제2전극층(720)은 제1절연층(730)을 그 사이에 구비하여 전기적으로 절연될 수 있다.
도 33는 본 실시예에 따라 표면에 요철패턴이 형성된 반도체 발광다이오드 칩에서의 발광을 도시하는 도면이다. 이미 설명한 동일한 구성요소에 대하여는 설명을 생략하기로 한다.
본 실시예에 따른 반도체 발광다이오드 칩(700)은 발광된 빛의 진행방향의 최외곽 표면이 제1도전형 반도체층(711)으로 구성되어 있다. 따라서, 포토리소그래피 방법과 같은 공지의 방법을 이용하여 표면에 요철 패턴(780)을 형성하는 것이 용이하다. 이 경우, 활성층(712)으로부터 발광된 빛은 제1도전형 반도체층(711)의 표면에 형성된 요철패턴(780)을 통과하여 추출되고 요철패턴(780)에 의해 광추출효율이 증가된다.
요철패턴(780)은 광결정(photonic crystal) 구조일 수 있다. 광결정은 굴절률이 서로 다른 매질이 결정처럼 규칙적으로 배열된 것을 나타내는데, 이러한 광결정은 빛의 파장의 배수의 길이 단위의 빛 조절이 가능하여 광추출효과를 더욱 높일 수 있다.
도 34는 본 실시예에 따른 반도체 발광다이오드 칩에서, 모서리에 제2전극층이 노출된 것을 나타낸 도면이다.
본 발명의 다른 측면에 따르면, 제1도전형 반도체층(811), 활성층(812), 제2도전형 반도체층(813), 제2전극층(820), 절연층(830), 제1전극층(840) 및 도전성 기판(850)을 순차 적층하는 단계; 제2전극층(820)의 제2도전형 반도체층(813)과의 계면 중 일부가 노출된 영역을 형성하는 단계; 및 제1전극층(840)이 제1도전형 반도체층(811)에 전기적으로 접속되고, 제2도전형 반도체층(813) 및 활성층(812)과는 전기적으로 절연되어 제1전극층(840)의 일면으로부터 제1도전형 반도체층(811)의 적어도 일부 영역까지 연장된 하나 또는 그 이상의 콘택홀(841)을 포함하도록 형성하는 단계;를 포함하는 반도체 발광다이오드 칩의 제조방법이 제공된다.
이때, 제2전극층(820)의 노출된 영역은 발광적층체(710)에 비아홀(814)을 형성하여 마련하거나(도 30 참조), 도 34에서와 같이, 발광적층체(810)를 메사식각하여 형성할 수 있다. 본 실시예에서 도 30을 참조하여 설명한 실시예와 동일한 구성요소에 대하여는 그 설명을 생략하기로 한다.
도 34을 참조하면, 반도체 발광다이오드 칩(800)의 일모서리가 메사식각되어 있다. 식각은 발광적층체(810)에 수행되어 제2전극층(820)이 제2도전형 반도체층(813)와의 계면측에서 노출되어 있다. 따라서, 제2전극층(820)의 노출된 영역은, 반도체 발광다이오드 칩(800)의 모서리에 형성된다. 모서리에 형성되는 경우는 전술한 실시예에서와 같이 비아홀을 형성하는 경우보다 간단한 공정이면서, 추후 전기적 연결공정 또한 용이하게 수행될 수 있다.
도 35는 발광면의 전류밀도와 발광효율의 관계를 도시하는 그래프를 나타내는 도면이다. 그래프에서 전류밀도가 약 10A/cm2이상인 경우, 전류밀도가 작은 경우에는 발광효율이 높고, 전류밀도가 큰 경우에는 발광효율이 낮은 경향을 나타낸다.
발광면적과 함께 이러한 경향을 표 1에 수치로 나타내었다.
발광면적(cm2) 전류밀도(A/cm2) 발광효율(lm/W) 향상율(%)
0.0056 62.5 46.9 100
0.0070 50.0 51.5 110
0.0075 46.7 52.9 113
0.0080 43.8 54.1 115
발광면적이 높을수록 발광효율이 높아지나, 발광면적을 확보하기 위하여는 분포된 전극의 면적이 감소되어야 하므로 발광면의 전류밀도는 감소하는 경향을 나타낸다. 그러나 이러한 발광면에서의 전류밀도의 감소는 반도체 발광소자의 전기적 특성을 해칠 수 있다는 문제점이 있다.
그러나, 이러한 문제점은 본 실시예에서의 전극연장부를 이용한 전류분산의 확보를 통하여 해소가 가능하다. 따라서, 전류밀도가 감소하여 발생할 수 있는 전기적 특성상의 문제점은 발광표면까지 형성되지 않고 그 내부에 형성되어 전류분산을 담당하는 전극연장부를 형성시키는 방법을 통하여 극복될 수 있다. 따라서, 본 실시예에 따른 반도체 발광다이오드 칩은 원하는 전류분산정도를 획득하면서 최대의 발광면적을 확보하여 바람직한 발광효율을 얻을 수 있다.
도 36 내지 도 39를 참조하여 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩의 구조를 설명한다.
도 36은 본 발명의 또 다른 실시예에 따른 발광다이오드 칩의 사시도이고, 도 37a 및 도 37b는 도 36의 발광다이오드 칩의 상면도이며, 도 38a 내지 도 38c는 각각 도 37b에 도시된 발광다이오드 칩의 A-A', B-B', 및 C-C'에서의 단면도이다.
본 실시예에 따른 발광다이오드 칩(900)은 제1 및 제2도전형 반도체층(910, 930)과 그 사이에 형성된 활성층(920)을 포함하며, 제1 및 제2도전형 반도체층(910, 930)으로 제공되며 서로 반대되는 제1면 및 제2면을 갖는 발광 적층체(910, 920, 930); 발광 적층체(910, 920, 930)가 복수의 발광영역으로 분리되도록 발광 적층체(910, 920, 930)의 제2면으로부터 적어도 제1도전형 반도체층(910)의 일부 영역까지 연장된 적어도 하나의 전기적 절연성의 격벽부(970); 복수의 발광영역에 위치한 제1도전형 반도체층(910)에 각각 접속되도록 형성된 제1전극구조(960); 제2도전형 반도체층(130)에 접속되도록 발광 적층체(910, 920, 930)의 제2면에 형성된 제2전극구조(940); 및 제2전극구조(940)에 전기적으로 연결되도록 발광 적층체(910, 920, 930)의 제2면에 형성된 도전성 기판(950)을 포함한다.
발광 적층체(910, 920, 930)는 제1 및 제2도전형 반도체층(910, 930)과 그 사이에 형성된 활성층(920)을 포함한다. 발광 적층체(910, 920, 930)는 제1도전형 반도체층(910)의 외부면을 제1면으로, 제2도전형 반도체층(930)의 외부면을 제2면으로 갖는다.
각각의 반도체층(910, 930)은, 예를 들면, GaN계반도체, ZnO계반도체, GaAs계반도체, GaP계반도체, 및 GaAsP계반도체와 같은 반도체로 구성될 수 있다. 반도체층의 형성은 예를 들면, 분자선 에피택시(Molecular beam epitaxy, MBE)방법을 이용하여 수행될 수 있다. 이외에도, 반도체층들은 III-V 족 반도체, II-VI 족 반도체, 및 Si로 구성된 군으로부터 적절히 선택되어 구현될 수 있다. 발광적층체는 격자부정합이 비교적 낮은 사파이어 기판과 같은 부도전성 기판(미도시)상에서 성장할 수 있다. 부도전성 기판(미도시)은 추후 도전성 기판 접합 전에 제거된다.
활성층(920)은 발광을 활성화시키는 층으로서, 제1도전형 반도체층(910) 및 제2도전형 반도체층(930)의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질을 이용하여 형성한다. 예를 들어 제1도전형 반도체층(910) 및 제2도전형 반도체층(930)이 GaN계 화합물 반도체인 경우, GaN의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 InAlGaN계 화합물 반도체를 이용하여 활성층(920)을 형성할 수 있다. 즉, 활성층(920)은 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있다.
이때, 활성층(920)의 특성상, 불순물은 도핑되지 않는 것이 바람직하며, 구성물질의 몰비를 조절하여 발광하는 빛의 파장을 조절할 수도 있다. 따라서, 발광다이오드 칩(900)은 활성층(920)의 특성에 따라 적외선, 가시광선, 및 자외선 중 어느 하나의 빛을 발광할 수 있다.
활성층(920)에 따라 발광다이오드 칩(900)의 전체 에너지 밴드 다이어그램에는 에너지 우물구조가 나타나게 되고, 각각의 반도체층(910, 930)으로부터의 전자 및 정공은 이동하다 에너지 우물구조에 갇히게 되고, 발광이 더욱 효율적으로 발생하게 된다.
격벽부(970)는 발광 적층체(910, 920, 930)가 복수의 발광영역으로 분리되도록 발광 적층체(910, 920, 930)의 제2면으로부터 적어도 제1도전형 반도체층(910)의 일부 영역까지 연장되어 형성된다. 격벽부(970)는 제1도전형 반도체층(910)을 복수의 영역으로 분리시켜 제1도전형 반도체층(910)와 제1도전형 반도체층(910)상에 형성된 성장용 기판(미도시)과의 사이에 레이저 등의 분리수단을 적용할 경우, 계면에 인가되는 열에너지로 인한 응력을 감소시킨다.
예를 들어, 성장용 기판과의 분리수단으로서 레이저를 이용하는 경우 계면에서의 온도는 약 1000℃이다. 따라서, 그에 따른 열에너지로 분리시키지만 이러한 열은 추후 반도체층 및 접합될 도전성 기판(150)에 수축 및 팽창을 유도하는 응력을 발생시킨다. 일반적으로 응력의 크기는 면적에 비례하므로 대면적 발광다이오드 칩에서는 이러한 응력이 특히 불리한 영향을 미칠 수 있다.
그러나, 본 발명에 따른 발광다이오드 칩(900)은 격벽부(970)를 구비하고 있으므로 제1도전형 반도체층(910)의 면적은 복수개의 발광영역의 면적으로 작아지므로 응력을 감소시킬 수 있다. 즉, 각각의 복수개의 발광영역별로 보다 용이하게 팽창 및 수축이 진행되어 발광적층체(910, 920, 930)의 발광을 안정화시킬 수 있다. 바람직하게, 격벽부(970)는 반도체층(910, 930) 및 활성층(920)을 전기적으로 절연시키는데, 이를 위하여 격벽부는 공기로 충전될 수 있다. 또는 격벽부(970)는 내면에 절연층을 형성하고, 절연층 내부는 공기로 충전될 수 있다. 이외에도 내부 전체를 유전체와 같은 절연물질로 충전하여 전기적 절연을 수행할 수 있다.
격벽부(970)는 발광적층체(910, 930)를 전기적으로 절연하기 위하여 제2면으로부터 제1도전형 반도체층(910)의 상면까지 연장되어 형성될 수 있으나, 반드시 제1도전형 반도체층(910)의 상면까지 연장될 필요는 없고, 제1도전형 반도체층(910)의 내부까지 연장될 수 있다.
또한, 격벽부(970)는 하나의 구조로 구성될 수 있으나, 이와 달리 서로 분리된 복수의 격벽을 포함하여 구성될 수 있다. 이 경우, 복수의 격벽은 필요한 전기적 절연특성을 부여할 수 있도록 각각 다르게 형성할 수 있는데, 예를 들면, 본딩부(961)를 둘러싸는 격벽부 및 콘택홀(962)을 둘러싸는 격벽부는 서로 다른 높이나 형상을 갖을 수 있다.
제1전극구조(960)는 격벽부(970)로 분리된 복수의 발광영역에 위치한 제1도전형 반도체층(910)에 각각 접속되도록 형성된다. 제1전극구조(960)는 콘택홀(962), 본딩부(961) 및 배선부(963)를 포함한다.
콘택홀(962)은 복수개 구비될 수 있는데, 복수의 콘택홀(962) 각각은 복수의 발광영역에 각각 제공될 수 있다. 콘택홀(962)은 단일발광영역에 단일콘택홀이 제공되거나 또는 단일발광영역에 복수의 콘택홀이 제공될 수 있다. 콘택홀(962)은 제1도전형 반도체층(910)에 전기적으로 접속되고 제2도전형 반도체층(930) 및 활성층(920)과는 전기적으로 절연되도록 형성되는데, 이를 위하여 발광 적층체(910, 920, 930)의 제2면으로부터 제1도전형 반도체층(910)의 적어도 일부 영역까지 연장된다. 콘택홀(162)은 제1도전형 반도체층(910)상에 전류를 분산시키기 위하여 형성된다.
본딩부(961)는 발광 적층체(910, 920, 930)의 제1면으로부터 복수의 콘택홀(962) 중 적어도 하나에 연결되도록 형성되며, 제1면에 노출된 영역이 본딩영역으로 제공된다.
배선부(963)는 발광 적층체(910, 920, 930)의 제2면에 제공되며, 적어도 제2도전형 반도체층(930)과 전기적으로 절연되면서 본딩부(961)에 연결된 콘택홀(962)과 다른 콘택홀(962)을 서로 전기적으로 연결하도록 형성된다. 배선부(963)는 콘택홀(962)과 다른 콘택홀(962)을 전기적으로 연결하고, 또한, 콘택홀(962) 및 본딩부(961)를 연결할 수 있다. 제1도전형 반도체층(910) 및 활성층 아래에 배선부(963)가 위치하여 발광효율을 향상시킬 수 있다.
이하, 도 37a 내지 도 38c를 참조하여, 콘택홀(962), 본딩부(961) 및 배선부(963)를 더욱 상세히 설명하기로 한다.
제2전극구조(940)는 제2도전형 반도체층(930)에 전기적으로 접속되도록 발광 적층체(910, 920, 930)의 제2면에 형성된다. 즉, 제2전극구조(940)는 제2도전형 반도체층(930)을 외부전원(미도시)과 전기적으로 연결하는 전극이다. 제2전극구조(940)는 금속으로 구성될 수 있다. 제2전극구조(940)는 예를 들면, n형 전극으로는 Ti를, p형 전극으로는 Pd 또는 Au로 구성될 수 있다.
제2전극구조(940)는 활성층(920)으로부터 발생한 빛을 반사시키는 것이 바람직하다. 제2전극구조(940)는 활성층(920)의 하측에 위치하므로 활성층(920)을 기준으로 하여 발광다이오드 칩의 발광방향과 반대면에 위치한다. 따라서, 활성층(920)으로부터 제2전극구조(940)로 진행하는 빛은 발광방향과 반대방향이고, 따라서 이러한 빛은 반사되어야 발광효율이 증가된다. 따라서, 제2전극구조(940)에서 반사된 빛은 발광면으로 향하게 되고, 발광다이오드 칩의 발광효율이 증가된다.
활성층(920)으로부터 발생한 빛을 반사시키기 위하여 제2전극구조(940)는 가시광선영역에서 백색계열인 금속인 것이 바람직한데, 예를 들면, Ag, Al, 및 Pt 중 어느 하나일 수 있다. 제2전극구조(940)에 대하여는, 도4a 내지 도4c를 참조하여 이하 더 설명하기로 한다.
도전성 기판(950)은 제2전극구조(940)에 전기적으로 연결되도록 발광 적층체(910, 920, 930)의 제2면에 형성된다. 도전성 기판(950)은 금속성 기판이거나 반도체 기판일 수 있다. 도전성 기판(950)이 금속인 경우, Au, Ni, Cu, 및 W 중 어느 하나의 금속 또는 이들의 합금으로 구성될 수 있다. 또한, 도전성 기판(950)이 반도체 기판인 경우, Si, Ge, 및 GaAs 중 어느 하나의 반도체 기판일 수 있다. 도전성 기판을 발광다이오드 칩에 형성하는 방법으로는 도금씨드층을 형성하여 기판을 형성하는 도금법이나, 도전성 기판(950)을 별도로 준비하여 Au, Au-Sn, 또는 Pb-Sr과 같은 도전성 접착제를 이용하여 접합시키는 기판접합법이 이용될 수 있다.
도 37a를 참조하면, 제1도전형 반도체층(910)상에 표면에는 본딩부(961)가 형성되어 있고, 점선으로 표시된 복수의 콘택홀(962)은 제1도전형 반도체층(910)의 내부에 위치하고 있음이 나타나 있다. 제1도전형 반도체층(910)은 격벽부(970)로 서로 분리된 복수의 발광영역을 포함한다. 도 37a 및 도 37b에서 본딩부(961)는 하나만이 도시되어 있으나, 동일 발광영역에 복수개 형성되거나 또는 복수개의 발광영역 각각에 복수개 형성될 수 있다. 또한, 콘택홀(962)은 각각의 발광영역에 하나씩 형성되어 있으나, 단일 발광영역에 복수개 형성되어 전류분산을 더욱 향상시킬 수 있다.
도 37b는 도 37a에 나타난 제1도전형 반도체층(910)의 상면을 A-A', B-B', 및 C-C'로 절단한 것을 도시한다. A-A'는 콘택홀(962)만을 포함하는 단면을, B-B'는 본딩부(961) 및 콘택홀(962)을 포함하는 단면을, 그리고, C-C'는 콘택홀(962) 및 본딩부(961)를 포함하지 않고, 배선부(963)만을 포함하는 단면을 취하기 위하여 선택되었다.
도 38a 내지 도 38c는 각각 도37b에 도시된 발광다이오드 칩의 A-A', B-B', 및 C-C'에서의 단면도이다. 이하, 도 36, 도 37a, 도 37b, 도 38a 내지 도 38c를 참조하여 설명하기로 한다.
도 38a에서, 콘택홀(962)은 제2전극구조(940)으로부터 제1도전형 반도체층(910) 내부까지 연장된다. 콘택홀(962)은 제1도전형 반도체층(910) 및 활성층(920)을 통과하여 제1도전형 반도체층(910)까지 연장되고, 적어도 제1도전형 반도체층(910)의 일부까지 연장되나, 본딩부(961)와 같이 제1도전형 반도체층(910)의 표면까지 연장될 필요는 없다. 그러나, 콘택홀(962)은 제1도전형 반도체층(910)에 전류분산을 위한 것이므로 제1도전형 반도체층(910)까지는 연장되어야 한다.
콘택홀(962)은 제1도전형 반도체층(910)에 전류를 분산시키기 위한 것이므로 소정면적을 가져야 한다. 그러나, 본딩부(961)와 같이 전기적 연결을 위한 것이 아니므로 제1도전형 반도체층(910)상에 전류가 균일하게 분포될 수 있는 가능한 적은 면적으로 소정개수 형성되는 것이 바람직하다. 콘택홀(962)이 너무 적은 개수로 형성되면 전류분산이 어려워져 전기적 특성이 악화될 수 있고, 너무 많은 개수로 형성되면 형성을 위한 공정의 어려움 및 활성층의 감소로 인한 발광면적의 감소가 초래되므로 이러한 조건을 고려하여 적절히 선택될 수 있다. 따라서, 콘택홀(962)은 가능한 한 적은 면적을 차지하면서 전류분산이 효과적인 형상으로 구현된다.
콘택홀(962)은 전류분산을 위하여 복수개인 것이 바람직하다. 또한, 콘택홀(962)은 원통형의 형상일 수 있는데, 그 단면의 면적은 본딩부(961)의 단면의 면적보다 작을 수 있다. 그리고 본딩부(961)와 소정거리 이격되어 형성되는 것이 바람직한데, 후술하는 배선부(963)에 의하여 제2전극구조(940)상에서 서로 연결될 수 있으므로 소정거리 이격되어 가능한한 제1도전형 반도체층(910)내에서 균일한 전류분산을 유도하여야 하기 때문이다.
콘택홀(962)은 제2전극구조(940)으로부터 제1도전형 반도체층(910) 내부까지 형성되는데, 제1도전형 반도체층의 전류분산을 위한 것이므로 제2도전형 반도체층(930) 및 활성층(920)과는 전기적으로 분리될 필요가 있다. 따라서, 제2전극구조(940), 제2도전형 반도체층(930) 및 활성층(920)과 전기적으로 분리되는 것이 바람직하다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 수행할 수 있다.
도 38b에서, 본딩부(961)는 제2전극구조(940)으로부터 제1도전형 반도체층(910)의 표면까지 연장된다. 본딩부(961)는 제2전극구조(940)에서부터 시작하여, 제2도전형 반도체층(930), 활성층(920) 및 제1도전형 반도체층(910)을 통과하여 제1도전형 반도체층(910)의 표면까지 연장된다. 발광 적층체(910, 920, 930)의 제1면으로부터 복수의 콘택홀(962) 중 적어도 하나에 연결되도록 형성되며, 제1면에 노출된 영역이 본딩영역으로 제공된다.
본딩부(961)는 특히 제1전극구조(960)의 외부전원(미도시)과의 연결을 위한 것이므로, 제1전극구조(960)는 적어도 하나의 본딩부(961)를 구비하는 것이 바람직하다.
본딩부(961)는 제2전극구조(940)으로부터 제1도전형 반도체층(910)의 표면까지 연장되어 있다. 본딩부(961)는 제1도전형 반도체층(910)의 표면에서 외부전원과 전기적으로 연결되어 콘택홀에 전류를 공급하게 되므로 제2전극구조(940), 제1도전형 반도체층(910), 및 활성층(920)과 전기적으로 분리되는 것이 바람직하다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 절연층을 형성하여 수행할 수 있다.
본딩부(961)는 콘택홀(962)에 전류를 공급하는 기능을 수행하나, 이외에도 제1도전형 반도체층(910)과 전기적으로 분리되지 않도록 구성되어 직접 전류를 분산시킬 수 있다. 본딩부(961)는 콘택홀(962)에 전류를 공급하는 기능과 제1도전형 반도체층(910)에 전류를 분산시키는 기능 중 요구되는 기능을 고려하여 제1도전형 반도체층(910)과 적절히 전기적으로 분리시킬 수 있다.
본딩부(961)는 특히, 활성층(920)에서의 단면의 면적이 제1도전형 반도체층(910)의 표면에서의 단면의 면적보다 작은 것이 바람직한데, 이는 활성층(920)을 보다 최대한 확보하여 발광효율을 증가시키기 위해서이다. 그러나, 본딩부(961)는 제1도전형 반도체층(910)의 표면에서는 외부전원(미도시)과의 연결을 위하여 소정면적을 가지는 것이 바람직하다.
본딩부(961)는 발광다이오드 칩(900)의 중앙에 위치할 수 있는데, 이 경우 콘택홀(962)은 가능한한 본딩부(961)와 소정거리 이격되어 골고루 분산되어 위치하는 것이 바람직하다. 다시 도 37a를 참조하면, 본딩부(961)와 콘택홀(962)이 제1도전형 반도체층(910)상에 골고루 분산되어 위치하여 전류분산을 최적화하고 있다. 도 37a에서는 본딩부(961)가 1개이고, 콘택홀(962)이 8개인 경우를 상정하여 도시하였으나, 각각의 개수는 전기적 연결 상황(예를 들면, 외부전원의 위치) 및 제1도전형 반도체층(910)의 두께 등과 같은 전류분산 상황을 고려하여 적절히 선택될 수 있다.
콘택홀(962)이 복수개인 경우, 본딩부(961)와 복수개의 콘택홀(962) 모두는 직접적으로 연결될 수 있다. 이 경우 발광다이오드 칩(900) 중심부에 본딩부(961)가 형성되고, 콘택홀(962)이 그 둘레에 위치하고 배선부(963)는 방사형으로 본딩부(961) 및 콘택홀(962)을 직접 연결시킬 수 있다.
또는 복수의 콘택홀(962) 중 몇몇의 콘택홀(962)은 본딩부(961)에 직접 연결되어 있고, 나머지 콘택홀(962)은 본딩부(161)에 직접 연결된 콘택홀(962)과 연결되어 본딩부(961)와는 간접적으로 연결될 수 있다. 이 경우에는 더욱 많은 수의 콘택홀(962)을 형성할 수 있어서, 전류분산의 효율화를 향상시키게 된다.
도 38a 내지 도 38c에서, 배선부(963)는 제2전극구조(940)상에 형성되어 본딩부(961) 및 콘택홀(962)을 연결한다. 따라서, 제2전극구조(950)의 상당부분이 빛을 발광하는 활성층(920)의 빛의 진행방향의 반대쪽 후면에 위치하게 되어 발광효율을 증가시키게 된다. 특히, 도 38c에서, 배선부(963)만이 제2전극구조(940)상에 위치하고 제2전극구조(950)가 제1도전형 반도체층(910), 활성층(920), 및 제1도전형 반도체층(910)상에 위치하지 않는 상태를 나타낸다. 따라서, 도 38c와 같은 경우, 본딩부(961) 및 콘택홀(962)이 발광에 영향을 미치지 않아 발광효율이 높이지는 영역이 된다.
그리고, 배선부(963)는 제2전극구조(940)과 전기적으로 분리되어 있다. 제1전극구조(960)과 제2전극구조(950)는 서로 반대극성을 나타내는 전극들이어서, 외부전원을 제1도전형 반도체층(110) 및 제2도전형 반도체층(930)에 각각 공급하므로 양 전극은 반드시 전기적으로 분리되어야 한다. 전기적 분리는 유전체와 같은 절연물질을 이용하여 절연층(980)을 형성하여 수행할 수 있다.
도 38b에서 본딩부(961)가 제1도전형 반도체층(910)의 표면에 위치함으로써, 수직형 발광다이오드 칩의 특성을 나타낼 수 있고, 도 38c에서는 배선부(963)가 제2전극구조(940)과 같은 평면에 위치하므로 수평형 발광다이오드 칩의 특성을 나타낼 수 있다. 따라서 발광다이오드 칩(900)은 수평형 및 수직형을 통합한 형태의 구조를 나타내게 된다.
도 38a 내지 도 38c에서, 제2도전형 반도체층은 n형 반도체층이고, 제2전극구조는 n형 전극부일 수 있다. 이 경우, 제1도전형 반도체층(910)은 p형 반도체층이고, 제2전극구조(940)는 p형 전극일 수 있다. 본딩부(961), 콘택홀(962) 및 배선부(963)는 서로 연결되어 있는 제2전극구조(950)인데, 제2전극구조(950)가 n형 전극인 경우, 절연물질을 이용하여 절연부(970)를 형성하여 p형 전극인 제2전극구조(940)과 전기적으로 분리될 수 있다.
도 39는 본 실시예에 따라 표면에 요철패턴이 형성된 발광다이오드 칩에서의 발광을 도시하는 도면이다. 본 발명에 따른 발광다이오드 칩은 발광된 빛의 진행방향의 최외곽 표면이 제1도전형 반도체층(910)으로 구성되어 있다. 따라서, 포토리소그래피 방법과 같은 공지의 방법을 이용하여 표면에 요철 패턴을 형성하는 것이 용이하다. 이 경우, 활성층(920)으로부터 발광된 빛은 제1도전형 반도체층(910)의 표면에 형성된 요철패턴(990)을 통과하여 추출되고 요철패턴(990)에 의해 광추출효율이 증가된다.
요철패턴(990)은 광결정(photonic crystal) 구조일 수 있다. 광결정은 굴절률이 서로 다른 매질이 결정처럼 규칙적으로 배열된 것을 나타내는데, 이러한 광결정은 빛의 파장의 배수의 길이 단위의 빛 조절이 가능하여 광추출효과를 더욱 높일 수 있다. 광결정 구조는 제1도전형 반도체층(910)을 형성하고 제2전극구조(950)까지 제조한 후에, 소정의 적절한 공정을 통하여 수행될 수 있다. 예를 들면, 식각 공정에 의하여 형성될 수 있다.
요철패턴(990)이 제1도전형 반도체층(910)에 형성된 경우, 격벽부(970)는 제1도전형 반도체층(910)의 표면까지 형성되지 않고 그 내부까지만 형성되는 것이 바람직하다. 격벽부(970)는 요철패턴(990)의 광추출효율향상성능에 불리한 영향을 미치지 않으면서, 발광영역을 복수개로 분리하는 역할을 수행한다.
도 40 내지 도 50을 참조하여 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩의 구조를 설명한다.
도 40은 본 발명의 일 실시형태에 따른 수직구조 반도체 발광다이오드 칩을 나타내는 단면도이며, 도 41 및 도 42는 도 40의 실시형태로부터 변형된 실시형태에 따른 수직구조 반도체 발광다이오드 칩을 나타낸다.
도 40을 참조하면, 본 실시형태에 따른 수직구조 반도체 발광다이오드 칩(1000)은 n형 및 p형 반도체층(1010, 1030)과 그 사이에 형성된 활성층(1020)을 구비하여 발광구조물을 이루며, 상기 발광구조물 하부에는 반사금속층(1040) 및 도전성 기판(1050)이 형성된다. 또한, 상기 n형 반도체층(1010) 위에는 n형 전극(1060)이 형성되며, 상기 발광구조물의 측면을 덮도록 요철 구조를 갖는 패시베이션층(1070)이 형성된다.
상기 n형 반도체층(1010) 및 p형 반도체층(1030)은 대표적으로 질화물 반도체로 이루어질 수 있다. 즉, 상기 n형 반도체층(1010) 및 p형 반도체층(1030)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 n형 불순물 및 p형 불순물이 도핑된 반도체 물질로 이루어질 수 있으며, 대표적으로 GaN, AlGaN, InGaN이 있다. 또한, 상기 n형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있으며, 상기 p형 불순물로는 Mg, Zn, Be 등이 대표적이다. 한편, 수직 방향으로 방출되는 빛의 효율을 향상시키기 위하여 상기 n형 반도체층(1010) 상면에는 요철 구조가 형성될 수 있다.
상기 n형 및 p형 질화물 반도체층(1010, 1030) 사이에 형성되는 활성층(1020)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조로 이루어질 수 있다. 다중 양자우물 구조의 경우, 일반적으로 InGaN/GaN 구조가 사용될 수 있다.
상기 반사금속층(1040)은 상기 활성층(1020)에서 발광 된 빛을 상기 n형 질화물 반도체층(1010) 방향으로 반사하는 기능을 수행할 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등으로 이루어진다. 이 경우, 자세하게 도시하지는 않았으나, 반사금속층(1040)은 2층 이상의 구조로 채용되어 반사 효율을 향상시킬 수 있으며, 구체적인 예로서, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등을 들 수 있다. 다만, 본 실시 형태에서 상기 반사금속층(1040)은 필수적인 요소는 아니며, 경우에 따라 상기 반사금속층(104)이 생략된 구조도 가능하다.
상기 도전성 기판(1050)은 p형 전극 역할과 함께 후술할 레이저 리프트 오프 공정에서 발광구조물, 즉, n형 반도체층(1010), 활성층(1020) 및 p형 반도체층(1030)을 지지하는 지지체의 역할을 수행한다. 이 경우, 상기 도전성 기판(1050)은 Si, Cu, Ni, Au, W, Ti 등의 물질로 이루어질 수 있으며, 선택된 물질에 따라, 도금 또는 본딩 접합 등의 방법으로 형성될 수 있다.
상기 패시베이션층(1070)은 발광구조물, 특히, 상기 활성층(1020)을 보호하기 위한 절연층으로서, 상기 발광구조물이 일부 제거된 영역에 형성되며, 구체적으로, 상기 발광구조물의 측면 외에 도 40에 도시된 바와 같이, 상기 n형 반도체층(1010)의 상면 중 일부 영역 및 상기 반사금속층(1040)의 상면에까지 형성될 수 있다. 이 경우, 상기 반사금속층(1040)이 채용되지 않은 경우에는 상기 패시베이션층(1070)은 상기 도전성 기판(1050) 상면에 형성된다. 상기 발광구조물이 일부 제거되어 노출된 측면의 경우, 도 40에 도시된 바와 같이, 상부를 향하여 기울어질 수 있으며, 이러한 구조에 의해 발광 면적의 향상을 가져올 수 있으며, 나아가, 패시베이션층(1070) 형성이 보다 용이할 수 있다.
상기 패시베이션층(1070)은 보호 기능을 수행하기 위해 SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물로 이루어질 수 있으며, 그 두께는 0.1 ~ 2㎛ 정도가 바람직하다. 이에 따라, 상기 패시베이션층(1070)은 굴절률이 약 1.4 ~ 2.0 정도가 되며, 공기 또는 패키지의 몰드 구조와 굴절률 차이로 인해 상기 활성층(1020)에서 방출된 빛이 외부로 빠져나가기가 어렵다. 특히, 본 실시 형태와 같은 수직구조 반도체 발광소자(100)의 경우, p형 반도체층(1030)의 두께가 상대적으로 얇아 활성층(1020)의 측 방향으로 방출된 빛은 패시베이션층(1070)을 통과하여야 외부로 방출될 수 있으나, 상기 활성층(1020)으로부터 상기 패시베이션층(1070)을 향하여 측 방향으로 방출된 빛은 상기 패시베이션층(1070)의 외부 면에 대한 입사각이 매우 작아 외부로 빠져나가기는 더욱 어렵게 된다.
본 실시 형태의 경우, 상기 패시베이션층(1070)에 요철 구조를 형성하여 외부 광 추출효율이 향상되도록 하였으며, 특히, 도 40에 도시된 바와 같이, 상기 활성층(1020)의 측 방향으로 방출된 빛이 통과하는 영역에 요철 구조가 형성될 경우, 수직구조 반도체 발광다이오드 칩(1000)의 측면으로 방출되는 빛의 양이 증가될 수 있다. 여기서, 상기 활성층(1020)의 측 방향으로 방출된 빛이 통과하는 영역은 상기 반사금속층(1040)의 상면 중 발광구조물이 형성되지 않은 영역으로 볼 수 있다. 패시베이션층(1070)에 요철 구조를 채용한 구조를 다른 구성 요소가 모두 동일하되 요철 구조가 없는 구조와 광 추출효율을 비교한 시뮬레이션 결과, 본 실시 형태에서 약 5% 이상의 광 추출효율 향상 효과를 보였다. 한편, 본 실시 형태에서 반드시 요구되는 사항은 아니지만, 상기 패시베이션층(1070)의 요철 구조는 상기 n형 반도체층(1010)의 상면에 해당하는 영역에도 형성되어 수직 방향 광 추출효율을 향상시킬 수 있다.
도 41 및 도 42에 도시된 바와 같이, 패시베이션층의 요철 구조 형성 영역은 외부 광 추출효율의 극대화를 위하여 다양하게 변화될 수 있다. 도 41과 같이, 요철 구조는 패시베이션층(1070`)의 측면에까지 형성될 수 있다. 또한, 도 42와 같이, 패시베이션층(1070``)의 하면, 즉, 반사금속층(1040`)을 향하는 면에도 요철 구조가 형성됨이 바람직하며, 이 경우, 이에 대응하는 형상의 패턴이 반사금속층(1040`)에 형성될 수 있다.
도 43 내지 도 46은 도 40에서 설명한 구조를 갖는 수직구조 반도체 발광다이오드 칩의 제조방법을 설명하기 위한 공정별 단면도이다.
우선, 도 43에 도시된 바와 같이, 반도체 단결정 성장용 기판(1080) 위에 n형 반도체층(1010), 활성층(1020) 및 p형 반도체층(1030)을 MOCVD, MBE, HVPE 등과 같은 공정을 이용하여 순차적으로 성장시킴으로써 발광구조물을 형성한다. 상기 반도체 단결정 성장용 기판(1080)은 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2 , GaN 등의 물질로 이루어진 기판을 사용할 수 있다. 이 경우, 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다.
다음으로, 도 44에 도시된 바와 같이, 상기 p형 반도체층(1030) 상에 반사금속층(1040)과 도전성 기판(1050)을 도금 또는 서브마운트 본딩 등의 방법으로 형성한다. 이후, 구체적으로 도시하지는 않았으나, 레이저 리프트 오프 또는 화학적 리프트 오프 등의 적절한 리프트 오프 공정에 의해 상기 반도체 단결정 성장용 기판(1080)을 제거한다.
다음으로, 도 45에 도시된 바와 같이, 소자 단위의 다이싱 및 패시베이션층 형성을 위해 상기 발광구조물을 일부 제거하며, 이 경우, 제거되어 노출된 측면이 상부를 향하여 기울어지도록 할 수 있다. 또한, 수직 방향으로 광 추출효율을 향상시키기 위해 n형 반도체층(1010)의 상면, 즉, 반도체 단결정 성장용 기판이 제거되어 노출된 면에 습식 식각 등의 공정으로 요철 구조를 형성할 수 있다.
다음으로, 도 46에 도시된 바와 같이, 발광구조물을 보호하기 위한 패시베이션층(1070)을 형성한다. 본 단계의 경우, 예컨대, 실리콘 산화물 또는 실리콘 질화물을 적절히 증착하여 실행될 수 있으며, 상기 패시베이션층(1070)의 광 방출면에는 요철 구조를 형성하여 측 방향 광방출효율을 향상시킬 수 있다. 이 경우, 요철 구조 형성은 당해 기술분야에서 공지된 건식 또는 습식 식각 공정을 적절히 이용하여 실행될 수 있다. 또한, 필요에 따라, 상기 패시베이션층(1070)의 다른 광 방출면에도 요철 구조를 형성할 수 있다. 패시베이션층(1070)을 형성한 후에는 상기 n형 반도체층(1010) 상면에 n형 전극 형성하여 도 40에 도시된 완성된 구조를 얻을 수 있다.
본 발명에서는 전기적 특성과 광학적 특성이 더욱 향상될 수 있도록 상술한 수직구조에서 변형된 구조를 갖는 반도체 발광다이오드 칩을 제공한다.
도 47은 본 발명의 다른 실시 형태에 따른 반도체 발광다이오드 칩을 나타내는 개략적인 단면도이다. 도 47을 참조하면, 본 실시 형태에 따른 반도체 발광다이오드 칩(1100)은 도전성 기판(1105), 도전성 기판(1105) 위에 순차적으로 형성된 제1 도전형 반도체층(1103), 활성층(1102) 및 제2 도전형 반도체층(1101)을 구비하는 발광구조물, 제2 도전형 반도체층(1101)에 전기적 신호를 인가하기 위한 제2 도전형 전극(1106) 및 상기 발광구조물의 측면에 형성된 요철 구조의 패시베이션층(1107)을 구비하는 구조이다. 도 47의 경우, 활성층(1102)이 도 40 등에 도시된 구조와 비교하여 상대적으로 상부에 위치하게 도시되어 있으나, 활성층(1102)의 위치는 다양하게 변경될 수 있으며, 예컨대, 패시베이션(1107)의 하부와 비슷한 높이로 형성될 수도 있을 것이다.
이전 실시 형태, 즉, 수직구조 반도체 발광다이오드 칩의 경우, 사파이어 기판이 제거된 n형 반도체층 노출면에 n형 전극을 형성하지만, 본 실시 형태에서는 도전성 비아를 이용하여 n형 반도체층 하부 방향을 통해 외부로 노출된다. 구체적으로, 제2 도전형 전극(1106)은 제1 도전형 반도체층(1104) 및 활성층(1102)을 관통하여 제2 도전형 반도체층(1101)과 그 내부에서 접속된 도전성 비아(v) 및 이로부터 연장되어 상기 발광구조물의 외부로 노출된 전기 연결부(P)를 구비한다. 이 경우, 제2 도전형 전극(1106)이 도전성 기판(1105), 제1 도전형 반도체층(1103) 및 활성층(1102)과 전기적으로 분리될 필요가 있으므로, 절연체(1108)가 제2 도전형 전극(1106) 주변에 적절히 형성된다. 절연체(1108)는 전기 전도도가 낮은 물질이면 어느 것이 사용 가능하지만, 광 흡수력이 낮은 것이 바람직하며, 예컨대, 패시베이션층(1107)과 같은 물질로 형성할 수 있다.
제2 도전형 전극(1106)의 경우, 제2 도전형 반도체층(1101)과 오믹 컨택을 이룰 수 있는 금속 물질로 이루어질 수 있다. 또한, 제2 도전형 전극(1106)은 전체를 동일한 물질로 형성할 수도 있겠으나, 전기 연결부(P)가 본딩 패드부로 사용될 수 있는 점을 고려하여 전기 연결부(P)를 다른 부분과 상이한 물질로 형성할 수 있을 것이다. 한편, 반드시 이에 제한되는 것은 아니지만, 이전에서 설명한 제조 공정을 감안하였을 때, 통상적으로 제1 및 제2 도전형 반도체층(1101, 1103)은 각각 p형 및 n형 반도체층이 될 수 있다. 부가적인 요소로서, 도 47에 도시된 것과 같이, 제1 도전형 반도체층(1103)과 도전성 기판(1105) 사이에는 제1 컨택층(1104)이 형성될 수 있으며, Ag, Al 등과 같이 반사도가 높은 금속이 채용될 수 있다. 이 경우, 제1 컨택층(1104)과 제2 도전형 전극(1106)은 절연체(1108)에 의하여 서로 전기적으로 분리된다.
상술한 내용의 전기 연결 구조에 의하여 제2 도전형 반도체층(1101)은 그 상부가 아닌 내부로부터 전기 신호가 인가될 수 있다. 특히, 제2 도전형 반도체층(1101)의 상면에 전극이 형성되지 않아 발광 면적이 증가될 수 있으며, 내부에 형성된 도전성 비아(v)에 의하여 전류 분산 효과가 향상될 수 있다. 이 경우, 도전성 비아(v)의 개수, 면적, 형상 등을 적절히 조절하여 원하는 전기적 특성을 얻을 수 있을 것이다. 본 실시 형태의 경우, 도전성 기판을 형성하는 것이나 사파이어 기판을 제거하는 등의 주요 공정은 수직구조 반도체 발광다이오드 칩의 제조 공정을 이용하지만, 공정에 의하여 얻어진 칩의 형상은 수평 구조에 보다 가까운 것으로 볼 수 있는 점에서, 수직구조와 수평구조의 혼합 구조로 칭할 수 있을 것이다.
이전 실시 형태와 마찬가지로, 상기 발광구조물의 측면 등에는 패시베이션층(1107)이 형성되며, 활성층(1102)에서 방출된 광의 경로 상에 요철 구조가 형성되며, 이에 의하여 활성층(1102)으로부터 패시베이션층(1107)을 향하여 측 방향으로 방출된 빛의 추출 효율을 향상시킬 수 있다. 이와 더불어, 도 47에 도시된 것과 같이, 제2 도전형 반도체층(1101) 상면에도 요철 구조가 형성될 수 있으며, 따로 도시하지는 않았으나, 패시베이션층(1107)의 경사진 측면에도 요철이 형성될 수 있을 것이다.
도 48은 도 47에서 변형된 구조를 갖는 반도체 발광다이오드 칩을 나타내는 개략적인 단면도이다. 도 48에 도시된 실시 형태의 경우, 도 47에서 설명한 구조에서 식각저지층(1109)이 추가된 구조로서 이하에서는 식각저지층(1109)에 대해서만 설명한다.
식각저지층(1109)은 적어도 도전성 기판(1105) 상면 중 상기 발광구조물이 형성되지 않은 영역 위에 형성되며, 특정 식각 방식에 대하여 발광구조물을 이루는 반도체 물질, 예컨대, 질화물 반도체와 다른 식각 특성을 갖는 물질(SiO2 등의 산화물)로 이루어진다. 발광구조물이 식각될 경우 식각저지층(1109)이 위치한 영역까지만 식각될 수 있으므로, 식각저지층(209)에 의해 식각 깊이가 제어될 수 있다. 이 경우, 공정의 용이성을 위하여 식각저지층(209)과 절연체(1108)를 동일한 물질로 형성할 수 있을 것이다. 제2 도전형 전극(1106)이 외부로 노출될 필요성 등으로 상기 발광구조물을 식각할 경우, 도전성 기판(1105)이나 제1 컨택층(1104)을 이루는 물질이 발광구조물의 측면으로 퇴적되어 누설 전류가 발생할 수 있으므로, 식각에 의해 제거될 발광구조물 하부에 미리 식각저지층(1109)을 형성하여 둠으로써 이러한 문제를 최소화할 수 있다.
도 49는 본 발명의 또 다른 실시 형태에 따른 반도체 발광다이오드 칩을 나타내는 개략적인 단면도이며, 도 50은 도 49의 구조에서 식각저지층이 추가된 구조를 나타낸다. 도 49를 참조하면, 본 실시 형태에 따른 반도체 발광다이오드 칩(1200)은 도전성 기판(1205), 도전성 기판(1205) 위에 순차적으로 형성된 제1 도전형 반도체층(1203), 활성층(1202) 및 제2 도전형 반도체층(1201)을 구비하는 발광구조물, 제1 도전형 반도체층(1203)에 전기 신호를 인가하기 위한 제2 컨택층(1204), 도전성 기판(1205)으로부터 제2 도전형 반도체층(1201)의 내부까지 연장된 도전성 비아(v) 및 상기 발광구조물의 측면에 형성된 요철 구조의 패시베이션층(1207)을 구비하는 구조이다.
도 47에서 설명한 구조와 다른 사항을 중심으로 설명하면, 우선, 도전성 기판(1205)은 제2 도전형 반도체층(1201)과 전기적으로 연결되며, 제1 도전형 반도체층(1203)과 연결되는 제1 컨택층(1204)이 전기 연결부(P)를 구비하여 외부로 노출된다. 도전성 기판(1205)은 절연체(1208)에 의하여 제1 컨택층(1204), 제1 도전형 반도체층(1203) 및 활성층(1202)과 전기적으로 분리될 수 있다.
즉, 도 47의 실시 형태에서는 제2 도전형 반도체층(1101)과 연결된 제2 도전형 전극(1106)이 외부로 노출되어 전기 연결부(P)를 제공하며, 본 실시 형태에서는 제1 도전형 반도체층(1203)과 연결된 제1 컨택층(1204)이 외부로 노출되어 전기 연결부(P)를 제공하는 점에서 구조적인 차이가 있다.
이러한 전기 연결 방식의 차이 외에 다른 구조와 이로부터 얻어지는 효과는 도 47에서 설명한 내용과 같으며, 도 50에 도시된 것과 같이 식각저지층(1209)도 채용될 수 있다. 다만, 도 49의 실시 형태, 즉, 제1 컨택층(1204)이 외부로 노출된 구조가 도 47의 실시 형태와 비교하여 절연체(1208)의 형성 공정이 다소 용이한 면이 있다.
도 51 내지 도 60을 참조하여 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩의 구조를 설명한다.
도 51은 본 발명의 다른 실시예에 따른 반도체 발광다이오드 칩의 사시도이고, 도 52는 도 51의 반도체 발광다이오드 칩의 상부평면도이며, 도 53은 도 52에 도시된 반도체 발광다이오드 칩의 A-A'선에서의 단면도이다. 이하, 도 51 내지 도 53을 참조하여 설명한다.
본 발명의 일 실시예에 따른 반도체 발광다이오드 칩(1300)은 순차적으로 적층된 제 1 도전형 반도체층(1311), 활성층(1312), 제 2 도전형 반도체층(1313), 제 2 전극층(1320), 절연층(1330), 제 1 전극층(1340) 및 도전성 기판(1350)을 포함한다. 이 때 제1 전극층(1340)은 제 1 도전형 반도체층(1311)에 전기적으로 접속하기 위하여 제 2 도전형 반도체층(1313) 및 활성층(1312)과는 전기적으로 절연되어 제 1 전극층(1340)의 일면으로부터 제 1 도전형 반도체층(1311)의 적어도 일부 영역까지 연장된 하나이상의 콘택 홀(1341)을 포함한다. 상기 제 1 전극층(1340)은 본 실시예에서 필수적인 구성요소는 아니다. 도시되지 않았지만, 제 1 전극층을 포함하지 않을 수 있고, 콘택 홀(1341)은 도전성 기판의 일면으로부터 형성될 수 있다. 즉, 도전선 기판(1350)은 제 1 도전형 반도체층(1311)에 전기적으로 접속하기 위하여 제 2 도전형 반도체층(1313) 및 활성층(1312)과는 전기적으로 절연되어 제 1 전극층(1340)의 일면으로부터 제 1 도전형 반도체층(1311)의 적어도 일부 영역까지 연장된 하나이상의 콘택 홀(1341)을 포함할 수 있다. 이때, 도전성 기판은 외부 전원(미도시)과 전기적으로 연결되고, 제 1 도전형 반도체층은 도전성 기판을 통하여 전압이 인가된다.
제 2 전극층(1320)은 제 1 도전형 반도체층(1311), 활성층(1312) 및 제 2 도전형 반도체층(1313)의 식각에 의하여, 제 2 도전형 반도체층(1313)과의 계면 중 일부가 노출된 영역(1314)을 포함하고, 상기 노출 영역(1314)에는 식각 저지층(1321)이 형성된다.
반도체 발광다이오드 칩(1300)의 발광은 제 1 도전형 반도체층(1311), 활성층(1312), 및 제 2 도전형 반도체층(1313)에서 수행되므로, 이들을 이하, 발광적층체(1310)라 한다. 즉, 반도체 발광다이오드 칩(1300)은 발광적층체(1310) 및 제 1 도전형 반도체층(1311)과 콘택 홀(1341)에 의하여 전기적으로 접속되는 제 1 전극층(1340), 제 2 도전형 반도체층(1313)과 전기적으로 접속되는 제 2 전극층(1320), 및 전극층들(1320, 1340)을 전기적으로 절연시키기 위한 절연층(1330)을 포함한다. 또한, 반도체 발광다이오드 칩(1300)의 지지를 위하여 도전성 기판(1350)을 포함한다.
상기 제 1 도전형 및 제 2 도전형 반도체층(1311, 1313)은 이에 제한되는 것은 아니나, 예를 들면 GaN계 반도체, ZnO계 반도체, GaAs계 반도체, GaP계 반도체, 또는 GaAsP계 반도체와 같은 반도체 물질을 포함할 수 있다. 이외에도, 상기 반도체층(1311, 1313)은 III-V족 반도체, II-VI족 반도체 및 Si로 이루어진 군으로부터 적절히 선택될 수 있다. 또한 상기 반도체층(1311, 1313)은 상술한 반도체에 각각의 도전형을 고려하여 n형 불순물 또는 p형 불순물로 도핑될 수 있다.
상기 활성층(1312)은 발광을 활성화시키는 층으로서, 제 1 도전형 반도체층(1311) 및 제 2 도전형 반도체층(1313)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 이용하여 형성한다. 예를 들어, 제 1 도전형 반도체층(1311) 및 제 2 도전형 반도체층(1313)이 GaN계 화합물 반도체인 경우, GaN의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 InAlGaN계 화합물 반도체를 이용하여 활성층(1312)을 형성할 수 있다. 즉, 활성층(112)은 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있다.
이때, 활성층(1312)의 특성상, 불순물은 도핑되지 않는 것이 바람직하며, 구성물질의 몰비를 조절하여 발광하는 빛의 파장을 조절할 수도 있다. 따라서, 반도체 발광다이오드 칩(1300)은 활성층(1312)의 특성에 따라 적외선, 가시광선, 및 자외선 중 어느 하나의 빛을 발광할 수 있다.
상기 제 1 전극층(1340) 및 제 2 전극층(1320)은 각각 동일한 도전형의 반도체층에 전압을 인가하기 위한 층들로써, 상기 전극층(1320, 1340)에 의하여 상기 반도체층(1311, 1313)은 외부전원(미도시)과 전기적으로 연결된다.
제 1 전극층(1340)은 제 1 도전형 반도체층(1311)에, 제 2 전극층(1320)은 제 2 도전형 반도체층(1313)에 각각 접속되므로 제 1 절연층(1330)을 통하여 서로 전기적으로 분리된다. 상기 절연층(1330)은 전기 전도성이 낮은 물질로 구성되는 것이 바람직한데, 예를 들면, SiO2와 같은 산화물을 포함할 수 있다.
제 1 전극층(1340)은 제 1 도전형 반도체층(1311)에 전기적으로 접속하기 위하여, 제 2 도전형 반도체층(1313) 및 활성층(1312)과는 전기적으로 절연되어(제 1 전극층 및 제 2 전극층 사이에 위치하는 절연층(1330)이 연장되어 형성될 수 있음) 제 1 도전형 반도체층(1311)의 일부 영역까지 연장된 하나 이상의 콘택 홀(1341)을 포함한다. 상기 콘택 홀(1341)은 제 2 전극층(1320), 절연층(1330) 및 활성층(1312)을 관통하여 제 1 도전형 반도체층(1311)까지 연장되고 전극물질을 포함한다. 상기 콘택 홀(1341)에 의하여 제 1 전극층(1340) 및 제 1 도전형 반도체층(1311)이 전기적으로 접속되어, 제 1 도전형 반도체층(1311)은 외부전원(미도시)과 연결된다.
상기 콘택 홀(1341)이 단지 제 1 도전형 반도체층(1311)의 전기적 연결만을 위한 것이라면, 제 1 전극층(1340)은 하나의 콘택 홀(1341)을 포함할 수 있다. 다만, 제 1 도전형 반도체층(1311)에 전달되는 전류의 균일한 분산을 위하여 제 1 전극층(1340)은 콘택 홀(1341)을 소정 위치에 하나 이상 구비할 수 있다.
제 2 전극층(120)은 활성층(1312)의 하측에 위치하여 활성층(1312)을 기준으로 하여 반도체 발광소자(1300)의 발광방향과 반대 면에 위치한다. 따라서, 제 2 전극층(1320)을 향하여 진행하는 빛은 반사되어야 발광효율이 증가한다.
제 2 전극층(1320)은 활성층(1312)으로부터 발생한 빛을 반사시키기 위하여 가시광선영역에서 백색계열 금속인 것이 바람직한데, 예를 들면 Ag, Al, 또는 Pt 중 하나 이상을 포함할 수 있다.
제 2 전극층(1320)은 제 1 도전형 반도체층(1311), 활성층(1312) 및 제 2 도전형 반도체층(1313)의 식각에 의하여, 제 2 도전형 반도체층(1313)과의 계면 중 일부가 노출된다. 상기 노출 영역(1314)에는 식각 저지층(1321)이 형성된다. 제 1 전극층(1340)은 하면에 위치한 도전성 기판(1350)과 접촉되어 있어 외부 전원과 연결될 수 있는 반면에, 제 2 전극층(1320)은 외부 전원(미도시)과의 연결을 위하여 별도의 연결영역이 필요하다. 따라서, 제 2 전극층(120)은 발광적층체(1310)의 일 영역을 식각하여 제 2 도전형 반도체층(1313)과의 계면 중 일부에 노출 영역(1314)을 갖는다. 이로써, 제 2 도전형 반도체층(1313)은 제 2 전극층(1320)에 의하여 외부 전원(미도시)과 연결된다.
상기 노출 영역(1314)의 면적은 발광면적, 전기적 연결효율 및 제 2 전극층(1320)에서의 전류분산을 고려하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 적절히 선택될 수 있다. 도 1 내지 도 3은 발광 적층체(1310)의 모서리가 식각되어, 제 2 전극층(1320)의노출 영역(1314)이 모서리에 위치한 실시예가 도시되어 있다.
상기 노출영역(1314)은 발광적층체(1310)의 일부만을 식각하고, 통상 금속을 포함하는 제 2 전극층(1320)은 식각하지 않도록 선택적 식각을 통하여 수행한다. 그러나, 발광적층체(1310)의 일 영역을 식각하기 위한 선택적 식각은 완벽하게 제어하기 어려워 발광적층체(1310) 하면에 위치하고 있는 제 2 전극층도 일부 식각이 진행될 수 있다. 이와 같이 제 2 전극층(1320)의 일부가 식각되는 경우 제 2 전극층(1320)을 이루는 금속 물질이 제 2 도전형 반도체층(1313)에 접합되어 누설전류가 발생된다. 따라서, 제 2 전극층(1320)은 발광적층체(1310)의 식각이 진행되는 영역(제 2 전극층의 노출영역)에 식각 저지층(1321)이 형성된다.
상기 식각 저지층(1321)에 의하여 제 2 전극층(1320)을 이루는 금속이 발광 적층체(1310)의 측면에 접합하는 것을 방지하여 누설전류를 감소시킬 수 있고, 식각이 용이하게 진행될 수 있다. 상기 식각 저지층(1321)은 발광 적층체(1300)의 식각을 억제하기 위한 물질로써, 이에 제한되는 것은 아니나, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물일 수 있다. 다만, 식각 저지층(1321)은 반드시 절연 물질일 필요는 없으며, 도전성 물질이더라도 소자의 작동에 영향을 미치지 않는다. 따라서, 식각 저지층(1321)은 식각 저지 기능만 수행할 수 있다면 도전성 물질 중에서 적절히 선택될 수도 있을 것이다.
또한, 상기 노출 영역(1314)에는 식각 저지층(1321)을 관통하여 전극 패드부(1360)가 형성될 수 있다. 전극 패드부는 식각 저지층(1321)을 관통하여 제 2 전극층과 전기적으로 연결된다. 이의 경우 제 2 전극층(1320)과 외부전원(미도시)의 전기적 연결은 보다 용이해 진다.
도전성 기판(1350)은 제 1 전극층(1340)의 하면에 위치하는 것으로, 제 1 전극층(1340) 접촉되어 전기적으로 연결된다. 도전성 기판(1350)은 금속성 기판이거나 반도체 기판일 수 있다. 도전성 기판(1350)이 금속인 경우, Au, Ni, Cu, 및 W 중 어느 하나의 금속 또는 이들의 합금으로 구성될 수 있다. 또한, 도전성 기판(1350)이 반도체 기판인 경우, Si, Ge, 및 GaAs 중 어느 하나의 반도체 기판일 수 있다. 이들 도전성 기판(1350)은 격자 부정합이 비교적 낮은 사파이어 기판을 성장기판으로 사용한 후, 사파이어 기판을 제거하고 접합된 지지기판일 수 있다.
도 52를 참조하면, 반도체 발광다이오드 칩(1300)의 상부평면도가 도시되어 있다. 반도체 발광다이오드 칩(1300)의 상면에는 나타나지 않지만 콘택 홀(1341)의 위치를 표시하기 위하여 콘택 홀(1341)을 점선으로 도시하였다. 콘택 홀(1341)은 제 2 전극층(1320), 제 2 도전형 반도체층(1313) 및 활성층(1312)과 전기적으로 분리되기 위하여 그 둘레에 절연층(1330)이 연장될 수 있다. 이에 대하여는 이하, 도 53을 참조하여 자세히 설명하기로 한다.
도 53은 도 52에 도시된 반도체 발광다이오드 칩의 A-A'선에서의 단면도이다. A-A'는 콘택 홀(1341) 및 노출 영역(1314)을 포함하는 단면을 취하기 위하여 선택되었다.
도 53을 참조하면, 콘택 홀(1341)은 제 1 전극층(1340)의 계면에서부터 제 2 전극층(1320), 제 2 도전형 반도체층(1313) 및 활성층(1312)을 통과하여 제 1 도전형 반도체층(1311) 내부까지 연장된다. 적어도 활성층(1312) 및 제 1 도전형 반도체층(1311)의 계면까지는 연장되고, 바람직하게는 제 1 도전형 반도체층(1311)의 일부까지 연장된다. 다만, 콘택 홀(1341)은 제 1 도전형 반도체층(1311)의 전기적 연결 및 전류분산을 위한 것이므로 제 1 도전형 반도체층(1311)과 접촉하면 목적을 달성하므로 제 1 도전형 반도체층(1311)의 외부표면까지 연장될 필요는 없다.
또한 콘택 홀(1341)은 제 1 도전형 반도체층(1311)에 전류를 분산시키기 위한 것이므로 소정면적을 가지는 것이 바람직하다. 콘택 홀(1341)은 제 1 도전형 반도체층(1311)상에 전류가 균일하게 분포될 수 있는 가능한 작은 면적으로 소정개수가 형성되는 것이 바람직하다. 콘택 홀(1341)이 너무 적은 개수로 형성되면 전류분산이 어려워져 전기적 특성이 악화될 수 있고, 너무 많은 개수로 형성되면 형성을 위한 공정의 어려움 및 활성층의 감소로 인한 발광면적의 감소가 초래되므로 그 개수는 적절히 선택될 수 있다. 따라서, 콘택 홀(1341)은 가능한 한 적은 면적을 차지하면서 전류분산이 효과적인 형상으로 구현된다.
콘택 홀(1341)은 제 1 전극층(1340)으로부터 제 1 도전형 반도체층(1311) 내부까지 형성되는데, 제 1 도전형 반도체층의 전류분산을 위한 것이므로 제 2 도전형 반도체층(1313) 및 활성층(1312)과는 전기적으로 분리될 필요가 있다. 따라서, 절연층(1330)은 콘택 홀(1341)의 둘레를 감싸면서 연장될 수 있다.
도 53에서, 제 2 전극층(1320)은 제 2 도전형 반도체층(1313)과의 계면 중 일부가 노출된 영역(1314)을 포함하는데, 이는 제 2 전극층(1320)의 외부전원(미도시)과의 전기적 연결을 위한 영역이다. 노출 영역(1314)에는 식각 저지층(1321)이 형성된다. 상기 식각 저지층(1321)을 관통하여 상기 제 2 전극층(1320)과 전기적으로 연결된 전극 패드부(1360)를 포함할 수 있다. 이 때, 노출 영역(1314)의 내측면에는 발광적층체(1310) 및 전극패드부(1360)를 전기적으로 분리하기 이하여 절연층(1370)이 형성될 수 있다.
도 53에서 제 1 전극층(1340) 및 제 2 전극층(1320)은 같은 평면상에 위치하므로 반도체 발광소자(1300)는 수평형 반도체 발광다이오드 칩의 특성을 나타내고, 도 3에서 전극 패드부(1360)가 제 1 도전형 반도체층(1311)의 표면에 위치하므로, 반도체 발광다이오드 칩(1300)은 수직형 반도체 발광다이오드 칩의 특성을 나타낼 수 있다. 따라서 반도체 발광다이오드 칩(1300)은 수평형 및 수직형을 통합한 형태의 구조를 나타내게 된다.
도 54 내지 도 56은 본 발명의 다른 실시형태에 따른 반도체 발광다이오드 칩을 도시한 것으로 도 54는 반도체 발광다이오드 칩의 사시도이고, 도 55는 상부 평면도이며, 도 56은 도 55에 도시된 반도체 발광다이오드 칩의 A-A'선에서의 단면도이다.
도 54 내지 도 56은 발광적층체(1410)의 중앙이 식각되어, 제 2 전극층(1420)의 제 2 도전형 반도체층과의 계면 중 일부 노출된 영역(1414)이 중앙에 위치한다. 이미, 설명한 동일한 구성요소에 대하여는 설명을 생략하기로 한다. 이 경우 노출 영역에 형성되는 식각 저지층(1421)의 일부를 제거하여 외부 전원(미도시)과 전기적으로 연결될 수 있고, 식각 저지층(1421)을 관통하여 제 2 전극층(1420)과 전기적으로 연결된 전극 패드부(1460)를 포함할 수 있다. 이 때, 외부전원(미도시)과의 연결은 와이어를 이용할 수 있으므로 연결의 편의상 노출 영역(1414)은 제 2 전극층에서 제 1 도전형 반도체층 방향으로 증가하도록 형성되는 것이 바람직하다.
도 57 및 도 58은 본 발명의 또 다른 실시예에 따른 반도체 발광다이오드 칩을 도시한 것으로, 도 57은 반도체 발광다이오드 칩의 사시도이고, 도 58은 반도체 발광다이오드 칩의 측단면도이다. 이 경우 반도체 발광다이오드 칩의 상부 평면도는 도 52와 유사하고, 도 58은 도 53과 유사하게 A-A'선에서의 단면도이다. 이미 설명한 동일한 구성요소에 대하여는 설명을 생략하기로 한다.
도 57 및 도 58을 참조하면, 식각 저지층(1521)은 제 2 전극층의 노출 영역(1514)에서부터 식각된 제 2 도전형 반도체층 및 활성층의 측면으로 확장된다. 되어 발광 적층체(1510)의 식각에 제 2 전극층이 노출되고, 노출된 영역에 형성되는 식각 저지층(1521)이 제 2 도전형 반도체층(1513) 및 활성층(1512)의 측면으로 확장된다. 이러한 경우, 상술한 바와 같이 제 1 도전형 반도체층(1511)의 식각을 수행하는 동안 제 2 전극층의 금속 물질이 반도체측에 접합되는 것을 방지할 수 있을 뿐만 아니라, 활성층(1512)을 보호하는 효과를 얻을 수 있다.
이하, 상기에서 설명한 반도체 발광다이오드 칩을 제조하는 방법을 설명한다.
도 59는 본 발명의 일 실시예에 따른 반도체 발광다이오드 칩의 제조방법을 나타내는 단면도로써, 보다 구체적으로는 도 51 내지 도 53에 도시된 반도체 발광다이오드 칩의 제조방법을 나타낸다.
우선, 도 59a에 도시되 바와 같이 부도전성 기판(1380)상에 제 1 도전형 반도체층(1311), 활성층(1312), 제 2 도전형 반도체층(1313), 제 2 전극층(1320)을 순차적으로 적층한다.
이 경우 반도체층 및 활성층의 적층은 공지된 공정을 이용할 수 있는데, 예를 들면, 유기금속 기상증착법(MOCVD), 분자빔성장법(MBE), 또는 하이브리드 기상증착법(HVPE)을 이용할 수 있다. 상기 부도전성 기판(180)은 질화물 반도체층의 성장이 용이한 사파이어 기판을 이용할 수 있다.
상기 제 2 전극층(120)의 형성시, 상기 제 1 도전형 반도체층(111), 활성층(1312) 및 제 2 도전형 반도체층(1313)의 식각에 의하여 노출될 영역에 식각 저지층(1321)을 형성하면서 적층된다.
다음으로, 제 2 전극층(1320) 상에 절연층(1330) 및 도전성 기판(1350)을 형성한다. 이때, 도 59b에 도시된 바와 같이 상기 절연층(1330) 및 도전성 기판(1350) 사이에 제 1 전극층(1340)을 형성할 수 있다.
상기 도전성 기판(150)은 상기 제 1 도전형 반도체층(111)에 전기적으로 접속하기 위하여, 상기 제 2 도전형 반도체층(113) 및 활성층(112)과는 전기적으로 절연되어 도전성 기판(150)의 일면으로부터 제 1 도전형 반도체층(111)의 일부 영역까지 연장된 하나 이상의 콘택 홀(141)을 포함하도록 형성한다.
도 59a에 도시된 바와 같이, 상기 절연층(1330) 및 도전성 기판(1350) 사이에 제 1 전극층(1340)이 형성되는 경우, 상기 콘택 홀(1341)은 제 1 전극층(1340)의 일면으로부터 형성된다. 즉, 상기 제 1 전극층(1340)은 상기 제 1 도전형 반도체층(1311)에 전기적으로 접속하기 위하여, 상기 제 2 도전형 반도체층(1313) 및 활성층(1312)과는 전기적으로 절연되어 제 1 전극층(1340)의 일면으로부터 제 1 도전형 반도체층(1311)의 일부 영역까지 연장된 하나 이상의 콘택 홀(1341)을 포함하도록 형성한다.
이 때, 콘택 홀(1341)은 제 1 도전형 반도체층(1311)의 전류분산을 위한 것이므로 제 2 도전형 반도체층(1313) 및 활성층(1312)과는 전기적으로 분리될 필요가 있다. 따라서, 절연층(1330)은 콘택 홀(141)의 둘레를 감싸면서 연장될 수 있다.
다음으로, 도 59c에 도시된 바와 같이(도 59b를 뒤집어 도시) 부도전성 기판(1380)을 제거하고, 제 1 도전형 반도체층(1311), 활성층(1312) 및 제 2 도전형 반도체층(1313)의 일 영역을 식각하여 제 2 전극층(1320)과 제 2 도전형 반도체층(1313)의 계면 중 일부에 노출 영역(1314)을 형성한다.
상기 노출 영역(1314)은 발광 적층체(1310)의 일부만을 식각하고, 통상 금속을 포함하는 제 2 전극층(1320)은 식각하지 않도록 선택적 식각을 통하여 수행한다.
상술한 바와 같이 발광적층체(1310)의 일 영역을 식각하기 위한 선택적 식각은 완벽하게 제어하기 어려워 발광적층체(1310) 하면에 위치하고 있는 제 2 전극층(1320)도 일부 식각이 진행될 수 있으나, 본 발명은 식각이 진행되는 영역에 식각 저치층(1321)을 형성하여 식각이 용이하게 진행될 수 있다. 이에 의하여 제 2 전극층(1320)의 금속이 발광 적층체(1310)의 측면에 접합하는 것을 방지하여, 누설전류를 감소시킬 수 있다.
다음으로, 도 59d에 도시된 바와 같이 제 2 전극층(1320)과 외부전원과의 연결을 위하여 상기 식각 저지층(1321)의 일 영역을 제거할 수 있다. 이때, 식각 저지층(1321)이 제거된 영역에는 전극 패드부(1360)를 형성할 수 있다. 또한 발광적층체(1310) 및 전극패드부(1360)를 전기적으로 분리하기 위하여 식각이 진행된 발광적층의 내측면에 절연층(1370)을 형성할 수 있다.
도 59는 발광 적층체(1310)의 일 모서리를 식각하여 제 2 전극층(1320)의 노출 영역(1314)이 모서리에 형성되는 예를 도시한 것이다. 발광 적층체(1310)의 중앙부를 식각하는 경우 도 54에 도시된 바와 같은 형태의 반도체 발광다이오드 칩을 제조할 수 있다.
본 발명에 따른 반도체 발광다이오드 칩(1300, 1400, 1500)을 실장하는 경우, 도전성 기판(1350, 1450, 1550)은 제1리드프레임과 전기적으로 연결되고, 전극 패드부(1360, 1460, 1560)는 와이어 등을 통하여 제2리드프레임과 전기적으로 연결된다. 즉, 다이본딩 형식 및 와이어 본딩 형식을 혼용하여 실장될 수 있어 발광효율을 최대한 보장할 수 있으면서도 비교적 저비용으로 공정수행이 가능하다.
도 60 본 발명의 다른 실시 형태에 따른 반도체 발광다이오드 칩을 나타내는 개략적인 단면도이다. 도 60를 참조하면, 본 실시 형태에 따른 반도체 발광다이오드 칩(1600)은 이전 실시 형태와 마찬가지로 순차적으로 적층된 제 1 도전형 반도체층(1611), 활성층(1612), 제 2 도전형 반도체층(1613), 제 2 전극층(1620), 절연층(1630), 제 1 전극층(1640), 도전성 기판(1650), 식각저지층(1620) 및 전극 패드부(1660)를 포함하며, 제1 전극층(1640)은 제 1 도전형 반도체층(1611)에 전기적으로 접속하기 위하여 제 2 도전형 반도체층(1613) 및 활성층(1612)과는 전기적으로 절연되어 제 1 전극층(1640)의 일면으로부터 제 1 도전형 반도체층(1611)의 적어도 일부 영역까지 연장된 하나 이상의 콘택 홀(1641)을 포함한다. 본 실시 형태에서는 요철 구조를 갖는 패시베이션층(1670)이 추가되었으며, 동일한 용어로 기재된 요소는 이전 실시 형태에서 설명되었으므로 패시베이션층(1670)에 대해서만 설명한다.
패시베이션층(1670)은 제 1 도전형 반도체층(1611), 활성층(1612) 및 제 2 도전형 반도체층(1613)을 구비하는 구조를 발광구조물이라 정의할 때, 상기 발광구조물의 측면을 덮도록 형성되며, 이에 의해, 특히, 활성층(1612)을 보호하는 기능을 한다. 이 경우, 도 60에 도시된 것과 같이, 패시베이션층(1670)은 상기 발광구조물의 측면 외에 상면에도 형성될 수 있으며, 식각저지층(1620) 상부에도 형성될 수 있다.
패시베이션층(1670)은 발광구조물의 보호 기능을 수행하기 위해 SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물로 이루어질 수 있으며, 그 두께는 0.1 ~ 2㎛ 정도가 바람직하다. 이에 따라, 패시베이션층(1670)은 굴절률이 약 1.4 ~ 2.0 정도가 되며, 공기 또는 패키지의 몰드 구조와 굴절률 차이로 인해 상기 활성층(1612)에서 방출된 빛이 외부로 빠져나가기가 어려울 수 있다. 본 실시 형태의 경우, 패시베이션층(1670)에 요철 구조를 형성하여 외부 광 추출효율이 향상되도록 하였으며, 특히, 도 60에 도시된 바와 같이, 활성층(1612)의 측 방향으로 방출된 빛이 통과하는 영역에 요철 구조가 형성될 경우, 반도체 발광소자(1600)의 측면으로 방출되는 빛의 양이 증가될 수 있다. 구체적으로, 패시베이션층(1670)에 요철 구조를 채용한 구조를 다른 구성 요소가 모두 동일하되 요철 구조가 없는 구조와 광 추출효율을 비교한 시뮬레이션 결과, 본 실시 형태에서 약 5% 이상의 광 추출효율 향상 효과를 보였다. 한편, 본 실시 형태에서 반드시 요구되는 사항은 아니지만, 패시베이션층(1670)의 요철 구조는 제1 도전형 반도체층(1611)의 상면에 해당하는 영역에도 형성되어 수직 방향 광 추출효율을 향상시킬 수 있으며, 나아가, 패시베이션층(1670)의 측면에도 형성될 수 있다.
한편, 도 1에서와 같이, 수지포장부(150)는 발광다이오드 칩(130), 본딩 와이어(140) 및 리드프레임(120)의 적어도 일부를 덮도록 몰딩되거나 본딩 전극 영역만을 제외한 발광다이오드 칩의 표면을 코팅하도록 막형태의 1차 수지 포장부를 구성한 다음 상기 1차 수지 포장부의 상부에 상기 1차 수지 포장부의 두께보다 두꺼운 2차 수지 포장부를 형성할 수 있다.
이러한 수지포장부(150)는 고온에서도 장시간 노란색화(yellowing) 현상이 없는 투명 수지제이며, 실리콘 또는 에폭시 수지 등이 사용될 수 있다.
그리고, 상기 1차 수지 포장부 또는 상기 2차 수지 포장부, 또는 상기 1차 수지 포장부 및 상기 2차 수지 포장부에는 청색, 녹색, 적색 및 황색 형광체 중 적어도 하나 이상의 형광체가 혼합 또는 각각 다층 형태로 적층되어 포함될 수 있다.
예를 들어, 상기 발광다이오드 칩(130)이 청색 발광다이오드 칩이면 황색 또는 녹색 및 적색의 형광체를 포함하며, UV 발광다이오드 칩일 경우, 녹색, 적색 및 황색의 형광체가 포함될 수 있다.
도 61 내지 도 64를 참조하여 UV 발광다이오드 칩 또는 청색 발광다이오드 칩 상에 상기 형광체가 다층 형태로 적층되는 구조에 대해 다양한 실시예를 통해 설명한다.
도 61에서와 같이, 대략 410㎚ 이하의 파장을 가진 UV 발광다이오드 칩은 자외선에 의해 여기되어 서로 다른 색상의 광을 방출하는 세 종류의 형광체가 각각 함유된 제1, 제2 및 제3 형광층으로 이루어진 다층 형광층에 의해 덮여질 수 있다.
구체적으로, 상기 제1 형광층은 UV 발광다이오드 칩 위에 형성되며, 적색광(R)을 방출하는 형광체와 수지가 혼합되어 이루어질 수 있다. 상기 적색광(R)을 방출하는 형광체로는 자외선에 의해 여기되어 580㎚ ~ 700㎚ 범위의 파장, 바람직하게는 600㎚ ~ 650㎚ 범위의 파장을 가진 광을 방출하는 형광물질이 사용될 수 있다.
상기 제2 형광층은 상기 제1 형광층 위에 적층되며, 녹색광(G)을 방출하는 형광체와 수지가 혼합되어 이루어질 수 있다. 상기 녹색광을 방출하는 형광체로는 자외선에 의해 여기되어 500㎚ ~ 550㎚ 범위의 파장을 가진 광을 방출하는 형광물질이 사용될 수 있다.
상기 제3 형광층은 상기 제2 형광층 위에 적층되며, 청색광(B)을 방출하는 형광체와 수지가 혼합되어 이루어질 수 있다. 상기 청색광을 방출하는 형광체로는 자외선에 의해 여기되어 420㎚ ~ 480㎚ 범위의 파장을 가진 광을 방출하는 형광물질이 사용될 수 있다.
상기한 구성을 통해 UV 발광다이오드 칩에서 방출된 자외선은 제1, 제2 및 제3 형광층 내에 함유된 서로 다른 종류의 형광체들을 여기시키게 된다. 이에 따라 제1, 제2 및 제3 형광층으로부터 적색광(R), 녹색광(G) 및 청색광(B)이 각각 방출되고, 어러한 세 가지 색상의 광이 조합되어 백색광(W)을 형성하게 되는 것이다.
특히, 자외선을 형광 전환하기 위한 형광층을 다층, 즉 3층으로 형성하되, 가장 긴 파장의 광, 즉 적색광(R)을 방출하는 제1 형광층을 UV 발광다이오드 칩위에 먼저 적층하고, 그 위에 보다 짧은 파장의 광, 즉 녹색광(G)과 청색광(B)을 방출하는 제2 및 제3 형광층들을 순차적으로 적층한다. 이와 같이 광전환 효율이 가장 낮은 적색광(R)을 방출하는 형광체가 함유된 제1 형광층이 UV 발광다이오드 칩에 가장 가까이 위치함으로써, 제1 형광층에서의 광전환 효율이 상대적으로 높아지게 되고, 이에 따라 발광다이오드 칩의 전체적인 광전환 효율이 향상될 수 있다.
도 62에서는 410㎚ 이하의 파장을 가진 UV 발광다이오드 칩을 덮도록 형성되는 다층 형광층을 구비하며, 이 경우 상기 다층 형광층은 2층의 형광층으로 구성된다.
구체적으로, 상기 UV 발광다이오드 칩 위에 형성되는 제1 형광층은 적색광(R)을 방출하는 형광체와 수지가 혼합되어 이루어진다. 그리고, 상기 제1 형광층 위에 적층되는 제2 형광층은 수지에 녹색광(G)을 방출하는 형광체와 청색광(B)을 방출하는 형광체가 함께 혼합되어 이루어진다.
이와 같은 구성을 통해 상기 UV 발광다이오드 칩에서 방출된 자외선은 제1 형광층 내에 함유된 형광체를 여기시켜 적색광(R)을 방출시키고, 제2 형광층 내에 혼합된 두 종류의 형광체들을 여기시켜 녹색광(G) 및 청색광(B)을 방출시킨다. 이러한 세 가지 색상의 광이 조합됨으로써 인간의 눈에는 백색광(W)으로 보이게 되는 것이다.
상기한 바와 같이, 자외선을 형광 전환하기 위한 형광층을 2층으로 형성하되, 가장 긴 파장의 적색광(R)을 방출하는 제1 형광층을 UV 발광다이오드 칩 위에 먼저 적층하고, 그 위에 보다 짧은 파장의 녹색광(G)과 청색광(B)을 함께 방출하는 제2 형광층을 적층한다. 이와 같은 다층 형광층의 적층 구조에 의해서도 전술한 실시예에서와 같이 광전환 효율이 높아지는 효과를 얻을 수 있다.
도 63에서는 UV 발광다이오드 칩을 덮도록 형성되는 다층 형광층이 2층으로 구성되며, 이 경우 UV 발광다이오드 칩 위에 형성되는 제1 형광층은 황색광(Y)을 방출하는 형광체와 수지가 혼합되어 이루어진다. 상기 황색광(Y)을 방출하는 형광체로는 자외선에 의해 여기되어 560㎚ ~ 580㎚ 범위의 파장의 광을 방출하는 형광체가 사용된다.
그리고, 상기 제1 형광층 위에 적층되는 제2 형광층은 수지에 청색광(B)을 방출하는 형광체가 혼합되어 이루어진다.
도 64에서는 여기광으로서 420㎚ ~ 480㎚ 범위의 파장을 가진 청색광(B)을 방출하는 발광다이오드 칩을 덮도록 형성되는 다층 형광층이 2층으로 구성되며, 이 경우 발광다이오드 칩 위에 형성되는 제1 형광층은 적색광(R)을 방출하는 형광체와 수지가 혼합되어 이루어고, 상기 제1 형광층 위에 적층되는 제2 형광층은 수지에 녹색광(G) 또는 황색광(Y)을 방출하는 형광체가 혼합되어 이루어진다.
이와 같은 구성을 통해 상기 발광다이오드 칩에서 방출된 청색광(B)은 제1 형광층 내에 함유된 형광체를 여기시켜 적색광(R)을 방출시키고, 제2 형광층 내에 함유된 형광체를 여기시켜 녹색광(G) 또는 황색광(Y)을 방출시킨다. 이와 같이 다층 형광층으로부터 방출되는 적색광(R)과 녹색광(G)(또는 황색광(Y))와 발광다이오드 칩에서 발생되는 청색광(B)이 조합되어 백색광(W)이 형성되는 것이다.
한편, 상기 수지포장부(150)는 표면장력에 의해 외측면이 곡면을 이루도록 상측으로 볼록한 돔(dom) 형태로 형성된다
상기 돔(dome)형태는 유리, 실리콘, 에폭시 또는 투명 레진 중 어느 하나의 물질로 제작 될 수 있으며, 광의 지향각을 고려하여 상면이 볼록한 곡면 또는 중앙부가 오목하며 주위가 볼록한 곡면이 되도록 구배지게 형성되어 볼록한 곡면 구배의 높이는 상기 구배가 시작되는 바닥 지점의 직경 또는 최대 직선거리의 10 내지 50％인 것을 특징으로 할 수 있다.
또한, 광을 산란 또는 혼합을 위한 산란제가 혼입 될 수 있다.
상기 청색 형광체로는 (Ba, Sr, Ca)5(PO4)3Cl:(Eu2+, Mn2+) 또는 Y2O3:(Bi3+, Eu2+) 들 중에서 선택하여 사용할 수 있다.
상기 적색 형광체는 나이트라이드계 또는 설파이드계의 적색 형광체를 포함 할 수 있다. 상기 나이트라이드계 조성의 적색 형광체로는 질화물계 계열의 CaAlSiN3:Eu, Sr2-z-xBazSi4-yO4-2yN4:Eux2+ (0.001< x <0.5, 0≤ y <2, 0≤ z ≤1.5), CaAlSiOy(N1-xClx):Eu(0.00001< x <0.5, 0≤ y <0.5), MxSiyNz:Eu( M은 Ca, Sr, Ba, Zn, Mg, z=2/3x+4/3y) 예를 들면 Sr2Si5N8:Eu, A2Si3-XAlXO2+XN4-X:M (0 ≤ X ≤0.5)(A: Mg,Ca,Sr,Ba) (M:Cl,F,Mn,Ce,Nd,Sm,Eu,Tb,Dy Ho,Er,Tm,Yb), M2SiO4-xNx:Ln (M : Mg, Ca, Sr, Ba, Zn, Mn 등 중 적어도 하나의 2가 양이온 또는 1가 및 3가 양이온들의 조합이 될 수 있음, Ln : Ce, Eu 등 란탄족 원소중 적어도 하나를 포함하는 양이온 원소) 형광체 또는 설파이드계의 조성의 (Ca,Sr)S:Eu 적색형광체를 포함 할 수 있다.
상기 녹색 형광체는 실리케이트계, 설파이드계 및 나이트라이드계 중 어느 하나를 포함할 수 있다. 상기 실리케이트계 녹색 형광체로는 2,1,4 조성을 가진 A2SiO4 또는 3,1,5 조성을 가진 A3SiO5 실리케이트계, 또는 SrGa2S4:Eu 조성의 설파이드계 또는 Beta-SiAlON 조성의 나이트라이드계 중 어느 하나를 포함할 수 있다. 여기서 A는 Sr, Ba, Ca, Mg일 수 있으며 Sr은 필수 성분이며 Ba, Ca, Mg은 필요에 따라 선택적으로 포함될 수 있다( 0≤Ba,Ca,Mg≤1). 나이트라이드계의 녹색 형광체로는 β형 Si3N4 결정 구조를 가지는 결정 중에 Eu이 고용된 질화물 또는 산 질화물의 결정을 포함하고 Si6-zAlzOzN8-z : Euy, Srx (0.009<x<0.011, 0.018 < y < 0.025, 0.23 < z < 0.35) 또는 Si6-zAlzOzN8-z(0.24 ≤ y ≤ 0.42, Eu 함유량은 0.05at%∼0.25at%)으로 표시되는 형광체를 포함 할 수 있다.
상기 황색 형광체로는 YAG 또는 TAG계열의 가넷계 형광체 또는 2,1,4 조성을 가진 A2SiO4 또는 3,1,5 조성을 가진 A3SiO5 실리케이트계, 또는 알파-SiAlON 조성의 나이트라이드계 중 어느 하나를 포함할 수 있다(여기서 A는 Sr, Ba, Ca, Mg일 수 있으며 Sr은 필수 성분이며 Ba, Ca, Mg은 필요에 따라 선택적으로 포함될 수 있다( 0≤Ba,Ca,Mg≤1)). 상기 나이트라이드계 형광체는 CaXSi12-(m+2)Al(m+n)OnN16-n : Euy으로 나타나는 Ca-α―사이알론 형광체(0.01<y<0.7, 0.6<m<3.0 and 0≤n<1.5)를 사용 할 수 있다.
상기 형광체로는 나노 입자(Quantum dot)의 사이즈를 조절함으로 청색부터 적색까지의 색깔을 내는 나노 형광체를 또한 사용할 수도 있다. 나노 형광체의 재료로는 양자점이 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, HgS, HgSe, HgTe와 같은 II-VI족 화합물 반도체 나노결정, GaN, GaP, GaAs, AlN, AlP, AlAs, InN, InP, InAs와 같은 III-V족 화합물 반도체 나노결정 또는 이들의 혼합물로 이루어진 군에서 선택된다. 상기 혼합물이 CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HggZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe 및 HgZnSTe로 이루어진 군에서 선택되거나 또는 GaNP, GaNAs, GaPAs, AlNP, AlNAs, AlPAs, InNP, InNAs, InPAs, GaAlNP, GaAlNAs, GaAlPAs, GaInNP, GaInNAs, GaInPAs, InAlNP, InAlNAs, InAlPAs로 이루어진 군에서 선택된다. 상기와 같은 혼합물의 경우, 결정구조는 부분적으로 나누어져 동일 입자 내에 존재하거나 합금형태로 존재할 수 있다. 상기 양자점이 화학적 습식 합성법에 의해 제조되는 것을 특징으로 한다. 상기 담지체가 i) 금속 산화물, 고분자, 또는 금속 염, ⅱ) 무기형광체 또는 ⅲ) 이들의 혼합물인 것을 특징으로 한다. 상기 i) 금속 산화물이 SiO2, TiO2, Al2O3, 및 이들의 혼합물로 이루어진 군에서 선택되고, 상기 고분자가 폴리스타이렌, 폴리이미드, 폴리아크릴레이트, 폴리카보네이트, 폴리이미다졸 및 이들의 혼합물로 이루어진 군에서 선택되며, 상기 금속 염이 KBr, NaBr, KI, KCl 및 NaCl로 이루어진 군에서 선택되는 것을 특징으로 하는 양자점 형광체. 상기 ⅱ) 무기형광체가 ZnS:Ag, ZnS:Cu, ZnS:Mn, ZnS:Cu,Al, (Zn,Cd)S:Cu, Zn,Cd)S:Ag, (Zn,Cd)S:Cu,Al, ZnS:Cu,Au,Al, ZnS:Ag,Cu,Ga,Cl, Y2O2S:Eu, ZnS:Ag,Al, ZnO:Zn, BaMgAl10O17:Eu2+, (Sr,Ca,Ba,Mg)10(PO4)6Cl2:Eu, Sr10(PO4)6Cl2:Eu, (Ba,Sr,Eu)(Mg,Mn)Al10O17, (Ba,Eu)MgAl10O17, YVO4:Eu 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다.
양자점을 분산용매에 분산시켜 고체상태의 담지체와 혼합하고, 건조하여 분산용매를 제거하는 단계를 포함한다. 상기 양자점이 화학적 습식 합성법에 의해 100℃ 내지 400℃에서 1초 내지 4시간 반응시켜 제조된다. 상기 분산용매가 클로로포름, 톨루엔, 옥탄, 헵탄, 헥산, 펜탄, 디메틸클로라이드 및 테트라하이드로퓨란으로 이루어진 군에서 선택한다. 상기 건조공정이 60℃ 내지 120℃에서 30분 내지 8시간 수행한다.
도 65는 본 발명의 또 다른 실시형태에 따른 액정고분자를 이용한 발광다이오드 패키지의 수직 단면도를 나타낸 것이다. 도 65에 도시된 바와 같이, 본 발명에 따른 발광다이오드 패키지(200)는 패키지 본체(210a), 패키지 본체(210a)에 몰딩된 리드프레임(220), 리드프레임(220) 상에 실장된 발광다이오드 칩(230), 형광체(260)를 포함하며, 발광다이오드 칩(230)을 덮는 수지포장부(250)를 포함한다. 또한, 발광다이오드 패키지(200)는 발광다이오드 칩(230)과 패키지 본체(210a)를 전기적으로 연결하는 본딩 와이어(240)를 포함한다.
패키지 본체(210a)는 액정고분자(liquid crystal polymer)를 이용하여 사출성형되며, 발광다이오드 칩(230)을 둘러싸도록 홈부가 형성된 반사컵(210b)이 리드프레임(220)의 위치를 기준으로, 패키지 본체(210a) 상부에 형성된다. 그리고, 반사컵(210b)은 패키지 본체(210a) 상에 환상(環狀)으로 형성되고, 이 반사컵(210b) 내부, 즉 홈부에 발광다이오드 칩이 실장되는 영역이 형성된다. 그리고, 반사컵(210b)의 측벽은 발광다이오드 칩(230)에서 방출된 빛을 요구되는 방향으로 반사시키기 위한 경사진 반사면으로 형성된다. 여기서, 패키지 본체(210a)는 반사컵(210b)과 일체로 형성될 수도 있다.
여기서, 액정고분자는 녹아 있는 상태에서 액정의 성질을 나타내는 고분자로 용융 상태에서도 결정 상태를 유지하고 내열성과 성형성이 뛰어나다. 특히 종래 발광 다이오드 패키지의 패키지 본체로 사용되고 있는 나일론 계열의 고분자에 비해 열전도율이 뛰어나 발광다이오드 칩에서 생성된 열을 효과적으로 외부로 방출시킬 수 있다. 또한 액정고분자는 나일론 계열의 고분자보다 반사율이 높아 종래의 폴리프탈아미드에 의해 몰딩되어 형성된 패키지 본체보다 광반사 효율이 뛰어나다.
이러한 액정고분자는 강직한 분자고리의 배향에 따라 자기 강화 효과가 발생하여 높은 기계적 강도를 가지며, 저온에서 고온까지 높은 충격 강도를 가지며, 내열성 및 전기 절연성이 우수하고, 용융점도가 낮아 성형이 용이하여 얇은 두께의 성형도 가능하고, 가스 베리어(Gas barrier)성이 우수한 특성을 가지고 있다.
따라서, 액정고분자를 사출수지로 사용하면, 기존 나일론 계열의 사출수지에 비해 고온 및 UV에 우수한 신뢰성 특성을 보인다. 또한, 수분 흡수율이 낮아 습기 침투에 의한 열화가 적다. 그리고, 최근 할로겐 원소(F, Cl, Br, I)의 사용에 대한 환경 규제가 강화되고 있다. 기존 사출수지는 할로겐 원소를 소량 함유하고 있지만 액정고분자는 이러한 할로겐 원소를 전혀 포함하고 있지 않아 향후 친환경 재료로 사용할 수 있다.
또한, 본 발명의 패키지 본체(210a) 및 반사컵(210b)의 사출성형에 사용되는 액정고분자에 유리섬유(glassfiber) 및 무기염류(mineral) 등을 첨가함으로써 기계적 강도를 더욱 증가시킬 수 있다. 또한, 본 발명은 광촉매제, 예를 들어, TiO2, MgO, CaCO3 중 적어도 어느 하나를 첨가한 액정고분자를 이용하여 패키지 본체(210a) 및 반사컵(210b)을 사출성형함으로써 발광다이오드 패키지에서 방출되는 백색도를 더욱 향상시킬 수 있다. 뿐만 아니라, 본 발명은 열안정제, 광안정제를 첨가한 액정고분자를 이용하여 패키지 본체(210a) 및 반사컵(210b)을 사출성형함으로써 발광다이오드 패키지의 열적, 광학적 신뢰성을 더욱 향상시킬 수 있다.
리드프레임(220)은 홈부 바닥에 형성되며, 리드프레임(220) 상에 실장된 발광다이오드 칩(230)의 양극 단자 및 음극 단자에 접속하기 위한 전극을 구성하며, 서로 이격되도록 형성되어 절연된다. 그리고, 리드프레임(220)은 외부 전원에 전기적으로 연결되기 위해 각각 패키지 본체(210a)의 외부로 돌출되며, 돌출된 리드프레임(220)은 다양한 형상을 가질 수 있으며, 발광다이오드 칩(220)에서 방출되는 빛의 반사를 위해 Ag로 도금될 수 있다.
발광다이오드 칩(230)은 접착제 등에 의하여 리드프레임(220) 상에 본딩될 수 있으며, 본딩 와이어(240)을 통해 외부 전원으로부터 전류를 입력받아 미리 정해진 파장의 빛을 생성한다. 여기서, 발광다이오드 칩(230)은 자외선, 청색, 녹색 또는 적색 파장 영역으로부터, 또는 자외선, 청색, 황색 및 녹색 파장 영역으로부터, 또는 자외선 및 청색 파장 영역으로부터, 또는 자외선 및 녹색 파장 영역으로부터, 또는 청색, 황색 및 녹색 파장 영역으로부터, 또는 황색 및 적색 파장 영역으로부터 선택된 적어도 제 1 파장 영역의 광을 방출하는 반도체 적층 구조로 구성되어져 있다. 상기 적층 구조는 앞서 설명한 것과 동일한 구조를 취할 수 있다.
수지포장부(250)는 반사컵(210b) 내측으로 발광다이오드 칩(230), 본딩 와이어(240) 및 리드프레임(220)을 덮도록 몰딩되어 채워진다. 이러한 수지포장부(250)는 고온에서도 장시간 노란색화(yellowing) 현상이 없는 투명 수지제이며, 실리콘 또는 에폭시 수지 등이 사용될 수 있다. 그리고, 수지포장부(250)에는 발광다이오드 칩(210)의 파장을 변환하는 형광체(260)가 포함되며, 이러한 형광체(260)는 녹색, 적색 및 황색 형광체 중 적어도 하나 이상의 형광체가 혼합되어 사용될 수 있다.
상기 형광체의 재료로는 앞서 설명한 것과 동일하게 적용할 수 있다.
도 66은 본 발명에 따른 액정고분자를 이용한 발광다이오드 패키지의 작동시간에 따른 휘도 변화량을 나타내는 그래프이다.
도면에서와 같이, 기존 방식에 따른 발광다이오드 패키지는 1500시간 이 후 급격한 휘도 변화량을 나타내고 있으며, 4000시간 정도에서는 초기 휘도값의 40%까지 떨어지는 것을 볼 수 있다.
반면에, 본 발명에 따른 액정고분자를 이용한 발광다이오드 패키지는 1500시간까지 휘도가 90% 이상을 나타내며, 이후 4000시간까지는 80% 후반대를 유지하는 것을 볼 수 있으며, 따라서 대략 85℃의 고온에서 장시간 작동을 하더라도 휘도 변화량이 10% 내외를 유지하여 신뢰성이 우수함을 알 수 있다.
도 67은 패키지 본체를 형성하는 재료에 따른 반사도를 나타내는 그래프이다.
도면에서와 같이, 기존의 나일론 계열 고분자로 사출성형된 패키지 본체는 반사도가 30% 이상 60% 이하를 가지는 것을 볼 수 있다.
반면에, 본 발명에 따른 액정고분자를 이용한 발광다이오드 패키지는 60% 이상을 가지는 것을 볼 수 있으며, TiO2의 첨가량에 따라서 90% 초반대의 값을 유지하여 반사도가 우수함을 알 수 있다.
이상과 같이, 본 발명에 따른 액정고분자를 이용한 발광다이오드 패키지는 액정고분자를 사용하여 패키지 본체를 사출성형함으로써 고온 및 고습에 대한 우수한 신뢰성과, 자외선 및 근자외선에 대한 우수한 신뢰성을 확보하고, 기계적 강도가 좋으며, 환경 유해물질인 할로겐 원소를 포함하지 않음으로써 친환경 요구에 부응할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 일실시 형태에 따른 액정고분자를 이용한 발광다이오드 패키지의 수직 단면도이다.
도 2는 가시광선 영역에서 파장에 따른 반사율을 나타내는 그래프이다.
도 3 내지 도 6은 본 발명의 일실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 7 내지 도 25는 본 발명의 다른 실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 26 내지 도 29는 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 30 내지 도 35는 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 36 내지 도 39는 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 40 내지 도 50는 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 51 내지 도 60은 본 발명의 또 다른 실시형태에 따른 발광다이오드 칩을 나타내는 도면들이다.
도 61 내지 도 64는 UV 발광다이오드 칩 또는 청색 발광다이오드 칩 상에 형광체가 다층 형태로 적층되는 구조를 실시예별로 나타내는 단면도이다.
도 65는 본 발명의 또 다른 실시형태에 따른 액정고분자를 이용한 발광다이오드 패키지의 수직 단면도이다.
도 66은 본 발명에 따른 액정고분자를 이용한 발광다이오드 패키지의 작동시간에 따른 휘도 변화량을 나타내는 그래프이다.
도 67은 패키지 본체를 형성하는 재료에 따른 반사도를 나타내는 그래프이다.

Claims (26)

  1. 액정고분자(Liquid Crystal Polymer)를 이용하여 형성되는 패키지 본체;
    상기 패키지 본체에 형성되는 리드프레임;
    상기 리드프레임에 실장되며, Si-Al 합금 기판, 상기 Si-Al 합금 기판의 상면 및 하면에 형성된 보호층, 상기 Si-Al 합금 기판의 상면에 형성된 상기 보호층 상에 순차적으로 적층되어 있는 p형 반도체층, 활성층 및 n형 반도체층을 포함하는 발광다이오드 칩; 및
    형광체를 포함하며 상기 발광다이오드 칩을 봉지하는 수지포장부;를 포함하는 액정고분자를 이용한 발광다이오드 패키지.
  2. 제1항에 있어서,
    상기 액정고분자는 유리섬유(glassfiber) 또는 무기염류(mineral)가 첨가된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  3. 제1항에 있어서,
    상기 액정고분자는 TiO2, MgO 및 CaCO3 중 적어도 어느 하나가 첨가된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  4. 제1항에 있어서,
    상기 액정고분자는 열안정제 및 광안정제 중 적어도 어느 하나가 첨가된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  5. 제1항에 있어서,
    상기 발광다이오드 칩과 상기 리드프레임을 전기적으로 연결하는 본딩 와이어;를 더 포함하는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  6. 제1항에 있어서,
    상기 패키지 본체는 상기 리드프레임의 일부를 몰딩하여 형성된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  7. 제6항에 있어서,
    상기 패키지 본체는 상기 발광다이오드 칩을 감싸도록 홈부가 형성된 반사컵;을 더 포함하는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  8. 제7항에 있어서,
    상기 홈부는 상기 발광다이오드 칩이 실장되는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  9. 제8항에 있어서,
    상기 리드프레임은 상기 반사컵 바닥에 형성되는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  10. 제9항에 있어서,
    상기 리드프레임은 Ag로 도금된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  11. 제1항에 있어서,
    상기 수지포장부는 청색, 녹색, 적색 및 황색 형광체 중 적어도 하나 이상의 형광체가 혼합거나 다층 구조로 적층된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  12. 제11항에 있어서,
    상기 수지포장부는 투명 수지인 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  13. 제1항에 있어서,
    상기 액정고분자는 백색도(L×(D65))가 90 이상을 가지는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  14. 제1항에 있어서,
    상기 액정고분자는 가시광선 영역(450nm ~ 780nm)에서 파장에 따른 반사율이 70% 이상을 가지는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  15. 제1항에 있어서,
    상기 보호층은 금속 또는 전도성 유전체로 이루어진 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  16. 제15항에 있어서,
    상기 금속은 Ni, Au, Cu, W, Cr, Mo, Pt, Ru, Rh, Ti 및 Ta 중 어느 하나, 또는 상기 금속 군 중 적어도 둘 이상의 합금으로 이루어진 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  17. 제15항에 있어서,
    상기 전도성 유전체는 ITO, IZO 및 CIO로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  18. 제1항에 있어서,
    상기 보호층은 0.01 ㎛ 이상 20 ㎛ 이하의 두께로 형성된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  19. 제1항에 있어서,
    상기 Si-Al 합금 기판의 상면에 형성된 상기 보호층과 상기 p형 반도체층 사이에 형성된 접합 금속층을 더 포함하는 것을 특징으로 하는 발광다이오드 패키지.
  20. 제19항에 있어서,
    상기 접합 금속층과 상기 p형 반도체층 사이에 형성된 반사 금속층을 더 포함하는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  21. 액정고분자(Liquid Crystal Polymer)를 이용하여 형성되는 패키지 본체;
    상기 패키지 본체에 형성되는 리드프레임;
    상기 리드프레임에 실장되며, Si-Al 합금 기판, 상기 Si-Al 합금 기판의 일부를 드러내도록 형성된 보호층, 상기 보호층을 포함한 상기 Si-Al 합금 기판의 상면에 형성된 도전층, 상기 도전층 상에 순차적으로 적층되어 있는 p형 반도체층, 활성층, n 형 반도체층 및 상기 Si-Al 합금 기판의 하면에 형성된 콘택 금속층을 포함하는 발광다이오드 칩; 및
    형광체를 포함하며 상기 발광다이오드 칩을 봉지하는 수지포장부;를 포함하는 액정고분자를 이용한 발광다이오드 패키지.
  22. 제21항에 있어서,
    상기 보호층은 절연재로 이루어진 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  23. 액정고분자(Liquid Crystal Polymer)를 이용하여 형성되는 패키지 본체;
    상기 패키지 본체에 형성되는 리드프레임;
    상기 리드프레임에 실장되는 발광다이오드 칩; 및
    형광체를 포함하며 상기 발광다이오드 칩을 봉지하는 수지포장부;를 포함하며,
    상기 발광 다이오드 칩은, 도전성 기판과, 상기 도전성 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물과, 상기 제1 도전형 반도체층 및 활성층을 관통하여 상기 제2 도전형 반도체층과 그 내부에서 접속된 도전성 비아와 상기 도전성 비아로부터 연장되어 상기 발광구조물의 외부로 노출된 전기 연결부를 구비하는 제2 도전형 전극과, 상기 제2 도전형 전극을 상기 도전성 기판, 제1 도전형 반도체층 및 활성층과 전기적으로 분리시키기 위한 절연체와, 적어도 상기 발광구조물 중 상기 활성층의 측면을 덮도록 형성된 패시베이션층과, 상기 활성층에서 방출된 빛의 경로 상에 형성된 요철 구조를 구비하는 액정고분자를 이용한 발광다이오드 패키지.
  24. 액정고분자(Liquid Crystal Polymer)를 이용하여 형성되는 패키지 본체;
    상기 패키지 본체에 형성되는 리드프레임;
    상기 리드프레임에 실장되는 발광다이오드 칩; 및
    형광체를 포함하며 상기 발광다이오드 칩을 봉지하는 수지포장부;를 포함하며,
    상기 발광 다이오드 칩은, 도전성 기판과, 상기 도전성 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물과, 상기 도전성 기판과 상기 제1 도전형 반도체층 사이에 상기 제1 도전형 반도체층과 전기적으로 연결되도록 형성되며 상기 발광구조물의 외부로 노출된 전기 연결부를 구비하는 제1 컨택층과, 상기 도전성 기판으로부터 연장되어 형성되며 상기 제1 컨택층, 제1 도전형 반도체층 및 활성층을 관통하여 상기 제2 도전형 반도체층과 그 내부에서 접속된 도전성 비아와, 상기 도전성 기판을 상기 제1 컨택층, 제1 도전형 반도체층 및 활성층과 전기적으로 분리시키기 위한 절연체와, 적어도 상기 발광구조물 중 상기 활성층의 측면을 덮도록 형성된 패시베이션층과, 상기 활성층에서 방출된 빛의 경로 상에 형성된 요철 구조를 구비하는 액정고분자를 이용한 발광다이오드 패키지.
  25. 제23항에 있어서,
    상기 제1 도전형 반도체층과 상기 도전성 기판 사이에 형성되며, 상기 절연체에 의하여 상기 제2 도전형 전극과 전기적으로 분리된 제1 컨택층을 더 포함하는 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
  26. 제23항 또는 제24항에 있어서,
    상기 발광구조물은 상기 도전성 기판 상면 중 일부 위에만 형성되고, 적어도 상기 도전성 기판 상면 중 상기 발광구조물이 형성되지 않은 영역 위에는 상기 발광구조물을 이루는 반도체 물질과 식각 특성이 상이한 식각저지층이 형성된 것을 특징으로 하는 액정고분자를 이용한 발광다이오드 패키지.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2953328B1 (fr) * 2009-12-01 2012-03-30 S O I Tec Silicon On Insulator Tech Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques
US8896198B2 (en) * 2010-05-20 2014-11-25 Light Prescriptions Innovators, Llc LED light bulb with translucent spherical diffuser and remote phosphor thereupon
KR101720304B1 (ko) * 2010-09-24 2017-03-28 엘지이노텍 주식회사 발광 소자
US8748932B2 (en) * 2011-01-26 2014-06-10 Lg Innotek Co., Ltd. Light emitting device having curved top surface with fine unevenness
JP2012186414A (ja) * 2011-03-08 2012-09-27 Toshiba Corp 発光装置
TW201238406A (en) * 2011-03-11 2012-09-16 Ind Tech Res Inst Light emitting devices
US8921875B2 (en) * 2011-05-10 2014-12-30 Cree, Inc. Recipient luminophoric mediums having narrow spectrum luminescent materials and related semiconductor light emitting devices and methods
KR101231477B1 (ko) * 2011-07-08 2013-02-07 엘지이노텍 주식회사 발광소자
KR101500029B1 (ko) * 2011-09-22 2015-03-06 엘지이노텍 주식회사 발광소자
US20120119254A1 (en) * 2011-07-08 2012-05-17 Yong Tae Moon Light emitting device, light emitting device package and lighting system including the same
CN102903829B (zh) * 2011-07-26 2015-01-07 展晶科技(深圳)有限公司 发光二极管光源装置
US8525312B2 (en) * 2011-08-12 2013-09-03 Tessera, Inc. Area array quad flat no-lead (QFN) package
KR101827975B1 (ko) * 2011-10-10 2018-03-29 엘지이노텍 주식회사 발광소자
KR101847941B1 (ko) * 2012-02-08 2018-04-11 삼성전자주식회사 반도체 발광소자 및 그 제조방법
JP6135213B2 (ja) * 2012-04-18 2017-05-31 日亜化学工業株式会社 半導体発光素子
EP2701212B1 (en) * 2012-08-20 2020-06-17 LG Innotek Co., Ltd. Light emitting diode
US10103297B2 (en) 2012-12-10 2018-10-16 Daktronics, Inc. Encapsulation of light-emitting elements on a display module
CN104937656B (zh) * 2012-12-10 2018-10-12 达科电子股份有限公司 显示模块上的发光元件的封装
DE102013103602A1 (de) * 2013-04-10 2014-10-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu seiner Herstellung
CN104183681A (zh) * 2013-05-22 2014-12-03 展晶科技(深圳)有限公司 发光二极管芯片
US9862885B2 (en) * 2013-09-27 2018-01-09 Munir H. Nayfeh Hybrid nanophosphors and UV or near UV-driven white light emitting diode
TWI533929B (zh) * 2013-12-13 2016-05-21 財團法人國家實驗研究院 微流道檢測系統及其製造方法
US10797188B2 (en) * 2014-05-24 2020-10-06 Hiphoton Co., Ltd Optical semiconductor structure for emitting light through aperture
KR101688163B1 (ko) * 2015-03-30 2016-12-20 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
US9871173B2 (en) 2015-06-18 2018-01-16 Cree, Inc. Light emitting devices having closely-spaced broad-spectrum and narrow-spectrum luminescent materials and related methods
JP2017021988A (ja) * 2015-07-10 2017-01-26 東芝ライテック株式会社 車両用発光装置、車両用照明装置および車両用灯具
US10541353B2 (en) 2017-11-10 2020-01-21 Cree, Inc. Light emitting devices including narrowband converters for outdoor lighting applications
US10850462B2 (en) * 2018-10-03 2020-12-01 Visera Technologies Company Limited Optical elements and method for fabricating the same
US20200135799A1 (en) * 2018-10-24 2020-04-30 Innolux Corporation Display device
CN109463307A (zh) * 2018-11-20 2019-03-15 叶祖勤 一种可定位芯片安装位置的禽类用电子足环
CN111430520B (zh) * 2020-04-30 2024-08-06 聚灿光电科技股份有限公司 具有n型电子阻挡层的led外延结构、制备方法和器件
KR20220111513A (ko) * 2021-02-02 2022-08-09 삼성전자주식회사 디스플레이 모듈 및 그 제조 방법
CN113156687A (zh) * 2021-03-24 2021-07-23 深圳市蔚来芯科技有限公司 一种柔性电子纸电子显示设备及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136378A (ja) * 2003-10-08 2005-05-26 Nichia Chem Ind Ltd パッケージ成形体及び半導体装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0400176B1 (de) * 1989-05-31 2000-07-26 Osram Opto Semiconductors GmbH & Co. OHG Verfahren zum Montieren eines oberflächenmontierbaren Opto-Bauelements
JP4625997B2 (ja) * 1999-07-22 2011-02-02 日亜化学工業株式会社 発光ダイオード
JP2002261333A (ja) * 2001-03-05 2002-09-13 Toyoda Gosei Co Ltd 発光装置
JP4101468B2 (ja) * 2001-04-09 2008-06-18 豊田合成株式会社 発光装置の製造方法
US6670648B2 (en) * 2001-07-19 2003-12-30 Rohm Co., Ltd. Semiconductor light-emitting device having a reflective case
JP3708490B2 (ja) * 2001-09-12 2005-10-19 株式会社東芝 光半導体装置及びその製造方法
JP4117130B2 (ja) * 2001-12-26 2008-07-16 大塚化学ホールディングス株式会社 紫外線発生源用反射板材料
JP4211359B2 (ja) * 2002-03-06 2009-01-21 日亜化学工業株式会社 半導体装置の製造方法
JP3939177B2 (ja) * 2002-03-20 2007-07-04 シャープ株式会社 発光装置の製造方法
DE10221857A1 (de) * 2002-05-16 2003-11-27 Osram Opto Semiconductors Gmbh Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
TWI292961B (en) * 2002-09-05 2008-01-21 Nichia Corp Semiconductor device and an optical device using the semiconductor device
JP3910144B2 (ja) * 2003-01-06 2007-04-25 シャープ株式会社 半導体発光装置およびその製造方法
US7423296B2 (en) * 2003-02-26 2008-09-09 Avago Technologies Ecbu Ip Pte Ltd Apparatus for producing a spectrally-shifted light output from a light emitting device utilizing thin-film luminescent layers
US7488432B2 (en) * 2003-10-28 2009-02-10 Nichia Corporation Fluorescent material and light-emitting device
JP4654670B2 (ja) * 2003-12-16 2011-03-23 日亜化学工業株式会社 発光装置及びその製造方法
JP2005252219A (ja) * 2004-02-06 2005-09-15 Toyoda Gosei Co Ltd 発光装置及び封止部材
TWI228841B (en) * 2004-04-29 2005-03-01 Lite On Technology Corp Luminescence method and apparatus for color temperature adjustable white light
US7280288B2 (en) * 2004-06-04 2007-10-09 Cree, Inc. Composite optical lens with an integrated reflector
US8080828B2 (en) * 2006-06-09 2011-12-20 Philips Lumileds Lighting Company, Llc Low profile side emitting LED with window layer and phosphor layer
US7763478B2 (en) * 2006-08-21 2010-07-27 Cree, Inc. Methods of forming semiconductor light emitting device packages by liquid injection molding
EP2089914A2 (en) * 2006-11-09 2009-08-19 Quantum Leap Packaging, Inc. Led reflective package
US9196799B2 (en) * 2007-01-22 2015-11-24 Cree, Inc. LED chips having fluorescent substrates with microholes and methods for fabricating
JP4205135B2 (ja) * 2007-03-13 2009-01-07 シャープ株式会社 半導体発光装置、半導体発光装置用多連リードフレーム
KR100901618B1 (ko) * 2007-04-19 2009-06-08 엘지이노텍 주식회사 발광 다이오드 패키지 및 제조방법
ES2339166T3 (es) * 2007-09-04 2010-05-17 Mitsubishi Hitec Paper Flensburg Gmbh Material de registro sensible al calor.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136378A (ja) * 2003-10-08 2005-05-26 Nichia Chem Ind Ltd パッケージ成形体及び半導体装置

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