KR101093328B1 - 복수의 저항 상태를 갖는 상변화 메모리 구조 및 이것을 프로그래밍하고 감지하는 방법 - Google Patents

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Abstract

본 발명은, 복수의 저항 상태를 가진 상변화 메모리 구조 및 이것을 형성하고, 프로그래밍하고 및 감지하는 방법에 관한 것이다. 메모리 구조는 전극 사이에 제공된 둘 이상의 상변화 소자를 포함한다. 각 상변화 소자는, 다른 상변화 소자의 저항 곡선에 비해 시프트된, 프로그래밍 전압의 함수인 각각의 저항 곡선을 갖는다. 두 개의 상변화 소자를 사용하는 한 예시적인 구조에서, 메모리 구조는 네 개의 저항 상태 사이를 스위칭할 수 있다.

Description

복수의 저항 상태를 갖는 상변화 메모리 구조 및 이것을 프로그래밍하고 감지하는 방법{PHASE CHANGE MEMORY STRUCTURE WITH MULTIPLE RESISTANCE STATES AND METHODS OF PROGRAMMING AND SENSING SAME}
본 발명의 실시예는 일반적으로 반도체 장치 분야에 관한 것이며, 더욱 상세하게는 복수 레벨의 저항 상태를 갖는, 예컨대 상변화 메모리 장치와 같은 저항 메모리 장치에 관한 것이다.
마이크로프로세서-접근 가능 메모리 장치는 통상 비휘발성 또는 휘발성 메모리 장치로서 분류되어왔다. 비휘발성 메모리 장치는, 메모리 장치로의 전원이 턴 오프될 경우에도 저장된 정보를 유지할 수 있다. 통상, 그러나, 비휘발성 메모리 장치는 많은 양의 공간을 차지하고 많은 양의 전력을 소비하며, 이로 인해 이들 장치는 휴대용 장치에서나, 빈번하게 접근하는 휘발성 메모리 장치의 대안으로서 사용하기에 적절치 않다. 다른 한편, 휘발성 메모리 장치는 비휘발성 메모리 장치보다 더 큰 저장 성능과 프로그래밍 옵션을 제공하는 경향이 있다. 휘발성 메모리 장치는 또한 일반적으로 비휘발성 장치보다 더 적은 전력을 소비한다. 그러나 휘발성 메모리 장치는 저장된 메모리 내용을 유지하기 위해 지속적인 전력 공급을 필요로 한다.
랜덤하게 액세스되고, 상대적으로 적게 전력을 소비하며 비휘발성인 상용 메모리 장치에 대한 연구 및 개발이 진행중이다. 진행중인 하나의 연구 분야는 저항 상태가 프로그래밍 가능하게 변할 수 있는 저항 메모리 셀 분야이다. 하나의 연구 방법은, 인가된 프로그래밍 전압에 응답하여 메모리 셀의 물리적인 속성을 구조적으로 또는 화학적으로 변경하고, 이것이 다시 셀 저항을 변경함으로써 메모리 셀에서 데이터를 저장하는 장치에 관한 것이다. 연구 중인 가변 저항 메모리 장치의 예는 특히 가변 저항 폴리머, 페로브스카이트(perovskite), 도핑된 무정형 실리콘, 상-변화 유리 및 도핑된 칼코게나이드 유리를 사용하는 메모리를 포함한다.
도 1은, 기판(2) 위에서 구성되고, 바닥 전극(3)과 상단 전극(5) 사이에 형성된 가변 저항 소재(4)를 가진 상변화 메모리 셀(1)과 같은 가변 저항 메모리 셀의 기본 구성을 도시한다. 가변 저항 소재의 한 타입은, Rose 등에게 허여된 미국특허 제 5,541,869호에 개시된 바와 같이 V, Co, Ni, Pd, Fe 및 Mn으로 도핑된 무정형 실리콘일 수 있다. 가변 저항 소재의 다른 타입은, Ignatiev 등에게 허여된 미국특허 제 6,473,332호에 개시된 바와 같이 Pr(1-x)CaxMnO3(PCMO), La(1-x)CaxMnO3(LCMO), LaSrMnO3(LSMO), GdBaCoxOy(GBCO)와 같은 페로브스카이트 소재를 포함할 수 있다. 또한, 가변 저항 소재의 다른 타입은 식 AxBy의 도핑된 칼코게나이드 유리일 수 있으며, 여기서 B는 S, Se 및 Te와 이들의 혼합물 중에서 선택되고, A는 주기율표에서의 그룹 III-A(B, Al, Ga, In, Tl), 그룹 IV-A(C, Si, Ge, Sn, Pb), 그룹 V-A(N, P, As, Sb, Bi), 또는 그룹 VII-A(F, Cl, Br, I, At)으로부터의 적어 도 한 원소를 포함하며, 불순물은 Campbell 등과 Campbell에게 각각 허여된 미국 특허 제 6,881,623호 및 제 6,888,155호에 개시된 바와 같이 Ag, Au, Pt, Cu, Cd, Ir, Ru, Co, Cr, Mn 또는 Ni를 포함하는 귀금속 및 전이 금속 중에서 선택된다. 또한 가변 저항 소재의 다른 타입은, Jacobson 등에게 허여된 미국 특허 제 6,072,716호에 개시된 바와 같이, 예컨대 플라스틱 폴리머에 혼합되는 카본 블랙 미립자 즉 흑연을 포함하는 카본-폴리머 필름을 포함한다. 예시한 전극(3, 5)을 형성하는데 사용되는 소재는 특히 텅스텐, 니켈, 탄탈륨, 티타늄, 티타늄 니트라이드, 알루미늄, 플래티늄, 또는 은과 같은 다양한 도전 소재 중에서 선택될 수 있다.
많은 연구는, 저항 가변 소재와 같은 상변화 칼코게나이드로 구성된 메모리 소자를 사용하는 메모리 장치에 집중되고있다. 칼코게나이드는, Te 또는 Se와 같은 주기율표의 그룹 VI 원소의 합금이다. 재기록 가능한 컴팩트 디스크("CD-RW")에서 현재 사용되는 특정 칼코게나이드는 Ge2Sb2Te5이다. CD-RW 디스크에서 사용되는 유용한 광학 속성을 갖는 것외에, Ge2Sb2Te5는 가변 저항 소재와 같은 바람직한 물리적인 속성을 또한 갖는다. Ge, Sb 및 Te의 여러 조합이 가변 저항 소재로서 사용될 수 있고, 이들 조합은 여기서 집합적으로 "GST"소재로 칭한다. 상세하게, GST 소재는 무정형 상과 두 개의 결정 상 사이에서 구조적 상을 변경할 수 있다. 무정형 상("a-GST")의 저항과 입방체 및 6방정계 결정 상(각각 "c-GST"및 "h-GST")의 저항은 상당히 다를 수 있다. 무정형 GST의 저항은 입방체 GST 또는 6방정계 GST의 저 항보다 더 크며, 이들 GST의 저항은 서로 유사하다. 따라서 GST의 여러 상의 저항을 비교할 때, GST는 2-상태 소재(무정형 GST와 결정 GST)로 간주할 수 도 있으며, 여기서 각 상태는 해당 2진 상태와 동등할 수 있는 상이한 저항을 갖는다. 그 소재 상에 따라 변하는 저항을 가진 GST와 같은 가변 저항 소재를 상변화 소재라고 칭한다.
하나의 GST 상으로부터 다른 상으로의 전이는 GST 소재의 온도 변화로 인해 발생한다. 온도 변화, 즉 가열 및 냉각은 GST 소재를 통해 다른 세기의 전류를 통과시킴으로써 초래될 수 있다. GST 소재는, 결정화(crystallizing) 전류를 GST 소재를 통해 통과시키고, 그에 따라 GST 소재를 결정 구조가 성장할 수 있는 온도까지 데움으로써 결정 상태에 놓인다. 더 큰 용융 전류가, 무정형 상태로의 후속한 냉각을 위해 GST 소재를 녹이는데 사용된다. 통상의 상변화 메모리 셀은 이진수 1을 나타내기 위해 결정 상태를 사용하고, 이진수 0을 나타내기 위해 무정형 상태를 사용하기 때문에, 결정화 전류를 기록 또는 세트 전류 ISET라 칭하고, 용융 전류를 소거 또는 리셋 전류 IRST라 칭한다. 당업자는 그러나 GST 상태의 이진수 값으로의 할당이 원하는 경우 스위칭할 수 있음을 이해할 것이다.
종래기술에 알려진 상변화 메모리 셀은 통상의 이진수 0 및 1에 해당하는 두개의 안정한 저항 상태를 갖는다. 따라서 종래의 두 개의 상태 상변화 메모리 셀은 1 비트의 정보를 저장할 수 있다. 둘 보다 많은 안정한 저항 상태를 가진 상변화 메모리 셀이 바람직할 수 있으며, 이는 이들이 각 셀로 하여금 1비트보다 많은 정 보를 저장하게 할 것이며, 그에 따라 저장 장치 규모나 전력 소비를 상당히 증가시키지 않고도 메모리 저장 용량을 증가시킬 것이기 때문이다.
중국의 연구자들은 저장 매체로서 적층된 칼코게나이드 필름을 사용한 하나의 그러한 복수-상태 상변화 메모리 셀을 제안하였다. Y. Lai 등의 저서, 상변화 메모리를 위한 복수-단계 저장 매체로 사용하는 적층된 칼코게나이드 층(AppI. Phys A84, 21-25(2006))를 참고하기 바란다. 도 2A에 도시한 바와 같이, 제안된 복수-상태 상변화 메모리 셀(200)은 바닥 전극(201), 순수한 GST 층(202), 텅스텐 층(203), 실리콘-도핑된 GST 층(204) 및 상단 전극(205)을 포함한다. 이러한 제안된 상변화 메모리 셀(200)은 도 2B에 예시한 바와 같이 세 개의 상대적으로 안정된 저항 상태(1), (2) 및 (3)을 제공한다. 셀(200)을 가진 3-상태 논리를 구현하는 것은 어렵다. 쉽게 구현되고 3개보다 많은 안정된 저항 상태를 제공하는 복수 비트 상변화 메모리 셀이 필요하다.
일실시예에서, 두 개의 완전히-스위칭된 상변화 소재 소자를 동일한 제 1 및 제 2 전극을 공유하도록 제조한다. 소자는, 프로그래밍 전압의 함수인 그 각각의 저항 곡선이 도 3A에 도시한 바와 같이 서로에 대해 시프트되도록 설계된다. 시프트된 저항 곡선은, 상이한 상변화 소재를 가진 소자를 제조함으로써 또는 예컨대 이후에 더 상세하게 기재될 바와 같이, 길이, 고유저항, 단면적, 결정화 온도 및 용융점과 같은 하나 이상의 소자 속성을 조정함으로써 달성할 수 있다.
도 1은 종래기술에 따른 두 개의 상태 상변화 메모리 셀의 횡단면도이다.
도 2A는 종래기술에 따른 세 개의 상태 상변화 메모리 셀의 횡단면도이다.
도 2B는 다양한 프로그램 전압에 응답한 도 2A의 상변화 메모리 셀의 총 저항의 그래프이다.
도 3A는, 다양한 프로그램 전압에 응답한, 여기서 개시한 실시예에 따라 구성된 상변화 메모리 셀의 각 소자의 저항의 그래프이다.
도 3B는 여기서 개시한 실시예에 따라 구성된 상변화 메모리 셀의 네 개의 안정된 저항 상태의 그래프이다.
도 4는 여기서 개시한 실시예에 따라 구성된 상변화 메모리 셀을 프로그래밍하는 방법을 예시한 흐름도이다.
도 5A는 여기서 개시한 실시예에 따라 상이한 길이의 두 개의 소자를 가진 상변화 메모리 셀의 횡단면도이다.
도 5B는 여기서 개시한 실시예에 따라 상이한 단면적의 두 개의 소자를 가진 상변화 메모리 셀의 횡단면도이다.
도 6A는, 다양한 프로그램 전압에 응답한, 여기서 개시한 실시예에 따라 구성된 상변화 메모리 셀의 각 소자의 저항의 그래프이다.
도 6B는 여기서 개시한 실시예에 따라 구성된 상변화 메모리 셀의 여섯 개의 안정된 저항 상태의 그래프이다.
도 6C는 여기서 개시한 실시예에 따라 상이한 길이의 세 개의 소자를 가진 상변화 메모리 셀의 횡단면도이다.
도 7A 내지 도 7C는 세 개의 형성 단계로 여기서 개시된 실시예에 따라 적층 셀로서 구성되는 상변화 메모리 셀의 횡단면도이다.
도 8A 내지 도 8D는 네 개의 형성 단계로 여기서 개시된 실시예에 따라 상이한 길이의 소자를 가진 수직 셀로서 구성된 상변화 메모리 셀의 횡단면도이다.
도 9의 (A) 내지 도 9의 (F)는, 여러 형성 단계로 여기서 개시된 실시예에 따라 상이한 고유저항의 소자를 가진 수직 셀로서 구성된 상변화 메모리 셀의 횡단면도이다.
도 10의 (A) 내지 도 10의 (C)는 세 개의 형성 단계로 여기서 개시된 실시예에 따라 상이한 길이의 소자를 가진 평면 셀로서 구성된 상변화 메모리 셀의 평면도(top-down view)이다.
도 11의 (A) 내지 도 11의 (E)는 여러 형성 단계로 여기서 개시된 실시예에 따른 상이한 고유저항의 소자를 가진 평면 셀로서 구성된 상변화 메모리 셀의 평면도이다.
도 12는 여기서 개시된 복수-상태의 상변화 메모리 셀 실시예와 연계하여 사용될 수 있는 네 개의 상태, 전압-센싱 감지 증폭기를 도시한다.
도 13은 여기서 개시된 복수-상태의 상변화 메모리 셀 실시예와 연계하여 사용될 수 있는 네 개의 상태, 전류-센싱 감지 증폭기를 도시한다.
도 14는 여기서 개시된 실시예에 따른 메모리 장치를 포함하는 프로세서 시스템을 예시한다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하고, 청구된 발명이 실행될 수 있는 특정 실시예를 예시를 통해 도시하는 첨부된 도면을 참조할 것이다. 이들 실시예는, 당업자가 이들을 실행할 수 있도록 충분히 상세하게 기재되어 있고, 다른 실시예도 사용할 수 있음을 이해해야 한다. 기재한 처리 단계의 전개는 본 발명의 예시적인 실시예이다. 그러나 단계의 순서는 여기서 제공한 순서로 제한되지 않으며, 반드시 특정한 순서에서 행해야 하는 단계를 제외하고는, 종래기술에서 알려진 바와 같이 변경될 수 있다.
이제 도 3A를 참조하면, R(a)로 표시된 곡선이 두 개의 상변화 소자 중 하나에 해당하는 반면, R(b)로 표시된 곡선은 두 개의 상변화 소자 중 다른 하나에 해당한다. R(a) 및 R(b) 다음에 오는 첨자 "a" 또는 "c"는 각 상변화 소자가 무정형 상태인지 결정 상태인지를 나타낸다. 예컨대, 표시 "R(a)a"는 상변화 소자(R(a))가 무정형 상태에 있음을 나타낸다. 상이한 프로그래밍 전압을 인가함으로써, (1), (2), (3) 및 (4)로 표시된 네 개의 안정된 저항 상태를 얻을 수 있다. 상태(1)에서, 두 개의 소자는 낮은 저항 구성, R(a)c 및 R(b)c에 있다. 상태(2)에서, 소자(R(a))는 높은 저항 구성(R(a)a)에 있는 반면, 소자(R(b))는 낮은 저항 구성(R(b)c)에 있다. 상태(3)에서, 소자(R(a))는 낮은 저항 구성(R(a)c)에 있는 반면, 소자(R(b))는 높은 저항 구성(R(b)c)에 있다. 상태(4)에서, 두 개의 소자는 높은 저항 구성(R(a)a 및 R(b)a)에 있다.
도 3B는 도 3A에 도시한 소자(R(a) 및 R(b))의 결합된 저항, 즉 상변화 메모리 셀의 총 저항의 그래프이다. 상변화 메모리 셀은 네 개의 안정된 저항 상태를 달성하기 때문에, 두 비트 정보, 즉 22 다시 말해 그 네 개의 안정된 저항 상태에 해당하는 네 개의 이산 값을 저장할 수 있다. 총 저항 레벨(TR(1))은 상태(1)에 해당한다. 총 저항 레벨(TR(2))은 상태(2)에 해당하며, 기타 이러한 방식으로 해당한다.
도 4는, 최종 장치 상태와, 방금 기재한 네 개의 상태 셀과 같은 복수-상태의 상변화 메모리 셀을 프로그래밍하는 방법의 단계를 예시한다. 프로그래밍은, 소자(R(a) 및 R(b))를 초기 무정형 상태, 즉 두 개의 소자가 높은 저항 구성에 있는 상태(4)로 복귀시키는 리셋(RESET) 펄스(402)로 시작한다. 그러면, 프로그래밍 전압(404)이 메모리 셀을 네 개의 상태((1), (2), (3) 및 (4)) 중 하나로 프로그램하도록 인가된다. 프로그래밍 펄스의 전압은, 도 3B에 도시된 바와 같이, 메모리 셀에 저장될 값의 함수이다.
도 5A는 개시된 실시예에 따라 구성된 상변화 메모리 셀(500)을 도시한다. 셀(500)은 제 1 전극(501), 제 1 상변화 소자(502), 제 2 상변화 소자(503) 및 제 2 전극(505)을 포함한다. 상변화 소자(502, 503)는 예컨대 Ge2Sb2Te5와 같은 임의의 적절한 가변 저항 소재를 포함하며, 각각 전극(501, 505) 둘 모두와 접촉한다. 상이한 각각의 저항을 달성하기 위해, 상변화 소자(502, 503)는 상이한 길이를 갖고 형성된다. 제 1 소자(502)는 제 2 소자(503)보다 더 긴 것으로 도시되어 있지만, 그 반대도 가능하다. 제 1 전극(501)의 기다란 부분(501a)은, 제 2 상변화 소자(503)를 포함하는 메모리 셀(500)의 부분에서 제 1 전극(501)과 제 2 전극(505) 사이의 거리를 단축하는데 사용되어, 제 2 상변화 소자(503)가 제 1 상변화 소자(502)보다 더 짧게 한다. 대안적으로, 제 1 전극(501)은 실질적으로 평면일 수 있는 반면, 제 2 전극(505)은 더 짧은 상변화 소자(503)와 접촉시키는 낮춰진 부분을 포함한다. 예컨대 SiO2와 같은 유전체 소재(514)가 상변화 소자(502, 503)를 에워싼다.
도 5B는 다른 개시된 실시예에 따라 구성된 상변화 메모리 셀(510)을 도시한다. 셀(510)은 제 1 전극(511), 제 1 상변화 소자(512), 제 2 상변화 소자(513) 및 제 2 전극(515)을 포함한다. 소자(512, 513)는 각각 두 전극(511, 515)과 접촉한다. 소자(512, 513)는 유사한 고유저항과 높이를 갖지만, 소자(513)는 소자(512)보다 더 낮은 용융점과 더 넓은 단면적을 갖는다. 따라서 소자(513)의 프로그래밍 전압 및 저항은 감소한다. 제 1 상변화 소자(512)와 제 2 상변화 소자(513)는 실질적으로 유사한 길이를 갖기 때문에, 도 5A에 도시한 제 1 전극(501)의 상승된 부분(501a)은 필요치 않고, 그에 따라 본 실시예의 전극 형태를 간략화시키게 된다. 대안적인 실시예에서, 소자(513)는 소자(512)와 동일한 용융점, 단면적 및 높이를 갖지만, 더 낮은 고유저항을 가지며, 그에 따라 유사하게 시프트된 프로그래밍 전압을 달성하게 된다. 다른 대안적인 실시예에서, 소자(513)는 소자(512)와 동일한 단면적과 높이를 갖지만, 더 낮은 고유저항과 용융점을 가지며, 그에 따라 유하게 시프트된 프로그래밍 전압을 달성하게 된다. 유전체 소재(514)는 상변화 소자(512, 513)를 에워싼다.
비록 도 5A 및 도 5B가 개시된 실시예에 따라 구성된 네 개의 상태 상변화 메모리 셀을 도시하지만, 청구된 발명은 그렇게 제한되지 않으며, 임의의 수의 안정된 저항 상태를 제공하도록 확대될 수 있다. 도 6A는, 개시된 실시예에 따라 구성된 예컨대 도 6C의 셀(600)과 같은 육-상태 상변화 메모리 셀에서의 세 개의 상변화 소자에 대한 저항 곡선을 도시한다. 소자는, 프로그래밍 전압의 함수인 그 각각의 저항 곡선을 서로에 대해 시프트하도록 설계된다. 시프트된 저항 곡선은, 상이한 상변화 소재를 가진 소자를 제조하거나 예컨대 이후에 더 상세하게 기재될 바와 같이 길이, 고유저항, 단면적, 결정화 온도 및 용융점과 같은 하나 이상의 소자 속성을 조정함으로써 달성될 수 있다.
이제 도 6A를 참조하면, R(a)로 표시된 곡선이 제 1 상변화 소자에 해당하고, R(b)로 표시된 곡선은 제 2 상변화 소자에 해당하며, R(c)로 표시된 곡선은 제 3 상변화 소자에 해당한다. R(a), R(b) 및 R(c) 다음에 오는 첨자 "a" 또는 "c"는 각 상변화 소자가 무정형 상태인지 결정 상태인지를 나타낸다. 예컨대, 표시 "R(b)c"는 상변화 소자(R(b))가 결정 상태에 있음을 나타낸다. 상이한 프로그래밍 전압을 인가함으로써, (1), (2), (3), (4), (5) 및 (6)으로 표시된 여섯 개의 안정된 저항 상태를 얻을 수 있다. 상태(1)에서, 세 개의 소자 모두는 낮은 저항, 즉 결정 구성에 있다. 상태(2)에서, 제 1 소자는 높은 저항 구성에 있는 반면, 제 2 및 제 3 소자는 낮은 저항 구성에 있다. 상태(3)에서, 제 1 및 제 2 소자는 높은 저항 구성에 있는 반면, 제 3 소자는 낮은 저항 구성에 있다. 상태(4)에서, 제 1 및 제 2 소자는 낮은 저항 구성에 있는 반면, 제 3 소자는 높은 저항 구성에 있 다. 상태(5)에서, 제 1 소자는 낮은 저항 구성에 있는 반면, 제 2 및 제 3 소자는 높은 저항 구성에 있다. 상태(6)에서, 세 개의 소자 모두는 높은 저항, 즉 무정형 구성에 있다.
도 6B는 도 6A에 도시한 소자(R(a), R(b) 및 R(c))의 결합된 저항, 즉 상변화 메모리 셀의 총 저항의 그래프이다. 상변화 메모리 셀은 여섯 개의 안정된 저항 상태를 달성하기 때문에, 여섯 개의 이산 값을 저장할 수 있다. 총 저항 레벨(TR(1))은 상태(1)에 해당한다. 총 저항 레벨(TR(2))은 상태(2)에 해당하며, 기타 이러한 방식으로 해당한다.
도 6C는 육-상태 상변화 메모리 셀(600)의 하나의 가능한 구조를 도시한다. 셀(600)은 기다란 부분(601a)을 가진 제 1 전극(601), 제 1 상변화 소자(602), 제 2 상변화 소자(603), 제 3 상변화 소자(604), 및 제 2 전극(605)을 포함한다. 이 구조는 도 5A에 도시하고 앞서 기재한 네 개의 상태 상변화 메모리 셀의 구조와 유사하지만, 제 3 소자(604)와 제 1 전극(601)의 제 2 기다란 부분(601b)을 추가한다. 세 개의 상변화 소자(602, 603, 604) 각각은 상이한 각자의 길이를 가져서, 각각이 상이한 저항을 갖게 한다. 상이한 저항은 또한, 예컨대 도 5B를 참조하여 앞서 기재한 바와 같이, 각 상변화 소자의 단면적을 변경하는 것과 같은 다른 수단을 통해 달성될 수 있다. 유전체 소재(606)가 상변화 소자(602, 603, 604)를 에워싼다.
여기서 개시된 실시예에 따른 상변화 메모리 셀은 적층 셀로서 구성할 수 있다. 도 7A 내지 도 7C는, 네 개의 상태 상변화 메모리 셀을 적층 셀로서 형성하는 데 사용될 수 있는 방법을 예시한다. 도 7A에 도시한 바와 같이, 예컨대 Ge2Sb2Te5와 같은 상변화 메모리 소재(701)의 제 1 층, 예컨대 Si02와 같은 유전체 층(702), 상변화 소재(703)의 제 2 층을 포함하는 메모리 셀 적층(700)이 형성된다. 제 2 상변화 소재(703)의 고유저항은 도 7B에 도시한 바와 같이 예컨대 O 또는 N 불순물을 가진 도핑(704)에 의해 변경된다. 도전성 측벽(705, 706)은 전극 역할을 하며, 도 7C에 도시한 바와 같이, 게이트 적층(700)의 양 측에 형성된다.
여기서 개시된 실시예에 따른 상변화 메모리 셀은 또한 수직 셀로서 구성될 수 있다. 도 8A 내지 도 8D는, 수직 셀로서 네 개의 상태 상변화 메모리 셀을 형성하는데 사용될 수 있는 방법을 예시한다. 도 8A에 도시한 바와 같이, 바닥 전극(801)을 도 5A를 참조하여 앞서 기재한 바와 같이 상승된 부분(801a)을 갖도록 형성한다. 상변화 소재(802) 층이 도 8B에 도시한 바와 같이 바닥 전극(801) 위에 증착된다. 상변화 소재(802)는, 도 8C에 도시한 바와 같이 두 개의 상변화 소재 소자(803, 804)를 형성하도록 에칭한다. 유전체 소재(806)는 상변화 소자(803, 804)를 에워싸도록 형성한다. 그런 다음, 도 8D에 도시한 바와 같이, 상부 전극(805)이 두 개의 상변화 소자(803, 804) 및 유전체 소재(806) 위에서 이것과 접촉하도록 형성된다.
다른 수직 셀 실시예에서, 그에 따라 구성된 상변화 메모리 셀은 동일한 길이이지만 상이한 상변화 소재 조성인 상변화 소자를 포함한다. 도 9의 (A) 내지 도 9의 (F)는 그러한 상변화 메모리 셀을 형성하는 두 대안적인 방법을 예시한다. 도 9의 (A)에 도시한 바와 같이, 바닥 전극(901)을 형성한다. 일실시예에 따라, 동일한 상변화 소재의 두 개의 상변화 소자(902, 903)를 그런 다음 도 9의 (B)에 도시한 바와 같이 바닥 전극(901) 위에서 이것과 접촉하도록 형성한다. 유전체 소재를 상변화 소자(902, 903)를 에워싸도록 형성한다. 대안적으로, 유전체 소재는 먼저 형성한 다음에 에칭할 수 있어서, 상변화 소자(902, 903)가 형성된 채널을 형성할 수 있다. 상이한 저항을 달성하기 위해, 도 9의 (C)에 도시한 바와 같이, 소자(903) 중 하나에는 예컨대 O 또는 N 도핑과 같은 도핑(905)을 하게 되는 반면, 다른 소자(902)는 순수하게 남아 있다.
도 9의 (D)를 참조하면, 대안적인 실시예에서, 하나의 상변화 소자(902)를 제 1 상변화 소재로 형성한다. 유전체 소재(906)를 상변화 소자(902) 주위에 형성한다. 대안적으로, 유전체 소재를 먼저 형성하고 에칭할 수 있어서, 상변화 소자(902)가 형성된 채널을 형성할 수 있다. 도 9의 (E)에 도시한 바와 같이, 제 1 상변화 소재(902)와는 상이한 고유저항을 갖는 제 2 상변화 소재의 제 2 상변화 소자(903)를 유전체 소재(906)로 에칭된 채널에서 바닥 전극(901) 위에서 이것과 접촉하여 형성한다. 어느 실시예에 따라서도, 도 9의 (F)에 도시한 바와 같이, 상부 전극(904)이 상변화 소자(902, 903) 위에서 이것과 접촉하여 형성된다.
여기서 개시된 실시예에 따른 상변화 메모리 셀은 평면 셀로서 구성될 수 있다. 도 10의 (A) 내지 도 10의 (C)는, 평면 셀로서 네 개의 상태 상변화 메모리 셀을 형성하는 방법을 예시하는 평면도이다. 도 10의 (A)에 도시한 바와 같이, 제 1 및 제 2 전극(1001, 1002)을 기판(미도시) 위에 형성한다. 제 1 전극(1001)은, 전 술한 바와 같이 다양한 길이의 상변화 소재 소자를 수용하도록 연장된 부분(1001a)을 포함한다. 상변화 소재(1003)를 도 10의 (B)에 도시한 바와 같이 전극 위에 증착한다. 상변화 소재는 그런 다음 패터닝되어, 도 10의 (C)에 도시한 바와 같이 제 1 및 제 2 전극(1001 및 1002)과 모두 접촉하는 두 개의 상변화 소재 소자(1004, 1005)를 형성한다. 유전체(미도시)를 상변화 소자(1004, 1005)를 에워싸도록 형성한다.
다른 평면 셀 실시예에서, 그에 따라 구성된 상변화 메모리 셀은 동일한 길이이지만 상이한 상변화 소재 조성인 상변화 소자를 포함한다. 도 11의 (A) 내지 도 11의 (E)는 그러한 상변화 메모리 셀을 형성하는 두 가지 대안적인 방법을 예시하는 평면도이다. 도 11의 (A)에 도시한 바와 같이, 제 1 및 제 2 전극(1101, 1102)을 형성한다. 일실시예에 따라, 상변화 소재를 전극 위에 증착한 다음, 패터닝하여 도 11의 (B)에 도시한 바와 같은 두 개의 상변화 소자(1103, 1104)를 형성한다. 상이한 저항을 달성하기 위해, 도 11의 (C)에 도시한 바와 같이, 소자(1104) 중 하나에는 예컨대 0 또는 N 도핑과 같은 도핑(1105)이 행해지며, 다른 소자(1103)는 순수하게 남아 있다. 대안적인 실시예에서, 하나의 상변화 소자(1103)는 도 11의 (D)에 도시한 바와 같이 제 1 상변화 소재로 형성된다. 제 1 상변화 소재와 상이한 고유저항을 갖는 제 2 상변화 소재의 제 2 상변화 소자(1104)를 도 11의 (E)에 도시한 바와 같이 전극(1101 및 1102) 사이에서 이들과 접촉하도록 형성한다. 유전체(미도시)를 상변화 소자(1103, 1104)를 에워싸도록 형성한다.
여기서 개시된 실시예와 같은 복수-상태의 상변화 메모리 셀을 가진 메모리 장치는 또한 그 독출 회로에서 복수-상태의 감지 증폭기를 포함해야 한다. 예컨대, 도 5A 및 도 5B에 도시된 것과 같은 네 개의 상태 상변화 메모리 셀을 가진 메모리 장치는 네 개의 상태 감지 증폭기를 필요로 한다. 도 12 및 도 13은 네 개의 상태 상변화 메모리 셀의 저항을 감지하기 위한 두 가지 가능한 감지 방식을 도시한다. 물론, 당업자가 알고 있는 바와 같이 네 개의 상태보다 많은 상태를 판정할 수 있는 실시예 및 구성을 포함해 다른 실시예 및 구성이 가능하다.
도 12는, 여기서 개시된 복수-상태의 상변화 메모리 셀 실시예와 연계하여 사용될 수 있는 감지 증폭기(1200)를 위한 네 개의 상태 전압-감지 방식을 도시한다. 감지 증폭기(1200)는, 정해진 판독 전류를 인가하고 셀 저항(R)에 해당하는 독출 전압이 기준 저항(R0)에 해당하는 독출 전압의 1/2보다 더 큰지를 판정함으로써 2-비트 결과 중 제 1 비트를 얻는다. 만약 R>1/2R0라면, 제 1 비트는 1이다. 그렇지 않다면, 제 1 비트는 0이다. 만약 제 1 비트가 0이라면, 감지 증폭기는, 저항(R)에 해당하는 독출 전압이 기준 저항(R0)에 해당하는 독출 전압의 1/6보다 더 큰지를 판정함으로써 제 2 비트를 얻는다. 만약 R>1/6R0라면, 제 2 비트는 1이다. 그렇지 않다면, 제 2 비트는 0이다. 만약 제 1 비트가 1이라면, 감지 증폭기는, 셀 저항(R)에 해당하는 독출 전압이 기준 저항(R0)에 해당하는 독출 전압의 5/6보다 더 큰지를 판정함으로써 제 2 비트를 얻는다. 만약 R>5/6R0이라면, 제 2 비트는 1이다. 그렇지 않다면, 제 2 비트는 0이다. 따라서 일실시예에 따라, R=0에 해당하는 독출 전압은 00을 산출하고, R=1/3R0에 해당하는 독출 전압은 01을 산출하고, R=2/3R0에 해당하는 독출 전압은 10을 산출하며, R=R0에 해당하는 독출 전압은 11을 산출한다.
도 13은, 여기서 개시된 복수-상태의 상변화 메모리 셀 실시예와 연계하여 사용될 수 있는 감지 증폭기(1300)를 위한 네 개의 상태, 전류-감지 방식을 도시한다. 도시한 바와 같이, 고정된 판독 전압이 인가될 때, 세 개의 전류 감지 비교기(1301, 1302, 1303)는 셀 저항(R)에 해당하는 독출 전류를 각각 기준 저항(1/6R0, 1/2R0 및 5/6R0)에 해당하는 기준 전류에 비교한다. 2-비트 결과 중 제 1 비트는 전류 감지 비교기(1302)의 출력이다. 따라서 만약 셀 저항(R)에 해당하는 독출 전류가 1/2R0에 해당하는 독출 전류보다 더 작다면, 제 1 비트는 1이다. 그렇지 않다면, 제 1 비트는 0이다. 2-비트 결과 중 제 2 비트는 도시된 바와 같이 논리 게이트(1304)를 통해 세 개의 전류 감지 비교기(1301, 1302, 1303)의 출력을 통과시킴으로써 달성된다. 따라서 일실시예에 따라, R=0에 해당하는 독출 전류는 00을 산출하고, R=1/3R0에 해당하는 독출 전류는 01을 산출하고, R=2/3R0에 해당하는 독출 전류는 10을 산출하며, R=R0에 해당하는 독출 전류는 11을 산출한다.
여기서 기재한 개시된 실시예를 포함하는 복수-상태의 상변화 메모리 셀은, 여기서 기재한 실시예에 따라 구성된 메모리 셀의 하나 이상의 어레이를 갖는 메모리 장치가 집적된 회로의 일부로서 제조될 수 있다. 해당하는 집적 회로는 통상의 프로세서 시스템에서 사용될 수 있다. 예컨대, 도 14는 여기서 기재한 실시예에 따 라 개선된 상변화 메모리 셀을 사용하는 메모리 장치(1403)를 포함하는 통상의 프로세서 시스템(1400)을 예시한다. 컴퓨터 시스템과 같은 프로세서 시스템은 일반적으로, 버스(1405)를 통해 하나 이상의 입/출력(I/O) 장치(1404)와 통신하는 마이크로프로세서, 디지털 신호 프로세서, 또는 기타 프로그램 가능한 디지털 논리 장치와 같은 중앙처리장치(CPU)(1401)를 포함한다. 메모리 장치(1403)는 통상 메모리 제어기를 거쳐 버스(1405)를 통해 CPU(1401)와 통신한다.
컴퓨터 시스템의 경우에, 프로세서 시스템(1400)은, 버스(1405)를 통해 CPU(1401)와 통신하는 탈착 가능한 매체 장치(1402)(예컨대, CD-ROM 드라이브나 DVD 드라이브)와 같은 주변 장치를 포함할 수 있다. 메모리 장치(1403)는 바람직하게는 집적 회로로서 구성되며, 이러한 회로는 상변화 메모리 장치의 하나 이상의 어레이를 포함한다. 원하는 경우, 메모리 장치(1403)는 단일 집적 회로로서 예컨대 CPU(1401)와 같은 프로세서와 결합될 수 있다.
여기서 개시된 상변화 메모리 셀은 종래에 잘 알려져 있는 종전의 증착, 주입, 및 에칭 기술을 사용하여 형성될 수 있다. 추가로, 및 또한 종래에 잘 알려져 있는 바와 같이, 상변화 소자는 통상, 전극과 접촉하지 않는 측 상에서 유전체 소재로 경계를 이룬다. 여러 실시예가 예시적인 가변 저항 소재와 같은 상변화 소재를 사용하는 것으로 기재되었음을 또한 이해해야 한다. 본 발명의 실시예는 또한 다른 타입의 가변 저항 소재로 형성될 수 있다.
상기 상세한 설명 및 도면은 여기서 기재한 특성 및 장점을 달성하는 예시적인 실시예를 예시하는 것으로만 간주되어야 한다. 특정한 방법의 조건 및 구조로의 변경 및 대체를 할 수 있다. 따라서 청구된 발명은 전술한 상세한 설명 및 도면으로 제한되는 것으로 간주되기 보다는 첨부된 청구항의 범주로만 제한된다.

Claims (60)

  1. 단일의 제 1 전극과 단일의 제 2 전극 사이에 제공되는 다수의 상변화 저항 소자로서, 상기 상변화 저항 소자 각각은, 상기 상변화 저항 소자 중 다른 상변화 저항 소자의 저항 곡선에 대해 시프트되고, 프로그래밍 전압의 함수인 각각의 저항 곡선을 갖는, 다수의 상변화 저항 소자를 포함하는, 저항 메모리 셀.
  2. 청구항 1에 있어서, 상기 다수의 상변화 저항 소자는 제1 상변화 저항 소자 및 제2 상변화 저항 소자를 포함하는, 저항 메모리 셀.
  3. 청구항 2에 있어서, 제 1 프로그래밍 전압에서, 상기 제1 및 제2 상변화 저항 소자는 낮은 저항 상태에 있고, 제 2 프로그래밍 전압에서, 상기 제1 상변화 저항 소자는 높은 저항 상태에 있는 반면 상기 제2 상변화 저항 소자는 낮은 저항 상태에 있고, 제 3 프로그래밍 전압에서, 상기 제1 상변화 저항 소자는 낮은 저항 상태에 있는 반면 상기 제2 상변화 저항 소자는 높은 저항 상태에 있으며, 제 4 프로그래밍 전압에서, 상기 제1 및 제2 상변화 저항 소자는 높은 저항 상태에 있는, 저항 메모리 셀.
  4. 청구항 2에 있어서, 상기 제1 상변화 저항 소자는 제 1 길이를 가지며, 상기 제2 상변화 저항 소자는 상기 제 1 길이 미만의 제 2 길이를 갖는, 저항 메모리 셀.
  5. 청구항 2에 있어서, 상기 제2 상변화 저항 소자는, 상기 제2 상변화 저항 소자가 상기 제1 상변화 저항 소자의 저항과는 상이한 저항을 갖도록 도핑되는, 저항 메모리 셀.
  6. 청구항 1에 있어서, 상기 다수의 상변화 저항 소자는 제1 상변화 저항 소자, 제2 상변화 저항 소자 및 제3 상변화 저항 소자를 포함하는, 저항 메모리 셀.
  7. 청구항 6에 있어서, 제 1 프로그래밍 전압에서, 제1, 제2 및 제3 상변화 저항 소자는 낮은 저항 상태에 있고, 제 2 프로그래밍 전압에서, 상기 제1 상변화 저항 소자는 높은 저항 상태에 있는 반면 상기 제2 및 제3 상변화 저항 소자는 낮은 저항 상태에 있고, 제 3 프로그래밍 전압에서, 상기 제1 및 제2 상변화 저항 소자는 높은 저항 상태에 있는 반면 상기 제3 상변화 저항 소자는 낮은 저항 상태에 있고, 제 4 프로그래밍 전압에서, 상기 제1 및 제2 상변화 저항 소자는 낮은 저항 상태에 있는 반면 상기 제3 상변화 저항 소자는 높은 저항 상태에 있고, 제 5 프로그래밍 전압에서, 상기 제1 상변화 저항 소자는 낮은 저항 상태에 있는 반면 상기 제2 및 제3 상변화 저항 소자는 높은 저항 상태에 있고, 및 제 6 프로그래밍 전압에서, 상기 제1, 제2 및 제3 상변화 저항 소자는 높은 저항 상태에 있는, 저항 메모리 셀.
  8. 청구항 1에 있어서, 상기 다수의 상변화 저항 소자는 네 개 이상의 상변화 저항 소자를 포함하는, 저항 메모리 셀.
  9. 청구항 1에 있어서, 상기 메모리 셀은 적어도 2 비트를 저장할 수 있는, 저항 메모리 셀.
  10. 청구항 2에 있어서, 상기 제1 상변화 저항 소자는 제 1 폭을 가지며, 상기 제2 상변화 저항 소자는 상기 제 1 폭보다 큰 제 2 폭을 갖는, 저항 메모리 셀.
  11. 청구항 1에 있어서, 상기 저항 메모리 셀은 적층 셀인, 저항 메모리 셀.
  12. 청구항 11에 있어서, 상기 단일의 제 1 및 제 2 전극은 상기 상변화 저항 소자의 한쪽 측 상에 형성된 각각의 제 1 및 제 2 도전성 측벽의 역할을 하는, 저항 메모리 셀.
  13. 청구항 1에 있어서, 상기 저항 메모리 셀은 수직 셀인, 저항 메모리 셀.
  14. 청구항 4에 있어서, 상기 제 1 전극은, 상기 제2 상변화 저항 소자를 포함하는 상기 저항 메모리 셀의 일부분에서 상기 제 1 전극과 상기 제 2 전극 사이의 거리를 단축하는 데 사용되는 가느다란 부분을 갖는, 저항 메모리 셀.
  15. 청구항 4에 있어서, 상기 제 2 전극은, 상기 제2 상변화 저항 소자를 포함하는 상기 저항 메모리 셀의 일부분에서 상기 제 1 전극과 상기 제 2 전극 사이의 거리를 단축하는 데 사용되는 가느다란 부분을 갖는, 저항 메모리 셀.
  16. 청구항 1에 있어서, 상기 저항 메모리 셀은 평면 셀인, 저항 메모리 셀.
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  24. 메모리 장치로서,
    메모리 셀 어레이를 포함하며, 각 메모리 셀은,
    단일의 제 1 전극과 단일의 제 2 전극 사이에 제공되는 다수의 상변화 저항 소자로서, 상기 상변화 저항 소자 각각은, 상기 상변화 저항 소자 중 다른 상변화 저항 소자의 저항 곡선에 대해 시프트되고, 프로그래밍 전압의 함수인 각각의 저항 곡선을 갖는, 다수의 상변화 저항 소자를 포함하는, 메모리 장치.
  25. 청구항 24에 있어서, 상기 다수의 상변화 저항 소자는 제1 상변화 저항 소자 및 제2 상변화 저항 소자를 포함하는, 메모리 장치.
  26. 청구항 25에 있어서, 제 1 프로그래밍 전압에서, 상기 제1 및 제2 상변화 저항 소자는 낮은 저항 상태에 있고, 제 2 프로그래밍 전압에서, 상기 제1 상변화 저항 소자는 높은 저항 상태에 있는 반면 상기 제2 상변화 저항 소자는 낮은 저항 상태에 있고, 제 3 프로그래밍 전압에서, 상기 제1 상변화 저항 소자는 낮은 저항 상태에 있는 반면 상기 제2 상변화 저항 소자는 높은 저항 상태에 있으며, 제 4 프로그래밍 전압에서, 상기 제1 및 제2 상변화 저항 소자는 높은 저항 상태에 있는, 메모리 장치.
  27. 청구항 24에 있어서, 상기 다수의 상변화 저항 소자는 세 개 이상의 상변화 저항 소자를 포함하는, 메모리 장치.
  28. 청구항 24에 있어서, 상기 메모리 셀 각각은 수직 셀인, 메모리 장치.
  29. 청구항 24에 있어서, 상기 메모리 셀 각각은 평면 셀인, 메모리 장치.
  30. 청구항 24에 있어서, 각 메모리 셀은 적어도 2 비트를 저장할 수 있는, 메모리 장치.
  31. 청구항 24에 있어서, 다수의 복수-상태 감지 증폭기를 포함하는 독출 회로를 더 포함하는, 메모리 장치.
  32. 청구항 31에 있어서, 각각의 복수-상태 감지 증폭기는, 각 메모리 셀의 저항에 상응하는 독출 전압을 기준 저항에 상응하는 독출 전압과 비교함으로써 상기 각 메모리 셀의 저항 상태를 판정하는, 메모리 장치.
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  38. 단일의 제 1 전극을 형성하는 단계;
    상기 제 1 전극과 접촉하는 다수의 상변화 저항 소자를 형성하는 단계로서, 상기 상변화 저항 소자 각각은, 상기 상변화 저항 소자 중 다른 상변화 저항 소자의 저항 곡선에 대해 시프트되고, 프로그래밍 전압의 함수인 각각의 저항 곡선을 갖는, 다수의 상변화 저항 소자 형성 단계; 및
    상기 다수의 상변화 저항 소자와 접촉하는 단일의 제 2 전극을 형성하는 단계를 포함하는, 저항 메모리 셀을 제조하는 방법.
  39. 청구항 38에 있어서, 상기 다수의 상변화 저항 소자 중 적어도 하나는 불순물로 도핑되는, 저항 메모리 셀을 제조하는 방법.
  40. 청구항 39에 있어서, 상기 불순물은 O, N 및 Si 중 적어도 하나인, 저항 메모리 셀을 제조하는 방법.
  41. 청구항 38에 있어서, 상기 다수의 상변화 저항 소자는 상기 제 2 전극 전에 형성되는, 저항 메모리 셀을 제조하는 방법.
  42. 청구항 38에 있어서, 상기 다수의 상변화 저항 소자 형성 단계는, 상변화 소재 층을 증착하는 단계, 상기 다수의 상변화 저항 소자를 형성하도록 상기 상변화 소재 층을 선택적으로 에칭하는 단계, 및 상기 다수의 상변화 저항 소자 각각의 사이에 유전체를 증착하는 단계를 포함하는, 저항 메모리 셀을 제조하는 방법.
  43. 청구항 42에 있어서, 상기 에칭 단계 이후에 상기 다수의 상변화 저항 소자 중 적어도 하나를 도핑하는 단계를 더 포함하는, 저항 메모리 셀을 제조하는 방법.
  44. 청구항 38에 있어서, 상기 다수의 상변화 저항 소자 각각은 상이한 길이를 갖는, 저항 메모리 셀을 제조하는 방법.
  45. 청구항 38에 있어서, 상기 다수의 상변화 저항 소자는 두 개의 상변화 저항 소자를 포함하는, 저항 메모리 셀을 제조하는 방법.
  46. 청구항 38에 있어서, 상기 다수의 상변화 저항 소자는 세 개 이상의 상변화 저항 소자를 포함하는, 저항 메모리 셀을 제조하는 방법.
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