KR101088821B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 비용 추가 없이 반도체 소자의 동작 특성을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 도전막을 형성하는 단계 및 상기 도전막이 형성된 반도체 기판의 결과물을 열처리하는 단계를 포함하며, 상기 열처리는, 제1 온도에서 수행되는 1차 열처리와 상기 제1 온도보다 낮은 제2 온도에서 수행되는 2차 열처리를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 비용 추가 없이 반도체 소자의 동작 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 모스펫(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스펫 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
한편, 반도체 소자의 고집적화 추세가 심화됨에 따라 상기 게이트의 RC 지연 문제가 큰 이슈로 부각되었으며, 이러한 게이트의 RC 지연 문제를 해결하기 위한 하나의 방법으로 비저항이 낮은 게이트 물질의 적용이 시도되고 있다. 구체적으로, 게이트 도전막으로서 폴리실리콘막과 금속실리사이드막의 적층막 구조 또는 폴리실리콘막과 금속실리사이드막 및 금속막의 다층막 구조가 적용되고 있다.
하지만, 듀얼 게이트 구조를 갖는 반도체 소자의 제조시 피모스 소자의 경우에는, P+ 폴리실리콘막으로부터 P형 불순물이 금속계막으로 외방확산하여 폴리실리콘막 내의 불순물 도핑농도가 불충분하게 되는 게이트 공핍화 현상이 유발된다. 그래서, 상기 게이트 공핍화 현상을 개선하고 폴리실리콘막과 금속계막 간의 접촉 저항을 감소시키기 위해 폴리실리콘막 내의 불순물 농도를 증가시키는 방법이 제안된 바 있다.
그러나, 전술한 종래 기술의 경우에는 상기 폴리실리콘막 내의 불순물 농도가 증가됨에 따라 상기 폴리실리콘막의 표면 상에 비정질 상을 갖는 반응막이 형성되는데, 상기 반응막은 순수한 실리콘산화막이 아니기 때문에 습식 클리닝 및 습식 식각 공정시 제거되지 않는다. 그 결과, 후속 금속계막을 형성한 후에도 폴리실리콘막과 금속계막 사이에 상기 반응막이 잔류되며, 이로 인해, 전술한 종래 기술의 경우에는 게이트의 접촉 저항이 증가되어 반도체 소자의 동작 특성이 열화된다.
본 발명은 비용 추가 없이 반도체 소자의 동작 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 도전막을 형성하는 단계 및 상기 도전막이 형성된 반도체 기판의 결과물을 열처리하는 단계를 포함하며, 상기 열처리는, 제1 온도에서 수행되는 1차 열처리와 상기 제1 온도보다 낮은 제2 온도에서 수행되는 2차 열처리를 포함한다.
상기 도전막은 불순물이 도핑된 폴리실리콘막을 포함한다.
상기 1차 열처리는 800∼1100℃의 제1 온도에서 수행한다.
상기 1차 열처리는 N2 가스 또는 N2 가스와 O2 가스의 혼합 가스를 플로우시키면서 수행한다.
상기 N2 가스와 O2 가스의 혼합 가스는 N2 가스에 O2 가스가 상기 N2 가스보다 상대적으로 작은 비율로 함유된 가스이다.
상기 2차 열처리는 200∼600℃의 제2 온도에서 수행한다.
상기 2차 열처리는 O2 가스 또는 O2 가스와 N2 가스의 혼합 가스를 플로우시키면서 수행한다.
상기 O2 가스와 N2 가스의 혼합 가스는 O2 가스: N2 가스가 1:0.1∼1:10의 비율로 혼합된 가스이다.
상기 1차 열처리 및 2차 열처리의 전 또는 후에 N2 가스가 플로우된다.
상기 열처리하는 단계 후, 상기 열처리시 발생된 도전막 표면의 산화막을 제거하는 단계 및 상기 산화막이 제거된 도전막 상에 금속계막을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 불순물이 도핑된 도전막을 형성하는 단계와, 상기 도전막 내의 불순물들이 활성화되도록 제1 온도에서 1차 열처리하는 단계와, 상기 도전막 표면에 발생된 반응막이 산화되도록, 상기 제1 온도보다 낮은 제2 온도에서 2차 열처리하는 단계 및 상기 산화된 반응막을 제거하는 단계를 포함한다.
상기 도전막은 불순물이 도핑된 폴리실리콘막을 포함한다.
상기 1차 열처리는 800∼1100℃의 제1 온도에서 수행한다.
상기 1차 열처리는 N2 가스 또는 N2 가스와 O2 가스의 혼합 가스를 플로우시키면서 수행한다.
상기 N2 가스와 O2 가스의 혼합 가스는 N2 가스에 O2 가스가 상기 N2 가스보다 상대적으로 작은 비율로 함유된 가스이다.
상기 2차 열처리는 200∼600℃의 제2 온도에서 수행한다.
상기 2차 열처리는 O2 가스 또는 O2 가스와 N2 가스의 혼합 가스를 플로우시키면서 수행한다.
상기 O2 가스와 N2 가스의 혼합 가스는 O2 가스: N2 가스가 1:0.1∼1:10의 비율로 혼합된 가스이다.
상기 1차 열처리 및 2차 열처리의 전 또는 후에 N2 가스가 플로우된다.
상기 산화된 반응막을 제거하는 단계 후, 상기 산화된 반응막이 제거된 도전막 상에 금속계막을 형성하는 단계를 더 포함한다.
본 발명은 불순물이 도핑된 폴리실리콘막을 형성한 후에 상기 폴리실리콘막의 표면 상에 발생된 반응막이 산화되도록 O2 가스 분위기에서 열처리 공정을 수행함에 따라, 후속 습식 클리닝 공정시 폴리실리콘막 표면의 산화된 반응막을 용이하게 제거할 수 있다.
그러므로, 본 발명은 게이트 도전막인 폴리실리콘막과 금속계막의 사이에 비정질의 반응막이 잔류되는 것을 방지하여 게이트의 접촉 저항이 증가되는 것을 억제할 수 있으며, 따라서, 본 발명은 게이트 저항을 개선하고 반도체 소자의 동작 특성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102)을 형성한 다음, 상기 게이트 절연막(102) 상에 게이트 도전막으로서 불순물이 도핑된 폴리실리콘막(104)을 형성한다. 여기서, 게이트 공핍화 현상을 개선하고 폴리실리콘막(104)과 후속으로 형성되는 금속계막 간의 접촉 저항을 감소시키기 위해 폴리실리콘막(104) 내의 불순물 농도를 증가시키는 것이 바람직하며, 예컨대, 플라즈마를 이 용한 이온주입 공정을 통해 폴리실리콘막(104) 내에 불순물을 도핑시킨다.
이때, 상기 폴리실리콘막(104) 내의 불순물 농도가 증가됨에 따라 상기 폴리실리콘막(104)의 표면 상에 비정질 상을 갖는 반응막(106a)이 발생된다. 상기 반응막(106a)은 불순물이 고농도로 도핑된 상태이며 산소 성분이 다량 함유되어 있으나, 순수한 실리콘 산화막은 아니다.
도 1b를 참조하면, 상기 폴리실리콘막(104) 내의 불순물들이 활성화되도록 1차 열처리 공정(108)을 수십∼수백초 정도 동안 수행한다. 상기 1차 열처리 공정(108)은 N2 가스를 플로우시키면서 약 800∼1100℃ 정도의 제1 온도에서 수행한다. 또한, 상기 1차 열처리 공정(108)시 폴리실리콘막(104)의 특성을 향상시키기 위해 N2 가스에 O2 가스가 미량으로 함유된 N2 가스와 O2 가스의 혼합 가스, 구체적으로, N2 가스에 O2 가스가 상기 N2 가스보다 상대적으로 작은 비율로 함유된 가스를 플로우시키는 것도 가능하다.
도 1c를 참조하면, 상기 1차 열처리 공정(108)이 수행된 반도체 기판(100)의 결과물에 대해 2차 열처리 공정(110)을 5초∼수백초 정도 동안 수행한다. 상기 2차 열처리 공정(110)은 1차 열처리 공정(108)의 제1 온도보다 낮은 200∼600℃ 정도의 제2 온도, 바람직하게, 약 300∼500℃ 정도의 온도로 수행한다.
여기서, 상기 2차 열처리 공정(110)은 상기 폴리실리콘막(104) 표면의 반응막이 산화되도록 O2 가스를 플로우시키면서 수행하며, 그 결과, 폴리실리콘막(104) 표면의 반응막(106a)이 산화되어 산화막(106)이 형성된다. 또한, 상기 2차 열처리 공정(110)시 O2 가스와 N2 가스의 혼합 가스를 플로우시키는 것도 가능하며, 이때, 반도체 소자의 특성이 열화되지 않도록 O2 가스와 N2 가스의 혼합 가스의 비율을 적절히 조절하는 것이 바람직하다. 구체적으로, 상기 O2 가스와 N2 가스의 혼합 가스는 O2 가스: N2 가스가 1:0.1∼1:10의 비율로 혼합된 가스이다.
한편, 상기 1차 열처리 공정(108) 및 2차 열처리 공정(110)의 전 또는 후에 N2 가스를 플로우시키는 것도 가능하며, 상기 1차 열처리 공정(108) 및 2차 열처리 공정(110)은 인-시튜(In-Situ) 또는 아웃-시튜(Out-Situ)로 수행한다.
도 1d를 참조하면, 상기 2차 열처리 공정(110)시 산화된 폴리실리콘막(104) 표면의 산화막(106)을 제거한다. 상기 산화막(106)의 제거는 산화막 제거용 케미컬, 예컨대, HF 등의 케미컬을 사용하는 습식 식각 또는 습식 클리닝 방식으로 수행하며, 그 결과, 폴리실리콘막(104) 표면의 산화막(106) 및 반도체 기판(100)의 표면 상에 발생된 자연 산화막(도시안됨)이 함께 제거된다.
도 1e를 참조하면, 상기 산화막(106)이 제거된 폴리실리콘막(104) 상에 게이트 도전막(114)으로서 금속계막(112)을 형성한다. 상기 금속계막(112)은 금속 실리사이드막과 금속막의 단일막 구조 또는 적층막 구조를 포함하며, 예컨대, 텅스텐막, 코발트막 및 티타늄막 계열의 막을 포함한다. 그리고 나서, 폴리실리콘막(104)과 금속계막(112)의 적층 구조를 포함하는 게이트 도전막(114) 상에 게이트 하드마스크막(116)을 형성한다.
도 1f를 참조하면, 상기 게이트 하드마스크막(116), 폴리실리콘막(104)과 금속계막(112)을 포함하는 게이트 도전막(114) 및 게이트 절연막(102)을 식각하여 반도체 기판(100) 상에 게이트(G)를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 불순물이 도핑된 폴리실리콘막을 형성한 후에 1차 및 2차 열처리 공정을 수행하며, 상기 2차 열처리 공정을 상기 폴리실리콘막의 표면 상에 발생된 반응막이 산화되도록 O2 가스 분위기에서 수행함에 따라, 후속 습식 클리닝 공정시 폴리실리콘막 표면의 산화된 반응막을 용이하게 제거할 수 있다.
그러므로, 본 발명은 게이트 도전막인 폴리실리콘막과 금속계막의 사이에 비정질의 반응막이 잔류되는 것을 방지할 수 있으며, 이를 통해, 본 발명은 상기 비정질의 반응막으로 인해 게이트의 접촉 저항이 증가되는 것을 억제하여 게이트 저항을 개선하고 반도체 소자의 동작 특성을 향상시킬 수 있다.
도 2는 본 발명의 실시예에 따른 열처리를 설명하기 위한 그래프로서, 도시된 바와 같이, 불순물이 고농도로 도핑된 폴리실리콘막이 형성된 반도체 기판의 결과물을 열처리 공정 장비, 예컨대, RTA(Rapid Thermal Annealing) 공정 장비에 로딩시킨다. 이때, 상기 폴리실리콘막의 표면 상에는 비정질 상을 갖는 반응막이 발생된 상태이다.
그리고 나서, 상기 RTA 장비 내로 N2 가스를 플로우시키면서, 상기 RTA 장비의 온도를 제1 온도(T1), 즉, 약 800∼1100℃ 정도의 제1 온도(T1)까지 상승시킨다. 그런 다음, 상기 폴리실리콘막 내의 불순물들이 활성화되도록 상기 제1 온도(T1)에서 수십∼수백초 정도 동안 1차 열처리 공정을 수행한다. 상기 1차 열처리 공정은 N2 가스 또는 N2 가스에 O2 가스가 미량으로 함유된 N2 가스와 O2 가스의 혼합 가스를 플로우시키면서 수행하며, 예컨대, N2 가스에 O2 가스가 상기 N2 가스보다 상대적으로 작은 비율로 함유된 N2 가스와 O2 가스의 혼합 가스를 플로우시키면서 수행한다.
이어서, 상기 RTA 장비 내로 N2 가스를 플로우시키면서, 상기 RTA 장비의 온도를 제1 온도(T1)보다 낮은 제2 온도(T2), 즉, 약 200∼600℃ 정도의 제2 온도(T2), 바람직하게, 약 300∼500℃ 정도의 제2 온도(T2)로 냉각시킨다. 그런 다음, 상기 폴리실리콘막 표면의 반응막이 산화되도록 제2 온도(T2)에서 5초∼수백초 정도 동안 2차 열처리 공정을 수행한다. 상기 2차 열처리 공정은 O2 가스 또는 O2 가스: N2 가스가 1:0.1∼1:10의 비율로 혼합된 O2 가스와 N2 가스의 혼합 가스를 플로우시키면서 수행한다.
다음으로, 상기 RTA 장비 내로 N2 가스를 플로우시키면서 상기 RTA 장비의 온도를 로딩 온도까지 냉각시키고, 냉각된 반도체 기판을 언로딩한 후, 후속 반도체 기판의 제조 공정을 수행한다.
이상에서와 같이, 본 발명의 실시예에서는 불순물이 고농도로 도핑된 폴리실리콘막 표면에 발생된 비정질 상의 반응막을 열처리 공정을 통해 산화시킴으로써, 후속 습식 식각 또는 습식 클리닝 공정시 상기 산화된 반응막을 용이하게 제거할 수 있다.
이에 따라, 본 발명은 폴리실리콘막 표면의 반응막이 제거된 상태에서 금속계막이 형성되므로, 게이트 도전막인 폴리실리콘막과 금속계막의 사이에 반응막이 잔류되는 것을 방지할 수 있는 바, 게이트의 접촉 저항을 감소시켜 반도체 소자의 동작 특성을 효과적으로 향상시킬 수 있다.
또한, 본 발명은 추가 공정 없이 상기 폴리실리콘막 내의 불순물을 활성화 시키기 위한 열처리 공정의 조건을 변경함으로써, 폴리실리콘막 표면의 반응막을 산화시키는 것이 가능하므로, 반도체 소자의 제조시 비용 추가 없이 반도체 소자의 동작 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 열처리를 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 게이트 절연막
104 : 폴리실리콘막 106a : 반응막
108 : 1차 열처리 110 : 2차 열처리
106 : 산화막 112 : 금속계막
114 : 게이트 도전막 116 : 게이트 하드마스크막
G : 게이트
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- 반도체 기판 상에 불순물이 도핑된 도전막을 형성하는 단계;상기 도전막 내의 불순물들이 활성화되도록 제1 온도에서 1차 열처리하는 단계;상기 도전막 표면에 발생된 반응막이 산화되도록, 상기 제1 온도보다 낮은 제2 온도에서 2차 열처리하는 단계; 및상기 산화된 반응막을 제거하는 단계;를 포함하는 반도체 소자의 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 도전막은 불순물이 도핑된 폴리실리콘막을 포함하는 것을 특징으로 하 는 반도체 소자의 제조방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 1차 열처리는 800∼1100℃의 제1 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 1차 열처리는 N2 가스 또는 N2 가스와 O2 가스의 혼합 가스를 플로우시키면서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,상기 N2 가스와 O2 가스의 혼합 가스는 N2 가스에 O2 가스가 상기 N2 가스보다 상대적으로 작은 비율로 함유된 가스인 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 2차 열처리는 200∼600℃의 제2 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 2차 열처리는 O2 가스 또는 O2 가스와 N2 가스의 혼합 가스를 플로우시키면서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제 17 항에 있어서,상기 O2 가스와 N2 가스의 혼합 가스는 O2 가스: N2 가스가 1:0.1∼1:10의 비율로 혼합된 가스인 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 1차 열처리 및 2차 열처리의 전 또는 후에 N2 가스가 플로우되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 산화된 반응막을 제거하는 단계 후,상기 산화된 반응막이 제거된 도전막 상에 금속계막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Applications Claiming Priority (1)
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2009
- 2009-07-30 KR KR1020090070179A patent/KR101088821B1/ko not_active IP Right Cessation
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