KR101074762B1 - 낮은 유전상수의 유전체 라이너를 갖는 관통 실리콘 비아 - Google Patents

낮은 유전상수의 유전체 라이너를 갖는 관통 실리콘 비아 Download PDF

Info

Publication number
KR101074762B1
KR101074762B1 KR1020100001920A KR20100001920A KR101074762B1 KR 101074762 B1 KR101074762 B1 KR 101074762B1 KR 1020100001920 A KR1020100001920 A KR 1020100001920A KR 20100001920 A KR20100001920 A KR 20100001920A KR 101074762 B1 KR101074762 B1 KR 101074762B1
Authority
KR
South Korea
Prior art keywords
liner
semiconductor substrate
layer
dielectric
forming
Prior art date
Application number
KR1020100001920A
Other languages
English (en)
Other versions
KR20100083718A (ko
Inventor
밍-파 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20100083718A publication Critical patent/KR20100083718A/ko
Application granted granted Critical
Publication of KR101074762B1 publication Critical patent/KR101074762B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/059—Being combinations of any of the materials from the groups H01L2924/042 - H01L2924/0584, e.g. oxynitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Abstract

관통 실리콘 비아를 구비하는 반도체 기판이 제공되는데 공극(air gap)이 상기 관통 실리콘 비아와 상기 반도체 기판 사이에 위치한다. 개구가 상기 반도체 기판을 부분적으로 통과하도록 형성된다. 상기 개구를 따라 제1라이너가 우선 배치되고나서 상기 개구는 도전성 물질로 충진된다. 상기 반도체 기판의 후면은 씨닝되어(thinned) 상기 제1라이너를 노출시킨다. 상기 제1라이너는 이후에 제거되고 그 자리에는 낮은 유전상수 또는 극저 유전상수의 유전체 물질로 형성되는 제2라이너가 형성된다.

Description

낮은 유전상수의 유전체 라이너를 갖는 관통 실리콘 비아 {Through-Silicon Via With Low-K Dielectric Liner}
본 발명은 일반적으로 집적 회로에 관한 것으로, 더욱 상세하게는 관통 실리콘 비아(through-silicon via)를 갖는 반도체 장치에 관한 것이다.
집적 회로(IC; Integrated Circuit)의 발명 이후로, 다양한 전자 소자(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등등)의 집적 밀도가 계속 발전하였기 때문에 반도체 산업은 지속적으로 급격한 성장을 경험하였다. 대부분, 집적 밀도의 이런 발전은 더 많은 소자들이 주어진 영역으로 집적될 수 있도록 계속 최소 소자 크기(minimum feature size)를 줄임으로써 이루어져 왔다.
집적 소자들이 차지하는 용적은 근본적으로 반도체 웨이퍼의 표면에 있다는 점에서, 이런 집적율의 발전은 기본적으로 2차원(2D)적이다. 비록 리소그래피(lithography)의 현격한 발전이 2D IC 형성에 상당한 발전을 가져왔지만, 2차원에서 달성할 수 있는 집적 밀도에는 물리적인 한계가 있다. 이런 한계 중의 하나는 이런 소자들을 만드는 데 필요한 최소 크기에 있다. 또한, 더 많은 소자가 하나의 칩에 장착될 때에는 더욱 복잡한 설계가 요구된다.
집적 밀도를 더욱 증가시키기 위한 노력으로서, 3차원(3D) IC가 연구되어 왔다. 3D IC의 전형적인 형성 공정에 있어서는, 두 개의 다이(die)가 서로 접합되고, 각각의 다이와 기판(substrate) 위에 있는 콘택트 패드(contact pad) 사이에 전기적 연결이 형성된다. 예컨대, 이런 한 가지 시도는 서로 겹쳐진 두 다이를 접합하는 것을 포함한다. 그리고 나서 적층된 다이는 캐리어 기판(carrier substrate)에 접합되고 와이어 본드(wire bond)가 각각의 다이에 있는 콘택트 패드를 캐리어 기판에 있는 콘택트 패드에 전기적으로 연결한다. 그러나 이런 시도는 와어어 본딩 때문에 다이보다 더 큰 캐리어 기판을 필요로 하게 된다.
보다 최근의 시도는 관통 실리콘 비아(TSV; Trough-Silicon Via)에 초점을 맞추고 있다. 일반적으로, 기판을 통하여 수직한 비아를 식각하고 구리와 같은 도전성 물질로서 상기 비아를 충진(fill)하는 것에 의해 TSV가 형성된다. 상기 비아를 도전성 물질로 충진하기 이전에, 전형적으로는 테트라-에틸 오르쏘-실리케이트(TEOS; tetra-ethyl ortho-silicate)인 유전체 라이너(dielectric liner)가 상기 비아의 측벽을 따라서 형성된다. 그러나 TEOS의 유전상수(dielectric constant)는 약 4.2 정도이기 때문에 잠재적으로 큰 커패시턴스(capacitance)를 생성하게 된다. 이런 큰 커패시턴스는 결과적으로 RC(resistor-capacitor) 회로의 성능에 부정적인 영향을 미치게 된다.
이에 따라, TSV 구조 형성에 있어서의 더 좋은 구조 및 방법이 필요하다.
반도체 장치를 위한 관통 실리콘 비아를 제공하는 본 발명의 실시예에 의하여 앞선 문제점과 다른 문제점이 일반적으로 감소, 해결, 내지 회피되며 유리한 기술적 효과가 달성된다.
본 발명의 일 실시예에 따라, 반도체 장치가 제공된다. 상기 반도체 장치는 회로면(circuit side) 및 상기 회로면의 반대쪽에 있는 후면(backside)을 구비하는 반도체 기판을 포함한다. 관통 실리콘 비아(through-silicon via)는 상기 반도체 기판을 통과하여 연장한다. 유전체 레이어는 상기 관통 실리콘 비아와 상기 반도체 기판 사이에 위치하며, 상기 반도체 기판의 상기 후면의 표면 중 적어도 일부 표면 위로 연장한다.
본 발명의 다른 실시예에 따라, 반도체 장치 형성 방법이 제공된다. 제1면 및 상기 제1면의 반대쪽에 있는 제2면을 구비하는 반도체 기판이 제공된다. 개구는 상기 반도체 기판 안에 형성되고, 제1라이너가 상기 개구의 측벽을 따라 형성된다. 그후에, 도전성 물질이 상기 개구 안에 상기 제1라이너 위로 형성된다. 상기 반도체 기판의 상기 제2면은 씨닝되어(thinned) 상기 제1라이너를 노출시키고, 이후에 상기 제1라이너는 제거된다. 상기 제1라이너를 제거한 후에, 제2라이너가 상기 도전성 물질과 상기 반도체 기판 사이에 위치하도록 형성된다.
본 발명의 또 다른 실시예에 따라, 또 다른 반도체 장치 형성 방법이 제공된다. 상기 반도체 장치 형성 방법은, 회로면으로부터 반도체 기판을 부분적으로 통과하도록 연장하는 관통 실리콘 비아를 구비한 반도체 기판을 제공하는 단계를 포함한다. 제1라이너는 상기 관통 실리콘 비아와 상기 반도체 기판 사이에 위치한다. 상기 반도체 기판의 후면은 씨닝되어(thinned) 상기 제1라이너의 적어도 일부가 노출된다. 상기 관통 실리콘 비아와 상기 반도체 기판 사이에 위치하는 상기 제1라이너의 적어도 일부가 제거되어, 상기 반도체 기판의 상기 후면에 있는 상기 관통 실리콘 비아 주변에 개구를 형성한다. 제2라이너가 상기 개구 안에 형성된다.
본 발명 및 그 효과의 더욱 완벽한 이해를 위하여, 첨부된 도면과 함께 후술되는 설명을 참조하기 바란다. 여기서,
도 1 내지 도 4는 본 발명의 일 실시예에 따라 이용될 수 있는 반도체 장치를 형성하는 중간 단계를 도시한 것이다.
본 발명의 바람직한 실시예들을 제조하고 사용하는 것에 대하여 이하에서 상세히 설명될 것이다. 그러나, 본 발명은 특정 내용이 다양하게 변형되어 실시될 수 있는 많은 적용가능한 발명적 개념을 제공한다는 점이 이해되어야만 할 것이다. 아래에서 설명될 특정 실시예들은 단지 본 발명의 제조 및 사용의 특정한 예일 뿐이며 본 발명의 범위를 한정하지는 않는다.
3차원 집적 회로(예컨대, 적층된 다이 구조) 또는 후면 본딩(backside bonding) 구조에서 사용되기에 적합한 관통 실리콘 비아를 갖는 다이(die)를 형성하는 방법의 중간 단계가 도 1-4에 도시되었다. 본 발명의 예시적인 실시예들과 다양한 도면에서는, 동일한 구성 요소를 지칭하는 데 있어서 동일한 참조부호가 사용된다.
우선 도 1을 참조하면, 전기 회로(112; electrical circuit)를 갖는 반도체 기판(110)이 도시되었는데 전기 회로(112)는 반도체 기판(110) 위에 형성된다. 반도체 기판(110)은 예컨대 도핑되거나 도핑되지 않은(doped or undoped) 벌크 실리콘(bulk silicon) 또는 SOI(semiconductor-on-insulator) 기판의 액티브 레이어(active layer)를 포함할 수 있다. 일반적으로, SOI 기판은 절연체 레이어(insulator layer) 위에 형성된 반도체 물질(예컨대, 실리콘)의 레이어를 포함한다. 절연체 레이어는 예컨대 매몰 옥사이드(BOX; buried oxide) 레이어 또는 실리콘 옥사이드(silicon oxide) 레이어를 포함할 수 있다. 절연체 레이어는 기판(전형적으로는 실리콘 또는 유리 기판) 위에 제공된다. 다층(multi-layered) 기판 또는 경사(gradient) 기판과 같은 다른 기판들도 역시 사용될 수 있다.
반도체 기판(110) 위에 형성된 전기 회로(112)는 특정 용도에 적합한 어떠한 유형의 회로도 될 수 있다. 어떤 실시예에서, 전기 회로는 기판 위에 형성된 전기 소자(electrical device)들을 포함하고 일 이상의 유전체 레이어(dielectric layer)가 상기 전기 소자들 위에 있을 수 있다. 상기 전기 소자들 사이에서 전기적 신호를 전송하기 위하여 금속 레이어(metal layer)가 유전체 레이어 사이에 형성될 수 있다. 전기 소자들은 또한 일 이상의 유전체 레이어 안에 형성될 수도 있다.
예컨대, 전기 회로(112)는 트랜지스터, 커패시터, 저항기, 다이오드, 포토-다이오드(photo-diode), 퓨즈(fuse), 및 이와 유사한 것과 같은 NMOS(N-type metal-oxide semiconductor) 및/또는 PMOS(P-type metal-oxide semiconductor) 소자를 포함할 수 있는데, 이들은 서로 연결되어 일 이상의 기능(function)을 수행한다. 이런 기능은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배(power distribution), 입/출력 회로, 또는 이와 유사한 것을 포함할 수 있다. 해당 기술 분야에서 통상적인 기술을 가진 자라면 앞선 예들은 단지 본 발명의 적용을 상세히 설명하기 위한 예시적인 목적으로 제공되었으며 어떠한 방식으로도 본 발명을 한정하도록 의도된 것이 아님을 이해할 수 있을 것이다. 주어진 특정 용도에 적합하도록 다른 전기 회로가 사용될 수도 있을 것이다.
또한 도 1에는 ILD(inter-layer dielectric) 레이어(116)가 도시되어 있다. 예컨대 ILD 레이어(116)는 PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), SiOxCy, 스핀-온-글래스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymers), 실리콘 카본 물질(silicon carbon material), 이들의 혼합물, 이들의 합성물(composite), 이들의 화합물, 또는 이와 유사한 것과 같이 낮은 유전상수(로우-K; low-K)의 유전체 물질로 형성될 수 있으며, 스피닝(spinning), CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD)와 같이 해당 분야에서 알려진 적절한 방법에 의해 형성될 수 있다. ILD 레이어(116)는 복수의 유전체 레이어를 포함할 수도 있다는 점 또한 이해되어야만 할 것이다.
콘택트(118; contact)는 ILD 레이어(116)를 통과하도록 형성되어 전기 회로(112)에 전기적 콘택트(electrical contact)를 제공한다. 콘택트(118)는 예컨대 포토리소그래피(photolithography) 기술을 사용하여 형성될 수 있는데, 포토리소그래피 기술은 장차 콘택트(118)가 될 ILD 레이어(116)의 일부를 노출시키기 위하여 ILD 레이어(116) 위에 포토레지스트(photoresist) 물질을 증착하고 패터닝한다. 비등방성 건식 식각(anisotropic dry etch) 공정과 같은 식각 공정이 사용되어 ILD 레이어(116)에 개구(opening)를 형성할 수 있다. 바람직하게 미 도시된 확산 장벽 레이어(diffusion barrier layer) 및/또는 접착 레이어(adhesion layer)가 이런 개구를 따라서 위치하고, 개구는 도전성 물질로 충진된다. 바람직하게 상기 확산 장벽 레이어는 TaN, Ta, TiN, Ti, CoW, 또는 이와 유사한 물질의 일 이상의 레이어를 포함하고 상기 도전성 물질은 구리, 텅스텐, 알루미늄, 은, 이들의 화합물, 또는 이와 유사한 물질을 포함함으로써 도 1에 도시된 바와 같은 콘택트(118)를 형성한다.
일 이상의 IMD(inter-metal dielectric) 레이어(120) 및 이와 관련된 금속화 레이어(metallization)(미 도시)가 ILD 레이어(116) 위에 형성된다. 일반적으로, 일 이상의 IMD 레이어와 이와 관련된 금속화 레이어가 사용되어 전기 회로 상호간을 연결하고 외부의 전기적 연결(external electrical connection)을 제공한다. IMD 레이어(120)는 바람직하게 PECVD 기술 또는 HDPCVD(high-density plasma CVD)에 의해 형성되는 FSG 또는 이와 유사한 물질과 같이 낮은 유전상수(로우-K)의 유전체 물질로 형성되며, 중간(intermediate) 식각 정지 레이어(etch stop layer)를 포함할 수 있다. 외부의 전기적 연결을 제공하기 위하여 콘택트(122)가 IMD 레이어의 가장 위쪽에 제공된다.
일 이상의 식각 정지 레이어(미 도시)가 인접한 유전체 레이어 ― 예컨대, ILD 레이어(116)와 IMD 레이어(120) ― 사이에 배치될 수 있다는 점 또한 이해되어야 할 것이다. 일반적으로, 식각 정지 레이어는 비아 및/또는 콘택트를 형성할 때 식각 공정을 멈추게하는 메커니즘을 제공한다. 식각 정지 레이어는 바람직하게 인접한 레이어 ― 예컨대, 밑에 있는 반도체 기판(110), 위에 있는 ILD 레이어(116), 및 위에 있는 IMD 레이어(120) ― 와 다른 식각 선택성(etch selectivity)을 갖는 유전체 물질로 형성된다. 어떤 실시예에서, 식각 정지 레이어는 SiN, SiCN, SiCO, CN, 이들의 화합물, 또는 이와 유사한 물질로 형성되고 CVD 또는 PECVD 기술에 의해 증착될 수 있다.
또한 도 1에는 관통 실리콘 비아(124; through-silicon via)가 도시되어 있다. 관통 실리콘 비아는 어떤 적절한 방법에 의해서도 형성될 수 있다. 예를 들면, 개구가 반도체 기판(110) 안쪽으로 연장하도록 형성될 수 있으며, 이는 예컨대 일 이상의 식각 공정, 밀링(milling), 레이저 기술, 또는 이와 유사한 것에 의해 형성될 수 있다. 이런 개구를 따라서 바람직하게 격리 레이어(isolation layer)로 작동하는 라이너 ― 제1라이너(126)와 같음 - 가 위치한다. 상기 제1라이너는 약 3.5보다 큰 유전상수를 갖는 유전체 물질로 형성될 수 있다. 바람직하게, 제1라이너(126)는 일 이상의 TEOS 레이어를 포함할 수 있으나, 다른 물질도 사용될 수 있다. 아래에서 더욱 상세히 설명되듯이, 제1라이너(126)의 일부는 이후의 공정 단계에서 제거될 것이다. 따라서 다른 구조에 손상을 거의 가하지 않거나 또는 전혀 가하지 않으면서 작업하기 편하고 제거하기 편한 물질이 사용되어야만 한다.
폴리이미드(polyimide) 물질과 같은 보호 레이어(130; protective layer)가 제1라이너(126)의 표면 위에 형성되고 패터닝될 수 있다. 그 후에, 구리, 텅스텐, 알루미늄, 은, 이들의 화합물, 또는 이와 유사한 물질과 같은 도전성 물질로 개구가 충진될 수 있으며, 그에 의해 관통 실리콘 비아(124)를 형성한다. 이런 관통 실리콘 비아(124)는 예컨대 전기도금(electroplating) 기술에 의해 형성될 수 있다. TaN, Ta, TiN, Ti, CoW, 또는 이와 유사한 물질과 같이 도전성 확산 장벽 레이어를 포함하는 다른 물질도 또한 사용될 수 있다.
콘택트(132)는 Cu, W, CuSn, AuSn, InAu, PbSn, 또는 이와 유사한 물질로 형성되는 금속 범프(metal bump)와 같은 것으로, 도전성 라인(128; conductive line)과 전기적으로 접촉하도록 형성된다. 그리고 캐리어 기판(134; carrier substrate)이 접착제(136; ahdesive)를 사용하여 부착된다. 일반적으로, 캐리어 기판(134)은 후속되는 공정 단계 동안에 일시적인 기계적 지지 및 구조적 지지를 제공한다. 이런 방식으로 반도체 기판(110)에 가해지는 손상이 줄어들거나 방지된다. 캐리어 기판(134)은 예컨대 유리, 실리콘 산화물(silicon oxide), 알루미늄 산화물(aluminum oxide), 및 이와 유사한 물질을 포함할 수 있다. 접착제(136)는 어느 적절한 접착제도 될 수 있으며, 예컨대 자외선(UV) 광에 노출되면 접착성을 잃는 UV 접착제(ultraviolet glue)가 될 수 있다.
제1라이너(126)와 그 주변 물질 ― 예컨대, 반도체 기판(110), 관통 실리콘 비아(124), 및 이와 관련된 ILD 레이어(116), IMD 레이어(120), 및/또는 식각 정지 레이어의 물질 ― 사이에 높은 식각 선택성이 존재하도록 제1라이너(126)의 물질이 선택되어야 함이 주목되어야 할 것이다. 아래에서 더욱 상세히 설명되듯이, 제1라이너(126)가 후속 공정 단계에서 제거되기 때문에 높은 식각 선택성은 주변 레이어에 손상을 거의 가하지 않거나 또는 전혀 가하지 않으면서 제1라이너(126)가 제거되는 것을 가능하게 한다.
관통 실리콘 비아(124)가 IMD 레이어(120)의 상면으로부터 반도체 기판(110)의 안쪽으로 연장하도록 도시되었으나 이는 단지 예시적인 목적으로 도시된 것일 뿐 다른 구조가 이용될 수 있음도 역시 주목되어야 할 것이다. 다른 실시예에서는 관통 실리콘 비아(124)가 ILD 레이어(116) 또는 반도체 기판(110)의 상면으로부터 연장할 수 있다. 예컨대 어떤 실시예에서는, 콘택트(118)를 형성한 이후에 반도체 기판(110) 안쪽으로 연장하는 개구를 형성함으로써 관통 실리콘 비아(124)가 형성되며, 이는 예컨대 일 이상의 식각 공정, 밀링(milling), 레이저 기술, 또는 이와 유사한 것에 의해 형성될 수 있다. 이런 개구를 따라서 바람직하게 격리 레이어(isolation layer)로 작동하는 라이너 ― 제1라이너(126)와 같음 - 가 위치하며, 개구는 앞서 설명하였듯이 도전성 물질로 충진된다. 그리고 나서 IMD 레이어(120)가 관통 실리콘 비아 위로 형성될 수 있으며, 선택적으로 금속화 레이어를 이용하여 관통 실리콘 비아에 외부용 전기적 연결부가 생성될 수 있다.
예시적인 목적을 위해서 관통 실리콘 비아(124)를 형성하는 데 사용되는 도전성 물질이 가장 위쪽의 유전체 표면 ― 예컨대, IMD 레이어(120) ― 위로 연장하도록 도시되었다. 이런 실시예에서, 관통 실리콘 비아(124)는 도전성 라인(128)이 있는 하나의 도전성 레이어로 형성될 수 있어서 관통 실리콘 비아(124)를 콘택트(122)에 연결한다. 다른 실시예에서는, 관통 실리콘 비아(124)가 반도체 기판(110) 위에 형성된 전기 회로에 연결되지 않을 수 있다. 이런 실시예에서, 관통 실리콘 비아(124)는 기판의 후면(backside) 또는 기판의 회로면(circuit side) 중 어느 하나에 결합되는 또 다른 기판(미 도시) 위에 형성된 전기 회로로의 전기적 연결을 제공한다.
도 2는 본 발명의 일 실시예에 따라 제1라이너(126)를 노출시키도록 반도체 기판(110)의 후면에 수행되는 씨닝(thinning) 공정을 보여준다. 씨닝 공정은 기계적 연삭(mechanical grinding) 공정이나 화학적 기계적 연마(CMP) 공정과 같은 평탄화(planarization) 공정 및/또는 식각 공정을 이용하여 수행될 수 있다. 예를 들면, 처음에 연삭 또는 CMP와 같은 평탄화 공정이 수행되어 제1라이너(126)를 노출시킬 수 있다. 그 후에 제1라이너(126)의 물질과 반도체 기판(110) 사이에 높은 식각율 선택성(etch-rate selectivity)을 갖는 일 이상의 습식 식각 공정이 수행될 수 있으며, 그에 따라 도 2에 도시된 바와 같이 관통 실리콘 비아(124)가 반도체 기판(110)의 후면으로부터 돌출하도록 남겨둔다. 이런 식각 공정은 예컨대 HBr/O2, HBr/Cl2/O2, SF6/CL2, SF6 플라즈마, 또는 이와 유사한 것을 이용하는 건식 식각 공정이 될 수도 있다. 그러나 다른 실시예에서는 관통 실리콘 비아(124)가 반도체 기판(110)의 후면으로부터 돌출하지 않을 수 있다는 것도 이해되어야만 할 것이다.
도 3은 본 발명의 일 실시예에 따라 제1라이너(126)의 적어도 일부를 제거하는 식각 공정을 보여준다. 제1라이너(126)의 물질과 주변 물질 ― 예컨대, 반도체 기판(110)의 물질, ILD 레이어(116), IMD 레이어(120), 관통 실리콘 비아(124)의 도전성 물질, 및/또는 (만약에 존재한다면) 식각 정지 레이어 ― 사이에 높은 식각율 선택성을 갖는 일 이상의 습식 식각 공정이 수행될 수 있다. 그 결과, 관통 실리콘 비아(124)를 둘러싸는 공극(310; air gap)이 형성된다.
제1라이너(126)가 TEOS로 형성되는 실시예에 있어서는, 제1라이너(126)가 예컨대 X2F2를 이용하는 건식 식각 공정에 의해 제거될 수 있다. 다른 방법으로 습식 식각 공정 역시 이용될 수 있다.
도 3은 또한 공극(310)이 관통 실리콘 비아(124)의 전체 길이에 걸쳐 연장하고 IMD 레이어(120)의 표면 위로 연장하는 실시예를 보여준다. 이런 실시예에서, 공극(310)은 IMD 레이어(120)[또는 ILD 레이어(116)]의 상부 표면 위로 계속된다. 제1라이너(126)의 물질에 대해 높은 식각 선택성을 갖는 물질로 형성되는 콘택트(122)와 같은 다른 표면은 식각 공정을 정지시키도록 만들 수 있다. 또한 식각 공정은 제거될 제1라이너(126)의 양을 제어하는 시간 설정 식각(timed etch)이 될 수도 있다.
도 4는 본 발명의 일 실시예에 따라 관통 실리콘 비아(124)의 도전성 물질과 주변 물질 사이 및 반도체 기판(110)의 후면 위로 형성된 제2라이너(410) ― 또는 반도체 기판(110)의 표면에 형성될 수 있는 자연 산화막(native oxide) - 를 보여준다. 제2라이너(410)는 바람직하게 낮은 유전상수(로우-K) 또는 극저 유전상수(ELK; extra low-K)의 유전체 물질로 형성된다. 제2라이너(410)는 또한 폴리이미드(polyimide)로 형성될 수도 있다. 일반적으로, 로우-k 유전체 물질은 약 3.5 보다 작은 유전상수를 갖고, ELK 유전체 물질은 약 2.8 보다 작은 유전상수를 갖는다. 해당 분야에 통상적인 기술을 가진 자라면 TEOS와 비교하여 더 낮은 유전상수를 갖는 로우-k 또는 ELK 유전체 물질을 이용함으로써 유전상수가 줄어들고 그에 따라 커패시턴스도 낮아진다는 것을 이해할 수 있을 것이다.
적합한 로우-k 유전체 물질은 FSG(fluorinated silicate glass), 탄소 함유 유전체 물질(carbon-containing dielectric material)을 포함하며, 질소, 수소, 산소, 및 이들의 화합물을 더 포함할 수 있다. 제2라이너(410)는 예컨대 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다. 제2라이너(410)를 형성한 이후에, 경화 단계가 수행될 수 있다. 예를 들면, 로우-k 또는 ELK 유전체 물질은 UV 광이 사용되는 UV 경화 공정을 이용하여 경화될 수 있다. 다른 경화 방법도 이용될 수 있다.
도 4에 도시된 바와 같이, 제2라이너(410)를 형성하는 데 이용된 물질은 반도체 기판(110)의 후면 위로 연장하고, 그에 의해 관통 실리콘 비아(124)의 돌출된 부분과 반도체 기판(110) 사이에 절연 레이어(insulating layer)를 제공한다. 제2라이너(410)의 상부 표면으로부터 관통 실리콘 비아(124)가 돌출되는 것이 바람직한 실시예에서는, 또 다른 식각 공정을 수행하는 것이 필요할 수 있다는 점이 이해되어야만 할 것이다. 특히 컨포멀 레이어(conformal layer)를 형성하는 공정을 이용하여 제2라이너(410)가 형성된다면, 제2라이너(410)는 관통 실리콘 비아(124)의 돌출된 부분 위로 연장할 수 있다. 이 경우, 관통 실리콘 비아(124)의 돌출된 부분 위에 위치하는 제2라이너(410)를 노출시키도록 마스크가 증착 및 패터닝되고, 제2라이너(410)의 노출된 부분을 제거하도록 식각 공정이 수행될 수 있으며, 그에 의해 관통 실리콘 비아(124)를 노출시킬 수 있다. 제2라이너(410)를 형성하는 데 스핀-온(spin-on) 공정과 같이 자체 평탄화 공정(self-planarizing process)이 이용된다면, 앞선 공정(또 다른 식각 공정)은 불필요해질 것이다.
그 후에, 반도체 장치를 완성하기 위하여 특정 용도에 적합한 다른 BEOL(back-end-of-line) 공정 기술이 수행될 수 있다. 예를 들면, 캐리어 기판(134)이 제거될 수 있고, UBM(under-bump metallization) 및 콘택트가 기판의 회로면과 후면에 형성될 수 있고, 인캡슐런트(encapsulant)가 형성될 수 있고, 개별화 공정(singulation process)이 수행되어 개개의 다이를 개별화시킬 수 있고, 웨이퍼 레벨 적층(wafer-level stacking)이나 다이 레벨 적층(die-level stacking) 및 이와 유사한 것이 수행될 수 있다. 그렇지만 본 발명의 실시예들은 많은 다양한 상황에서 이용될 수 있다는 점이 이해되어야만 할 것이다. 예를 들면, 본 발명의 실시예들은 다이 대 다이(die-to-die) 접합 구성, 다이 대 웨이퍼(die-to-wafer) 접합 구성, 또는 웨이퍼 대 웨이퍼(wafer-to-wafer) 접합 구성에서 이용될 수 있다.
해당 분야에서 통상적인 지식을 가진 자라면 앞에서 설명한 공정은 다른 공정 동안에 로우-k 유전체 물질을 손상시킬 우려 없이 이용될 수 있는 로우-k 또는 ELK 유전체 라이너를 제공한다는 것을 이해할 수 있을 것이다. 예를 들면, 제2라이너가 제조 공정의 후반부에 형성되기 때문에, 제2라이너는 예컨대 건식 식각 공정, 습식 식각 공정, CMP, 또는 이와 유사한 공정 동안에 손상되지 않는다.
본 발명 및 그 장점이 상세히 설명되었지만, 첨부된 청구항이 정의하는 발명의 범위를 벗어나지 않으면서 다양한 변경, 치환, 및 개조를 할 수 있다는 것이 이해되어야만 할 것이다. 더욱이, 본 발명의 범위는 상세한 설명에서 기재된 공정, 장치, 제조, 및 물질의 조성, 수단, 방법, 및 단계의 특정한 실시예에 한정되도록 의도되지 않는다. 해당 분야에 통상적인 기술을 가진 자가 본 발명의 내용을 이해하게 된다면, 현재 존재하거나 추후에 개발될 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계로서 여기서 설명된 실시예에 대응되는 것과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성할 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계는 본 발명에 따라서 실시될 수 있을 것이다. 따라서, 첨부된 청구항은 이런 범위 내에서 공정, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계를 포함하도록 의도된다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1면 및 상기 제1면의 반대쪽에 있는 제2면을 구비하는 반도체 기판을 제공하는 반도체 기판 제공 단계;
    상기 반도체 기판의 상기 제1면으로부터 상기 반도체 기판 안쪽으로 연장하는 개구를 형성하는 개구 형성 단계;
    상기 개구의 측벽을 따라 제1라이너를 형성하는 제1라이너 형성 단계;
    상기 개구 안에 상기 제1라이너 위로 도전성 물질을 형성하는 도전성 물질 형성 단계;
    상기 반도체 기판의 상기 제2면을 씨닝(thinning)함으로써 상기 제1라이너의 적어도 일부를 노출시키는 씨닝 단계;
    상기 도전성 물질과 상기 반도체 기판 사이에 위치하는 상기 제1라이너의 적어도 일부를 제거하는 제거 단계; 및
    상기 제거 단계 이후에, 상기 도전성 물질과 상기 반도체 기판 사이에 위치하는 제2라이너를 형성하는 제2라이너 형성 단계;를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  7. 제6항에 있어서,
    상기 제1라이너는 3.5보다 큰 유전상수를 갖는 물질을 포함하고,
    상기 제2라이너는 3.5보다 작은 유전상수를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  8. 제6항에 있어서,
    상기 제2라이너는 폴리이미드(polyimide)를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  9. 제6항에 있어서,
    상기 씨닝 단계는, 상기 도전성 물질의 일부가 상기 반도체 기판의 상기 제2면으로부터 돌출하도록 상기 반도체 기판의 상기 제2면을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  10. 제6항에 있어서,
    상기 제2라이너는 상기 반도체 기판의 상기 제1면에 형성된 유전체 레이어 위로 연장하는 것을 특징으로 하는 반도체 장치 형성 방법.
  11. 제10항에 있어서,
    상기 제거 단계는 상기 반도체 기판의 상기 제1면에 있는 상기 유전체 레이어 위로 연장하는 상기 제1라이너의 적어도 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
KR1020100001920A 2009-01-13 2010-01-08 낮은 유전상수의 유전체 라이너를 갖는 관통 실리콘 비아 KR101074762B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14433609P 2009-01-13 2009-01-13
US61/144,336 2009-01-13
US12/617,259 2009-11-12
US12/617,259 US8399354B2 (en) 2009-01-13 2009-11-12 Through-silicon via with low-K dielectric liner

Publications (2)

Publication Number Publication Date
KR20100083718A KR20100083718A (ko) 2010-07-22
KR101074762B1 true KR101074762B1 (ko) 2011-10-19

Family

ID=42318467

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100001920A KR101074762B1 (ko) 2009-01-13 2010-01-08 낮은 유전상수의 유전체 라이너를 갖는 관통 실리콘 비아

Country Status (5)

Country Link
US (4) US8399354B2 (ko)
JP (1) JP5345077B2 (ko)
KR (1) KR101074762B1 (ko)
CN (1) CN101783329B (ko)
TW (1) TWI402957B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236325B2 (en) 2013-04-18 2016-01-12 Globalfoundries Inc. Through-vias for wiring layers of semicondutor devices

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US7910473B2 (en) 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8399354B2 (en) 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8466059B2 (en) * 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8519542B2 (en) 2010-08-03 2013-08-27 Xilinx, Inc. Air through-silicon via structure
KR20120067525A (ko) * 2010-12-16 2012-06-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9059262B2 (en) 2011-02-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including conductive structures through a substrate and methods of making the same
KR101739939B1 (ko) 2011-03-16 2017-05-26 삼성전자주식회사 반도체 장치의 제조 방법
KR101828063B1 (ko) 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법
KR101767654B1 (ko) 2011-05-19 2017-08-14 삼성전자주식회사 에어 갭 절연 구조를 갖는 관통전극을 구비한 반도체 소자 및 그 제조방법
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8802457B2 (en) * 2011-08-08 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Backside surface treatment of semiconductor chips
KR101828490B1 (ko) 2011-08-30 2018-02-12 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101840846B1 (ko) 2012-02-15 2018-03-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
TW201338092A (zh) * 2012-03-08 2013-09-16 Rexchip Electronics Corp 半導體之氣隙的形成方法
US8901697B2 (en) * 2012-03-16 2014-12-02 Analog Devices, Inc. Integrated circuit having a semiconducting via; an integrated circuit including a sensor, such as a photosensitive device, and a method of making said integrated circuit
CN103378028B (zh) * 2012-04-13 2016-01-13 南亚科技股份有限公司 具有应力保护结构的半导体结构与其形成方法
WO2013160976A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置およびその製造方法
US8963336B2 (en) 2012-08-03 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
JP2014107304A (ja) 2012-11-22 2014-06-09 Renesas Electronics Corp 半導体装置およびその製造方法
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
US10490483B2 (en) * 2016-03-07 2019-11-26 Micron Technology, Inc. Low capacitance through substrate via structures
US10319680B1 (en) * 2018-03-01 2019-06-11 Sandisk Technologies Llc Metal contact via structure surrounded by an air gap and method of making thereof
JP2019204894A (ja) 2018-05-24 2019-11-28 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
DE102021100529A1 (de) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Tsv-struktur und verfahren zum bilden davon
CN115565934A (zh) * 2021-07-01 2023-01-03 长鑫存储技术有限公司 一种半导体器件及其制作方法
US11728288B2 (en) * 2021-08-27 2023-08-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including guard ring structure and three-dimensional device structure including the same

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US28105A (en) * 1860-05-01 Peters
US167534A (en) * 1875-09-07 Improvement in machines for cutting ovals
US222054A (en) * 1879-11-25 Improvement in clothes-pounders
US243047A (en) * 1881-06-14 Printing-machine
US69327A (en) * 1867-10-01 Improved adjustable frame for stretching hides
JPH05211239A (ja) * 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US5880018A (en) 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
WO1998019337A1 (en) * 1996-10-29 1998-05-07 Trusi Technologies, Llc Integrated circuits and methods for their fabrication
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6037822A (en) * 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) * 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
JP3778256B2 (ja) 2000-02-28 2006-05-24 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
EP1472730A4 (en) * 2002-01-16 2010-04-14 Mann Alfred E Found Scient Res HOUSING FOR ELECTRONIC CIRCUITS WITH REDUCED SIZE
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
JP2004215090A (ja) * 2003-01-07 2004-07-29 Canon Inc 画像通信システム及び画像処理装置
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6924551B2 (en) * 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
JP4467318B2 (ja) * 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7297574B2 (en) * 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
JP4698296B2 (ja) 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
JP4250154B2 (ja) * 2005-06-30 2009-04-08 新光電気工業株式会社 半導体チップ及びその製造方法
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
US20070069327A1 (en) 2005-09-29 2007-03-29 Infineon Technologies Ag Method for manufacturing an integrated semiconductor device
JP5222459B2 (ja) * 2005-10-18 2013-06-26 新光電気工業株式会社 半導体チップの製造方法、マルチチップパッケージ
US7626269B2 (en) * 2006-07-06 2009-12-01 Micron Technology, Inc. Semiconductor constructions and assemblies, and electronic systems
JP5103854B2 (ja) * 2006-10-02 2012-12-19 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板および電子機器
US20080136038A1 (en) * 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
US7531443B2 (en) * 2006-12-08 2009-05-12 Micron Technology, Inc. Method and system for fabricating semiconductor components with through interconnects and back side redistribution conductors
JP2008153352A (ja) * 2006-12-15 2008-07-03 Seiko Epson Corp 半導体装置とその製造方法、および電子機器
US7564115B2 (en) * 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
KR100895813B1 (ko) * 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
JP4961617B2 (ja) * 2007-10-01 2012-06-27 新光電気工業株式会社 配線基板とその製造方法及び半導体装置
US20090127667A1 (en) 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
US8049310B2 (en) 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
JPWO2010035379A1 (ja) * 2008-09-26 2012-02-16 パナソニック株式会社 半導体装置及びその製造方法
US8513119B2 (en) * 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US7910473B2 (en) * 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8399354B2 (en) 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236325B2 (en) 2013-04-18 2016-01-12 Globalfoundries Inc. Through-vias for wiring layers of semicondutor devices
US9245824B2 (en) 2013-04-18 2016-01-26 Globalfoundries Inc. Through-vias for wiring layers of semiconductor devices

Also Published As

Publication number Publication date
JP2010166052A (ja) 2010-07-29
CN101783329A (zh) 2010-07-21
US20150287664A1 (en) 2015-10-08
US20200335428A1 (en) 2020-10-22
US20100176494A1 (en) 2010-07-15
US20130119521A1 (en) 2013-05-16
JP5345077B2 (ja) 2013-11-20
CN101783329B (zh) 2013-08-14
US9064940B2 (en) 2015-06-23
US8399354B2 (en) 2013-03-19
KR20100083718A (ko) 2010-07-22
US11600551B2 (en) 2023-03-07
TW201027704A (en) 2010-07-16
TWI402957B (zh) 2013-07-21
US10707149B2 (en) 2020-07-07

Similar Documents

Publication Publication Date Title
US11600551B2 (en) Through-silicon via with low-K dielectric liner
US7910473B2 (en) Through-silicon via with air gap
US11581281B2 (en) Packaged semiconductor device and method of forming thereof
US9312225B2 (en) Bump structure for stacked dies
US10163756B2 (en) Isolation structure for stacked dies
US8466059B2 (en) Multi-layer interconnect structure for stacked dies
KR102443350B1 (ko) 본딩 구조물 및 그 형성 방법
US9768048B2 (en) Package on-package structure
US10510641B2 (en) Semiconductor device having backside interconnect structure on through substrate via and method of forming the same
US20100187694A1 (en) Through-Silicon Via Sidewall Isolation Structure
US11355475B2 (en) Singulation and bonding methods and structures formed thereby
US7687311B1 (en) Method for producing stackable dies
US20210057363A1 (en) Bonding structure and method of forming same
US20230395573A1 (en) Semiconductor package and method of manufacturing semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140925

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150924

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160927

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 8