KR101068936B1

KR101068936B1 - 버스 연결을 통한 랜덤 액세스를 위한 방법 및 데이터 구조

Info

Publication number: KR101068936B1
Application number: KR1020040051079A
Authority: KR
Inventors: 루이 몽탈보; 디디에르 도엥; 로렝 블롱드; 엠마뉴엘 졸리
Original assignee: 톰슨 라이센싱
Priority date: 2003-07-03
Filing date: 2004-07-01
Publication date: 2011-09-30
Also published as: JP2005025767A; TWI366752B; DE602004008545T2; EP1494125A1; CN100440187C; US7302509B2; US20050005049A1; KR20050004062A; DE602004008545D1; TW200510989A; JP4657637B2; CN1577308A

Abstract

I²C 버스를 통해 디바이스에서의 셀에 어드레싱하는 방법이 제안되며, 여기서 공통적인 어드레싱 구성은 '데이터 전송 모드' 바이트에 의해 보충된다. '데이터 전송 모드' 바이트는 어드레스 및 데이터 바이트의 수를 규정하여, 뒤이어 디바이스 어드레싱이 이루어져서, 이를 통해 버스에 연결된 디바이스 내부에 셀의 직교 및 확장가능 어드레싱을 허용한다. 본 방법은 슬레이브 디바이스에 기록하기 위한 기존의 I²C 표준과 완전히 호환된다. 마스터 및 슬레이브 사이의 연결의 설정 및 종료 뿐 아니라 바이트 수신의 응답은 표준에 따른다.

Description

버스 연결을 통한 랜덤 액세스를 위한 방법 및 데이터 구조 {METHOD AND DATA STRUCTURE FOR RANDOM ACCESS VIA A BUS CONNECTION}

도 1은 I²C 버스 표준에 따라 기록 액세스를 위한 I²C 디바이스의 일반적인 어드레싱을 도시한 도면.

도 2는 I²C 버스 표준에 따라 판독 액세스를 위한 I²C 디바이스의 일반적인 어드레싱을 도시한 도면.

도 3은 본 발명의 방법에 따라 판독 동작을 위한 I²C 디바이스의 어드레싱을 도시한 도면.

도 4는 본 발명의 방법에 따라 기록 동작을 위한 I²C 디바이스의 어드레싱을 도시한 도면.

도 5는 '데이터 전송 모드' 바이트의 일반적인 도면.

도 6은 본 발명에 따라 가능한 어드레스 및 데이터 길이의 개략도.

<도면 주요 부분에 대한 부호의 설명>

EEPROM: 전기 소거 및 프로그래밍 판독 전용 메모리

SDA: 직렬 데이터 라인 SCL: 클록 라인

버스 연결은, 적어도 일부분이 하나 초과하는 디바이스에 의해 공통적으로 사용되는 다수의 배선 또는 라인을 통해 다수의 디바이스를 상호 연결하는 방법이다. 버스 연결은 직렬 또는 병렬일 수 있고, 즉 정보는 단일 데이터 라인 또는 다수의 병렬 데이터 라인을 통해 송신될 수 있다. 버스 연결은 특정 시간 기간에 송신된 정보의 비율을 결정하기 위한 클록 라인을 포함할 수 있다. 버스 연결은 예를 들어 핸드세이크(handshake), 칩 선택 등을 위해 다수의 전용 라인을 또한 포함할 수 있다. 특히 직렬 버스 연결인 I²C 버스와 같은 다수의 표준화된 버스 연결이 알려져 있다.

I²C 버스는 내부-IC 통신에 사용된 쌍방향 2-배선 버스이다. 마스터 디바이스는 동시에 최대 1024개의 슬레이브 디바이스 중에서 하나의 단일 슬레이브 디바이스를 이용하여 데이터 전송을 제어한다. 슬레이브 디바이스의 최대 개수의 제한은 I²C 버스 표준에 의해 한정된 어드레스 필드의 크기(10 비트)의 결과이다. 개별적인 디바이스 어드레스는 I²C 버스 표준에 규정되고, 디바이스를 명백하게 식별하는 수단을 제공한다.

EEPROM(Electric Erasable and Programmable Read Only Memory)은 프로그램 또는 데이터를 기기 및 디바이스에 저장하는데 광범위하게 사용되며, 여기서 저장된 정보는 전류가 공급되지 않을 때조차 유지되어야 한다. 다수의 EEPROM 디바이스는 데이터를 판독 및 기록하기 위한 I²C 버스 인터페이스를 사용하며, 쉽게 이용가능하다. I²C 버스 표준을 따르는 EEPROM 내용으로의 액세스는 순차적으로 이루어져야 한다. 일부 EEPROM 제조자는, 마스터 디바이스가 EEPROM의 하나의 메모리 페이지(128 바이트)까지 무작위로 액세스하도록 하는 전용 메커니즘을 이용한다. 그러나, 예를 들어 ASIC(Application Specific Integrated Circuit) 및 FPGA(Field Programmable Gate Array)에서 내장된 EEPROM 메모리의 크기는 크게 증가하고, I²C 버스를 통한 이 메모리 내용의 무작위 액세스는 표준에 규정된 어드레스 공간의 한계로 인해 처리하는데 어렵다.

일반적으로 I²C 버스의 물리적 층은 병렬 방식으로 모든 디바이스를 상호 연결하는 2개의 배선으로 구성된다. 직렬 데이터 라인(SDA)은 직렬 방식으로 송신될 데이터를 전달하고, 직렬 클록(SCL)은 클록 신호를 제공하고, 데이터 속도를 결정한다. 각 클록 주기는 하나의 1 비트가 전달되게 한다. 연결의 START 및 STOP 상태는 양쪽 라인상에서 미리 결정된 논리 레벨에 의해 확립된다. 마스터 디바이스는, 버스 상에서 데이터 전송을 개시하고, 현재 연결을 위한 클록 신호를 생성하고, 전송을 종료하는 디바이스이다. 슬레이브 디바이스는 마스터에 의해 어드레싱된 디바이스이다. 각 디바이스는 고유 어드레스에 의해 인식되고, 송신기 또는 수신기 중 어느 하나로서 동작할 수 있다. 송신기는 데이터를 버스로 송신하는 디바이스이다. 수신기는 버스로부터 데이터를 수신하는 디바이스이다. 다음 설명에서, I²C 버스 상의 논리 레벨은 각각 '하이(high)' 및 '로우(low)' 또는 '1' 및 '0'으로 언급된다. I²C 버스 신호의 절대 레벨은 응용에 따라 변할 수 있다. I²C 버스의 쌍방향 특성으로 인해, 디바이스의 입력 및 출력 포트는 3-상태 포트이어야 한다. 3-상태 포트는 송신을 위해 저 임피던스에서 하이 또는 로우 레벨을 능동적으로 감당할 수 있거나, 데이터를 수신하기 위해 버스에 대한 고 임피던스를 나타낼 수 있다. 대기 상태 또는 미사용 상태에서, 클록 및 데이터 라인은 적절한 바이어싱 수단에 의해 미리 결정된 레벨로 풀링(pulled)되고, 버스에 연결된 모든 디바이스는 버스에 대한 고 임피던스를 나타낸다. START 상태는 데이터 라인(SDA)의 하이-로우 전이에 의해 확립되는 한편, 클록 라인(SCL)은 하이 상태가 된다. START 상태는 데이터 전송을 위한 임의의 명령보다 항상 우선해야 한다. STOP 상태는 데이터 라인(SDA)의 로우-하이 전이에 의해 확립되는 한편, 클록 라인(SCL)은 하이 상태가 된다. STOP 상태는 버스 마스터와 슬레이브 사이의 통신을 종료한다. 성공적인 데이터 전송은 수신 디바이스에 의해 생성된 응답 신호(ACK)로 표시된다. 이를 행하기 위해, 데이터 전송 방향에 따라, 마스터 또는 슬레이브 중 어느 하나인 송신 디바이스는 8 비트 데이터를 송신한 후에 SDA 라인을 연결 해제(release)하고, 즉 디바이스 포트는 고 임피던스를 감당한다. 9번째 클록 펄스 동안, 수신기는 능동적으로 8 비트 데이터 수신을 응답하기 위해 SDA 배선을 로우로 풀링한다. 임의의 추가 에러 정정은 디바 이스에서 개별적으로 구현될 수 있고, I²C 버스 프로토콜의 부분이 아니다. 수신 디바이스는 클록 SCL 신호의 상승 에지 상에서 SDA 라인을 샘플링한다. SDA 신호는 클록(SCL)의 로우-하이 전이 동안 안정하게 되어야 하고, SDA 라인 상의 데이터는 SCL 라인이 로우일 때만 변해야 한다. 마스터 디바이스는 START 전이를 확립함으로써 슬레이브 디바이스를 이용하여 데이터 전송을 개시할 수 있다.

다음 설명에서, 7 비트 어드레싱을 위한 표준에 따라 I²C 디바이스의 일반적인 어드레싱 구성이 제공된다. 또한 이용가능한 10 비트 어드레싱은 더 복잡하지만, 본질적으로 유사하며, 그러므로 구체적으로 언급되지 않을 것이다. START 상태가 확립된 후에, 마스터는 SDA 라인 상의 슬레이브 어드레스를 송신한다. 슬레이브 어드레스는 8 비트로 구성되고; I²C 버스 표준에 규정된 바와 같이, 7 최상위 비트는 슬레이브 어드레스를 구성하고, 8번째 비트 또는 최하위 비트(LSB)는 판독 또는 기록 비트

인데, 이것은 판독 동작에 대해서 '1'로 설정되고, 기록 동작에 대해서 '0'으로 설정된다. 슬레이브 디바이스가 SDA 라인 상에 송신된 어드레스와 자체적으로 할당된 어드레스 사이의 매치를 식별하면, 슬레이브 디바이스는 9번째 비트 주기 동안 SDA 배선 상에 응답 신호를 생성한다.

일반적인 기록 동작의 데이터 전송은 도 1에 도시된 구성을 따른다. 도면에서, 마스터로부터 슬레이브로의 송신은 음영 배경(shaded background)으로 표시되고, 슬레이브로부터 마스터로의 송신은 백색 배경으로 표시된다. 마스터 디바이스 는 START 상태(S)를 생성하고, 이후에 '0'으로 설정된

비트를 갖는 슬레이브 어드레스, 즉 데이터의 'n' 바이트를 송신하고, 마지막으로 STOP 상태(P)를 생성한다. 슬레이브 디바이스는 데이터의 각 수신된 바이트 이후에 9번째 클록 펄스 동안 응답 신호(A)를 생성한다.

일반적인 판독 동작을 위한 데이터 전송은 도 2에 도시된 구성에 후속한다. 또한, 마스터 디바이스는 START 상태(S)를 생성한다. 그 다음에, 마스터 디바이스는 '1'로 설정된

비트를 갖는 슬레이브 어드레스를 송신하고, 그 SDA 포트를 수신을 위한 고 임피던스 상태에 놓는다. 어드레싱된 슬레이브는 이제 'n' 바이트 데이터를 송신한다. 마스터가 송신기인 동안, 슬레이브 디바이스는 데이터의 각 수신된 바이트 이후의 9번째 클록 펄스 동안 응답 신호(A)를 생성한다. 슬레이브가 송신기인 동안, 마스터는 데이터의 각 수신된 바이트 이후의 9번째 클록 펄스 동안 응답 신호(A)를 생성한다. 마스터가 STOP 상태(P)를 생성할 때 전송은 종료된다.

그러나, 표준에 규정된 I²C 프로토콜은 순차적인 판독 및 기록 동작에 한정되고, 랜덤 액세스는 가능하지 않다. 예를 들어 EEPROM과 같은 메모리는 어드레싱할 때, 메모리는 메모리가 선택되었음을 식별할 필요가 있고, 메모리 셀이 판독 또는 기록되는 지에 대한 정보를 필요로 한다. 이것은 현재 표준에서 조합된 판독/기록 동작에 의해 달성될 수 있고, 여기서 기록 동작 동안 EEPROM은 판독될 어드레스를 수신하고, 후속적인 판독 동작에서, 메모리 셀이 판독된다. 그러나, 이러한 절차는, 버스 마스터가 제 1 START 상태를 송출하고, 기록을 위한 슬레이브에 어드레 싱하고, 셀 어드레스를 전송하고, 그 다음에 제 2 START 상태를 송출하고, 마지막으로 판독을 위해 디바이스에 재 어드레싱하는 것을 필요로 한다. 각 단일 바이트는 개별적으로 어드레싱되어야 한다. 이것은 이론값에 비해 I²C 버스의 실제 전송 속도를 감소시키는데, 그 이유는 어드레싱 동작의 약간의 비용을 필요로 하기 때문이다. 수 개의 디바이스가 버스에 연결되면, 버스 중재는 추가적으로 고속 전송의 필요성과 충돌될 수 있다. 중재는, 하나 초과하는 마스터가 동시에 버스를 제어하려고 하는 경우, 하나의 마스터만이 제어하도록 하는 것을 보장하여, 메시지가 손상되지 않는 것을 보장하는 절차이다. 일부 EEPROM 제조자는, EEPROM으로의 랜덤 엑세스가 가능하게 하기 위해 기록 동작과 판독 동작의 독점적인 조합을 이용하지만, 이러한 구성은 예를 들어 128 바이트와 같은 작은 어드레스 공간에 한정된다.

마이크로칩 테크널러지 인코포레이티드사의 애플리케이션 노트 AN736은 환경 감시에 사용되는 I²C 네트워크 프로토콜을 기재한다. 네트워크_프로토콜은, 기록 또는 판독될 데이터 바이트의 수를 나타내는 단일 데이터 길이 바이트와, 판독 또는 기록될 슬레이브의 메모리 어드레스를 나타내는 단일 어드레스 오프셋 바이트를 사용하는 것을 제안한다.

그러므로, 슬레이브 디바이스 내부의 셀을 어드레싱하는 방법을 제공하는 것이 바람직한데, 이 방법은 진정한 랜덤 액세스를 허용한다.

본 발명에 따른 랜덤 액세스 구성은 I²C 프로토콜의 어드레스 공간 한계를 극복하고, 마스터 디바이스로 하여금 예를 들어 EEPROM과 같은 슬레이브 디바이스의 내부 어드레스 공간에서 셀을 무작위로 액세스하도록 한다. I²C 버스 구조에서 판독 및 기록 동작을 위한 본 발명의 데이터 전송 방법은 I²C 표준에 규정된 동일한 방식으로 START 및 STOP 상태, 응답 비트(ACK) 생성, 데이터 입력 프로토콜, 및 슬레이브 디바이스 어드레싱을 이용한다. 이것은 본 발명의 방법을 아직 사용하지 않은 디바이스를 위한 본 방법의 기록 동작의 호환을 허용한다. 그러나, 본 발명의 판독 동작은 표준과 충분히 호환되지 않는다. 종래 기술로부터 알려진 판독 및 기록 동작은 본 발명의 방법에 따라 '데이터 전송 모드' 바이트에 의해 보충되며, 상기 '데이터 전송 모드' 바이트는 메모리 셀 어드레스를 구성하기 위해 다음에 오는 어드레스 바이트의 수와, 어드레싱된 메모리 셀에 연관된 데이터 바이트의 수를 규정한다. '데이터 전송 모드' 바이트의 특성은 본 발명의 방법을 직교 및 확장 가능(scalable)하게 만든다. 직교 액세스는, 판독 및 기록 동작이 유사한 구조 및 길이를 갖는다는 것을 의미한다. 이것은 디바이스로의 액세스 프로그래밍을 용이하게 할 수 있다. 확장성(scalability)은, 메모리의 어드레스 공간이, 어드레싱을 위해 1 바이트를 사용할 때 예를 들어 256셀과 같은 약간 작은 크기로부터, 어드레싱을 위해 8바이트를 사용할 때 예를 들어 16Ei-셀과 같은 더 많은 수의 셀로 변할 수 있음을 의미한다. 'Ei'(exabinary, 판독: exbi)는 2의 인자에 대한 SI 단위로부터 60의 멱수(power)로 도출된 2진 배수에 대한 접두사이다. 확장성은 유리하게도 어드레싱될 어드레스 공간 및 메모리 셀에 연관된 데이터의 양에 따라 버스 트래픽 을 최소로 감소시키는 한편, 최대 융통성을 유지시킨다. 본 발명의 방법은 대용량 메모리에서 단일 셀을 유리하게 처리할 수 있게 하는데, 이것은 예를 들어 파라미터의 더 큰 세트로부터의 소수의 파라미터가 변화되어야 할 때, 또는 고유 일련 번호가 디바이스의 그 밖에 다른 부분은 동일한 메모리 내용의 일부일 필요가 있을 때 종종 필요하다.

다음 설명에서, 본 발명은 도면을 참조하여 구체적으로 기재된다.

도 1 및 도 2는 상기 종래 기술 부분에 설명되었으므로, 다시 언급되지 않는다.

도면에서, 동일하거나 유사한 요소는 동일한 참조 번호로 표시된다.

도 3은 본 발명에 따른 판독 동작을 위한 데이터 전송 구성을 도시한다. 마스터 디바이스는 START 상태(S)를 생성하고, '1'로 설정된

비트로 슬레이브 어드레스를 송신한다. 그 이후, 마스터는 '데이터 전송 모드' 바이트를 송신한다. '데이터 전송 모드' 바이트는, 메모리 셀 어드레스를 구성하는 어드레스 바이트의 수(m)와, 각 메모리 셀의 내용을 구성하는 데이터 바이트의 수(n)를 규정한다. 그 다음에, 마스터 디바이스는 'm' 어드레스 바이트의 통고된 수를 송신함으로써 전송을 계속한다. 슬레이브 디바이스는 상기 위치에 대응하는 요청된 'n' 데이터 바이트를 송신함으로써 응답한다. 마스터 디바이스가 STOP 상태(P)를 생성할 때 전송은 종료된다. 표준 I²C 버스 연결에서와 같이, 응답 신호(A)는 데이터의 바이트가 수신 된 이후 9번째 클록 펄스 동안 마스터 또는 슬레이브 중 어느 하나인 수신기에 의해 생성된다.

본 발명에 따른 기록 동작을 위한 데이터 전송 구성은 도 4에 도시되어 있다. 마스터 디바이스는 START 상태(S)를 생성하고, '0'으로 설정된

비트로 슬레이브 어드레스를 송신한다. 그 이후, 마스터는 '데이터 전송 모드' 바이트를 송신하는데, 상기 '데이터 전송 모드' 바이트에서 메모리 셀 어드레스를 구성하는 어드레스 바이트의 수('m')와, 각 메모리 셀의 내용을 구성하는 데이터 바이트의 수('n')를 규정한다. 그 다음에, 마스터는 기록될 메모리 위치를 규정하는 통고된 'm' 어드레스 바이트와, 규정된 메모리 위치에 기록될 'n' 데이터 바이트를 송신한다. 전송은 마스터가 STOP 상태(P)를 생성할 때 종료된다. 기록 동작 동안, 응답 신호(A)는 I²C 표준에 규정된 바와 같이 데이터의 각 바이트가 수신된 후 9번째 클록 펄스 동안 슬레이브에 의해 송신된다.

마스터와 슬레이브 사이의 어드레스-데이터 주기가 필요한 횟수만큼 반복될 수 있음을 주의해야 한다.

도 5는 '데이터 전송 모드' 바이트를 예시적으로 도시한다. '데이터 전송 모드' 바이트의 포맷은 판독 및 기록 동작 모두 동일하다. '데이터 전송 모드' 바이트의 비트(7 내지 0)는 다음과 같이 정의된다:

참조번호(R2 내지 R0)로 지정된 비트(7-5)는 미래 사용을 위해 예약됨.

참조번호(A2, A1, A0)로 지정된 비트(4-2)는 마스터와 슬레이브 디바이스 사 이의 판독/기록 전송에 사용된 어드레스 바이트의 수를 표시한다. 도 6의 표 1은 각 A2, A1, A0 설정을 위한 어드레스 바이트의 수를 도시한다.

참조번호(D1, D0)로 지정된 비트(1-0)는 마스터와 슬레이브 디바이스 사이의 판독/기록 전송에 사용될 데이터 바이트의 수를 표시한다. 도 6의 표 2는 각 D1, D0 설정을 위한 데이터 바이트의 수를 도시한다.

본 발명이 I²C 버스를 참조하여 설명되었지만, 이러한 유형의 버스에 한정되지 않는다. 상호 연결 배선의 수에 상관없이, 단방향 또는 쌍방향으로 디바이스간의 본 발명의 임의의 통신 방법을 사용하는 것을 생각할 수 있다.

상술한 바와 같이, 본 발명은, 진정한 랜덤 액세스를 허용하는, 슬레이브 디바이스 내부의 셀을 어드레싱하는 방법 등에 효과적이다.

Claims

데이터 신호를 운반하는 적어도 하나의 데이터 라인과, 클록 신호를 운반하는 적어도 하나의 클록 라인을 갖는 버스 연결을 통해 연결된 디바이스에서의 셀 액세스(accessing) 방법으로서, 버스에 연결된 디바이스는 디바이스 어드레스에 의해 식별되고, 제 1 디바이스는 버스 연결을 설정하기 위해 시작 상태(S)를 확립하여, 다음 통신을 위한 마스터가 되고, 마스터는 제 2 디바이스의 디바이스 어드레스에 의해 제 2 디바이스를 선택하고, 제 2 디바이스는 다음 통신을 위한 슬레이브가 되고, 마스터는 판독 또는 기록 송신 모드(
)를 선택하고, 마스터는 성공적인 통신 이후에 버스 연결을 종료하는 중지 상태(P)를 확립하는, 셀 액세스 방법에 있어서,

마스터는 상기 슬레이브에 어드레싱한 후에 데이터 모드 신호를 송신하고, 상기 데이터 모드 신호는 셀 어드레스 바이트의 수 및 송신되거나 수신될 데이터 바이트의 수에 대한 정보를 포함하고, 상기 마스터는 상기 데이터 모드 신호의 송신 후에 상기 데이터 모드 신호의 상기 셀 어드레스 바이트의 수 만큼의 바이트를 가진 셀 어드레스 신호(ADD())를 송신하고, 상기 셀 어드레스 신호(ADD())를 송신한 후에 상기 데이터 모드 신호의 상기 데이터 바이트의 수 만큼의 바이트를 가진 데이터(DATA())를 상기 슬레이브로 송신하거나 상기 슬레이브로부터 수신하는 것을 특징으로 하는, 셀 액세스 방법.
삭제
제 1항에 있어서, 각 수신 디바이스의 각각은 미리 결정된 수신된 비트 수 뒤에 응답 신호(A)를 송출하는, 셀 액세스 방법.
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