KR101060042B1 - 무선 통신 시스템 내에서 수신기를 위해 스퍼를 억제하기 위한 장치, 무선 디바이스 및 방법 - Google Patents

무선 통신 시스템 내에서 수신기를 위해 스퍼를 억제하기 위한 장치, 무선 디바이스 및 방법 Download PDF

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Abstract

수신기에서 스퍼들을 억제하는 기술들이 설명된다. (예를 들어, 무선 디바이스 내에 있는) 처리기는 원하는 신호의 대역폭 내에 위치한 스퍼를 가지는 원하는 신호에 대한 디지털 샘플들을 수신한다. 스퍼는 원치 않는 신호이며 수신기에서 내부적으로 생성되거나 외부 간섭 소스로부터 유래할 수 있다. 처리기는 스퍼를 억제하기 위해 상기 디지털 샘플을 필터링하여 상기 스퍼가 억제된 출력 샘플을 제공한다. 상기 처리기는 예를 들어 상기 디지털 샘플에 대해 FFT를 수행하고 스펙트럼 응답을 검토함으로써 상기 스퍼를 검출할 수 있다. 상기 처리기는 조정가능한 노치 주파수 및/또는 조정가능한 노치 대역폭을 가지는 노치 필터를 사용하여 상기 디지털 샘플을 필터링할 수 있다. 예를 들어, 상기 노치 주파수는 상기 스퍼의 주파수에 기초하여 설정될 수 있고, 상기 노치 대역폭은 상기 스퍼의 진폭에 기초하여 설정될 수 있다.

Description

무선 통신 시스템 내에서 수신기를 위해 스퍼를 억제하기 위한 장치, 무선 디바이스 및 방법{AN APPARATUS, A WIRELESS DEVICE, AND A METHOD FOR SUPPRESSING A SPUR FOR A RECEIVER IN A WIRELESS COMMUNICATION SYSTEM}
본 발명은 일반적으로는 통신에 관한 것이며, 보다 구체적으로는 무선 통신 시스템 내 수신기에서 신호를 처리하는 기술들에 관한 것이다.
무선 통신 시스템에서 송신기는 데이터를 무선 주파수(RF) 반송파 신호로 변조하여 전송에 보다 적합한 RF 변조된 신호를 생성한다. 이후 상기 송신기는 RF 변조된 신호를 무선 채널을 거쳐 수신기에 전송한다. 상기 수신기는 상기 전송된 신호를 수신하고, 수신된 신호를 필터링하고 증폭시키고, 증폭된 신호를 RF에서 기저대역으로 주파수 하향변환시키고, 상기 기저대역 신호를 디지털화하여 샘플들을 획득한다. 이후, 상기 수신기는 이 샘플들을 처리하여 상기 송신기에 의해 전송된 데이터를 복구시킨다.
수신기는 통상적으로 여러 가지 원치 않는 신호를 생성하는데, 이러한 신호들은 종종 스퍼(spur)라 불린다. 예를 들면, 상기 스퍼는 수신기를 위한 기준 발진기의 고조파, 기저대역 신호를 디지털화하는데 사용되는 샘플링 클록의 고조파, 수신기에서 디지털 회로를 위해 사용되는 클록의 고조파, RF 성분들의 믹싱 곱 등일 수 있다. 상기 스퍼들 중 일부는 원하는 신호의 대역폭 내에 있을 것이다. 이 들 대역내(in-band) 스퍼는 상기 수신된 신호를 적절하게 복조시키는 수신기의 기능을 방해하는 상기 수신기의 감도를 저하시키는(desense) 잡음으로서 작용한다. 실제로, 수신기가 하나 이상의 "불량(bad)" 주파수 채널을 가지는 것이 드문 경우는 아니며, 이러한 불량 주파수 채널에서 수신기는 스퍼로 인해 열악한 감도를 나타낸다. 이러한 열악한 감도는 열악한 성능, 감소한 통신 가능 범위(coverage) 및 가능한 그외 다른 유해한 영향을 초래할 수 있으며, 이들은 모두 바람직하지 않다.
따라서, 수신기에서 상기 스퍼의 유해한 영향을 완화하는 기술이 당해분야에 요구된다.
수신기 내에서 스퍼를 억제하는 기술이 본 명세서에 설명된다. 일반적으로 스퍼는 수신기에서 내부적으로 생성되거나 외부의 간섭 소스로부터 유래할 수 있는 원치 않는 신호이다. 상기 기술은 무선 디바이스 및 무선 통신 시스템 내 기지국에 사용될 수 있다. 상기 기술은 스퍼를 억제함으로써 일부 주파수 채널에 대한 감도 및 성능을 개선하는 동시에 원하는 신호의 단지 일부만을 제거할 수 있다.
일 실시예에서, (예를 들어, 무선 디바이스 내의) 처리기는 원하는 신호의 대역폭 내에 위치한 스퍼를 가지는 원하는 신호에 대한 디지털 샘플들을 수신한다. 상기 처리기는 상기 디지털 샘플들을 필터링하여 스퍼를 억제하여 스퍼가 억제된 출력 샘플을 제공한다. 상기 처리기는, 예컨대, 상기 디지털 샘플들에 대해 고속 푸리에 변환(FFT) 혹은 이산 푸리에 변환(DFT)을 수행하고, 결과적인 스펙트럼 응답을 분석(examining)함으로써 스퍼를 검출할 수 있다. 상기 스퍼는 또한 수신기에서 내부적으로 생성된 것으로 알려진 다수의 스퍼 중 하나일 수도 있다. 상기 처리기는 조정가능한 노치 주파수 및/또는 조정가능한 노치 대역폭을 구비한 노치 필터를 사용하여 상기 디지털 샘플들을 필터링할 수 있다. 예를 들어, 상기 노치 주파수는 스퍼의 주파수에 기초하여 설정될 수 있고, 또한 상기 노치 대역폭은 상기 스퍼의 진폭에 기반하여 설정될 수 있다.
본 발명의 다양한 양상 및 실시예가 아래에서 더 상세하게 설명된다.
본 발명의 특징 및 속성은 도면과 연관하여 아래에 설명된 상세한 설명으로부터 더 명확해질 것이며, 상기 도면에서 유사한 참조 번호는 모두 대응적으로 동일시된다.
도 1은 무선 디바이스의 블록도.
도 2a는 CDMA 신호의 스펙트럼 선도.
도 2b는 스퍼가 억제된 CDMA 신호의 스펙트럼 선도.
도 3은 스퍼 억제를 위해 사용된 노치 필터의 블록도.
도 4a는 노치 필터에 대한 극점과 영점을 나타내는 선도.
도 4b는 노치 필터의 주파수 응답을 도시하는 도면.
도 5a 및 5b는 노치 필터의 실시예를 도시하는 도면.
도 6은 스퍼를 검출하고 억제하는 프로세스를 도시하는 도면.
용어 "예시적인"은 본 명세서에서 "일 예, 경우, 혹은 예시"를 의미하는 것 으로 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 실시예 또는 설계안은 다른 실시예 또는 설계안에 대해 바람직한 것으로서 반드시 해석되지는 않는다.
본 명세서에서 설명된 스퍼 억제 기술은, 예를 들면 코드 분할 다중 접속(CDMA) 시스템, 시분할 다중 접속(TDMA) 시스템, 주파수 분할 다중 접속(FDMA) 시스템, 직교 주파수 분할 다중 접속(OFDMA) 시스템, 직교 주파수 분할 다중(OFDM) 시스템, 단일-반송파 주파수 분할 다중 접속(SC-FDMA) 시스템 등과 같은 다양한 무선 통신 시스템에 사용될 수 있다. CDMA 시스템은 예컨대 cdma2000, 광대역-CDMA(W-CDMA) 등과 같은 하나 이상의 무선 액세스 기술을 구현할 수 있다. cdma2000은 IS-95, IS-2000 및 IS-856 표준을 커버한다. TDMA 시스템은 GSM(Global System for Mobile Communictions)을 구현할 수 있다. GSM 및 W-CDMA는 "제 3 세대 파트너쉽 프로젝트(3GPP)"라 명명된 컨소시엄으로부터의 문헌에서 설명된다. cdma2000은 "제 3 세대 파트너쉽 프로젝트2(3GPP2)"라 명명된 컨소시엄에서 비롯한 문서들에서 설명된다. 3GPP 및 3GPP2 문헌은 공개적으로 이용가능하다. OFDMA 시스템은 OFDM을 사용한다. OFDM-기반 시스템은 주파수 영역에서 변조 부호를 전송하는 반면 SC-FDMA 시스템은 시간 영역에서 변조 부호를 전송한다. 일반적으로, 본 명세서에서 설명된 기술은 억제되어야 하는 스퍼가 원하는 신호 대역폭 중 단지 일부만을 점유하는 임의의 통신 시스템에 사용될 수 있다. 상기 기술은 예컨대 CDMA 및 OFDM-기반 시스템과 같은 광대역 통신 시스템에 특히 이용가능하다.
스퍼 억제 기술은 무선 통신 시스템 내 무선 디바이스 및 기지국에 이용될 수 있다. 기지국은 일반적으로 무선 디바이스와 통신하는 고정국이며 또한 기지국 트랜시버(BTS), 노드 B, 액세스 포인트, 또는 몇몇 다른 용어로 지칭될 수도 있다. 무선 디바이스는 고정형이거나 이동형일 수 있으며 또한 이동국, 사용자 장비, 단말기, 가입자 유닛, 또는 그외 일부 다른 용어로 불릴 수도 있다. 무선 디바이스는 휴대 전화, 개인 휴대 정보 단말기(PDA), 무선 모뎀 카드 등일 수 있다. 명료성을 위해, 아래 설명 중 많은 부분은 cdma2000 또는 W-CDMA를 구현할 수 있는 CDMA 시스템 내 무선 디바이스에 대해 이루어진다.
도 1은 CDMA 시스템에서의 무선 디바이스(100)의 블록도를 도시한다. 수신 경로에서, 안테나(110)는 하나 이상의 기지국으로부터의 하나 이상의 RF 변조된 신호 및 가능하게는 다른 송신기로부터의 간섭 신호를 수신한다. 안테나(110)는 수신된 RF 신호를 듀플렉서(112)에 공급한다. 듀플렉서(112)는 원하는 순방향 링크 (혹은 다운링크) 주파수 대역에 대해 수신된 RF 신호를 필터링하고, 입력 RF 신호를 수신기(120)에 공급한다. 원하는 주파수 대역은 셀룰러 대역, PCS 대역 또는 몇몇 다른 주파수 대역일 수 있다.
일반적으로 수신기는 수퍼-헤테로다인 구조 혹은 직접-기저대역(direct-to-baseband) 구조를 구현할 수 있다. 수퍼-헤테로다인 구조에서, 입력 RF 신호는 여러 단계에서, 예를 들면 한 단계에서는 RF에서 중간 주파수(IF)로 변환되고, 이후 또다른 단계에서는 IF에서 기저 대역으로 주파수 하향변환된다. 직접-기저대역 구조에서는, 한 단계에서 입력 RF 신호가 RF에서 기저 대역으로 바로 주파수 하향변 환된다. 상기 수퍼-헤테로다인 및 직접-기저대역의 구조는 다른 회로 블록을 사용하고 그리고/또는 다른 회로 요구조건을 가질 수 있다. 다음 설명은 직접-기저 대역 구조에 대한 것이다.
수신기(120) 내에서, 저잡음 증폭기(LNA)(122)는 입력 IF 신호를 수신해서 고정 혹은 가변 이득을 사용하여 증폭시켜서 증폭된 RF 신호를 제공한다. 믹서(124)는 LO 발생기(134)로부터 온 수신 국부 발진기(RX-LO) 신호를 이용하여 상기 증폭된 RF 신호를 주파수 하향변환시켜서 하향변환된 신호를 제공한다. 상기 RX_LO 신호의 주파수는 원하는 CDMA 채널을 위한 상기 RF 변조된 신호가 기저대역 혹은 기저대역 근처로 하향변환되도록 선택된다. 가변 이득 증폭기(VGA)(126)는 가변이득으로써 상기 하향변환된 신호를 증폭시켜서 원하는 진폭을 가지는 입력 기저대역 신호를 공급한다. LNA(122), VGA(126), 및 수신(RX) 디지털 신호 처리기(DSP)(150) 내의 다른 회로 블록은 상기 입력 RF 신호에 대한 요구되는 신호 증폭을 제공하는데, 이러한 입력 RF 신호는 그 진폭에 있어서 90 데시벨(dB)까지 혹은 그 이상으로 변할 수 있다.
기저대역 필터(128)는 입력 기저대역 신호를 필터링하여 출력 기저대역 신호를 제공한다. 간략함을 위해 도 1에서는 생략되었으나, LO 생성기(134), 믹서(124), VGA(126) 및 필터(128)로부터의 신호는 복소 신호들이며, 각 복소 신호는 동위상(I) 성분과 직교(Q) 성분을 가진다. 아날로그-디지털 변환기(ADC)(130)는 출력 기저대역 신호를 디지털화하여 I 및 Q ADC 샘플(Iadc 및 Qadc)을 제공한다. ADC(130)는 기저대역에서(도 1에서 도시됨) 혹은 IF 샘플링을 위한 중간 주파수에서(도 1에 미도시) 디지털화할 수 있다. ADC(130)는 델타 시그마 ADC(ΔΣ ADC), 플래쉬 ADC, 혹은 몇몇 다른 타입의 ADC로써 구현될 수 있다. ΔΣ ADC는 입력 시호를 적은 비트의 분해능으로써 그러나 신호의 대역폭보다는 수 배 더 큰 샘플링 레이트로 디지털화한다.
RX DSP(150) 내에서, 전처리기(pre-proc)(152)는 I 및 Q ADC 샘플에 대한 전처리(예를 들어, 디지털 필터링, 샘플링 레이트 변환, 보간 등)를 수행하여 I 및 Q 입력 샘플(Iin 및 Qin)를 제공한다. 특정 예로서, ADC(130)은 cdma2000에 대해서는 32배속 칩 레이트(chipx32)에서 4 비트의 분해능을 가지고 출력 기저대역 신호를 디지털화 할 수 있다. 칩 레이트는 cdma2000에 대해서는 1.2288 메가칩/초(Mcps)이고, W-CDMA용으로는 3.84 Mcps이다. 전처리기(152)가 ADC 샘플을 필터링하고 샘플링 레이트 변환을 수행하여 칩 레이트(또는 chipx1)에서 18비트의 분해능을 가지는 입력 샘플을 얻을 수 있다. 따라서 상기 입력 샘플링 레이트는 상기 ADC 샘플링 레이트와 다를 수 있다. 노치 필터(160)는 아래에 설명된 바와 같이 I 및 Q 입력 샘플을 처리하여 스퍼를 억제하고, I 및 Q 출력 샘플(Iout 및 Qout)을 제공한다. 후처리기(post-proc)(162)는 상기 I 및 Q 출력 샘플에 대해 후처리를 수행하여 I 및 Q 데이터 샘플(Idat 및 Qdat)을 제공한다. 예를 들어, 후처리기(162)는 자동 이득 제어(AGC), 디지털 필터링, 직류(DC) 제거 등을 수행할 수 있다. 복조기(Demod)(164)는 I 및 Q 데이터 샘플에 대해 복조를 수행하여 복조된 데이터를 제 공한다. 복조기(164)는 당해분야에 알려진 바와 같이, 레이크 수신기 혹은 일부 다른 타입의 수신기를 구현할 수 있다.
전송 경로 상에서, 전송(TX) DSP(180)는 전송될 데이터를 처리하여 I 및 Q 데이터 칩(Idac 및 Qdac)을 제공한다. 디지털-아날로그 변환기(DAC)는 상기 I 및 Q 데이터 칩을 아날로그로 변환하여 복소 아날로그 신호를 송신기(190)에 제공한다. 송신기(190) 내에서, VGA(192)는 상기 아날로그 신호를 가변 이득으로써 증폭시킨다. 믹서(194)는 LO 생성기(134)로부터의 전송 LO(TX_LO) 신호를 이용하여 상기 증폭된 신호를 기저 대역에서 RF로 주파수 상향변환시킨다. 대역통과 필터(196)는 상기 상향변환된 신호를 필터링해서 디지털-아날로그 변환 및 주파수 상향변환에 의해 야기된 영상을 제거한다. 전력 증폭기(PA)(198)는 상기 상향변환된 신호를 증폭시켜서 원하는 전력 레벨을 가지는 출력 RF 신호를 제공한다. 듀플렉서(112)는 역방향 링크(혹은 업링크) 주파수 대역에 대한 출력 RF 신호를 필터링해서 송신 안테나(110)를 위한 송신을 위해 필터링된 출력 RF 신호를 제공한다. 간략함을 위해 도 1에서 도시되지는 않았으나, DAC(182) 및 VGA(192)로부터 온 신호들은 I 및 Q 성분을 가지는 복소 신호이다.
기준 발진기(132)는 정확한 주파수를 가지는 기준 신호를 제공한다. 기준 발진기(132)는 크리스탈 발진기(XO), 온도 보상 크리스탈 발진기(TCXO), 전압 제어 발진기(VCO), 혹은 일부 다른 타입의 발진기일 수 있다. LO 생성기(134)는 상기 RX_LO 및 TX_LO 신호를 발진기(132)로부터의 기준 신호에 기초하여 생성한다. 클 록 생성기(136)는 상기 기준 신호를 기초로 무선 디바이스(100) 내에 있는 다양한 유닛에 대한 클록을 생성한다. 예를 들면 클록 생성기(136)는 ADC(130)용으로는 32배속 칩 레이트(chipx32)로 샘플링 클록을 생성하고, 또한 DSP(150 및 180) 및 제어기(170)용으로는 16배속 칩 레이트(chipx16)로 디지털 클록을 생성할 수 있다.
제어기(170)는 무선 디바이스(100) 내의 DSP(150 및 180) 및 다른 회로 블록의 동작을 제어한다. 예를 들어, 제어기(170)는 스퍼를 검출하고 이러한 검출된 스퍼에 기초하여 노치 필터(160)의 동작을 제어할 수 있다. 메모리(172)는 무선 디바이스(100) 내에 있는 다양한 처리 유닛(예를 들어, RX DSP(150) 및 제어기(170))에 대한 데이터 및 프로그램 코드를 저장한다.
도 1은 수신기 및 송신기에 대한 특정 설계를 도시한다. 일반적으로, 각 경로를 위한 신호 조절은 증폭기, 필터, 믹서 등의 하나 이상의 스테이지(stage)에 의해 수행될 수 있다. 상기 수신기와 송신기는 도 1에는 도시되지 않은 다른 및/또는 부가적인 회로 블록을 포함할 수 있다.
도 1은 또한 RX DSP(150)의 특정 설계를 도시한다. 일반적으로, 디지털 신호 처리는 다양한 방식으로 수행될 수 있다. 예를 들어, 노치 필터(160)는 ADC(130) , 전처리기(152) 뒤(도 1에 도시됨), 혹은 후처리기(162) 뒤에 위치할 수 있다.
도 2a는 도 1의 수신기(120) 내의 예시적인 CDMA 신호의 스펙트럼 선도를 도시한다. cdma2000에 대해, 기지국은 1.2288 Mcps의 칩 레이트로 의사 랜덤 번호(PN) 시퀀스를 사용하여 데이터를 스펙트럼 확산시킨다. 결과적인 확산 스펙트럼 신호는 1.23 메가헤르츠(MHz)의 양측파대(two-sided) 대역폭을 가지고, 특정 주파수 대역에서 특정 CDMA 채널로 주파수 상향변환된다. 순방향 링크에 대해서, 셀룰러 대역은 869 내지 894MHz에 걸쳐 있고, PCS 대역은 1930 내지 1990MHz 대역에 걸쳐 있다. 각 주파수 대역은 많은 CDMA 채널을 커버하고, 각 CDMA 채널은 1.23MHz의 대역폭을 가진다.
무선 디바이스(100)는 수신된 CDMA 신호의 대역폭 내에서 나타나는 다양한 스퍼를 발생시킬 수 있다. 예를 들어, 기준 발진기(132)는 19.2MHz에서 동작할 수 있고, 클록 생성기(136)는 발진기(132)로부터의 19.2MHz 기준 클록에 기초하여 다양한 클록을 생성시킬 수 있다. 이들 클록은 관심 주파수 대역 내에 있는 19.2 MHz의 강력한 고조파를 가질 수 있다. 예를 들면 19.2MHz의 46번째 고조파는 883.2 MHz이고 46번째 고조파에 대한 스퍼가 셀룰러 대역 내에 있어서, 도 2a에 도시된 바와 같이, 수신된 CDMA 신호에 대해 강력할 수 있다.
스퍼는 또한 RF 성분의 곱들을 믹싱함으로써 생성될 수 있다. 예를 들면, 19.2MHz 기준 클록의 19번째 고조파가 chipx32의 13번째 고조파와 믹스되어 셀룰러 대역 내에 있는 875.98MHz에서의 스퍼를 생성할 수 있다. LO 생성기(134)는 수신기(120) 내에서 주파수 하향변환을 위한 하나 이상의 LO 신호 및 송신기(190) 내에서 주파수 상향변환을 위한 하나 이상의 LO 신호를 생성할 수 있다. 상기 LO 신호들이 함께 믹스되거나 혹은 무선 디바이스(100) 내에 있는 다른 클록들과 믹스되어서 관심 주파수 대역 내에 있는 스퍼를 발생시킬 수 있다.
스퍼는 또한 수신된 신호에 있는 원치 않는 성분(방해전파(jammer)라고도 지 칭됨)의 곱들을 믹싱함으로써 생성될 수도 있다. 예를 들면, cdma2000에 적용가능한 IS-98D는 무선 디바이스 내 수신 경로의 선형성 및 동적 범위를 테스트하도록 의도된 단일-톤 테스트 및 투-톤 테스트를 규정한다. 단일 톤 테스트를 위해, 단일 톤은 CDMA 신호의 중심 주파수로부터 +900KHz에 위치하고, 진폭에 있어서 CDMA 신호 레벨보다 71dB 만큼 더 높은데, 이 테스트에서는 -101dBm에 있다. 수신 경로 상의 비선형성은 상기 톤이 CDMA 신호와 믹스하여 CDMA 신호 대역폭에 있는 상호변조(intermodulation) 성분을 생성하도록 한다. 투-톤 테스트를 위해, 두 개의 톤은 CDMA 신호의 중심 주파수로부터 +900KHz 및 +1700KHz에 위치하며 진폭에 있어서 CDMA 신호보다 58dB 더 높다. 수신 경로의 비선형성은 이들 투 톤이 함께 믹스되어 +100KHz에서 스퍼를 발생시킨다.
일반적으로 스퍼는 다양한 메커니즘에 의해 무선 디바이스(100)내에서 내부적으로 발생할 수 있다. 내부적으로 발생한 스퍼는 더 우세하며(prevalent) 더 문제점이 있기 쉬운데, 왜냐하면 더 많은 기능(예, RF 및 디지털)이 단일의 집적 회로(IC) 내에 집적되거나 혹은 다수의 IC가 단일 패키지 내에 캡슐화되기 때문이다. 스퍼는 또한 외부의 간섭 소스로부터 올 수 있어서, 안테나(110)로부터 수신된 RF 신호에 나타날 수 있다. 내부적으로 생성된 스퍼는 통상적으로 결정적 주파수에서의 톤인 반면 외부 스퍼는 랜덤 주파수에서의 협대역 신호일 수 있다. 어느 경우든, 스퍼는 이들 스퍼에 의해 영향을 받는 각 채널에 대한 수신기의 감도를 저하시킨다.
도 2b는 노치 필터를 사용하여 스퍼를 억제한 후의 예시적인 CDMA 신호의 스펙트럼 선도를 도시한다. 내부적으로 생성된 스퍼들은 종종 둘 다 결정적인 협대역 정현파 신호들이며 기준 발진기(32)에서 드리프트(drift)를 가지는 주파수를 트래킹(tracking)한다. 예를 들어, 상기 기준 클록의 고조파는 기준 발진기(132)의 주파수에 의해 결정된다. 따라서, 적절히 배치된 노치 필터를 사용하여 CDMA 채널 내의 스퍼가 억압될 수 있다. 스퍼를 억압하면서 원하는 CDMA 신호의 단지 일부만을 제거함으로써, CDMA 채널에 대한 더 높은 감도와 개선된 성능이 달성될 수 있다.
도 3은 노치 필터(160a)의 블록도를 도시하는데, 이 노치 필터는 도 1에서의 노치 필터(160)의 일 실시예이다. 도 3에서, x(n)은 샘플 주기(n)에 대한 전처리기(152)로부터의 복소 입력 샘플을 나타내고, y(n)은 샘플 주기(n)에 대한 노치 필터(160a)에 의해 제공되는 복소 출력 샘플을 나타내고, 또한 w(n)은 샘플 주기(n)에 대한 노치 필터(160a) 내의 복소 중간 샘플을 나타낸다.
Figure 112008055671400-pct00001
노치 필터(160a) 내에서, 가산기(312)가 중간 샘플 w(n)을 수신하고, 입력 샘플 x(n)으로부터 상기 중간 샘플 w(n)을 감해서 출력 샘플 y(n)을 제공한다. 곱셈기(314)는 이득 K와 상기 출력 샘플을 곱한다. 가산기(316)는 중간 샘플 및 곱셈기(314)의 출력을 더한다. 레지스터(318)는 합산기(316)의 출력을 저장하여 하나의 샘플 주기에 대한 지연을 제공한다. 곱셈기(320)는 레지스터(318)로부터 저 장된 샘플을 이득 A와 곱하여 중간 샘플을 제공한다.
노치 필터(160a)는 가산기(316), 레지스터(318), 및 곱셈기(320)로 형성된 루프를 포함한다. 곱셈기(320)는 레지스터(318)로부터 저장된 샘플에 위상 로테이션을 도입하되, 위상 로테이션의 양은 상기 이득 A에 의해 결정된다. 가산기(316) 및 레지스터(318)는 자신에게 누적시키는 누적기를 형성한다. 이러한 자기 누적은 각 누적에 대한 위상 로테이션의 양 및 누적 레이트에 의해 결정된 주파수를 가지는 정현 성분을 발생시킨다. 상기 정현 성분은 상기 스퍼가 억제되도록 모델링되어 상기 입력 샘플로부터 감해진다.
상기 중간 샘플은 다음과 같이 표현될 수 있다:
Figure 112008055671400-pct00002
Figure 112008055671400-pct00003
Figure 112008055671400-pct00004
수학식 2는 이산 시간 n에 관한 것이고, 수학식 3 및 4는 z-영역에 관한 것이다.
출력 샘플에 대한 전달 함수 H(z)는 다음과 같이 표현된다:
Figure 112008055671400-pct00005
Figure 112008055671400-pct00006
Figure 112008055671400-pct00007
수학식 7에서 나타난 바와 같이, 전달 함수 H(z)는 이득 A에 의해 결정된 단일 영점과 이득들 K 및 A에 의해 결정된 단일 극점을 포함한다. 상기 이득 K 및 A는 다음과 같이 정의된다:
Figure 112008055671400-pct00008
Figure 112008055671400-pct00009
여기서,
Figure 112008055671400-pct00010
이다.
도 4a는 수학식 7에서의 전달 함수 H(z)에 대한 극점과 영점의 선도를 도시한다. 상기 영점은 수학식 9에 도시된 형태를 가지도록 이득 A를 정의함으로써 단위 원사에 배치될 수 있다. 양 M은 단위 원 상의 영점의 위치를 결정한다. 노치 필터(160a)의 주파수 응답은 상기 영점으로 인해 노치를 가진다. 이러한 노치의 중심 주파수가 상기 영점에 의해 결정되어 다음과 같이 주어질 수 있다:
Figure 112008055671400-pct00011
여기서
Figure 112008055671400-pct00012
는 상기 노치 필터의 샘플링 레이트이고,
Figure 112008055671400-pct00013
는 노치 주파수이다. A가 복소값이므로 상기 노치는 주파수에서 오직 한 측면 상에 나타난다. 이득 K는 노치의 대역폭을 결정하며, 수학식 8에서 나타나는 바와 같이 통상적으로 1 미만이다.
도 4b는 노치 필터(160a)의 예시적인 주파수 응답을 도시한다. 본 예에서, 샘플링 레이트는 칩 레이트
Figure 112010069298807-pct00014
의 4/3배이고,
Figure 112010069298807-pct00015
및 노치 주파수는 0.164MHz이다.
상기 노치의 폭은 이득 K에 의해 결정되는데, 더 큰 이득 K는 더 넓은 노치에 대응하며, 그 역도 성립한다. 상기 노치의 폭은 또한 노치의 깊이에도 연관되는데, 더 넓은 노치는 더 깊은 노치에 대응하며, 그 역도 성립한다. 스퍼는 더 넓은 노치에 의해 보다 쉽게 캡쳐될 수 있는데, 이러한 더 넓은 노치는 상기 더 깊은 노치 덕에 스퍼를 더 많이 억제할 수 있다. 그러나, 더 넓은 노치는 또한 원하는 신호 성분 역시 더 많이 감쇠시킨다. 반대로, 좁은 노치를 가지고 스퍼를 잡는 것은 더 어려울 수 있는데, 이러한 좁은 노치는 보다 얕은 노치로 인해 상기 스퍼를 덜 억제할 수 있다. 상기 노치의 폭은 가변 파라미터일 수 있으며, 아래에 설명되는 바와 같이 억제된 스퍼의 특성에 기반하여 조정될 수 있다.
노치 필터(160a)는 통상적으로 샘플링 레이트라 호칭되는 입력 샘플의 레이트로 동작한다. 일반적으로, 일부 이득을 달성하기 위해 가능한 낮은 레이트로 노치 필터(160a)를 동작시키는 것이 바람직하다. 우선, 이득 A를 나타내기 위해 사용되는 소정 개수의 비트에 대해, 노치 주파수의 이득은 상기 샘플링 레이트에 비례한다. 따라서, 더 낮은 샘플링 레이트를 가지고 노치 주파수에 대한 고분해능이 달성될 수 있다. 두번째로, 전력 소모가 CMOS 디지털 회로에 대한 클록 속도에 비례하기 때문에 낮은 샘플링 레이트는 전력 소모를 감소시킨다. 상기 샘플링 레이트는 에일리어싱(aliasing)을 회피하기 위해 칩 레이트 보다 훨씬 더 높아야 한다. 일 실시예로, 샘플링 레이트는 칩 레이트의 4/3배, 혹은
Figure 112008055671400-pct00016
가 되도록 선택된다. cdma2000에 대해서, 1.2288 Mcps의 칩 레이트에 대해 상기 샘플링 레이트는 1.638MHz이다.
도 5a는 도 3에서의 노치 필터(160a)의 특정 실시예인 노치 필터(160b)의 블록도를 도시한다. 이 실시예에서, 입력 및 출력 샘플은 18비트의 분해능을 가진다고 가정된다. 노치 필터(160b)는 I 입력 샘플(Iin)을 처리하는 I 경로 및 Q 입력 샘플(Qin)을 처리하는 Q 경로를 포함한다. 상기 입력 및 출력 샘플 및 노치 필터(160b)내의 모든 양은 부호화된(signed) 정수로 나타난다. k-비트 부호화된 수는 한 개의 부호 비트 및 k-1개의 데이터 비트를 포함한다.
I 경로에 대해, 포화 가산기(512a)는 I 중간 샘플 WI를 수신하고 I 입력 샘플 (Iin)으로부터 이를 감산하여, I 출력 샘플 (Iout)을 제공한다. 시프트 유닛(514a)은 상기 I 출력 샘플을 m 비트만큼 오른쪽으로 시프트시킨다. 포화 가산기(516a)는 포화 가산기(530a)의 출력과 유닛(514a)으로부터 시프트된 샘플을 더한다. 레지스터(518a)는 가산기(516a)의 출력을 저장하여 하나의 샘플 주기의 지연을 제공한다.
Q 경로에 대해, 포화 가산기(512b)는 Q 중간 샘플 WQ를 수신하고 상기 Q 입력 샘플 Qin으로부터 이를 감산하여 Q 출력 샘플 Qout을 제공한다. 시프트 유닛(514b)은 Q 출력 샘플을 m 비트만큼 오른쪽으로 시프트시킨다. 포화 가산기(516b)는 포화 가산기(530b)의 출력과 유닛(514b)으로부터 시프트된 샘플을 더한다. 레지스터(518b)는 가산기(516b)의 출력을 저장하여 한 샘플 주기의 지연을 제공한다.
복소 곱셈기(520)는 레지스터(518a 및 518b)의 출력과 복소 이득
Figure 112008055671400-pct00017
의 복소 곱을 수행하여 복소 중간 샘플
Figure 112008055671400-pct00018
을 제공한다. 곱셈기(520)는 4번의 실수 곱셈들을 이용한 복소 곱셈과 비트 조작을 수행하여 원하는 출력을 얻는다.
복소 곱셈기(520) 내의 I 경로에 대해, 실수부 곱셈기(522a)는 레지스터(518a)의 출력과 이득
Figure 112008055671400-pct00019
를 곱하고, 실수 곱셈기(524a)는 레지스터(518b)의 출 력과 이득
Figure 112008055671400-pct00020
를 곱한다. 유닛(526a)은 곱셈기(522a)의 출력의 7개의 최하위 비트(LSB)를 잘라내고(cut), 유닛(528a)은 곱셈기(524a)의 출력의 7개의 최하위 비트(LSB)를 잘라낸다. "컷" 동작은 절단(truncation), 라운딩(rounding) 및/또는 몇몇 다른 동작을 포함할 수 있다. 포화 가산기(530a)는 유닛(526a)의 출력에서 유닛(528a)의 출력을 감산한다. 유닛(532a)은 가산기(530a)의 출력 중 3개의 LSB를 잘라내어 I 중간 샘플 WI를 제공한다.
복소 곱셈기(520) 내의 Q 경로에 대해, 실수 곱셈기(522b)는 레지스터(518b)의 출력과 이득
Figure 112008055671400-pct00021
을 곱하고, 실수 곱셈기(524b)는 레지스터(518a)의 출력과 이득
Figure 112008055671400-pct00022
을 곱한다. 유닛(526b)은 곱셈기(522b)의 출력의 7개의 LSB를 잘라내고, 유닛(528b)은 곱셈기(524b)의 출력의 7개의 LSB를 잘라낸다. 포화 가산기(530b)는 유닛(526b)의 출력과 유닛(528b)의 출력을 더한다. 유닛(532b)은 가산기(530b)의 출력의 3개의 LSB를 잘라내어 Q 중간 샘플(WQ)을 제공한다.
도 5b는 실수 곱셈기(550)의 일 실시예를 도시하는데, 이 실수 곱셈기(550)는 도 5a에 있는 각 실수 곱셈기(522a, 522b, 524a 및 524b)로 사용될 수 있다. 곱셈기(550)는 15 비트 이득을 수신하여 21 비트의 입력 데이터와 곱하여 28 비트의 출력을 공급한다. 상기 21 비트의 입력 데이터는 도 5a에서의 레지스터(518a 또는 518b)로부터 올 수 있다. 상기 28 비트 출력 데이터는 유닛(526a, 526b, 528a 혹은 528b)에 대한 것일 수 있다. 상기 15 비트 이득은
Figure 112010069298807-pct00023
혹은
Figure 112010069298807-pct00024
일 수 있으며, 두 개의 계수로 나뉜다. 제 1 계수는 상기 15비트 이득 중 7 개의 LSB에 부호 비트를 더한 것을 포함한다. 제 2 계수는 상기 15 비트 이득 중 8개의 MSB를 포함하는데 이 MSB는 이미 부호 비트를 포함한다.
곱셈기(550) 내에서, 곱셈기(552)는 21비트의 입력 데이터를 수신하여 상기 제 1 계수와 곱하여 28비트의 출력을 제공한다. 곱셈기(554)는 21비트의 입력 데이터를 수신하여 제 2 계수와 곱하여 28 비트의 출력을 제공한다. 유닛(556)은 곱셈기(552)의 28-비트 출력으로부터 7개 LSB를 잘라내어 곱셈기(554)로부터의 28비트 출력과 적절하게 정렬되는 21비트 출력을 제공한다. 포화 가산기(558)는 유닛(556)의 21비트 출력과 곱셈기(554)의 28 비트 출력을 합하여 28비트 출력 데이터를 제공한다.
도 5a 및 5b에서 도시된 실시예에 대해, A에 의한 복소 곱은 8번의 더 작은(21비트 대 8비트) 실수곱으로써 효과적으로 실행된다. 이들 8번의 실수 곱은 시분할 다중 방식으로 실수 곱을 수행하는 단일 하드웨어 유닛으로써 구현될 수 있다. K에 의한 복소 곱은 비트 시프트 유닛(514a 및 514b)으로써 구현된다. 이때 상기 이득 K는 2의 지수승 , 혹은
Figure 112010069298807-pct00025
과 같으며, 여기서 m은 각 출력 샘플에 대한 우측 비트 시프트의 개수이며, 1 이상으로 설정될 수 있다. 노치 필터(160a)의 주파수 응답은 상이한 비트수만큼 시프트함으로써 용이하게 조절될 수 있다.
도 5a 및 5b는 노치 필터(160b)의 특정 실시예를 도시한다. 특정 비트-폭이 상기 노치 필터에 걸친 다양한 노드에서 주어진다. 각 노드에서의 비트 수는 아래에 설명되는 바와 같이 다양한 성능 기준에 기초하여 선택될 수 있다.
곱셈기(520), 가산기(516), 레지스터(518)에 의해 루프가 형성된다. 이 루프는 충분한 추가 비트 개수를 가지고 설계되어서 감도에 있어서의 양자화 영향은 무시될 수 있다. 감도는 무선 디바이스가 올바르게 복조하기 위해 요구되는 최저 CDMA 신호 레벨을 지칭한다. 추가 비트 개수는 레지스터(518)의 비트 폭과 입출력 샘플의 비트 폭 간의 차와 같다. 컴퓨터 시뮬레이션은 한 개의 추가 비트가 무시할 수 있는 양자화 영향을 얻기에 충분함을 나타낸다. 도 5a 및 5b에 도시된 예시적인 설계에 있어서, 3개의 추가 비트가 루프에 사용되어 여분의 마진을 얻는다.
이득
Figure 112010069298807-pct00026
및
Figure 112010069298807-pct00027
에 대한 비트 폭은 노치 주파수에 대한 정확성 및 안정성을 결정한다. 불충분한 비트수가 상기 이득
Figure 112010069298807-pct00028
및
Figure 112010069298807-pct00029
에 사용된다면, 노치 주파수는 중심 주파수 주위에서 디더링(dither)할 수 있으며 스퍼를 캡쳐하거나 억제하기 어려울 수 있다. 도 5a 및 5b에 도시된 예시적인 설계에 대해, 컴퓨터 시뮬레이션은 안정하고 정확한 노치 주파수를 보장하기에 15비트(혹은 부호를 가진 14비트 수)가
Figure 112010069298807-pct00030
및
Figure 112010069298807-pct00031
에 대해 충분함을 나타낸다.
Figure 112010069298807-pct00032
및
Figure 112010069298807-pct00033
를 위한 부호를 가진 14비트의 수를 가지는 경우, 상기 노치 주파수는
Figure 112010069298807-pct00034
의 분해능을 가지는데, 이는 샘플링 레이트
Figure 112010069298807-pct00035
에 대해서는 100Hz와 같다. 이 분해능은 적절해야 하는데, 왜냐하면 노치의 대역폭이 통상적으로는 100Hz보다 훨씬 넓기 때문이다.
도 5a 및 5b에 도시된 예시적인 설계에 대해, 이득
Figure 112010069298807-pct00036
및
Figure 112010069298807-pct00037
은 다음과 같이 결정될 수 있다:
Figure 112008055671400-pct00038
Figure 112008055671400-pct00039
Figure 112008055671400-pct00040
Figure 112008055671400-pct00041
삭제
스퍼 검출 및 억제는 다양한 방식으로 수행될 수 있다. 일 실시예로, 고속 푸리에 변환(FFT)이 ADC(130) 혹은 전처리기(152)로부터의 샘플에 대해 수행되어 상기 샘플의 스펙트럼 특성을 결정한다. 원하는 신호 대역폭 내에 있는 스퍼는 FFT 출력에 기반하여 식별될 수 있다. 이들 스퍼의 위치 역시 상기 FFT 출력에 기반하여 결정될 수 있다. 노치 필터가 가장 큰 스퍼의 위치로 이동하고, 상기 노치의 폭은 원하는 신호 레벨에 대한 가장 큰 스퍼의 진폭에 기반하여 설정될 수 있다.
또다른 실시예에서, 무선 디바이스에 의해 내부적으로 생성된 스퍼는 예컨대 실험적인 측정, 컴퓨터 시뮬레이션 등에 기반하여 식별된다. 예를 들면 무선 디바이스 내 클록의 다른 고조파에 대한 스퍼, 다른 믹싱 곱에 대한 스퍼 등이 확정된다. 이들 스퍼는 룩업 테이블 내에 저장될 수 있다. 대안적으로, 이들 스퍼에 대한 우수한 억제를 제공할 수 있는 이득 K 및 A에 대한 값이 확정되어 룩업 테이블 내에 저장될 수 있다. 이들 무선 디바이스는 예컨대 상기 룩업 테이블으로부터 상이한 이득 값을 적용함으로써 상기 룩업 테이블에 저장된 다른 스퍼들을 억제하려고 시도할 수 있다. 룩업 테이블 내에 저장된 각 스퍼에 대해, 스퍼가 억제된 성능이 확인될 수 있다. 최상의 성능을 수반하는 상기 억제된 스퍼가 유지될 수 있다. 예를 들어 하위 비트 에러율 혹은 프레임 에러율, FFT 출력으로부터의 더 나은 스펙트럼 응답 등과 같은 다양한 측정 기준에 의해 성능이 정량화될 수 있다.
또다른 실시예에서, 무선 디바이스는 원하는 신호 대역폭에 걸쳐 노치 필터를 스위핑(sweep)시킴으로써 스퍼를 찾는다. 상기 무선 디바이스는 우수한 성능을 제공하는 노치 주파수에서 멈출 수 있다. 상기 스퍼 검출 및 억제는 또한 다른 방식으로도 수행될 수 있다.
도 6은 스퍼 검출 및 억제를 수행하기 위한 프로세스(600)의 일 실시예를 도시한다. 원하는 신호를 포함하는 디지털 샘플이 처음 수신된다(블록 610). 상기 원하는 신호의 대역폭 내에 위치한 스퍼가 검출된다(블록 612). 상기 스퍼는 FFT 기반 구조, 알려진 내부적으로 생성된 스퍼의 룩업 테이블 혹은 일부 다른 검출 구조를 사용하여 검출될 수 있다. 스퍼의 주파수 및 가능하게는 스퍼의 진폭이 결정된다(블록 614). 이후 노치 주파수 및 노치 대역폭은 상기 스퍼의 주파수 및 진폭에 각각 근거하여 결정된다(블록 616). 원하는 노치 주파수 및 대역폭을 달성하는 A 및 K 이득 값이 예컨대 수학식 11 내지 14에서 보여지는 바와 같이 계산된다(블록 618). 이후 상기 노치 필터의 이득 A 및 K가 상기 계산된 값으로 설정된다(블록 620). 디지털 샘플이 상기 노치 필터를 사용하여 필터링되어 상기 스퍼를 억제한다(블록 622).
위에서 설명된 실시예들에 대해, 스퍼 억제가 가변 노치 주파수 및 가변 노치 대역폭을 구비한 노치 필터에 기반하여 수행된다. 상기 노치 필터는 특정 타입의 이퀄라이저로서도 보여질 수 있다. 이퀄라이저는 통상적으로 유한 임펄스 응답(FIR) 필터로써 구현되며, 종종 최소 칩간 간섭(ICI), 최소 평균 제곱 에러 등과 같은 측정 기준에 기초하여 동작한다. 도 3 및 도 5a에 도시된 노치 필터는 무한 임펄스 응답(IIR) 필터로써 구현되며 하나의 메트릭(metric)으로 동작하여 스퍼를 억제하는 이퀄라이저이다. 스퍼를 억제할 수 있는 이퀄라이저는 또한 다른 필터 구조로써 구현되어 다른 측정 기준에 기초하여 동작할 수 있다. 상기 스퍼 억제는 또한 다른 타입의 회로에 기초하여 수행될 수 있으며, 이는 본 발명의 범위 내에 있다. 예를 들어, 회로는 스퍼를 합성하고 입력 샘플로부터 상기 합성된 스퍼를 뺄 수 있다.
본 명세서에서 설명된 스퍼 억제 기술은 다양한 수단에 의해 구현될 수 있다. 예를 들면, 이러한 기술은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 하드웨어 구현에 있어서, 스퍼 억제를 수행하도록 사용되는 처리 유닛은 하나 이상의 주문형 반도체(ASIC), 프로그램 가능 논리 소자(PLD), 디지털 신호 처리기(DSP), 디지털 신호 처리 디바이스(DSPD), 필드 프로그래머블 게이트 어레이(FPGA), 처리기, 제어기, 마이크로제어기, 마이크로프로세서, 전자 디바이스, 본 명세서에서 설명된 기능을 수행하도록 설계된 다른 전자 유닛 혹은 이들의 조합 내에서 구현될 수 있다.
소프트웨어 구현에 있어서, 상기 스퍼 억제 기술은 본 명세서에서 설명된 기능을 수행하는 모듈(예, 절차, 기능 등)로써 수행될 수 있다. 소프트웨어 코드는 메모리(예, 도 1에서의 메모리(172)) 내에 저장되어 처리기(예, 처리기 170)에 의해 실행될 수 있다. 상기 메모리는 처리기 내에서 혹은 처리기 외부에서 구현될 수 있다.
개시된 실시예에 대한 이전의 설명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 실시하거나 사용할 수 있도록 제공된다. 이들 실시예에 대한 다양한 변경이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 보다 명백해질 것이며, 본 명세서에서 한정된 일반적인 원리들은 본 발명의 사상 혹은 범주에서 벗어남이 없이 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 나타난 실시예에 한정되는 것으로 의도되는 것이 아니라 본 명세서에서 개시된 원리 및 신규하는 특징과 일관되는 가장 넓은 범위에 따르는 것으로 의도된다.

Claims (28)

  1. 스퍼를 억제하기 위한 장치로서,
    원하는 신호의 대역폭 내에 위치된 스퍼(spur)를 가지는 원하는 신호에 대한 디지털 샘플들을 수신하고, 상기 스퍼를 억제하기 위해 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하고 ― 상기 노치 필터는 상기 스퍼의 진폭으로부터 결정되는 조정가능한 노치 대역폭을 포함하고, 상기 조정가능한 노치 대역폭은 상기 노치 필터에서 비트-시프팅함으로써 조정됨 ―, 상기 스퍼가 억제된 출력 샘플들을 제공하도록 동작하는 처리기; 및
    상기 처리기에 동작적으로 결합되는 메모리
    를 포함하는, 스퍼를 억제하기 위한 장치.
  2. 제1항에 있어서,
    상기 스퍼는 상기 장치 내에서 내부적으로 생성되는, 스퍼를 억제하기 위한 장치.
  3. 제1항에 있어서,
    상기 스퍼는 상기 장치 내 클록의 고조파(harmonic)인, 스퍼를 억제하기 위한 장치.
  4. 제1항에 있어서,
    상기 스퍼는 외부 간섭 소스에 의해 생성되고 입력 무선 주파수(RF) 신호에 상주하는, 스퍼를 억제하기 위한 장치.
  5. 제1항에 있어서,
    상기 처리기는 조정가능한 노치 주파수를 가지는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하도록 동작하는, 스퍼를 억제하기 위한 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 처리기는 조정가능한 노치 주파수 및 조정가능한 노치 대역폭을 가지는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하도록 동작하는, 스퍼를 억제하기 위한 장치.
  8. 제1항에 있어서,
    상기 처리기는 상기 스퍼를 검출하고 상기 스퍼의 특성들에 기반하여 상기 디지털 샘플들을 필터링하도록 동작하는, 스퍼를 억제하기 위한 장치.
  9. 제1항에 있어서,
    상기 처리기는 상기 디지털 샘플들에 대해 고속 푸리에 변환(FFT) 혹은 이산 푸리에 변환(DFT)을 수행함으로써 상기 스퍼를 검출하도록 동작하는, 스퍼를 억제하기 위한 장치.
  10. 제1항에 있어서,
    상기 메모리는 복수의 알려진 스퍼들을 저장하도록 동작하며, 상기 처리기는 상기 스퍼를 상기 복수의 알려진 스퍼들 중 하나로서 식별하도록 동작하는, 스퍼를 억제하기 위한 장치.
  11. 삭제
  12. 제1항에 있어서,
    상기 처리기는 복소 이득을 가지는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하고, 상기 복소 이득과의 복소 곱셈을 구현하기 위해 복수의 실수 곱셈들을 수행하도록 동작하는, 스퍼를 억제하기 위한 장치.
  13. 제12항에 있어서,
    상기 처리기는 상기 복소 이득에 기초하여 제 1 및 제 2 계수들을 형성하고 상기 복수의 실수 곱셈들 각각에 대해 상기 제 1 및 제 2 계수들을 사용하여 두 개의 더 작은 실수 곱셈들을 수행하도록 동작하는, 스퍼를 억제하기 위한 장치.
  14. 제12항에 있어서,
    상기 처리기는 실수 이득을 가지는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하고 상기 실수 이득과의 실수 곱셈을 구현하기 위해 비트 시프트들을 수행하도록 동작하는, 스퍼를 억제하기 위한 장치.
  15. 스퍼를 억제하기 위한 장치로서,
    광대역 신호의 대역폭 내에 위치된 스퍼를 가지는 광대역 신호에 대한 디지털 샘플들을 수신하고, 상기 스퍼를 억제하기 위해 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하고 ― 상기 노치 필터는 상기 스퍼의 진폭으로부터 결정되는 조정가능한 노치 대역폭을 포함하고, 상기 조정가능한 노치 대역폭은 상기 노치 필터에서 비트-시프팅함으로써 조정됨 ―, 상기 스퍼가 억제된 출력 샘플들을 제공하도록 동작하는 처리기 ― 상기 스퍼는 상기 장치에서 내부적으로 생성됨 ―; 및
    상기 처리기에 동작적으로 결합되는 메모리
    를 포함하는, 스퍼를 억제하기 위한 장치.
  16. 제15항에 있어서,
    상기 광대역 신호는 코드 분할 다중 접속(CDMA) 신호인, 스퍼를 억제하기 위한 장치.
  17. 제15항에 있어서,
    상기 광대역 신호는 직교 주파수 분할 다중(OFDM) 신호인, 스퍼를 억제하기 위한 장치.
  18. 스퍼를 억제하기 위한 무선 디바이스로서,
    코드 분할 다중 접속(CDMA) 신호의 대역폭 내에 위치된 스퍼를 가진 CDMA 신호에 대한 디지털 샘플들을 수신하고, 상기 스퍼를 억제하기 위해 상기 디지털 샘플들을 노치 필터를 사용하여 필터링하고 ― 상기 노치 필터는 상기 스퍼의 진폭으로부터 결정되는 조정가능한 노치 대역폭을 포함하고, 상기 조정가능한 노치 대역폭은 상기 노치 필터에서 비트-시프팅함으로써 조정됨 ―, 상기 스퍼가 억제된 출력 샘플들을 제공하도록 동작하는 처리기 ― 상기 스퍼는 상기 무선 디바이스 내에서 내부적으로 생성됨 ―; 및
    상기 처리기에 동작적으로 결합되는 메모리
    를 포함하는, 스퍼를 억제하기 위한 무선 디바이스.
  19. 제18항에 있어서,
    상기 처리기는 조정가능한 노치 주파수를 가지는 조정가능한 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하도록 동작하는, 스퍼를 억제하기 위한 무선 디바이스.
  20. 제18항에 있어서,
    상기 스퍼는 상기 무선 디바이스 내에 있는 클록의 고조파인, 스퍼를 억제하기 위한 무선 디바이스.
  21. 스퍼를 억제하기 위한 방법으로서,
    원하는 신호의 대역폭 내에 위치된 스퍼를 가지는 원하는 신호에 대한 디지털 샘플들을 수신하는 단계;
    상기 스퍼를 억제하기 위해 상기 디지털 샘플들을 필터링하는 단계 ― 상기 디지털 샘플들을 필터링하는 단계는, 상기 스퍼의 진폭으로부터 결정되는 조정가능한 노치 대역폭을 포함하는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하는 단계를 포함하고, 상기 조정가능한 노치 대역폭은 상기 노치 필터에서 비트-시프팅함으로써 조정됨 ―; 및
    상기 스퍼가 억제된 출력 샘플들을 제공하는 단계
    를 포함하는, 스퍼를 억제하기 위한 방법.
  22. 제21항에 있어서,
    상기 디지털 샘플들을 필터링하는 단계는, 조정가능한 노치 주파수를 가지는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하는 단계를 포함하는, 스퍼를 억제하기 위한 방법.
  23. 삭제
  24. 제21항에 있어서,
    상기 디지털 샘플들을 필터링하는 단계는,
    상기 스퍼를 검출하는 단계, 및
    상기 스퍼의 특성들에 기반하여 상기 디지털 샘플들을 필터링하는 단계
    를 포함하는, 스퍼를 억제하기 위한 방법.
  25. 스퍼를 억제하기 위한 장치로서,
    원하는 신호의 대역폭 내에 위치된 스퍼를 가지는 원하는 신호에 대한 디지털 샘플들을 수신하기 위한 수단;
    상기 스퍼를 억제하기 위해 상기 디지털 샘플들을 필터링하기 위한 수단 ― 상기 디지털 샘플들을 필터링하는 것은, 상기 스퍼의 진폭으로부터 결정되는 조정가능한 노치 대역폭을 포함하는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하는 것을 포함하고, 상기 조정가능한 노치 대역폭은 상기 노치 필터에서 비트-시프팅함으로써 조정됨 ―; 및
    상기 스퍼가 억제된 출력 샘플들을 제공하기 위한 수단
    을 포함하는, 스퍼를 억제하기 위한 장치.
  26. 제25항에 있어서,
    상기 디지털 샘플들을 필터링하기 위한 수단은, 조정가능한 노치 주파수를 가지는 노치 필터를 사용하여 상기 디지털 샘플들을 필터링하기 위한 수단을 포함하는, 스퍼를 억제하기 위한 장치.
  27. 삭제
  28. 제25항에 있어서,
    상기 디지털 샘플들을 필터링하기 위한 수단은,
    상기 스퍼를 검출하기 위한 수단, 및
    상기 스퍼의 특성들에 기반하여 상기 디지털 샘플들을 필터링하기 위한 수단
    을 포함하는, 스퍼를 억제하기 위한 장치.
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