KR100764522B1 - 복소 신호들을 곱하기 위한 곱셈기 - Google Patents

Abstract

원하는 신호에 의해 변조된 캐리어 신호를 수신하기 위한 무선 수신기(20, 30, 50, 60)에서 사용하는 복소 곱셈기(51)를 개시한다. 상기 변조된 캐리어 신호는 복수의 채널들 중 하나를 점유하고, 복수 채널들의 중심 주파수들은 채널 간격이라 칭하는 고정된 주파수만큼 서로 분리된다. 수신기는 채널 간격의 절반의 정수배가 아닌 주파수로 제 1 및 제 2 신호들을 발생하는 국부 발진기(28)를 포함하고, 이에 의해서 수신된 캐리어 신호가 제 1 및 제 2 신호들과 혼합될 때, 복소의 디지털 매우 낮은 중간 주파수(VLIF) 신호가 발생되며, 여기에서 상기 원하는 신호는 상기 채널 간격의 절반보다 약간 큰 VLIF에 중심을 둔다. 복소 곱셈기는 VLIF 신호를 기저-대역으로 하향-변환하기 전 혹은 변환 중에 VLIF 신호의 I 및 Q 성분들의 위상 및 이득을 밸런싱하기 위한 위상 및 이득 조정 수단을 포함한다.

복소 곱셈기, 혼합 스테이지, 무선 수신기, 복소 매우 낮은 중간 주파수, 중간 주파수

Description

복소 신호들을 곱하기 위한 곱셈기{Multiplier for multiplying complex signals}

본 발명은 복소 곱셈기(complex multiplier)에 관한 것으로, 특히 휴대 통신 장치에서 사용하기 위해 이러한 복소 곱셈기를 포함하는 무선 수신기에 관한 것이며, 여기서 수신될 무선 신호는, 수신될 신호의 대역폭과 동일한 크기의 중간 주파수(IF)에 중심을 둔 동위상 (I) 성분과 직교 위상 (Q) 성분들을 갖는 복소 매우 낮은 중간 주파수(VLIF) 신호(a complex Very Low Intermediate Frequency signal)로 직접 하향 변환된다.

셀룰러 전화들과 같은 휴대 통신 장치들에서 사용하기 위한 대부분의 종래의 무선 수신기들은 수신될 무선 신호를 (여전히 무선 주파수(rf) 범위 내에 있는) 중간 주파수로 먼저 하향 변환하고(down-convert) 그 후 신호 내에 포함된 정보가 복원될 수 있는 (I와 Q 성분들을 모두 가지고 있는) 기저-대역 신호로 더 하향 변환하는 슈퍼-헤테로다인 형(super-heterodyne type)이다. 이러한 수신기는 강력하다. 그러나, 비교적 고성능이며 그러므로 고가인 표면 음향파(SAW) 혹은 수정(AMPS, NADC 혹은 그외 협대역 시스템들의 경우) 대역 통과 필터(원하는 IF 신호는 통과시키고 이웃한 채널들의 원하지 않는 모든 IF 신호들을 차단), 및 슈퍼-헤테로다인 수신기들(super-heterodyne receivers)에서 필요로 하는 두 개의 rf 국부 발진기들 중 하나를 제거함으로써 비용을 삭감시키기 위해서, 직접 변환 수신기들과 최근엔 매우 낮은 IF 수신기들(very low IF receivers)이 제안되었다.

직접 변환 수신기들은 수신된 무선 신호를 즉시 기저 대역 신호로 하향 변환시키며 이에 따라 IF 스테이지를 완전히 제거시킨다. 그러나, 이러한 수신기들은 기저 대역 신호에 간섭하는 매우 큰 원하지 않는 dc 성분을 형성하게 된다. 이러한 dc 성분은 수신기들내 포함된 혼합기들 및 증폭기들의 오프셋들 뿐만 아니라, 원하는 신호와 함께 수신기 안테나로부터 수신되는 국부 발진기로부터 누설(leakage)에 의하여 대부분 형성된다.

이러한 문제를 극복하기 위해, 수신된 신호를 먼저 채널 간격의 반(즉, 원하는 신호의 대역폭의 반)과 동일한 IF에 중심을 두도록 하향-변환시키고, 이후 다시 기저-대역으로 하향 변환되는 매우 낮은 IF 수신기(a very low IF receiver)가 제안되었다. 이 방법에 있어서, 제 1 하향 변환이 일어날 때 여전히 형성되는 dc 성분은 (주파수에서) 원하는 신호의 에지 끝 부분에 놓여지게 된다. 이로부터, 원하지 않는 dc 성분은, dc 성분의 위치가 원하는 신호의 에지 끝 부분에 있기 때문에 원하는 신호내 포함된 (매우 많은) 정보가 손실됨이 없이, dc 성분의 적절한 필터링에 의해 비교적 쉽게 제거될 수 있을 것이다.

그러나, 이러한 장치에 있어서의 문제는, 이웃한 채널 및 교번 채널들로부터의 이미지 신호들이 원하는 신호와 간섭하는 원하지 않는 잡음으로서 기저-대역에 나타날 수 있다는 것이다. 이러한 이미지 신호들은 제 1 하향-변환과 I 및 Q 신호들의 아날로그-디지털 변환 간의 I와 Q 경로들의 아날로그 구성 성분들에서의 불균형으로부터 초래된다.

본 발명의 제 1 양태에 따라서, 동위상의 I 성분과 직교-위상의 Q 성분을 갖는 제 1 입력 복소 신호와 제 2 입력 복소 신호를 곱하고 상기 제 1 및 제 2 입력 신호들의 곱인 출력 복소 신호를 발생시키기 위해, 제 1 신호의 I 및 Q 성분들 중 하나의 이득을 다른 하나에 대해 조정하는 이득 조정 곱셈기(gain adjustment multiplier)와 제 1 신호의 I 및 Q 성분들 중 하나의 위상을 다른 하나에 대해 조정하는 위상 조정 가산기(phase adjustment adder)를 포함하는 복소 곱셈기가 제공된다.

바람직하게는, 복소 곱셈기는 디지털 복소 곱셈기이고 상기 제 1 및 제 2 입력 신호들 및 상기 출력 신호는 관련된 샘플링 주파수 f_S를 갖는 모든 디지털 신호들이다.

바람직하게는, (매칭된 이득들과 위상들을 갖도록 제 1 입력 신호의 I 및 Q 성분들을 밸런스시키는 능력 때문에 복소 곱셈기, 또는 복소 밸런싱된 곱셈기(complex balanced multiplier) 중 하나로 칭할 수 있는) 복소 곱셈기는 매우 낮은 중간 주파수 VLIF를 나타내는 VLIF 신호를 수신하는 직교 위상 발생기를 포함하며, 이에 의해서 상대적인 이득 및 위상 조정 후, 상기 제 1 입력 복소 신호가 하향-변환되고, 상기 직교 위상 발생기는 VLIF 신호로부터 제 2 입력 복소 신호를 발생하도록 적응된다. 또한, 상기 직교 위상 발생기는 바람직하게 위상 조정 가산기를 포함하며, 상기 위상 조정 가산기는 상기 제 2 입력 신호의 하나 이상의 성분들의 위상을 조정하도록 동작한다.

VLIF 신호는 (제어 디지털 신호 프로세서 또는 VLIF 국부 발진기와 같은) 외부 구성 성분으로부터 직교 위상 발생기로 보내지는 (복소 신호와는 다른) 실수 신호일 수 있고, 또는 대안으로, VLIF 신호는 (예컨대, 내부 메모리 혹은 내부 발진기 등으로부터) 직교 위상 발생기 자체에 의해 내부적으로 발생될 수 있다.

일 실시예에서, 복소 밸런스 곱셈기는 2차 이상의 차수의 이득 조정 곱셈기와 2차 이상의 차수의 위상 조정 가산기를 구비한다. 바람직하게는, 복소 밸런스 곱셈기는 가산 모드(adding mode)와 누산 모드(accumulating mode) 간에 전환될 수 있고 제 1 입력 신호의 샘플링 주파수보다 큰 클럭 속도로 동작할 수 있고, 이에 의해, 추가 곱셈기들을 필요로 하지 않고 제 1 입력 신호의 단일 샘플링 기간 동안에 각각의 복소 곱셈의 2차 이상의 항들이 계산될 수 있고 1차 항들에 누산될 수 있는, 가산기 장치를 더 포함한다.

본 발명의 제 2 양태에 따라서, 원하는 rf 신호를 수신하고 이를 원하는 신호의 대역폭과 동일한 크기의 중간 주파수(IF)에 중심을 둔 원하는 복소 VLIF 신호로 하향 변환하는 rf 혼합 스테이지(rf mixer stage), 상기 복소 VLIF 신호를 디지털 복소 VLIF 신호로 변환하는 아날로그-디지털 변환기, 및 상기 디지털 복소 VLIF 신호를 기저 대역으로 하향 변환하는 전술한 복소 곱셈기를 포함하는 무선 수신기가 제공된다.

바람직하게, 원하는 신호가 중심에 있는 VLIF는 채널 간격의 반보다 10 내지 20 퍼센트 큰 범위에 있다. 이러한 IF의 선택은, EDGE(Enhanced Data-rate GSM Evolution)으로 알려진 발전 규격에서 요구되는 바와 같이 각각의 심볼이 2 이상의 비트를 나타내는 복소 변조 방식, 및 이들 변조 방식을 갖는 미국내 대응하는 규격들에 특히 이점이 있으며, 복소 변조 방식에서 신호의 에지 부분들(즉, 신호의 중심에서 채널 간격의 플러스 마이너스 반까지)에 중요한 정보가 포함되어 있고, 이의 손실은 허용할 수 없이 큰 비트 혹은 블록 에러 레이트를 야기할 수 있게 된다는 것이 본원 발명자들에 의해 발견되었다. 중요 정보가 채널의 에지 끝에 포함되는 복소 변조 방식의 예는 각 심볼이 3비트들을 나타내는 8QPSK(8-위치 직교 위상 시프트 키잉)이다. 채널 간격이라는 용어는 당업자가 아는 바와 같이 인접 채널들에서 대응하는 지점들 간에 주파수에 있어서의 이격(separation)을 말한다. 예를 들면, GSM에서 채널 간격은 200 KHz이다.

바람직하게, VLIF 신호는 프랙셔널-N 위상 동기 루프(fracNpll)일 수 있는 국부 발진기에 의해 발생되는 것이 유익하다. 바람직하게, fracNpll은 다중-누산기 fracNpll(multi-accumulator fracNpll) 이다.

본 발명에 따른 복소 곱셈기는, 채널 간격의 반보다 큰 VLIF을 사용하는 것과 관련된 어려움을 극복할 수 있으므로, 잇점을 갖는다. 이러한 어려움은, VLIF가 증가함에 따라, 아날로그-디지털 변환기(adc)의 대역폭을 증가시켜야 한다는 것이며, 따라서 adc에 의해 허용되는 네거티브 교번 채널(alternate channel)의 양이 증가되고, 또한 원하는 신호의 대역폭에 이미지로서 나타나며 제거되어야 하는 채널의 양이 증가된다는 것이다. 1차 혹은 2차 위상 및 이득 조정 수단을 제공함으로써, 특정의 한 주파수(1차 조정 수단의 경우) 또는 두 개 이상의 주파수들(2차 이상의 차수의 조정 수단의 경우)에 대해 이미지 제거를 제로로(즉, 복소 곱셈기를 통과한 후 기저 대역 신호에 잡음으로 나타나는 이미지 성분들의 양이 실질적으로 제로가 되게 함) 세팅하는 것이 가능하다. 이러한 방식에 있어서, 조정 수단의 신중한 세팅은 (실제로 많은 시스템들에서 어느 한 인접 채널보다 훨씬 클 수 있는) 네거티브 교번 채널의 영향들이 최소화할 수 있다.

이후 캘리브레이션(calibration)이라 칭하는, 어떤 주파수 혹은 주파수들에서 완전한 이미지 제거를 제공하는 조정 수단의 세팅은 공장 조정으로서 행해질 수 있고, 혹은 무선 수신기에 사용할 수 있는 충분한 처리 능력이 있는 경우, 공지된 신호(예를 들면, 미드-앰블(mid-amble))의 검출 동안 무선 수신기에 의해 자동으로 행해질 수도 있을 것이고, 혹은 이들 기술들을 조합하여 초기 공장 캘리브레이션이 수행되고 이후 무선 수신기와 연관된 프로세서가 주기적으로 캘리브레이션을 체크하고 필요하다면 이를 조정한다. 캘리브레이션은 무선 수신기의 다수의 다른 동작 범위들에 대해 개별적으로 수행되는 것이 바람직하다. 예를 들면, 이득 조정 곱셈기의 세팅은 자동 이득 제어(AGC : Automatic Gain Control)의 다수의 다른 레벨에 대해 수행될 수 있고, 위상 조정 가산기의 세팅은 다수의 다른 채널들 혹은 채널들의 범위들에 대해 수행될 수 있다.

바람직하게, adc는 과도-샘플링된 시그마-델타 adc의 형태를 취한다.

바람직하게, 무선 수신기는 신호들을 송신하기 위한 송신 회로를 포함하는 집적회로 상에 형성된다. 이상적으로는, 무선 수신기 및 송신 회로는 국부 발진기와 같은 다수의 구성 성분들을 공유한다.

본 발명의 용이한 이해를 위해, 첨부 도면들을 참조한 실시예가 설명되며, 이러한 실시예는 단지 예시적인 것이다.

도 1은 본 발명에 따른 무선 수신기의 블록도.

도 2는 원하는 GMSK 신호와 예로서 수신기에 입력되는 단일 네거티브 인접 채널 GMSK 신호(single negative adjacent channel GMSK signal)를 사용하여 도 1의 무선 수신기에 의해 수행되는 신호 처리를 도시하는 도면.

도 3은 원하는 GMSK 신호와 예로서 수신기에 입력되는 단일 네거티브 교번 채널 GMSK 신호를 사용하여 도 1의 무선 수신기에 의해 수행되는 신호 처리를 도시하는 도면.

도 4는 도 1의 수신기에서 사용하는데 적합한 1차 복소 밸런스 곱셈기의 블록도.

도 5는 도 1의 수신기에서 사용하는데 적합한 대안적인 복소 밸런스 곱셈기를 도시하는 도 4와 유사한 블록도.

도 1을 참조하면, 무선 주파수(RF)부(10), 매우 낮은 중간 주파수(VLIF)부(30), 및 기저-대역부(60)를 포함하고, RF 혼합 스테이지(20)가 RF부(10)와 VLIF부(30) 사이에 배치되어 있고, 디지털 VLIF 혼합 스테이지(50)가 VLIF부(30)와 기저-대역부(60) 간에 배치된 디지털 매우 낮은 중간 주파수(DVLIF) 수신기(1)를 도시한 것이다. RF부(10)는 안테나(12), RF 대역 통과 수신기 필터(14) 및 증폭기(16)를 포함한다. RF 혼합 스테이지(20)는 동-위상(I) RF 혼합기(22), 직교-위상(Q) RF 혼합기(24), 90°RF 위상 시프터(26) 및 RF 국부 발진기(LO)(28)를 포함한다. VLIF부(30)는 I 및 Q IF 증폭기들(31, 32), I 및 Q 저역-통과 안티-에일리어싱 필터들(low-pass anti-aliasing filters)(33, 34), I 및 Q 시그마-델타 변조기들(35, 36), 및 I 및 Q 디지털 저역 통과 필터들(37, 38)을 포함한다. 디지털 VLIF 혼합 스테이지(50)는 디지털 IF 혼합기로서 동작하는 복소 밸런스 곱셈기(51), 및 IF LO(52)를 포함한다. 기저-대역부(60)는 당업자가 아는 바와 같이, 디지털 신호들을 복호하기 위한 디지털 처리 요소들을 물론 더 포함하게 되겠지만, 저역 통과 I 및 Q 디지털 선택도 필터들(61, 62)만을 포함하는 것으로 도시되었다.

도 1의 수신기의 기본 동작이 기술될 것이다. 안테나(12)는 이에 들어오는 모든 무선 신호들을 취하고 이들은 관계된 주파수 범위 밖의 모든 신호들을 제거하려는 수신기 필터(14)로 공급된다. 예를 들면, 수신기를 GSM 수신기로서 사용하고자 한 것이면, 수신기 필터(14)는 900 MHz 플러스 혹은 마이너스 10% 정도의 GSM 주파수 범위 내에 있지 않은 안테나에 의해 수신된 모든 무선 신호들의 크기를 크게 감소시킬 것이다. 그 후 수신기 필터(14)로부터의 출력은 RF 혼합 스테이지(20)에 입력되기 전에 증폭기(16)에 의해 증폭된다.

RF 혼합 스테이지(20)에서, 증폭기(16)로부터 출력되는 신호들은 VLIF로 하향 변환된다. RF LO(28)은 RF 신호를 발생하는데 그 주파수는 이 주파수와 수신기가 수신하려고 하고 있는 채널의 중심 주파수 간의 차이가 미리 결정된 원하는 VLIF와 동일하게 된 주파수이다. 90°위상 시프터(26)의 목적은 하향 변환된 신호들의 I 및 Q 성분들이 I 및 Q RF 혼합기들(22, 24)로부터 출력될 수 있게 하는 것이다. 증폭기(16)에 의해 출력된 신호의 I 및 Q 성분들을 발생시킴으로써, 신호를 실수 및 허수 성분들(그 I 및 Q 성분들에 대응함)을 갖는 복소 신호로서 간주하는 것이 가능해지고 그러므로 네거티브 및 포지티브 주파수들을 각각 갖는 신호들을 구별하는 것이 가능하다.

I 및 Q FR 혼합기들(22, 24)에 의해 출력되는 I 및 Q 신호들은 I 및 Q 증폭기들(31, 32)과 I 및 Q 저역 통과 안티-에일리어싱 필터들(33, 34)에 각각 입력된다. 이들 구성 성분들의 목적은 너무 높아(하향 변환되었을 때) 원하는 신호에 속할 수 없는(하향 변환되었을 때 대략 dc와 채널 간격 사이에 놓이게 될 것임) 안테나(12)에 도달하는 신호들의 모든 주파수 성분들을 제거하기 위한 것이다. 실제로, 필터들(33, 34)은 단순하기 때문에(즉, 비-복소), 이들은 또한 네거티브 인접 채널(이것은 RF LO(28)에 의해 발생된 RF 신호의 주파수의 다른 측 상에 실질적으로 원하는 채널에 인접하여 놓여 있는 채널임) 내 포함된 신호도 통과시킬 것이다. 또한, 실제(즉, 이상적이지 않은) 필터들은 완전히 샤프한 차단점들(cut-off points)을 갖고 있지 않기 때문에, 필터들(33, 34)(원하는 신호를 왜곡시키는 것을 피하기 위해서)은 포지티브 인접 채널(RF LO(28)에 의해 발생된 RF 신호의 주파수의 동일 측 상에 원하는 채널에 인접하여 원하는 채널로서 놓여 있는 채널)과 네거티브 교번 채널(RF LO(28)에 의해 발생된 주파수의 다른 측 상의 원하는 채널 하나 건너 다음에 놓인 채널, 즉 위에 언급한 네거티브 인접 채널에 인접한 채널)의 실제 부분을 허용할 것이다.

이후 필터들(33, 34)로부터 출력되는 신호들은 I 및 Q 시그마-델타 변조기들(35, 36)로 입력된다. 시그마-델타 변조기들(35, 36)은 당업자에 의해 이해되는 바와 같이, 입력 아날로그 신호들에 대량의 고주파수 잡음이 더해진 것에 대응하는 디지털 신호들을 발생시킨다. 그러므로 시그마-델타 변조기들(35, 36)에 의해 출력되는 디지털 신호들은 디지털 저역 통과 필터들(37, 38)을 통해 통과되며, 이들 필터의 목적은 안티-에일리어싱 저역 통과 필터들(33, 34)(즉, 원하는 채널, 네거티브 인접 채널 및 포지티브 인접 채널의 부분과 네거티브 교번 채널의 부분)에 의해 통과된 아날로그 신호들의 디지털 표시로 남아 있도록 시그마-델타 변조기들(35, 36)에 의해 발생되는 대부분의 고주파수 잡음을 제거하는 것이다.

이어서 이들 신호들은 디지털 VLIF 혼합 스테이지(50)에 입력된다. 이 스테이지의 주 기능은 원하는 신호를 기저-대역(즉, 거의 d.c. 주파수를 중심으로 하는)로 더 하향 변환시키는 것이다. 그러나, 본 발명에서, IQ 밸런싱의 기능을 또한 수행한다. IQ 밸런싱이란, I(22, 31, 33, 35)와 Q(24, 32, 34, 36) 경로들에서의 아날로그 구성 성분들에서(또는, 보다 정밀하게는, 이들을 통과한 신호들에 대해 아날로그 구성 성분들의 응답들에서)의 차이 때문에 도입되는 VLIF부(30)와 RF 혼합 스테이지(20)의 아날로그 부분들을 지나온 신호들의 I 및 Q 성분들 간에 진폭 및 위상의 변화들에 대해 신호들을 보상하는 것을 의미한다. 이들 불균형들이 보상되지 않으면, 원하는 신호와 동일한 기저-대역 채널 내에 잡음으로서 나타나는, 원하는 신호 이외의 신호들의 원하지 않는 이미지 성분들을 유발한다. 이것이 발생하는 과정에 대해 이하 상세히 설명한다. 디지털 VLIF 혼합 스테이지(50)는 복소 밸런스 곱셈기(51) 및 IF LO(52)를 포함하는 것으로 도시된 것을 주의하라. 완전한 VLIF 혼합 스테이지(50)는 IQ 밸런싱을 제공하기 위한 요소들을 포함하며, 이들은 이들을 어느 성분에 연관시킬 것인가를 정확히 선택하는 것은 이하 보이는 바와 같이 약간 임의이긴 하지만 본 발명의 목적에 따라 IF LO와는 반대로 복소 밸런스 곱셈기의 부분을 형성하는 것으로 간주된다. 또한, 이하 상세히 기술되는 실시예들은 복소 밸런스 곱셈기들을 하드웨어형으로 구현한 것을 보일지라도, 충분히 강력하게 (초당 수 백만의 명령(MIPS)에 의하여) 적합하게 프로그래밍된 디지털 신호 처리기 혹은 마이크로제어기는 범용의 산술 및 논리 유닛 및 메모리를 구비한다는 것은 당업자에게 명백할 것이다. 이에 대해선 도 4 및 도 5를 참조로 하여 이하 상세히 기술한다.

디지털 VLIF 혼합 스테이지(50)로부터 출력되는 신호들은 I 및 Q 디지털 저역-통과 선택도 필터들(61, 62)에 입력되고, 이들 필터의 목적은 원하는 신호를 포함하는 채널 밖의 모든 잡음 성분들을 제거하는 것이다. 이후 이들 필터들로부터의 출력은 이를테면 등화(equalisation), 보이스 복호(voice decoding) 등과 같은 필터들(61, 62)에 의해 출력된 I 및 Q 신호들로 디지털 신호 처리를 수행하도록 적응된 디지털 신호 처리기로 통상 공급될 것이다.

도 2를 참조하면, 도 1의 수신기의 신호 응답의 예가 기술될 것이다. 도 2의 제 1 주파수 스펙트럼 도는 RF LO(28)에 의해 발생된 단일 톤 신호(110)를 나타내는 점선과 함께, 900.2 MHz와 900.0 MHz를 각각 중심으로 하는 원하는 신호(100)와 네거티브 인접 신호(99)를 도시한 것이다. 이들 신호들은 전형적인 GSM 신호들을 나타내며, 따라서 각각의 신호(99, 100)는 GMSK 스펙트럼을 가지고 채널 간격은 200 KHz이다. 본 발명의 일 양태의 바람직한 실시예에 따라서, RF LO 신호(110)의 주파수는 하향 변환되었을 때의 원하는 신호가 채널 간격의 반보다 약간 큰 VLIF에 중심을 두도록, 바람직하게는 채널 간격의 반의 1.1 - 1.2 배 사이에 놓이도록 선택된다. 그러므로 도 2에서, RF LO 신호(110)는 900.085 MHz의 주파수에 있는 것으로서 도시된다. RF LO 신호(110)에 대한 주파수의 이 선택으로 RF 혼합 스테이지(50)에 의해 하향 변환되었을 때 원하는 신호(100)가 115 KHz의 VLIF에 중심을 두게 된다. 본 발명에 따른 RF LO의 특히 바람직한 선택은 이 주파수가 멀티플 어큐뮬레이터 프랙셔널-N 위상 동기 루프(MACC FRAC-N PLL;Multiple ACCumulator FRACtional-N Phase Locked Loop) 주파수 신디사이저(frequency synthesiser)에 의해 발생될 때 13 MHz/24 * 435/2048에 대응하는 원하는 신호가 이 주파수에 상응하는 115.051 KHz의 VLIF에 중심을 둔 원하는 신호를 발생시키도록 한다. 이러한 주파수 신디사이저는 이 기술에 공지된 것이고 예를 들면 미국 특허 번호 제 5,111,162 호 ["주파수 체감기에 적용된 AFC 및 변조를 가진 디지털 주파수 신디사이저(Digital Frequency Synthesizer having AFC and Modulation Applied to Frequency Divider)", 히에탈라 등.(Hietala et al.)]에 기술되어 있다.

도 2의 제 2 주파수 스펙트럼도(도 2b)는 원하는 신호(100)가 115 KHz의 VLIF에 중심을 두도록 VLIF로 하향 변환된 후의 신호들(100, 99)을 도시한 것이다. 네거티브 인접 신호는 -85 KHz에 중심을 둔 VLIF로 또한 하향 변환된다(여기서는 신호들을 복소 신호들로 간주하고 있고 이것이 네거티브 및 포지티브 주파수 사이를 구별하는 것이 가능한 이유인 것을 주의하라). 도 2b에는, IM2(2차 상호 변조) 신호라고 하는 d.c. 신호(120)가 도시된다. IM2 신호는 안테나(12)에 의해 검출되고 RF 혼합 스테이지(20)에서 본질적으로 재결합하는 RF LO로부터의 누설과 아날로그 혼합기들(22, 24)에서의 2차 비선형성의 조합에 의해 발생되는 잡음이다. 필터들(33, 34)의 효과는 필터 응답 곡선(130)에 의해 도 2b에 또한 도시된다.

필터들(33, 34)은 실제의 필터들이기 때문에, 이들의 주파수 응답은 d.c.에 관하여 대칭이다. 원하는 신호(100)가 클리핑되거나 왜곡되지 않도록, 필터들의 코너 주파수는 215 KHz 이상으로 설정된다. 이 결과, (-185 MHz을 훨씬 넘어 확장하지 않는) 실제로 모든 네거티브 인접 채널(99)은 이들 필터들(33, 34)에 의해 통과된다.

도 2b는 네거티브 인접 신호 이미지(99′) 및 원하는 신호 이미지(100′)라고 할 수 있는 어떤 이미지 신호들(99′, 100′)을 또한 도시한다. 네거티브 인접 신호 이미지(99′)는 +85 KHz에 중심을 둔 반면 원하는 신호 이미지(100′)는 -115 KHz에 중심을 두고 있다. 이들 이미지 신호들은 I 및 Q 경로들 간에 불균형들을 초래하고, 이에 따라, 다른 I 및 Q 경로들에 포함된 아날로그 성분들(가장 정밀하게는 이러한 성분들의 주파수 응답들)에 차례로 불균형이 초래된다.

도 2의 최종 주파수 스펙트럼도(도 2c)는 원하는 신호(100)가 기저-대역(즉, 거의 d.c.를 중심으로 하는)에 있고 디지털 포맷으로 있는 디지털 VLIF 혼합 스테이지(50)에 의해 더 하향 변환된 원하는 신호(100), 네거티브 인접 신호(99) 및 IM2 신호(120), 및 이미지(99′, 100′) 신호들을 도시한다. 네거티브 인접 신호는 더 하향 변환되었으며 -200 KHz에 중심을 두고, 반면 IM2 신호는 -115 KHz에 놓여 있다. IM2 신호가 원하는 신호의 중심에서 먼 115 KHz에 위치하고 있다는 사실은, 원하는 신호(100)를 클리핑하거나 왜곡시킴 없이 저역 통과 필터나 노치 필터(notch filter)에 의해 그 신호가 제거되게 할 수 있으므로 본 발명에 따른 수신기의 중요 이점이다. 도 2c는 또한 네거티브 인접 신호 이미지(99′)가 -30 KHz에 중심을 두고 있고 원하는 신호 이미지(100′)가 -230 KHz에 중심을 두도록 -115 KHz로 하향 변환된 이미지 신호들(99′, 100′)을 도시한다. 이미지 신호들은 VLIF 혼합 스테이지(50)의 I, Q 밸런싱의 결과로서, 도 2b로부터 진폭이 감소된 것으로서 도시된다. 이 I, Q 밸런싱은 VLIF 혼합 스테이지(50)의 제 2 기능이다. 실제로, VLIF 혼합 스테이지(50)의 I, Q 밸런싱은 특정 주파수에서(혹은 소수의 개별 주파수들에서) 실질적으로 완전하게 수행될 수 있지만, 최적의 주파수 혹은 주파수들이 있게 될 곳을 명료하고 더 잘 보이게 하기 위한, VLIF 혼합 스테이지의 이러한 노치 효과(notchiness effect)는 도 2c 및 도 3c에 도시되지 않았다. 명백히, 원하는 신호 이미지(100′)는 원하는 신호(100)로부터 충분히 이격되어 있고(실질적으로 ±100 KHz 넘어 확장하지 않음), 이에 따라 이 주파수에서 VLIF 혼합 스테이지의 밸런싱을 최대화할 필요는 없으나, 네거티브 인접 채널 이미지(99′)는 -30 KHz에 중심을 두고 있고 원하는 신호 내에 잡음으로서 나타날 것이며, 따라서, 네거티브 인접 신호 이미지(99′)의 중심 주파수에서 VLIF 혼합 스테이지의 밸런싱을 최대화해야 할 필요가 있다.

도 3을 참조하면, 도 1의 수신기의 신호 응답의 제 2 예가 기술될 것이다. 여기서 900.2 MHz 및 899.8 MHz에 중심을 두는 원하는 신호(100) 및 네거티브 교번 신호(98) 각각이 원하는 신호(100) 및 네거티브 인접 신호(99) 대신 안테나(12)에 도달하는 것으로(RF LO(28)에 의해 발생된 단일 톤 신호(110)를 나타내는 점선과 함께) 도시된다. 물론, 실제 환경에서 동작할 때, 원하는 신호(100)는 네거티브 인접 및 네거티브 교번 신호를 모두 포함하는 다수의 다른 신호들과 함께 수신될 것이지만, 명료하게 하기 위해서, 도 2 및 도 3은 동시에 원하는 신호에 대하여 단지 하나의 신호만을 고려한다.

네거티브 교번 신호(98)는 원하는 신호(100)에서 400 KHz만큼 떨어져 있다. 네거티브 교번 신호(98)는 GSM 명세서들에 따라 GSM 네트워크의 셀룰러 구조의 재사용 규정들의 결과로서 교번 채널이 원하는 신호(100)보다 41 dB까지 더 큰 총 파워의 신호들을 포함할 수 있기 때문에, 원하는 신호(100)보다 훨씬 큰 것으로 도시된다.

도 3의 제 2 주파수 스펙트럼도(도 3b)로부터, 대부분의 하향 변환된 네거티브 교번 신호(98)는 필터들(33, 34)(이의 주파수 응답은 필터 응답 곡선(130)에 의해 도 3에 다시 도시된다)에 의해 필터링될 것일지라도, 필터들(33, 34)에 의해 여전히 통과되는 나머지 네거티브 교번 신호(98)의 신호 파워는 그럼에도 불구하고 상당히 큼을 알 수 있다. 이에 대한 주된 이유는 단순히, 원하는 신호의 파워가 필터들의 동작에 의해 감소된 후에도 여전히 상당히 큰 원하는 신호보다 네거티브 교번 신호가 매우 크다는 것이다. 또한, 이들 신호들은 이들 신호 강도 주파수 분포에 의하여 모두가 가우시안이고, 네거티브 교번 신호가 매우 크기 때문에, (즉 네거티브 인접 채널로 확산하는) 이 할당된 채널 밖의 성분들은 수신기를 설계할 때 고려해야 할 상당한 크기의 잡음을 또한 나타낼 것이다.

도 3의 제 3 주파수 스펙트럼도(도 3c)로부터, 수신기의 I와 Q 경로들 간의 적정량의 불균형에 대해서, 그리고 복소 밸런스 곱셈기(51)에 의해 수행되는 어떠한 밸런싱 없이도, 네거티브 교번 신호 이미지(98')의 상대적으로 큰 부분은 기저-대역으로의 변환 후에 원하는 채널에 나타날 것임을 알 수 있다(이미지 신호들(98', 100′)은 실제로는 도 3b에 포함되었을 것이지만 명료하게 하기 위해서 생략하였음). 도 3c와 도 2c를 비교함으로써, 네거티브 교번 이미지(98')는 네거티브 인접 신호 이미지(99′)가 나타나는 것보다 원하는 채널내에 원하지 않는 보다 큰 양의 잡음이 나타날 가능성이 있음이 명백하다. 더구나, 두 개의 이미지들이 다른 주파수들에서 피크를 이룸이 명백하다(단지 하나의 주파수 혹은 소수의 서로 다른 주파수들에서 효과적인 VLIF 혼합 스테이지의 밸런싱 효과는 도 3c에 도시하지 않았다). 이에 따라, 바람직하게는 복소 밸런스 곱셈기는 최소한 네거티브 교번 신호 이미지의 효과 및 이상적으로는 네거티브 교번 및 네거티브 인접 신호 이미지 효과들 모두를 최소화되게 하는 방법으로 IQ 밸런싱을 수행할 수 있을 것이다. 도 4는 1차 복소 밸런스 곱셈기(500)를 도시한다. 복소 밸런스 곱셈기(500)는 직교 위상 발생기(510); Q 경로 이득 조정 수단(520); 제 1, 제 2, 제 3, 제 4 곱셈기(531, 532, 533, 534); 및 제 1 및 제 2 가산기/감산기들(541, 542)을 포함한다. 직교 위상 발생기(510)는 입력들로서 IF LO(52)로부터 위상 신호(Osd)의 형태로 VLIF 신호 및 프로그램 가능한 Q-경로 위상 보정치(β)를 수신하며, cos(Osd), sin(Osd), cos(Osd+β) 및 sin(Osd+β) 신호들을 출력하며, 이들은 각각 제 1, 제 2, 제 3, 제 4 곱셈기들(531, 532, 533, 534)에 인가되며; 또한 제 1 및 제 2 곱셈기들(531, 532)은 이들의 제 1 입력들에 인가되는 디지털 I-경로 신호(I_in)(도 1의 디지털 I 필터(37)로부터 출력)를 구비하고; 반면에 제 3 및 제 4 곱셈기들(533, 534)은 이들의 제 1 입력들에 인가되는 디지털 Q-경로 신호(Q_in)(도 1의 디지털 Q 필터(38)로부터 출력)를 구비한다. 제 1 및 제 4 곱셈기들(531, 534)의 출력들은 디지털 기저대역 I 신호(Iout)를 출력하는 제 1 가산기/감산기(541)에 입력들로서 인가되고, 반면에 제 2 및 제 3 곱셈기들(532, 533)의 출력들은 디지털 기저대역 Q 신호(Q_out)를 출력하는 제 2 가산기/감산기(542)에 입력들로서 인가된다.

복소 밸런스 곱셈기(500)의 효과는 아래 식(1)과 같이, 입력 신호들(I_in, Q_in 및 Osd)로부터 출력 I 및 Q 신호들(I_out 및 Q_out)을 발생시키는 것이다.

식 (1)로부터, Q_in이 이득이 1/Ad와 위상이 -β만큼 I 및 Q 경로들 간에 상대적인 불균형에 기인하는 것으로 가정되는 것과 다르다면, 복소 밸런스 곱셈기(500)의 결과는 원하는 만큼 불균형을 보정하는 것이라는 것을 알 수 있다. 불행히도, 경로들 간 불균형은 주파수에 걸쳐 일정하지 않을 것이다. 이에 따라 도 1의 복소 밸런스 곱셈기(500)는 단일 주파수에서 I 및 Q 경로들을 정확하게 밸런스시킬 수 있을 뿐이다. 이들 경로들에 포함된 아날로그 구성 성분들의 차이에 의해 야기되는 경로들 간 불균형을 완전하게 기술하기 위해서는, 불균형들을 아래 식(2)으로 주어지는 유한 임펄스 응답(FIR;Finite Impulse Response)을 갖는 필터에 의해 야기되는 것으로 고려해야 한다.

명백히, 이러한 FIR의 효과를 없애기 위해서는 아래 식(3)으로 주어지는 응답을 갖는 필터 혹은 동등 수단을 제공해야 한다.

식(3)으로부터, 복소 밸런스 곱셈기(500)에 의해 제공되는 1차 보상은 H_balance의 제 1 항에 상응함이 명백하다. 고차 보상 혹은 밸런싱을 제공하기 위해서, 원하는 만큼의 많은 차수까지 불균형을 보상하기 위한 FIR를 구비한 전용 디지털 필터를 제공할 수 있다. 그러나, 디지털 VLIF 혼합 스테이지(50) 내에 포함되는 복소 곱셈기의 요소들의 일부를 재사용하는 것이 바람직하다.

도 5는 1보다 하나 이상의 주파수에서 I 및 Q 경로들 간 불균형을 보상할 수 있는 1차 이상의 고차 FIR이 수행될 수 있도록 일부 부품들이 재사용되는 복소 밸런스 곱셈기(600)를 도시한다(일반적으로, 2차 FIR이 정확히 2 개의 특정 주파수들에서 불균형을 보상할 수 있을 것이며, 3차 FIR은 3 개의 특정 주파수들에서 보상할 수 있는 것등임을 주의하라). 특히, 도 5는 4차 복소 밸런스 곱셈기를 도시한 것이지만, 장치의 FIR 차수를 변경하도록 장치가 수정될 수 있고 주된 제약은 입력 I 및 Q 신호들의 샘플 주파수와 비교되는 재사용되는 요소들에 사용할 수 있는 클럭 속도임이 당업자에게 쉽게 명백할 것이다.

복소 밸런스 곱셈기(600)는 Q_in 기억 레지스터(601) 및 관련된 멀티플렉스 수단(602); 직교 위상 발생기(610) 및 위상 보정치(β_i) 기억 레지스터(611); Q-경로 이득 조정 수단(620) 및 이득 조정(A_Di) 기억 레지스터(621); 제 1, 제 2, 제 3, 및 제 4 곱셈기들(631, 632, 633, 634); 제 1 및 제 2 가산기/감산기들(641, 642); I_out 및 Q_out 기억 레지스터들(651, 652); 및 제 1 및 제 2 스위치들(661, 662)을 포함한다.

복소 밸런스 곱셈기(600)의 동작은 다음과 같다. 복소 밸런스 곱셈기(600)에 입력되는 I 및 Q 신호들은 디지털 샘플된 값들의 형태이다. I_in0, Q_in0이 시간 t=0에서 I_in 및 Q_in의 값들인 경우 I_in0, Q_in0, Q_in-1, Q_in-2, Q_in-3인 샘플값들을 고찰한다면, Q_in-1은시간 t=-T_S에서 Q_in의 선행 샘플값이고, Q_in-2는 t=-2T_S에서 Q_in의 값 등이고 T_S는 샘플링 주파수 f_S의 역이다. Q_in 기억 레지스터(601)는 Q_in의 3 개의 선행 샘플값들, 즉 Q_in-1, Q_in-2, Q_in-3을 저장한다. 관련된 멀티플렉스 수단(602)은 4 개의 입력들(즉 Q_in0, Q_in-1, Q_in-2, Q_in-3)을 구비하고, 이 중 어느 하나는 이득 조정 수단(620)으로 통과되는 출력을 형성하도록 선택할 수 있다. 이득 조정 수단(620)은 이 두 개의 입력들에 나타나는 두 개의 값들, 즉 멀티플렉스 수단(602)으로부터의 출력과 이득 조정 계수들(A_D0, A_D1, A_D2, A_D3)을 저장하는 이득 조정 A_Di 기억 레지스터(621)로부터의 출력을 서로 곱한다.

직교 위상 발생기(610)는 입력들로서 신호들(Osd) 및 위상 보정(β_i) 기억 레지스터(611)로부터의 출력을 수신한다. 직교 위상 발생기(610)에 의해 출력된 신호들은 f_S의 속도로 출력되는 cos(Osd) 및 sin(Osd) 및 4f_S의 속도로 출력되는 cos(Osd+β_i) 및 sin(Osd +β_i)이다. 신호들 cos(Osd), sin(Osd), cos(Osd+β), 및 sin(Osd +β)은 각각 제 1, 제 2, 제 3, 및 제 4 곱셈기들(631, 632, 633, 634)의 제 2 입력들에 인가되고; 또한, 제 1 및 제 2 곱셈기들(631, 632)은 이들의 제 1 입력들에 인가되는 디지털 I-경로 신호(I_in0)(도 1의 디지털 I 필터(37)로부터의 출력)를 가지며; 반면에 제 3 및 제 4 곱셈기들(633, 634)은 이들의 제 1 입력들에 인가되는 이득 조정 수단(620)의 출력을 갖는다. 제 1 곱셈기(631)의 출력은 제 1 스위치(661)의 제 1 단자에 인가되며; 제 2 곱셈기(632)의 출력은 제 2 스위치(662)의 제 1 단자에 인가되며; 제 3 곱셈기(633)의 출력은 제 2 가산기/감산기(642)에 입력으로서 인가되며; 제 4 곱셈기(634)의 출력은 제 1 가산기/감산기(641)에 입력으로서 인가된다. 제 1 가산기/감산기(641)의 출력은 I_out 기억 레지스터(651)에 인가되며, 제 2 가산기/감산기(642)의 출력은 Q_out 기억 레지스터(652)에 인가된다. I_out 기억 레지스터(651)의 출력은 복소 밸런스 곱셈기(600)의 I_out 출력을 형성하며 제 1 스위치(661)의 제 2 단자에 부가적으로 피드백된다. Q_out 기억 레지스터(652)의 출력은 복소 밸런스 곱셈기(600)의 Q_out 출력을 형성하며 제 2 스위치(662)의 제 2 단자로 또한 피드백된다. 제 1 스위치(661)는 이의 제 1 단자나 제 2 단자를 제 1 가산기/감산기(641)의 입력에 접속한다. 제 2 스위치(662)는 이의 제 1 단자나 제 2 단자를 제 2 가산기/감산기의 입력에 접속한다. 어느 한 스위치(661, 662)가 각각의 가산기/감산기에의 입력을 스위치의 제 2 단자에 접속하고 있을 때, 각각의 기억 레지스터와 함께 가산기/감산기는 러닝 총계가 각각의 기억 레지스터 내 저장되는 누산기로서 작용할 것임이 당업자에게 명백해질 것이다.

복소 밸런스 곱셈기(600)로부터의 원하는 출력들이 아래의 식 (4)로 주어짐을 고려한다.

이 식에 의해 주어지는 I_out 및 Q_out 신호들을 달성하기 위해서, 복소 밸런스 곱셈기는 매 샘플링 주기 T_S에서 4 주기들로 동작한다. 제 1 사이클에서,

및

항들이 계산된다. 이것을 행하기 위해서, 멀티플렉스 수단(602)은 이의 출력으로서 Q_in0을 수신하는 제 1 입력을 선택하고 이득 조정 기억 레지스터(621)는 이득 조정 상수 A_D0를 출력하며 이 상수는 이득 조정 수단(620)에서 Q_in0에 곱하여져 Q_in0*A_D0를 발생시킨다. 또한 위상 조정 기억 레지스터(611)는 각각 실수 (cos) 및 허수 (sin) 성분들 e^jOsd 및 e^j(β0+Osd)을 발생시키도록 직교 위상 발생기(610)에 의해 사용되는 β₀을 출력한다. 이들 성분들은 곱셈기(631 내지 634)에서 I_in0 및 Q_in0에 적합하게 곱하여지고 실수 및 허수 항들은 가산기/감산기들(641, 642)에서 적합하게 함께 더하여져 각각 (I_in0+jQ_in0*A_D0*e^jβ0)*e^jOsd)의 실수 및 허수 부분들을 생성한다. 이어서 이들은 각각 I_out 및 Q_out 기억 레지스터들(651, 652)에 저장되며 제 1 사이클이 종료하게 된다.

제 2 사이클 동안, 제 1 및 제 2 스위치들(661, 662)은 기억 레지스터들(651, 652)의 출력이 가산기/감산기들(641, 642)의 제 1 입력들로 피드백되게 이들의 제 2 상태로 스위칭된다. 또한, 멀티플렉스 수단(602)은 그 출력으로서 Q_in 기억 레지스터(601)로부터 Q_in-1을 수신하는 그것의 제 2 입력을 선택하며; 이득 조정 기억 레지스터(621)는 이득 조정 수단(620)에 A_D1을 출력하며; 위상 조정 수단(611)은 각각 기억 레지스터들(652, 651)에 저장되는 값들에 누적되는 항 jQ_in-1*A_D1*e^j(β1+Osd)의 허수 및 실시 성분들을 발생시키기 위해서 곱셈기들(633, 634)에서 이득 조정 수단(620)의 출력에 곱(즉, Q_in-1*A_D1)하여지는 e^j(β1+Osd)의 실수 및 허수 성분들을 발생시키는 직교 위상 발생기(610)로 β₁을 출력하며; 새로운 총계들은 이어서 제 3 및 제 4 사이클들을 준비하는 레지스터들(652, 651)에 저장된다.

제 3 및 제 4 사이클들은 신호들(I_out, Q_out)이 유효하게 되었을 때 식 (4)에 의해 요구되는 모든 성분들이 계산될 때까지 제 2 사이클과 유사한 방식으로 진행되고; 스위치들(661, 662)은 이들의 제 1 위치들로 돌아가고, I_in, Q_in 및 Osd의 새로운 샘플값들은 복소 밸런스 곱셈기(600)로 입력들에서 수신된다.

본 발명은 고가의 SAW 필터 및 제 2 rf 국부 발진기가 없는 면에서 직접 변환 수신기의 모든 이점들을 갖는 무선 수신기 구조를 가능하게 하고 그럼에도 불구하고 초당 2-3만 심볼들의 속도로 심볼들(인접 및 교번 채널들은 GSM 명세서들 혹은 유사 명세서들에 따라 원하는 신호의 진폭보다 현저하게 큰 진폭을 갖는 잡음을 포함할 수 있다)을 송신하는 1차 변조보다 큰(즉 심볼당 2 비트 이상) 협-대역(예를 들면, 200 KHz) 무선-신호들을 수신할 수 있는 복소 밸런스 곱셈기를 제공함이 당업자에게 명백할 것이다. 복소 밸런스 곱셈기는 채널 간격의 반의 1.1배 내지 1.2배의 주파수에 중심을 둔 VLIF로 원하는 신호를 하향-변환하는 국부 발진기를 사용할 수 있게 한다. VLIF를 기저-대역으로 하향-변환하는 본 발명에 따른 복소 밸런스 곱셈기의 사용으로, 이러한 VLIF의 선택의 결과로서 네거티브 교번 이미지 채널로부터 기저-대역에서의 원하는 신호 채널에 가해지는 부가적인 잡음량이 최소화된다. 선택적으로, 원하지 않는 이미지 신호들로부터 잡음의 영향들을 최소화하도록 사전에 프로그램될 수 있는 두 개 이상의 주파수들에서의 이미지 제거를 실질적으로 가능하게 하는 2차 이상의 차수의 밸런스 복소 곱셈기가 사용된다.

도 4 및 도 5의 복소 밸런스 곱셈기들은 단지 가능한 구현들의 예들이며 대안이 되는 구현들이 당업자들에게 쉽게 명백할 것이다. 예를 들면, 1차 조정 수단보다 큰 것을 발생하기 위해서 일련의 구현을 사용하는 대신에, 1차 항들과 나란히 고차 항들을 발생함에 있어 보다 실제적인 곱셈기들이 사용되는 병렬 구현을 사용할 수도 있을 것이다. 대안으로, 관련 IQ 밸런싱 동작들이 내장된 원하는 복소 곱셈을 수행하도록 적합하게 프로그램되는 범용의 디지털 신호 프로세서(dsp) 혹은 마이크로제어기를 간단히 사용할 수도 있다. 명백하게는, 이를테면 GSM 혹은 EDGE와 같은 응용에 있어서는, 현재로서는 주목되는 해결책은 아니나 dsp가 계속하여 보다 저렴해지고 보다 강력해지면 미래에 존립할 수 있는 해결책이 될 수 있는 매우 강력한 디지털 신호 프로세서(최근의 규격에 대해 MIPS 면에서)가 필요하게 될 것이다.

Claims (13)

1. 동위상(in-phase)의 I 성분과 직교 위상(quadrature-phase)의 Q 성분을 갖는 제 1 입력 복소 신호와 제 2 입력 복소 신호를 곱하여, 상기 제 1 및 제 2 입력 신호들의 곱인 출력 복소 신호를 발생하기 위한 복소 곱셈기(complex multiplier)로서,

   상기 복소 곱셈기는, 상기 제 1 신호의 I 및 Q 성분들 중 하나의 이득을 다른 하나에 대해 조정하는 이득 조정 곱셈기 및 상기 제 1 신호의 I 및 Q 성분들 중 하나의 위상을 다른 하나에 대해 조정하는 위상 조정 가산기를 포함하고,

   상기 이득 조정 곱셈기는 2차 이상의 차수의 이득 조정 곱셈기(second or higher order gain adjustment multiplier)이며, 상기 위상 조정 가산기는 2차 이상의 차수의 위상 조정 가산기인, 복소 곱셈기.
2. 제 1 항에 있어서, 상기 복소 곱셈기는 디지털 복소 곱셈기이고, 상기 제 1 및 제 2 입력 신호들과 상기 출력 신호 모두는 관련된 샘플링 주파수 f_S을 갖는 디지털 신호들인, 복소 곱셈기.
3. 제 1 항 또는 제 2 항에 있어서, 매우 낮은 중간 주파수 VLIF를 나타내는 VLIF 신호를 수신하는 직교 위상 발생기(quadrature phase generator)를 포함하며, 이에 의해, 상대적인 이득 및 위상 조정 후 상기 제 1 입력 복소 신호는 하향-변환되고, 상기 직교 위상 발생기는 상기 VLIF 신호로부터 상기 제 2 입력 복소 신호를 발생키기는, 복소 곱셈기.
4. 제 3 항에 있어서, 상기 직교 위상 발생기는 상기 위상 조정 가산기를 포함하며, 상기 위상 조정 가산기는 상기 제 2 입력 신호의 성분들 중 하나 이상의 위상을 조정하여, 상기 제 1 입력 신호의 I 및 Q 성분들 중 하나의 위상을 조정하는, 복소 곱셈기.
5. 삭제
6. 제 1 항 또는 제 2 항에 있어서, 가산 모드(adding mode)와 누산 모드(accumulating mode) 사이에서 전환될 수 있고 상기 제 1 입력 신호의 샘플링 주파수보다 빠른 클럭 속도로 동작할 수 있는 가산 장치를 더 포함하고, 그에 따라 추가의 곱셈기들을 필요로 하지 않고서 상기 제 1 입력 신호의 단일 샘플링 기간 동안 각각의 복소 곱셈의 2차 이상의 항들이 계산되어 1차 항들에 누산되는, 복소 곱셈기.
7. 원하는 rf 신호를 수신하고 이를 원하는 신호의 대역폭과 동일한 크기의 중간 주파수(IF)에 중심을 둔 원하는 복소 VLIF 신호로 하향-변환하는 rf 혼합 스테이지, 상기 복소 VLIF 신호를 디지털 복소 VLIF 신호로 변환하는 아날로그-디지털 변환기, 및 상기 디지털 복소 VLIF 신호를 기저-대역으로 하향-변환하는 제 1 항의 복소 곱셈기를 포함하는, 무선 수신기.
8. 제 7 항에 있어서, 제 1 항 또는 제 2 항의 복소 곱셈기의 이득 조정 곱셈기 및 위상 조정 가산기는 상기 기저-대역의 주파수 스펙트럼의 에지에 가까운 주파수에서 최적화된 밸런싱(optimised balancing)을 제공하고, 그에 따라 네거티브 교번 채널로부터의 이미지 신호량이 최소화되는, 무선 수신기.
9. 제 7 항에 있어서, 상기 원하는 VLIF 신호가 중심에 있는 상기 IF는 채널 간격의 반보다 10 내지 20 퍼센트 큰 범위에 있는, 무선 수신기.
10. 제 7 항에 있어서, 상기 rf 혼합 스테이지는 국부 발진기(local oscillator)를 포함하고, 상기 국부 발진기는 프랙셔널-N 위상 동기 루프 주파수 신디사이저(fractional-N phase locked loop frequency synthesiser)인, 무선 수신기.
11. 제 10 항에 있어서, 상기 프랙셔널-N 위상 동기 루프 주파수 신디사이저는 두 개 이상의 누산기들을 포함하는, 무선 수신기.
12. 제 7 항에 있어서, 상기 아날로그-디지털 변환기는 과도 샘플링된 시그마 델타 아날로그-디지털 변환기의 형태를 갖는, 무선 수신기.
13. 제 7 항에 있어서, 상기 무선 수신기는 집적 회로로 형성된, 무선 수신기.

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