KR101059563B1

KR101059563B1 - ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체의 전극층 제조방법

Info

Publication number: KR101059563B1
Application number: KR1020040020998A
Authority: KR
Inventors: 곽준섭; 성태연; 손정인; 송준오; 임동석
Original assignee: 광주과학기술원; 삼성전자주식회사
Priority date: 2004-03-27
Filing date: 2004-03-27
Publication date: 2011-08-26
Also published as: KR20050095723A

Abstract

ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체의 전극층 제조방법이 개시된다. 개시된 III - V 족 GaN 계 화합물 반도체의 전극층 제조방법은, p-GaN 층 상에 다수의 홀들이 형성된 템플레이트를 배치하는 단계와, 상기 템플레이트의 상방으로부터 상기 템플레이트에 의해 노출된 상기 p-GaN 층 상에 다수의 도트를 증착하는 단계와, 상기 p-GaN 층 상에서 상기 도트들을 덮는 제1전극층을 증착하는 단계를 구비한다.

Description

ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체의 전극층 제조방법{Method of fabricating electrode on GaN-based III - V group compound semiconductor}

도 1은 본 발명의 제1 실시예에 적용되는 GaN 계 III-V 족 반도체의 일부를 도시한 개략적 단면도이다.

도 2는 본 발명의 제1 실시예를 설명하는 개략 도면이다.

도 3은 애노딕 포러스 알루미나의 SEM 사진이다.

도 4는 p-GaN 층 상에 나노 도트가 형성된 것을 보여주는 SEM 사진이다.

도 5는 나노 도트가 형성된 p-GaN 층 상에 Ni 층을 적층한 경우와, 나노 도트 없이 p-GaN 층 상에 Ni 층을 적층한 경우의 I-V 특성을 보여주는 그래프이다.

도 6은 본 발명의 제2 실시예에 적용되는 GaN 계 III-V 족 반도체의 일부를 도시한 개략적 단면도이다.

도 7은 본 발명에 제2 실시예에 따른 나노 도트(Au 도트)가 형성된 p-GaN 층(10) 상에 Ni 층 및 Au 층을 각각 5 nm 두께로 적층한 경우와, 나노 도트 없이 p-GaN 층 상에 Ni 층 및 Au 층을 적층한 경우의 I-V 특성을 보여주는 그래프이다.

도 8은 본 발명에 제2 실시예에 따른 나노 도트(Au 도트)가 형성된 p-GaN 층(10) 상에 Ni 층 및 Au 층을 각각 5 nm 두께로 적층한 경우와, 나노 도트 없이 p-GaN 층 상에 Ni 층 및 Au 층을 적층한 경우의 청색 InGaN 발광소자의 광방출 특 성을 보여주는 그래프이다.

*도면의 주요 부분에 대한 부호설명*

10: p-GaN 층 20: 나노 도트

30: 제1 전극층 40: 애노딕 포러스 알루미나 템플레이트

41: 홀 50: 제2 전극층

본 발명은 III - V 족 GaN 계 화합물 반도체의 전극층 제조방법에 관한 것으로, 보다 상세하게는 저항값이 낮은 p형 전극층을 III - V 족 GaN 계 화합물 반도체 상에 제조하는 방법에 관한 것이다.

질화갈륨(GaN)계 화합물 반도체를 이용한 발광다이오드(light emitting diode: LED)는 반도체층과 전극 간에 고품질의 오믹접촉을 형성하는 것이 매우 중요하다. p형 GaN 반도체층에 대한 오믹콘택층으로서는 니켈(Ni)을 기본으로 하는 금속박막구조, 즉 니켈(Ni)/금(Au)의 투명금속박막이 사용될 수 있다(USP 5,877,558; USP 6,008,539 참조).

니켈(Ni)을 기본으로 하는 금속박막은 산소(O₂) 분위기에서 열처리되었을 때 10^-3～10^-4Ωcm² 정도의 낮은 비접촉저항을 갖는 오믹접촉을 형성하는 것으로 알려져 있다. 이러한 낮은 비접촉저항에 따르면, 500℃-600℃의 산소(O₂) 분위기에서 열 처리시 질화갈륨(GaN)과 니켈(Ni)의 계면에 p형 반도체 산화물인 니켈 산화물(NiO)이 섬(island) 모양의 금(Au)박막 사이와 그 위에 형성됨으로써 쇼트키 장벽의 높이(Schottky barrier height : SBT)가 감소된다. 따라서 쇼트키장벽의 높이 감소에 의해, 질화갈륨(GaN) 표면 부근에 다수 캐리어(major carrier)인 홀(hole)을 용이하게 공급하여 질화갈륨계 표면 부근에서의 실효 캐리어 농도(effective carrier concentration)가 증가된다. 한편, 니켈(Ni)/금(Au)을 p형 질화갈륨계 반도체층에 접촉시킨 후, 열처리하면 Mg-H 금속 간 화합물(complex)을 제거하여 반도체층 표면에서 마그네슘(Mg) 도판트(dopant) 농도를 증가시키는 재활성화(reactivation) 가 발생하며 이를 통해서 반도체층 표면에서 이러한 실효 캐리어 농도가 10¹⁹/cm³이상으로 높아짐으로써 반도체층과 전극층(산화 니켈) 사이에 터널링 전도를 일으켜 오믹전도 특성을 보이게 된다.

그러나, 니켈(Ni)/금(Au) 금속박막이 형성된 화합물 반도체를 열처리시, p-GaN 층 상에 형성되는 금(Au)는 p-GaN 층과의 표면 에너지 차에 의해서 어글로머레이션(agglomeration)되어 도트로 형성되나 이 도트의 크기가 고르지 못하며, 또한 p-GaN 층과의 표면에너지 차이가 나는 물질, 예컨대 금(Au)과 같이 사용되는 물질에 제한이 있다.

본 발명의 목적은 질화갈륨계 반도체 층의 p형 전극으로 사용되는 물질에 제한이 없으며, p-GaN 층 상에 형성되는 도트의 크기를 균일하게 유지할 수 있는 III - V 족 GaN 계 화합물 반도체의 전극층 제조방법을 제공하는 것이다.

본 발명의 한 유형에 따른 III - V 족 GaN 계 화합물 반도체의 전극층 제조방법은,

III-V족 질화물 화합물 반도체층에 전극을 형성하는 방법에 있어서,

p-GaN 층 상에 다수의 홀들이 형성된 템플레이트를 배치하는 단계;

상기 템플레이트의 상방으로부터 상기 템플레이트에 의해 노출된 상기 p-GaN 층 상에 다수의 도트를 증착하는 단계; 및

상기 p-GaN 층 상에서 상기 도트들을 덮는 제1전극층을 증착하는 단계;를 구비하는 것을 특징으로 한다.

본 발명의 다른 유형에 따른 III - V 족 GaN 계 화합물 반도체의 전극층 제조방법은,

상기 제1전극층 위에 상기 전극층의 물질과 다른 물질로 이루어진 제2전극층을 증착하는 단계;를 더 구비할 수 있다.

상기 템플레이트의 홀은 1 nm ~ 1000 nm 크기인 것이 바람직하다.

또한 상기 템플레이트는 애노딕 산화에 의해 상기 홀들이 형성된 애노딕 포러스 알루미나인 것이 바람직하다.

한편, 상기 도트는, {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질인 것이 바람직하다.

상기 제1 전극층은, {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질이며, 상기 도트와는 다른 물질인 것이 바람직하다.

또한, 상기 제2 전극층은, {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질이며, 상기 제1전극층과는 다른 물질인 것이 바람직하다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 III - V 족 GaN 계 화합물 반도체의 전극층 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

도 1을 참조하면, 반도체 발광소자 및 반도체 레이저 다이오드와 같은 GaN 계 화합물 반도체의 p-GaN 층(10) 위에 나노 도트(20)가 형성되어 있으며, 상기 나노 도트(20) 위에 소정 두께의 전극층(30), 예컨대 Ni 층이 형성되어 있다.

상기 나노 도트(20) 및 상기 전극층(30)으로는 {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질로 형성될 수 있다.

바람직하게는 상기 나노 도트(20)와 상기 전극층(30)이 다른 물질로 형성된다. 상기 나노 도트(20)와 상기 전극층(30)은 p형 전극층을 형성한다.

상기 나노 도트(20)의 크기는 후술하는 템플레이트의 홀의 크기에 따라 조절될 수 있으며, 그 분포는 템플레이트의 홀의 분포에 따른다.

상기 구조의 p형 전극층은 GaN 화합물 반도체 발광소자 및 레이저 다이오드에 적용될 수 있다.

이하에서는 본 발명의 제1 실시예에 따른 p형 전극층을 형성하는 방법을 설명한다.

도 2는 본 발명의 제1 실시예를 설명하는 개략 도면이며, 상기 도 1과 실질적으로 동일한 부재에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.

도 2를 참조하면, p-GaN 층(10) 위에 나노 크기의 홀(41)이 형성된 템플레이트(40)를 배치한다.

상기 템플레이트(template)(40)는 애노딕 포러스 알루미나(anodic porous alumina)법에 의해 제조된 템플레이트(40)가 될 수 있다. 애노딕 포러스 알루미나법은 알루미늄으로 이루어진 플레이트를 산화시키는 과정에서 알루미나 및 알루미늄과의 팽창계수 차이로 홀 일정하게 균일하게 분포된 알루미나 템플레이트를 제조하는 방법으로 당업계에서는 잘 알려진 방법이므로 상세한 설명은 생략한다.

상기 템플레이트(40)에 형성된 홀(41)은 나노 크기, 예컨대 1 nm ~ 1000 nm 직경 크기로 형성되는 것이 바람직하다.

이어서, 상기 알루미나 템플레이트(40)의 상방으로부터 도트(20)형성물질을 증착한다. 이 증착과정에서 알루미나 템플레이트(40)의 홀(41)을 통과한 도트형성물질은 p-GaN 층(10) 상에 도트(20)로 형성되며, 일부는 템플레이트(40) 상에 증착 된다.

상기 도트형성물질로는 {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질로 이루어진다.

이어서, 상기 알루미나 템플레이트(40)를 제거한 상태에서 상기 나노 도트(20)가 형성된 p-GaN 층(10) 상에 전극층(30)을 증착한다.

상기 전극층(30)은 {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질로 이루어질 수 있다.

도 3은 애노딕 포러스 알루미나의 SEM 사진이다. 도 3에서 보면 대략 70 nm 직경의 홀들이 등간격으로 고르게 형성되어 있는 것을 볼 수 있다.

도 5를 참조하면, p-GaN 층(10) 상에 나노 도트(20), 즉 Pt, Au, ti 나노 도트가 형성된 p형 전극이 나노 도트가 형성되지 않은 p형 전극 보다 저항이 낮게 나타나는 것을 알 수 있다.

도 6은 본 발명의 제2 실시예에 적용되는 GaN 계 III-V 족 반도체의 일부를 도시한 개략적 단면도이며, 제1 실시예의 구성요소와 실질적으로 동일한 부재에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.

도 6을 참조하면, p-GaN 층(10) 위에 나노 도트(20)가 형성되어 있으며, 상기 나노 도트(20) 위에 소정 두께의 제1 전극층(30), 예컨대 Ni 층이 형성되어 있다. 그리고, 상기 제1 전극층(30) 상에는 제2 전극층(50), 예컨대 Au 층이 형성되어 있다.

상기 나노 도트(20), 제1 전극층(30) 및 제2 전극층(50)으로는 각각 {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질로 형성될 수 있다.

바람직하게는 상기 제1 전극층(30)은 상기 나노 도트(20)와는 다른 물질로 형성되고, 상기 제2 전극층(50)은 상기 제1 전극층(30)과는 다른 물질로 형성되는 것이 바람직하다. 상기 나노 도트(20), 제1 전극층(30) 및 제2 전극층(50)은 p형 전극층을 형성한다.

이하에서는 본 발명의 제2 실시예에 따른 p형 전극을 형성하는 방법을 도 2 및 도 6을 참조하여 상세하게 설명한다.

먼저, 반도체 소자의 p-GaN 층(10) 위에 나노 크기의 홀(41)이 형성된 템플레이트(40)를 배치한다.

상기 템플레이트(40)는 애노딕 포러스 알루미나(anodic porous alumina)법에 의해 제조된 템플레이트(40)가 될 수 있다. 애노딕 포러스 알루미나는 알루미늄으로 이루어진 플레이트를 산화시키는 과정에서 알루미나 및 알루미늄과의 팽창계수 차이로 홀이 일정하게 균일하게 분포된 알루미나 템플레이트가 된다.

이어서, 상기 알루미나 템플레이트(40)의 상방으로부터 도트형성물질을 증착한다. 이 증착과정에서 알루미나 템플레이트(40)의 홀을 통과한 도트형성물질은 p-GaN 층(10) 상에 도트(20)로 형성되며, 일부는 템플레이트(40) 상에 증착된다.

이어서, 상기 알루미나 템플레이트(40)를 제거한 상태에서 상기 나노 도트(20)가 형성된 p-GaN 층(10) 상에 제1 전극층(30) 및 제2 전극층(50)을 순차적으로 형성한다.

상기 제1 및 제2 전극층(30,50)은 {Au, Pd, Pt, Ru} 등의 금속물질과 {ITO, ZnO}와 같은 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질로 이루어질 수 있다.

도 7은 본 발명에 따른 나노 도트(Au 도트)가 형성된 p-GaN 층(10) 상에 Ni 층 및 Au 층을 각각 5 nm 두께로 적층한 경우와, 나노 도트 없이 p-GaN 층 상에 Ni 층 및 Au 층을 적층한 경우의 I-V 특성을 보여주는 그래프이다.

도 7을 참조하면, p-GaN 층 상에 나노 도트, Au 나노 도트가 형성된 p형 전극이 나노 도트가 형성되지 않은 p형 전극 보다 저항이 낮게 나타나는 것을 알 수 있다.

도 8은 본 발명에 따른 나노 도트(Au 도트)가 형성된 p-GaN 층(10) 상에 Ni 층 및 Au 층을 각각 5 nm 두께로 적층한 경우와, 나노 도트 없이 p-GaN 층 상에 Ni 층 및 Au 층을 적층한 경우의 청색 InGaN 발광소자의 광방출 특성을 보여주는 그래프이다.

도 8을 참조하면, p-GaN 층 상에 나노 도트, Au 나노 도트가 형성된 p형 전극이 나노 도트가 형성되지 않은 p형 전극 보다 광방출 효율이 높게 나타나는 것을 알 수 있다.

본 발명에 따르면, 알루미나 포러스 템플레이트의 홀의 크기 및 분포에 따라서 p-GaN 층 상에 나노 도트의 크기 및 분포를 제어할 수 있으며, 이에 따라서 나노 도트 위에 형성된 p형 전극은 나노 도트가 없는 p형 전극 보다 낮은 저항특성을 보여주며, 발광소자에 적용시 발광특성이 향상되는 것을 보여준다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims

III-V족 질화물 화합물 반도체층에 전극을 형성하는 방법에 있어서,

p-GaN 층 상에 다수의 홀들이 형성된 템플레이트를 배치하는 단계;

상기 템플레이트의 상방으로부터 상기 템플레이트에 의해 노출된 상기 p-GaN 층 상에 다수의 도트를 증착하는 단계;

상기 p-GaN 층 상에서 상기 도트들을 덮는 제1전극층을 증착하는 단계;를 구비하는 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.
제 1 항에 있어서,

상기 제1전극층 위에 상기 전극층의 물질과 다른 물질로 이루어진 제2전극층을 증착하는 단계;를 더 구비하는 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.
제 1 항 또는 제 2 항에 있어서,

상기 템플레이트의 홀은 1 nm ~ 1000 nm 크기인 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.
제 2 항에 있어서,

상기 템플레이트는 애노딕 산화에 의해 상기 홀들이 형성된 애노딕 포러스 알루미나인 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.
제 1 항 또는 제 2 항에 있어서,

상기 도트는, {Au, Pd, Pt, Ru}의 금속물질과 {ITO, ZnO}의 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질인 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.
제 5 항에 있어서,

상기 제1 전극층은, {Au, Pd, Pt, Ru}의 금속물질과 {ITO, ZnO}의 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질이며, 상기 도트와는 다른 물질인 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.
제 2 항에 있어서,

상기 제2 전극층은, {Au, Pd, Pt, Ru}의 금속물질과 {ITO, ZnO}의 투명 전도성 산화물(transparent conducting oxides) 중 선택된 적어도 어느 하나의 물질이며, 상기 제1전극층과는 다른 물질인 것을 특징으로 하는 III-V족 질화물 화합물 반도체의 전극층 제조방법.