KR101047947B1 - 트렌치 금속 산화물 반도체 - Google Patents

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Abstract

트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치의 폴리실리콘 영역과, 상기 MOS 전계효과 트랜지스터(MOSFET) 및 모놀리틱으로 집적된 TMBS 및 MOSFET(SKYFET) 장치의 폴리실리콘 영역에 리모트 콘택트가 채용된다. 폴리실리콘은 인접한 메사에 대해 오목하게 되어 있다. TMBS부의 폴리실리콘 영역에 대한 소스 메탈의 콘택트는 TMBS부 외측으로의 폴리실리콘의 연장을 통해 이루어진다. 이들 디바이스 아키텍쳐에 있어서의 변경은 콘택트 메탈의 퇴적에 앞서 TMBS부의 폴리실리콘 및 실리콘 메사 영역들 모두로부터 모든 산화물을 제거시킬 필요를 경감시킨다. 따라서, TMBS장치 또는 SKYFET 장치에 있어서 트렌치의 사이드월 내로의 폴리실리콘의 침식이 방지된다.
트렌치 금속 산화물 반도체, 폴리실리콘 영역, MOS 전계효과 트랜지스터, 모놀리틱 TMBS, MOSFET, 리모트 콘택트, 메사

Description

트렌치 금속 산화물 반도체{TRENCH METAL OXIDE SEMICONDUCTOR}
이 출원은 2007년 4월 19일 출원되고 본 출원의 양도인에게 양도된 공동계류 특허출원, 일련 번호 60/925,237(Attorney Docket Number VISH-8753.PRO, 발명의 명칭 "Trench Metal Oxide Semiconductor with Recessed Trench Material and Remote Contacts")을 우선권 주장한 것으로, 이는 본원에 참고로 언급되어 있다.
본 발명에 따른 실시예들은 일반적으로 반도체 장치에 관한 것이다. 특히, 본 발명에 따른 실시예들은 오목한 트렌치 재료 및 리모트 콘택트를 갖는 트렌치 금속 산화물 반도체에 관한 것이다.
트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치에 있어서, 실리콘 기판에 형성된 트렌치의 내측에 폴리실리콘이 포함되어 있다. 트렌치 내측의 폴리실리콘 및 실리콘 메사(인접 트렌치 간의 표면)는 메탈 콘택트를 사용하여 국부적으로 접속된다.
이하에 SKYFET 장치로서도 지칭되는 모놀리틱으로 집적된 TMBS 및 MOS 전계효과 트랜지스터(MOSFET)에 있어서, 실리콘 기판에 형성된 트렌치 내측에 폴리실리콘이 포함된다. MOSFET부의 소스 및 TMBS는 동일한 콘택트 메탈에 의해 접속된다.
이들 형태의 모든 장치에 있어서, 폴리실리콘은 산화물층에 의해 트렌치의 사이드월로부터 분리되어 있다. 제조시, 산화물층의 일부 및 폴리실리콘의 일부는 콘택트 메탈의 퇴적에 앞서 에칭된다. 바람직하지 않게, 이 에칭 공정은 트렌치의 사이드월 내로(메사 내로) 메탈의 침식을 야기할 수 있고, 이는 쇼트키 다이오드 기술에 있어서 에지 누설로 되는 과잉 전류 누설을 일으킨다.
TMBS 및 SKYFET 장치에 있어서 에지 누설을 제거 또는 감소시키는 방법 및/또는 장치가 바람직하다. 본 발명에 따른 실시예들은 상기 및 다른 잇점을 제공한다.
본 발명에 따른 실시예들은 SKYFET 장치의 TMBS부 및 MOSFET부의 폴리실리콘 영역은 물론, TMBS 장치의 폴리실리콘 영역에 리모트 콘택트를 채용함으로써 에지 누설의 문제를 해소한다.
TMBS부의 폴리실리콘 영역에 대한 소스 메탈의 콘택트는 TMBS부 외측으로의 폴리실리콘의 연장을 통해 이루어진다. 폴리실리콘은 인접한 메사에 대해 오목하고 산화물층에 의해 콘택트 메탈로부터 절연된다. 이들 디바이스 아키텍쳐에 있어서의 변경은 콘택트 메탈의 퇴적에 앞서 TMBS부의 폴리실리콘 및 실리콘 메사 영역들 모두로부터 모든 산화물을 제거시킬 필요를 경감시킨다. 따라서, TMBS장치 또는 SKYFET에 있어서 트렌치의 사이드월 내로의 폴리실리콘의 침식이 방지된다.
본 발명의 이들 및 다른 목적 및 잇점은 첨부 도면을 참조한 이하의 설명으로부터 명확히 이해될 것이다.
본 발명의 이하의 상세한 설명에 있어서, 본 발명의 완전한 이해를 제공하기 위해 각종 특정 사항이 명시된다. 그러나, 본 발명은 이들 특정 사항 또는 그에 등가물없이 실현될 수 있음을 당업자들은 인식할 것이다. 한편, 공지의 방법, 절차, 구성품, 및 회로들은 본 발명의 관점을 불필요하게 흐리지 않도록 하기 위해 상세히 기술되지 않는다.
이하의 상세한 설명의 어떤 부분은 반도체 장치를 제조하기 위한 절차, 로직 블록, 프로세싱, 및 다른 기호 표현으로 제시된다. 이들 설명 및 표현은 당업자에 그들 작품의 실체를 가장 효율적으로 전달하기 위해 반도체 장치 제조 분야에 있어서의 숙련자에 의해 사용되는 수단이다. 본 출원에 있어서, 절차, 로직 블록, 프로세스 등은 소정 결과에 이르는 스텝 또는 명령의 셀프-콘시스턴트(self-consistent) 시퀀스로 상정된다. 그러나, 이들 모든 것 및 유사한 용어는 적절한 물리적 양과 관련되며 이들 양에 적용되는 편리한 부호일 뿐이다. 하기 설명으로부터 명백한 바와 같이 특별히 명시되지 않는 한, "형성(forming)", 실행 (performing)", "퇴적(depositing)", "에칭(etching)"은 반도체 장치 제조의 동작 및 공정을 지칭한다(예컨대, 도1의 플로우챠트 100).
도면은 축적대로 도시되지 않았으며, 구조의 일부 및 구조들을 형성하는 각 종 층들만 도시되었다.
또한, 다른 제조 공정 및 단계들은 본 명세서에 기술된 공정 및 단계들을 따라 행해질 수 있으며; 즉, 본 명세서에 개시된 단계들 전, 그들 사이 및/또는 후의 다수의 공정 단계일 수도 있다. 중요한 것은, 본 발명에 따른 실시예들은 별로 혼란스럽지 않고 다른(아마도 통상적인) 공정 및 단계들과 관련되어 실시될 수 있는 것이다. 일반적으로. 본 발명에 따른 실시예들은 주변 공정 및 단계들에 별로 영향을 미치지 않고 종래 공정의 부분들을 대체할 수 있다.
도1은 반도체 장치, 특히 모놀리틱으로 집적된 TMBS 및 MOSFET 장치 또는 SKYFET의 제조에 사용되는 공정의 1 실시예의 플로우챠트(100)이다. 비록 플로우챠트(100)의 프로세스는 도10에 나타낸 바와 같이 SKYFET의 내용으로 기술되었으나, 프로세스의 일부는 도11에 나타낸 바와 같이 TMBS 장치만 형성하도록 이용될 수 있다(즉, SKYFET의 TMBS부를 형성하도록 사용되는 단계만 행해질 수도 있으며, 그 경우 MOSFET를 형성하기 위해 사용되는 단계는 반드시 행해지지는 않는다).
비록 특정 단계가 도1에 기술되었으나, 이러한 단계들은 예시적이다. 즉, 본 발명은 도1에 개시된 각종 단계 또는 각종 단계의 변형을 행하기 위해 적합하다. 도1은, 도2 내지 도9와 관련하여 기술되며, 이들 도면은 본 발명의 1 실시예에 따른 반도체 장치의 제조에 있어서 선택된 스테이지를 나타내는 단면도이고, 도10 및 도11과 관련하여서는 플로우챠트(100)의 프로세스를 사용하여 제조될 수 있는 반도체 장치의 실시예들의 톱-다운 도이다.
도1의 블록 105에 있어서, 도2를 참조하면, 트렌치(210, 211, 212, 213, 214, 215)와 같은 트렌치들을 한정하기 위해 기판(205)(예컨대, p형 실리콘 기판) 상에 제1 마스크(220)(예컨대, 포토마스크)가 패터닝된다. 트렌치(210-215)는 마스크에 의해 커버되지 않은 영역에 기판(205)을 에칭함으로써 형성된다. 채널 스토퍼(예컨대, 그의 성분은 n형 불순물로 후에 도핑될 수도 있다)로서 사용될 수도 있는 트렌치(215)는 선택적이다. 트렌치들이 형성된 후, 마스크(220)를 제거하고 그에 따른 구조물을 세정한다. 상기 세정에 이어 트렌치 사이드월의 질을 개선시키기 위해 에칭 및 희생 산화가 행해진다.
도1의 블록 110에 있어서, 도3을 참조하면, 게이트 산화물층(310)이 트렌치(210-215)의 각각에 성장되고, 폴리실리콘(320)이 트렌치(210-215)의 각각에 퇴적된다. 이들 단계에 이어 도핑 블랭킷 에치 백, 및 폴리실리콘 재산화가 행해질 수도 있다. 특히, 폴리실리콘(320)의 영역의 상면은 트렌치(210-215)의 상부에 대해 오목하게 되어 있다. 보다 상세히는, 트렌치의 사이드월(또는, 대응적으로, 메사의 사이드월)은 높이 H1을 갖고, 폴리실리콘(320)은 높이 H2로 트렌치 내에 퇴적되며, 여기서 H2는 H1 미만이다.
도1의 블록 115에 있어서, 도4를 참조하면, 보디 임플란트(420(예컨대, p-보디 임플란트)가 이어서 수용되는 영역을 한정하도록 제2 마스크(410)가 도포된다. 다음, 마스크(410)는 제거되고, 그에 따른 구조물이 세정되며, 보디 임플란트(420)가 어닐링되고 소정 접합 깊이로 확산된다.
도1의 블록 120에 있어서, 도5를 참조하면, 소스 플란트(520(예컨대, n+ 소스 임플란트)가 이어서 수용되는 영역을 한정하도록 제3 마스크(410)가 도포된다. 특히, 상기 소스 임플란트(520)는, SKYFET의 TMBS 부의 액티브 영역에 대응하는, 트렌치(212 및 214) 주위의 단말 영역 또는 트렌치(212-214)들 간의 영역 내로 수용되지 않는다. 소스 임플란트(520)는, 선택적 채널 스토퍼(트렌치 215) 내에 수용된다. 다음, 마스크(510)가 제거되고 그에 따른 구조물이 세정된다.
도1의 블록 125에 있어서, 도6를 참조하면, 유전체 스택이 구조물의 전면(全面)을 가로질러 퇴적되고 밀도가 높아진다. 1 실시예에서, 유전체 스택은 TEOS (tetraethylorthosilicate)의 층(610) 및 BPSG(borophosphosilicate glass)의 층 (620)을 포함한다.
도1의 블록 130 있어서, 도7을 참조하면, SKYFET의 MOSFET부(들)의 액티브 영역에 있어서 콘택트 개구(720, 721 및 722)를 한정하도록 제4 마스크(710)가 도포된다. 에칭에 앞서, 구조의 상면이 비교적 평탄하기 때문에, 얇은 레지스트 마스크가 사용될 수 있다. 콘택트 개구(720-722)를 형성하기 위해, 마스크(710) 하방 영역을 제외하고, 소스 임플란트층(520), TEOS층(610) 및 BPSG층(620)이 에칭된다. 특히, 상기 TMBS부의 액티브 영역은 마스크(710)에 의해 마스킹된다.
콘택트 메탈이 후속 단계에서 퇴적될 때(블록 140), 콘택트 개구(720-722)는 n형 임플란트(층 520)과 콘택트 메탈 간의 접촉을 허용한다; 그러나, 콘택트 메탈은 폴리실리콘 영역(320)에 접촉하지 않는다. 즉, 동일한 메탈은 소스 임플란트(520) 및 폴리실리콘(320) 모두와는 접촉하지 않는다.
중요한 것은, 트렌치(210-215)의 사이드월은 콘택트 개구(720-722)를 형성 하도록 사용되는 에칭에 노출되지 않으며; 이에 따라 트렌치(210-215)의 사이드월내로의 콘택트 메탈(블록 140에서 퇴적)의 침입 문제를 방지하며, 그에 의해 이러한 금속 침입에 종종 기여하는 에지 누설을 제거 또는 감소시킨다.
도10 및 도11을 참조하면, 폴리실리콘 영역(320)들과 접촉하기 위해, 제4 마스크(710) 역시 게이트 픽업 영역(예컨대, 콘택트 1010 및 1011) 및 TMBS부의 폴리실리콘 픽업 영역(예컨대, 콘택트 1020)에도 콘택트 개구들을 한정한다. 도7의 사시도로부터, 예컨대, 폴리실리콘 영역(320)은 도10 및 도11에 도시한 바와 같이, 페이지 내로 거리를 연장한다. 콘택트(1010, 1011)는 MOSFET부에 있는 폴리실리콘(320)과 접촉하고, 콘택트(1020)는 TMBS부에 있는 폴리실리콘(320)과 접촉한다.
콘택트 산화물의 에칭 및 실리콘의 에칭 후, 콘택트 클램핑 임플란트 및 얕은 콘택트 임플란트가 행해지고 제4 마스크(710)는 제거될 수 있다. 콘택트 클램핑 임플란트 및 얕은 콘택트 임플란트는 보디에 대한 접촉 저항을 개선시키고 또한 트렌치로부터 각 메사의 센터로의 전자사태 항복(avalanche breakdown)도 시프트시킨다.
마스크(710)의 제거 후, 그에 따른 구조물은 콘택트 임플란트를 활성화시키도록 고온 리플로우를 받고, 활성화되지 않을 경우 소스 임플란트를 활성화시키고, 그의 목표 접합 깊이로 소스 임플란트를 구동하고, 필요하면 유전체 스택을 고밀도화하며, 필요한 경우 구조물의 토폴로지(topography)를 유연하게 하기 위해 유전체 스택을 형상화한다.
도1의 블록 135에 있어서, 도8을 참조하면, 배리어 및 콘택트 메탈의 퇴적에 앞서 유전체 스택(예컨대, TEOS층 610 및 BPSG층 620)의 부분들을 에칭하기 위해, 제5 마스크(810)가 TMBS부의 액티브 영역만 패터닝하도록 사용된다. 1 실시예에서, 유전체 스택의 에칭 후, TMBS부의 메사(예컨대, 메사 820 및 821)의 표면 상에 층을 이룬 어떤 잔류 산화물을 그들 표면으로부터 세정한다. 1 실시예에서, TMBS 메사 표면상의 산화물은 약 1000Å의 두께로 드라이 에칭된 다음, 버퍼링된 산화물 에칭(BOE)(예컨대, 9:1 BOE 웨트 딥)이 잔류 산화물을 제거하기 위해 가해지며, 이에 따라 메사 표면과 콘택트 메탈(블록 140에서 퇴적) 간에 양호한 접촉이 이루어질 수 있다. 웨트 오버에칭의 목적은 TMBS 메사 표면으로부터 산화물을 세정하는 것이나, 트렌치(212-214) 내로부터 반드시 필요한 것은 아니다. 중요한 것은, 트렌치(212-214)에 있어서의 폴리실리콘(320)의 상면은, 게이트 산화물층(310)의 잔여 두께에 의해 커버되는, 메사 표면(820-821)에 대해 오목하게 되어 있다.
도1의 블록 140에 있어서, 도9를 참조하면, 소스 메탈층(910)이 형성된다. 보다 상세히는, 배리어 및 콘택트 메탈(예컨대, 티타늄 질화물, 티타늄, 알루미늄)이 층(910)을 형성하기 위해 퇴적된다. 이 퇴적된 메탈은 이어서 제6 마스크(도시되지 않음)를 사용하여 패터닝될 수 있다. 소스 메탈층(910)은 TMBS 메사(820-821)과 접촉하지만 폴리실리콘 영역(320)과는 접촉하지 않는다. 즉, 소스 메탈층(910)은 산화믈(310)에 의해 폴리실리콘(320)으로부터 절연된다.
도1의 블록(145)에 있어서, 만약 사용될 경우, 패시베이션층이 퇴적되고 제7 마스크(도시되지 않음)을 사용하여 패터닝될 수 있다. 구조물은 다음 그라운드되고 백 메탈이 도포될 수 있다.
TMBS부만 포함하는 장치는 예컨대 블록 115, 120 및 130에 기술된 단계들을 건너띄어 형성될 수 있다.
본 발명의 1 실시예에 따라, (MOSFET부 및 TMBS부를 포함하는) SKYFET 장치의 일부의 톱다운 도 및 TMBS의 유사도를 나타내는 도10 및 도11을 참조한다. 도10의 예에 있어서, 각 MOSFET부의 트렌치에 있는 폴리실리콘(320)의 상이한 영역들이 서로 연결되고 또한 MOSFET부(들)의 액티브 영역 외측의 콘택트(1010, 1011)에 연결된다. 도10의 배향에 따라, 폴리실리콘(320)은 콘택트(1010, 1011)로 연장하며, 이들 콘택트는 각각 폴리실리콘(320)을 포함하는 MOSFET부에 있어서의 트렌치(210-211 및 215)(도2) 상에 배치된 소스 메탈층(910)의 에지 너머에 있다. 이에 따라, MOSFET 폴리실리콘(320)과 게이트 메탈 간의 전기적 접촉이 콘택트(1010,1011)를 통해 이루어진다. 그러나, 콘택트(1010,1011)는 도10에 나타낸 MOSFET부의 액티브 영역 외측에 있다. 즉, 콘택트(1010,1011)는 폴리실리콘(320)을 포함하는 MOSFET부의 트렌치 상에 존재하는 소스 메탈층(910)의 영역 외측에 있다.
이와 유사하게, 각 TMBS부의 트렌치의 폴리실리콘(3200의 다른 영역들이 서로 또한 콘택트(1020)에 연결되며, 상기 콘택트는 도10 및 도11의 액티브 TMBS부 외측에 있다. 도10 및 도11의 배향에 따라, 폴리실리콘(320)은 횡방향으로 메사(820-821)(도8)보다 더욱 연장된다. 소스 메탈층(910)은 이들 트렌치들 간의 메사와 폴리실리콘(320)을 포함하는 TMBS부의 트렌치(212-214)(도2) 넘어 배치된다.
상기한 바와 같이, 소스 메탈층(910)은 메사와는 전기적으로 접촉하고 있으나 트렌치들의 폴리실리콘(320)으로부터는 절연되어 있다. 콘택트(1040)는 도10의 TMBS부의 메사(820-821)(도8) 및 쇼트키 콘택트 메탈(소스 메탈층 910) 간의 접속을 제공한다. 폴리실리콘(320)과 소스 메탈층(910) 간의 전기적 접속은 콘택트(1020)을 통해 행해진다. 그러나, 콘택트(1020)는, 도10 및 도11에 나타낸 TMBS부의 액티브 영역 외측에 있다. 즉, 콘택트(1020)는, 폴리실리콘(320)을 포함하고 상기 트렌치들 간의 메사들 상에도 존재하는 TMBS부의 트렌치들 상에 있는 소스 메탈층(910)의 영역 외측에 있다.
또한, 소스 임플란트(520)에 전기적 접촉을 제공하는 MOSFET 소스 콘택트(1030)가 도시되어 있다(도7).
요약하면, 본 발명에 따른 실시예들은 SKYFET 장치의 MOSFET부(들) 및 TMBS 부(들)의 폴리실리콘 영역은 물론, TMBS 장치의 폴리실리콘 영역에 리모트 콘택트(예컨대, 콘택트 1020)을 채용함으로써 과잉 누설의 문제를 해소한다. 폴리실리콘(320)은 인접 메사에 대해 오목하게 되어 있다. TMBS부의 메사면(예컨대, 메사 820-821)이, 트렌치 사이드월을 에칭에 노출시키지 않고, 콘택트 메탈에 대해 개방되도록 하면서, TEOS610)와 BPSG(620)의 스택 층(도6)은 폴리실리콘(320)의 상부에 얇은 층의 산화물을 선택적으로 잔류시키도록 채용된다.
상기 장치 구조의 변경들은 접촉 단계에 앞서 TMBS부의 실리콘 메사 영역 및 폴리실리콘 모두로부터 산화물을 모두 제거시킬 필요를 경감시킨다. 산화물은 TMBS부의 실리콘 메사로부터만 완전히 에칭된다. TMBS부의 폴리실리콘 영역에 대한 소스 메탈의 접촉은 TMBS부 외측으로의 폴리실리콘의 연장을 통해 이루어진다. 이들 특징 및 이들 특징을 제조하기 위해 사용되는 모든 공정에 따라, SKYFET 장치 또는 TMBS부 장치의 트렌치의 사이드월 내로의 콘택트 메탈의 침식이 회피된다.
본 발명을 짧게 요약하면, 적어도 다음과 같은 광범위한 개념으로 설명된다.
개념1. 트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치를 포함하는 반도체 장치에 있어서, 상기 TMBS 장치는,
도전성 재료가 제1 트렌치들에 퇴적되어 있는, 복수의 제1 트렌치가 형성된 기판; 및
소스 메탈층을 포함하고,
상기 TMBS 장치는 액티브 영역을 갖고, 상기 액티브 영역 내에는 상기 소스 메탈층이 상기 기판과 전기적으로 접촉하나 상기 제1 트렌치 내에 배치된 상기 도전성 재료와는 절연되며, 상기 제1 트렌치 내의 상기 도전성 재료는 상기 TMBS 장치의 액티브 영역의 외측에 있는 콘택트에 전기적으로 결합되어 있는 반도체 장치.
개념2. 상기 액티브 영역은 상기 제1 트렌치들간에 형성된 복수의 메사를 포함하고, 상기 메사들은 제1 높이의 사이드월을 갖고, 상기 도전성 재료는 상기 제1 높이보다 낮은 제2 높이로 상기 제1 트렌치들을 충전하는, 개념1의 반도체 장치.
개념3. 상기 도전성 재료는 상기 메사 너머의 거리를 상기 기판을 통해 연장되고, 상기 도전성 재료는 상기 콘택트 및 상기 TMBS 장치의 상기 액티브 영역 외측에 연장되는, 개념2의 반도체 장치.
개념4. 상기 기판으로부터 또한 상기 소스 메탈층으로부터 상기 도전성 재료를 분리하는 절연 재료를 더 포함하는, 개념1의 반도체 장치.
개념5. 상기 절연 재료는 게이트 산화물을 포함하는, 개념4의 반도체 장치.
개념6. 상기 기판은 p형 실리콘 기판을 포함하고 상기 도전성 재료는 폴리실리콘을 포함하는, 개념1의 반도체 장치.
개념7. 상기 소스 메탈층은 티타늄 질화물, 티타늄, 및 알루미늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 개념1의 반도체 장치.
개념8. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 더 포함하고, 상기 MOSFET 및 상기 TMBS 장치는 조합되어 모놀리틱으로 집적된 구조를 포함하는, 개념1의 반도체 장치.
개념9. 상기 MOSFET는,
상기 기판 내에 형성되고 또한 그에 상기 도전성 재료가 배치된 복수의 제2 트렌치; 및
상기 제2 트렌치의 각각에 인접하나 상기 절연 재료에 의해 상기 제2 트렌치들에 있어서 상기 도전성 재료로부터 분리되어 있는 소스 임플란트를 포함하고,
상기 MOSFET는, 상기 소스 메탈층이 상기 제2 트렌치 상에 배치되어 있고 또한 상기 제2 트렌치들 간의 상기 기판에 형성된 p-보디 임플란트와 전기적으로 접촉하고 있는 액티브 영역을 갖고, 상기 제1 트렌치들의 도전성 재료와 게이트 메탈 간의 전기적 접촉은 상기 MOSFET의 액티브 영역의 외측에서 이루어지는, 개념8의 반도체 장치.
개념10. 트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 방법은,
제1 트렌치들이 제1 높이의 사이드월을 갖는, 메사에 의해 분리된 복수의 제 1 트렌치를 형성하고;
상기 제1 높이보다 낮은 높이로 상기 제1 트렌치 내에 도전성 재료를 퇴적하고;
상기 도전성 재료 상에 절연 재료의 층을 형성하고;
상기 제1 영역 내에, 상기 소스 메탈층이 상기 절연 재료에 의해 상기 도전성 재료로부터 분리되는, 상기 제1 트렌치와 상기 메사들을 둘러싸는 제1 영역 상에 소스 메탈층을 형성하고;
상기 제1 트렌치들에 있어서의 도전성 재료와 상기 소스 메탈층 간에 제1 전기적 접촉을 형성하되, 제1 전기적 접촉이 상기 제1 영역의 외측에 있는, 반도체 장치의 제조 방법.
개념11. 상기 소스 메탈층의 형성에 앞서,
상기 메사 및 상기 제1 트렌치들 상에 유전체층을 형성하고;
상기 유전체층의 부분들을 에칭하고 상기 메사들을 노출시켜, 상기 소스 메탈층이 이어서 형성될 때 상기 소스 메탈층이 상기 메사와 접촉하도록 하고, 상기 절연 재료는 상기 에칭이 행해진 후 상기 도전성 재료 상에 잔류하는, 개념10의 반도체 장치의 제조 방법.
개념12. 상기 유전체층이, TEOS(tetraethylorthosilicate)의 층 및 BPSG (borophosphosilicate glass)의 층을 포함하는 유전체 스택을 포함하는, 개념11의 반도체 장치의 제조 방법.
개념13. 상기 절연 재료는 게이트 산화물을 포함하고, 상기 기판은 p형 실리 콘 기판을 포함하고, 상기 도전성 재료는 폴리실리콘을 포함하고, 상기 소스 메탈층은 티타늄 질화물, 티타늄 및 알루미늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 개념10의 반도체 장치의 제조 방법.
개념14. 상기 기판 상에 형성된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 더 포함하고, 상기 MOSFET 및 상기 TMBS 장치는 조합되어 모놀리틱으로 집적된 구조를 포함하는, 개념10의 반도체 장치의 제조 방법.
개념15. 제2 트렌치들 내에도 상기 도전성 재료가 퇴적되는, 상기 기판 내에 복수의 제2 트렌치를 형성하고;
상기 제2 트렌치 및 상기 p-보디 임플란트를 포함하는 제2 영역 상에 상기 소스 메탈층이 배치되는, 상기 제2 트렌치들 간에 p-보디 임플란트를 형성하고;
상기 제2 트렌치들의 각각에 인접하나 상기 절연 재료에 의해 상기 제2 트렌치들에 있어서 상기 도전성 재료로부터 분리되는 소스 임플란트를 형성하고,
상기 제2 트렌치들에 있어서의 상기 도전성 재료와 게이트 메탈 간에 제2 전기적 접촉을 형성하되, 상기 제2 전기적 접촉은 상기 제2 영역의 외측에 있는, 개념14의 반도체 장치의 제조 방법.
개념16. 트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치를 포함하는 반도체 장치에 있어서, 상기 TMBS 장치는,
제1 높이의 사이드월을 갖는 복수의 메사가 형성된 기판;
상기 메사들 간에 위치된 복수의 제1 트렌치 내에 배치되고, 상기 제1 높이보다 낮은 제2 높이로 상기 제1 트렌치들을 충전하는 도전성 재료; 및
상기 도전성 재료를 상기 기판으로부터 또한 상기 메사들 및 상기 제1 트렌치 상에 배치된 소스 메탈층으로부터 분리시키는 절연 재료를 포함하고, 상기 TMBS 장치의 액티브 영역 내에, 상기 소스 메탈층이 상기 메사들과 전기적으로 접촉하고, 상기 제1 트렌치의 상기 도전성 재료와 상기 소스 메탈층 간의 전기적 접촉이 상기 TMBS 장치의 액티브 영역의 외측에서 이루어지는 반도체 장치.
개념17. 상기 절연 재료는 게이트 산화물을 포함하고, 상기 기판은 p형 실리콘 기판을 포함하고, 상기 도전성 재료는 폴리실리콘을 포함하고, 상기 소스 메탈층은 티타늄 질화물, 티타늄 및 알루미늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 개념16의 반도체 장치.
개념18. 상기 기판 상에 형성된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 더 포함하고, 상기 MOSFET 및 상기 TMBS 장치는 조합되어 모놀리틱으로 집적된 구조를 포함하는, 개념16의 반도체 장치.
개념19. 상기 MOSFET는, 상기 기판 내에 형성되고 또한 그에 상기 도전성 재료가 배치된 복수의 제2 트렌치를 포함하고; 상기 MOSFET의 액티브 영역 내에, 상기 제2 트렌치 상에 또한 상기 제2 트렌치들간의 상기 기판에 형성된 p-보디 임플란트 상에 상기 소스 메탈층이 배치되어 있고, 상기 제2 트렌치들의 도전성 재료와 게이트 메탈간의 전기적 접촉은 상기 MOSFET의 액티브 영역의 외측에서 이루어지고, 상기 소스 메탈층은 상기 p-보디 임플란트와 전기적으로 접촉하나 상기 제2 트렌치들의 도전성 재료와는 전기적으로 접촉되지 않는, 개념18의 반도체 장치.
개념20. 상기 제2 트렌치들의 각각에 인접하지만 상기 절연 재료에 의해 상 기 제2 트렌치들의 도전성 재료로부터 분리되는 소스 임플란트를 더 포함하는, 개념19의 반도체 장치.
개념21. 상기 제2 트렌치들 상에 배치되나 소스 메탈층과 상기 p-보디 임플란트 간에 전기적 접촉을 허용하는 갭에 의해 분리되는 유전체층을 더 포함하는, 개념19의 반도체 장치.
개념22. 상기 유전체층은, TEOS(tetraethylorthosilicate)의 층 및 BPSG (borophosphosilicate glass)의 층을 포함하는 유전체 스택을 포함하는, 개념21의 반도체 장치.
본 발명의 특정 실시예들의 상기 설명은 예시의 목적으로 제시되었다. 이들은 본 발명을 정확한 형태로 한정하기 위한 것이 아니며, 이들 기술의 측면에서 많은 변형 및 개조가 가능하다. 실시예들은 본 발명의 원리 및 그의 실제적 응용을 최대한 설명하기 위해 선택되고 기술되었으며, 당업자들은 본 발명을 여러 형태로 개조하여 이용하는 것이 가능할 것이다. 본 발명의 범위는 첨부된 특허청구범위 및 그들의 등가물에 의해 한정된다.
첨부 도면은 본원 명세서에 채용된 것으로 그 일부를 형성하고 본 발명의 실시예들을 설명하며 또한 본 발명의 원리를 설명하고 있다.
도1은 본 발명의 1 실시예에 따른 반도체 장치의 제조에 사용되는 공정의 플로우챠트이다.
도2, 3, 4, 5, 6, 7, 8 및 9는 본 발명의 실시예들에 따른 반도체 장치의 제조에 있어서 선택된 스테이지를 나타내는 단면도들이다.
도10은 본 발명의 1 실시예에 따른 MOSFET 및 TMBS부들을 포함하는 반도체 장치의 요소들을 나타내는 톱-다운 도이다.
도11은 본 발명의 1 실시예에 따른 TMBS부를 포함하는 반도체 장치의 요소들을 나타내는 톱-다운 도이다.

Claims (22)

  1. 트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치를 포함하는 반도체 장치에 있어서, 상기 TMBS 장치는,
    도전성 재료가 제1 트렌치들에 퇴적되어 있는, 복수의 제1 트렌치가 형성된 기판;
    상기 제1 트렌치들 사이의 영역들을 구비하는 액티브 영역, 및
    상기 영역들 위 및 상기 제1 트렌치들 위에 형성된 소스 메탈층을 구비하고, 상기 액티브 영역 내에, 상기 소스 메탈층이 상기 기판과 전기적으로 접촉하나 상기 제1 트렌치 내에 배치된 상기 도전성 재료와는 절연되며, 상기 제1 트렌치 내의 상기 도전성 재료는 상기 TMBS 장치의 액티브 영역의 외측에 있는 콘택트에 전기적으로 결합되어 있는 반도체 장치.
  2. 제1항에 있어서, 상기 액티브 영역은 상기 제1 트렌치들간에 형성된 복수의 메사를 포함하고, 상기 메사들은 제1 높이의 사이드월을 갖고, 상기 도전성 재료는 상기 제1 높이보다 낮은 제2 높이로 상기 제1 트렌치들을 충전하는, 반도체 장치.
  3. 제2항에 있어서, 상기 도전성 재료는 상기 메사 너머의 거리를 상기 기판을 통해 연장되고, 상기 도전성 재료는 상기 콘택트 및 상기 TMBS 장치의 상기 액티브 영역 외측에 연장되는, 반도체 장치.
  4. 제1항에 있어서, 상기 기판으로부터 또한 상기 소스 메탈층으로부터 상기 도전성 재료를 분리하는 절연 재료를 더 포함하는, 반도체 장치.
  5. 제4항에 있어서, 상기 절연 재료는 게이트 산화물을 포함하는, 반도체 장치.
  6. 제1항에 있어서, 상기 기판은 p형 실리콘 기판을 포함하고 상기 도전성 재료는 폴리실리콘을 포함하는, 반도체 장치.
  7. 제1항에 있어서, 상기 소스 메탈층은 티타늄 질화물, 티타늄, 및 알루미늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 반도체 장치.
  8. 제1항에 있어서, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 더 포함하고, 상기 MOSFET 및 상기 TMBS 장치는 조합되어 모놀리틱으로 집적된 구조를 포함하는, 반도체 장치.
  9. 제8항에 있어서, 상기 MOSFET는,
    상기 기판 내에 형성되고 또한 그에 상기 도전성 재료가 배치된 복수의 제2 트렌치; 및
    상기 제2 트렌치의 각각에 인접하나 상기 절연 재료에 의해 상기 제2 트렌치들에 있어서 상기 도전성 재료로부터 분리되어 있는 소스 임플란트를 포함하고,
    상기 MOSFET는, 상기 소스 메탈층이 상기 제2 트렌치 상에 배치되어 있고 또한 상기 제2 트렌치들 간의 상기 기판에 형성된 p-보디 임플란트와 전기적으로 접촉하고 있는 액티브 영역을 갖고, 상기 제1 트렌치들의 도전성 재료와 게이트 메탈 간의 전기적 콘택트는 상기 MOSFET의 액티브 영역의 외측에서 이루어지는, 반도체 장치.
  10. 트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 방법은,
    기판에 복수의 제1 트렌치를 형성하되, 상기 제1 트렌치들이 메사에 의해 분리되고, 상기 제1 트렌치들이 제1 높이의 사이드월을 갖고;
    상기 제1 높이보다 낮은 높이로 상기 제1 트렌치 내에 도전성 재료를 퇴적하고;
    상기 도전성 재료 상에 절연 재료의 층을 형성하고;
    상기 제1 트렌치와 상기 메사들을 둘러싸는 제1 영역 상에 소스 메탈층을 형성하되, 상기 제1 영역 내에, 상기 소스 메탈층이 상기 절연 재료에 의해 상기 제1 트렌치 내측의 상기 도전성 재료로부터 분리되고 상기 소스 메탈층은 상기 메사와 접촉하고;
    상기 제1 트렌치들에 있어서의 상기 도전성 재료와 상기 소스 메탈층 간에 제1 전기적 콘택트를 형성하되, 상기 제1 전기적 콘택트가 상기 제1 영역의 외측에 있는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 소스 메탈층의 형성에 앞서,
    상기 메사 및 상기 제1 트렌치들 상에 유전체층을 형성하고;
    상기 유전체층의 부분들을 에칭하고 상기 메사들을 노출시켜, 상기 소스 메탈층이 이어서 형성될 때 상기 소스 메탈층이 상기 메사와 접촉하도록 하고, 상기 절연 재료는 상기 에칭이 행해진 후 상기 도전성 재료 상에 잔류하는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 유전체층이, TEOS(tetraethylorthosilicate)의 층 및 BPSG(borophosphosilicate glass)의 층을 포함하는 유전체 스택을 포함하는, 반도체 장치의 제조 방법.
  13. 제10항에 있어서, 상기 절연 재료는 게이트 산화물을 포함하고, 상기 기판은 p형 실리콘 기판을 포함하고, 상기 도전성 재료는 폴리실리콘을 포함하고, 상기 소스 메탈층은 티타늄 질화물, 티타늄 및 알루미늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 반도체 장치의 제조 방법.
  14. 제10항에 있어서, 상기 기판 상에 형성된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 더 포함하고, 상기 MOSFET 및 상기 TMBS 장치는 조합되어 모놀리틱으로 집적된 구조를 포함하는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    제2 트렌치들 내에도 상기 도전성 재료가 퇴적되는, 상기 기판 내에 복수의 제2 트렌치를 형성하고;
    상기 제2 트렌치들 간에 p-보디 임플란트를 형성하되, 상기 제2 트렌치 및 상기 p-보디 임플란트를 포함하는 제2 영역 상에 상기 소스 메탈층이 배치되고;
    상기 제2 트렌치들의 각각에 인접하나 상기 절연 재료에 의해 상기 제2 트렌치들에 있어서 상기 도전성 재료로부터 분리되는 소스 임플란트를 형성하고,
    상기 제2 트렌치들에 있어서의 상기 도전성 재료와 게이트 메탈 간에 제2 전기적 콘택트를 형성하되, 상기 제2 전기적 콘택트는 상기 제2 영역의 외측에 있는, 반도체 장치의 제조 방법.
  16. 트렌치 금속 산화물 반도체(MOS) 배리어 쇼트키(TMBS) 장치를 포함하는 반도체 장치에 있어서, 상기 TMBS 장치는,
    제1 높이의 사이드월을 갖는 복수의 메사가 형성된 기판;
    상기 메사들 간에 위치된 복수의 제1 트렌치 내에 배치되고, 상기 제1 높이보다 낮은 제2 높이로 상기 제1 트렌치들을 충전하는 도전성 재료; 및
    상기 제1 트렌치 내측의 도전성 재료를 상기 기판으로부터 또한 상기 메사들 및 상기 제1 트렌치 상에 배치된 소스 메탈층으로부터 분리시키는 절연 재료를 포함하고, 상기 소스 메탈층은 상기 TMBS 장치의 액티브 영역 내에 상기 메사들과 전기적으로 접촉하고, 상기 액티브 영역은 상기 제1 트렌치들 간의 영역들을 포함하고, 상기 제1 트렌치의 상기 도전성 재료와 상기 소스 메탈층 간의 전기적 콘택트가 상기 TMBS 장치의 액티브 영역의 외측에서 이루어지는 반도체 장치.
  17. 제16항에 있어서, 상기 절연 재료는 게이트 산화물을 포함하고, 상기 기판은 p형 실리콘 기판을 포함하고, 상기 도전성 재료는 폴리실리콘을 포함하고, 상기 소스 메탈층은 티타늄 질화물, 티타늄 및 알루미늄으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 반도체 장치.
  18. 제16항에 있어서, 상기 기판 상에 형성된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 더 포함하고, 상기 MOSFET 및 상기 TMBS 장치는 조합되어 모놀리틱으로 집적된 구조를 포함하는, 반도체 장치.
  19. 제18항에 있어서, 상기 MOSFET는, 상기 기판 내에 형성되고 또한 그에 상기 도전성 재료가 배치된 복수의 제2 트렌치를 포함하고; 상기 MOSFET의 액티브 영역 내에, 상기 제2 트렌치 상에 또한 상기 제2 트렌치들간의 상기 기판에 형성된 p-보디 임플란트 상에 상기 소스 메탈층이 배치되어 있고, 상기 제2 트렌치들의 도전성 재료와 게이트 메탈간의 전기적 콘택트는 상기 MOSFET의 액티브 영역의 외측에서 이루어지고, 상기 소스 메탈층은 상기 p-보디 임플란트와 전기적으로 접촉하나 상기 제2 트렌치들의 도전성 재료와는 전기적으로 접촉하지 않는, 반도체 장치.
  20. 제19항에 있어서, 상기 제2 트렌치들의 각각에 인접하지만 상기 절연 재료에 의해 상기 제2 트렌치들의 도전성 재료로부터 분리되는 소스 임플란트를 더 포함하는, 반도체 장치.
  21. 제19항에 있어서, 상기 제2 트렌치들 상에 배치되나 소스 메탈층과 상기 p-보디 임플란트 간에 전기적 콘택트를 허용하는 갭에 의해 분리되는 유전체층을 더 포함하는, 반도체 장치.
  22. 제21항에 있어서, 상기 유전체층은, TEOS(tetraethylorthosilicate)의 층 및 BPSG(borophosphosilicate glass)의 층을 포함하는 유전체 스택을 포함하는, 반도체 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8368126B2 (en) * 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
JP5654818B2 (ja) * 2010-09-27 2015-01-14 ルネサスエレクトロニクス株式会社 パワー系半導体装置の製造方法
KR20120064364A (ko) * 2010-12-09 2012-06-19 삼성전자주식회사 태양 전지의 제조 방법
CN102569422B (zh) * 2010-12-31 2015-08-26 比亚迪股份有限公司 一种肖特基整流器件及制造方法
CN103151270A (zh) * 2013-02-26 2013-06-12 上海宏力半导体制造有限公司 沟槽式金属氧化物半导体肖特基势垒器件制造方法
CN104425628B (zh) * 2013-08-22 2017-11-07 大中积体电路股份有限公司 半导体功率元件及其半导体结构
CN103985627B (zh) * 2014-05-12 2017-03-08 上海先进半导体制造股份有限公司 提高tmbs良率的工艺方法
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
CN108766965B (zh) * 2018-08-03 2023-06-13 淄博汉林半导体有限公司 一种漏极共用的沟槽式双mos管器件及制造方法
CN115831759B (zh) * 2023-02-22 2023-05-02 南京华瑞微集成电路有限公司 一种集成sbd结构的sgt mosfet及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57206073A (en) 1981-06-12 1982-12-17 Hitachi Ltd Mis semiconductor device
NL8302092A (nl) * 1983-06-13 1985-01-02 Philips Nv Halfgeleiderinrichting bevattende een veldeffekttransistor.
JPH0612828B2 (ja) 1983-06-30 1994-02-16 株式会社東芝 半導体装置
JPS60136378A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置およびその製造方法
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
GB2165090A (en) * 1984-09-26 1986-04-03 Philips Electronic Associated Improving the field distribution in high voltage semiconductor devices
JPS6239069A (ja) 1985-08-13 1987-02-20 Mitsubishi Electric Corp 電界効果型半導体装置
US4760431A (en) * 1985-09-30 1988-07-26 Kabushiki Kaisha Toshiba Gate turn-off thyristor with independent turn-on/off controlling transistors
US4779123A (en) * 1985-12-13 1988-10-18 Siliconix Incorporated Insulated gate transistor array
IT1204243B (it) * 1986-03-06 1989-03-01 Sgs Microelettronica Spa Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento
IT1213411B (it) * 1986-12-17 1989-12-20 Sgs Microelettronica Spa Struttura mos di potenza con dispositivo di protezione contro le sovratensioni e processo per lasua fabbricazione.
JPS64769A (en) 1987-02-16 1989-01-05 Nec Corp Vertical field-effect transistor
US4775879A (en) * 1987-03-18 1988-10-04 Motorola Inc. FET structure arrangement having low on resistance
JPS63252480A (ja) 1987-04-09 1988-10-19 Mitsubishi Electric Corp 縦形モス電界効果トランジスタ
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
EP0416805B1 (en) * 1989-08-30 1996-11-20 Siliconix, Inc. Transistor with voltage clamp
US5326711A (en) * 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
US5410170A (en) * 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
JPH07122749A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JPH07294961A (ja) * 1994-04-22 1995-11-10 Semiconductor Energy Lab Co Ltd アクティブマトリクス型表示装置の駆動回路および設計方法
JP3338178B2 (ja) * 1994-05-30 2002-10-28 株式会社東芝 半導体装置およびその製造方法
JP3291958B2 (ja) * 1995-02-21 2002-06-17 富士電機株式会社 バックソースｍｏｓｆｅｔ
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
JP2000515684A (ja) * 1996-07-19 2000-11-21 シリコニックス・インコーポレイテッド トレンチ底部注入領域を有する高密度トレンチｄｍｏｓトランジスタ
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US5864158A (en) * 1997-04-04 1999-01-26 Advanced Micro Devices, Inc. Trench-gated vertical CMOS device
US6346438B1 (en) * 1997-06-30 2002-02-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
US20010003367A1 (en) * 1998-06-12 2001-06-14 Fwu-Iuan Hshieh Trenched dmos device with low gate charges
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
US7186609B2 (en) * 1999-12-30 2007-03-06 Siliconix Incorporated Method of fabricating trench junction barrier rectifier
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
US6838735B1 (en) * 2000-02-24 2005-01-04 International Rectifier Corporation Trench FET with non overlapping poly and remote contact therefor
US6246090B1 (en) * 2000-03-14 2001-06-12 Intersil Corporation Power trench transistor device source region formation using silicon spacer
JP3910335B2 (ja) * 2000-03-22 2007-04-25 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
GB0010041D0 (en) * 2000-04-26 2000-06-14 Koninkl Philips Electronics Nv Trench semiconductor device manufacture
EP1170803A3 (en) 2000-06-08 2002-10-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6593620B1 (en) * 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6653691B2 (en) * 2000-11-16 2003-11-25 Silicon Semiconductor Corporation Radio frequency (RF) power devices having faraday shield layers therein
JP2002203966A (ja) * 2000-12-27 2002-07-19 Toshiba Corp 半導体装置
JP2002270840A (ja) * 2001-03-09 2002-09-20 Toshiba Corp パワーｍｏｓｆｅｔ
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
JP4421144B2 (ja) * 2001-06-29 2010-02-24 株式会社東芝 半導体装置
US6569738B2 (en) * 2001-07-03 2003-05-27 Siliconix, Inc. Process for manufacturing trench gated MOSFET having drain/drift region
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
DE10212144B4 (de) * 2002-03-19 2005-10-06 Infineon Technologies Ag Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
DE10239310B4 (de) 2002-08-27 2005-11-03 Infineon Technologies Ag Verfahren zur Herstellung einer elektrisch leitenden Verbindung zwischen einer ersten und einer zweiten vergrabenen Halbleiterschicht
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
JP2004241413A (ja) * 2003-02-03 2004-08-26 Toshiba Corp 半導体装置
US6919248B2 (en) * 2003-03-14 2005-07-19 International Rectifier Corporation Angled implant for shorter trench emitter
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
US6974750B2 (en) * 2003-06-11 2005-12-13 International Rectifier Corporation Process for forming a trench power MOS device suitable for large diameter wafers
JP3703816B2 (ja) * 2003-06-18 2005-10-05 株式会社東芝 半導体装置
GB0314392D0 (en) * 2003-06-20 2003-07-23 Koninkl Philips Electronics Nv Trench mos structure
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US7279743B2 (en) * 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US6906380B1 (en) * 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
US20060273390A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Gate contact and runners for high density trench MOSFET
JP2007299970A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
US8368126B2 (en) * 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
CN101868856B (zh) * 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
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JP2008270811A (ja) 2008-11-06
US20080258212A1 (en) 2008-10-23

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