KR101022981B1 - 집합기판, 집합기판의 제조방법, 및 배리스터 - Google Patents

집합기판, 집합기판의 제조방법, 및 배리스터 Download PDF

Info

Publication number
KR101022981B1
KR101022981B1 KR1020080117887A KR20080117887A KR101022981B1 KR 101022981 B1 KR101022981 B1 KR 101022981B1 KR 1020080117887 A KR1020080117887 A KR 1020080117887A KR 20080117887 A KR20080117887 A KR 20080117887A KR 101022981 B1 KR101022981 B1 KR 101022981B1
Authority
KR
South Korea
Prior art keywords
varistor
green
electrodes
heat dissipation
main surface
Prior art date
Application number
KR1020080117887A
Other languages
English (en)
Other versions
KR20090082089A (ko
Inventor
히로유키 사토
요 사이토
루이치 타나카
마코토 누마타
고로 타케유치
Original Assignee
티디케이가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 티디케이가부시기가이샤 filed Critical 티디케이가부시기가이샤
Publication of KR20090082089A publication Critical patent/KR20090082089A/ko
Application granted granted Critical
Publication of KR101022981B1 publication Critical patent/KR101022981B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/1006—Thick film varistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/01—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
    • C04B35/453—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics based on zinc, tin, or bismuth oxides or solid solutions thereof with other oxides, e.g. zincates, stannates or bismuthates
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C29/00—Alloys based on carbides, oxides, nitrides, borides, or silicides, e.g. cermets, or other metal compounds, e.g. oxynitrides, sulfides
    • C22C29/12—Alloys based on carbides, oxides, nitrides, borides, or silicides, e.g. cermets, or other metal compounds, e.g. oxynitrides, sulfides based on oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B3/00—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties
    • H01B3/02—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of inorganic substances
    • H01B3/12—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of inorganic substances ceramics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/08—Cooling, heating or ventilating arrangements
    • H01C1/084—Cooling, heating or ventilating arrangements using self-cooling, e.g. fins, heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/102—Varistor boundary, e.g. surface layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Structural Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Thermistors And Varistors (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)

Abstract

본 발명의 집합기판은, 제 1 배리스터부와, 제 2 배리스터부와, 방열층(放熱層)을 구비하고 있다. 제 1 배리스터부는, 전압 비직선 특성을 발현하는 제 1 배리스터 소체층과, 제 1 배리스터 소체층 내에 병치된 복수의 제 1 내부 전극을 포함하고 있다. 제 2 배리스터부는, 전압 비직선 특성을 발현하는 제 2 배리스터 소체층과, 제 2 배리스터 소체층 내에 병치된 복수의 제 2 내부 전극을 포함하고 있다. 방열층은, 제 1 및 제 2 배리스터부의 사이에 위치하여, 제 1 및 제 2 배리스터부에 접촉하고 있다.
집합기판, 배리스터 소체층, 방열층, 표면 전극, 그린 적층체

Description

집합기판, 집합기판의 제조방법, 및 배리스터{Aggregate substrate, manufacturing method of aggregate substrate, and varistor}
본 발명은, 집합기판, 집합기판의 제조방법, 및 배리스터에 관한 것이다.
배리스터로서, 전압 비직선 특성(nonlinear voltage-current characteristics)을 발현하는 대략 직방체 형상의 배리스터부와, 이 배리스터부 내에 위치하는 동시에 배리스터부의 일부를 사이에 두고 대향하는 한 쌍의 내부 전극과, 배리스터부의 외표면에 형성되는 동시에 대응하는 내부 전극에 각각 접속되는 한 쌍의 단자 전극을 구비한 것이 알려져 있다(예를 들면 일본 공개특허공보 2002-246207호 참조).
그런데, 배리스터는, 반도체 발광소자나 FET(Field Effect Transistor : 전계효과 트랜지스터) 등의 전자소자에 병렬 접속됨으로써, 전자소자를 ESD(Electrostatic Discharge : 정전기 방전) 서지로부터 보호한다. 이 전자소자는, 동작 중에 열을 발하는 경우가 있다. 전자소자가 고온이 되면, 소자 자체의 특성 열화를 초래하고, 그 동작에 영향을 미친다. 이 때문에, 발생한 열을 효율 좋게 방열(放熱)시킬 필요가 있다.
그래서, 본 발명자 등은, 방열 기능을 갖는 방열부를 배리스터부에 접촉하도록 형성하여, 배리스터에 전달된 열을 방열부로부터 방열함으로써, 배리스터로부터 열을 효율 좋게 방열할 수 있다고 생각하였다. 그러나, 이 경우는 다음과 같은 문제가 있다.
종래의 배리스터의 제조 공정에서는, 복수의 배리스터부를 포함하는 집합기판을 형성한다. 집합기판은, 배리스터부가 되는 그린 시트나 내부 전극이 되는 전극 패턴 등을 적층하여 적층 그린체를 형성하고, 이 적층 그린체를 소성함으로써 얻어진다.
방열부를 구비한 배리스터를 제조하는 경우, 집합기판을, 배리스터부가 되는 그린 시트, 내부 전극이 되는 전극 패턴, 및 방열부가 되는 그린 시트 등을 적층하여 적층 그린체를 형성하여, 소성하여 얻는다. 이러한 적층 그린체를 소성하면, 배리스터부의 소성에 의한 수축과 방열부의 소결에 의한 수축에 차가 생겨, 집합기판에 휘어짐이 발생하는 경우가 있다.
그래서 본 발명은, 열을 효율 좋게 방열하는 것이 가능한 배리스터와, 이 배리스터를 제조하기 위한 집합기판을 제공하는 것을 목적으로 한다. 또, 본 발명은, 휘어짐의 발생을 억제하는 것이 가능한 집합기판의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관계되는 집합기판은, 전압 비직선 특성을 발현하는 제 1 배리스터 소체층과, 제 1 배리스터 소체층 내에서 제 1 배리스터 소체층의 연재방향에 병치된 복수의 제 1 내부 전극을 포함하는 동시에, 서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 배리스터부와, 전압 비직선 특성을 발현하는 제 2 배리스터 소체층과, 제 2 배리스터 소체층 내에서 제 2 배리스터 소체층의 연재방향에 병치된 복수의 제 2 내부 전극을 포함하는 동시에, 서로 대향하는 제 3 주면 및 제 4 주면을 갖는 제 2 배리스터부와, 서로 대향하는 제 5 주면 및 제 6 주면을 갖는 방열층을 구비하고 있고, 방열층의 제 5 주면이 제 1 배리스터부의 제 2 주면과 접촉하고, 방열층의 제 6 주면이 제 2 배리스터부의 제 4 주면과 접촉하고 있다.
본 발명에 관계되는 집합기판에서는, 방열층이 제 1 배리스터부와 제 2 배리스터부와 접촉한 상태로 끼워져 있다. 이 때문에, 집합기판에 휘어짐이 발생하기 어렵다. 또한, 본 발명에 관계되는 집합기판을 사용함으로써, 방열 효율이 높은 배리스터를 용이하게 제조할 수 있다.
바람직하게는, 제 1 배리스터부는, 제 1 주면에 형성된 복수 쌍의 제 1 표면 전극을 더욱 포함하고, 제 2 배리스터부는, 제 3 주면에 형성된 복수 쌍의 제 2 표면 전극을 더욱 포함하고, 각 쌍의 제 1 표면 전극은, 대응하는 제 1 내부 전극에 각각 적어도 일부가 대향하고 있고, 각 쌍의 제 2 표면 전극은, 대응하는 제 2 내부 전극에 각각 적어도 일부가 대향하고 있다.
더욱 바람직하게는, 집합기판이, 각 쌍의 제 1 표면 전극 중 한쪽의 제 1 표면 전극과 전기적으로 접속된 복수의 제 1 외부 전극과, 각 쌍의 제 1 표면 전극 중 다른쪽의 제 1 표면 전극과 전기적으로 접속된 복수의 제 2 외부 전극을 더욱 구비하고 있다.
또, 바람직하게는, 제 1 배리스터부는, 복수의 제 3 내부 전극을 더욱 포함하고, 제 2 배리스터부는, 복수의 제 4 내부 전극을 더욱 포함하고, 각 제 3 내부 전극은, 대응하는 제 1 내부 전극에 제 1 주면과 제 2 주면의 대향 방향에서 대향하고 있고, 각 제 4 내부 전극은, 대응하는 제 2 내부 전극에 제 1 주면과 제 2 주면의 대향 방향에서 대향하고 있다.
더욱 바람직하게는, 집합기판이, 각 제 1 내부 전극과 전기적으로 접속된 복수의 제 1 외부 전극과, 각 제 2 내부 전극과 전기적으로 접속된 복수의 제 2 외부 전극을 더욱 구비하고 있다.
본 발명에 관계되는 집합기판의 제조방법은, 배리스터 재료를 함유하는 제 1 그린 시트와, 배리스터 재료를 함유하는 동시에 복수의 내부 전극 패턴이 형성된 제 2 그린 시트와, 방열 재료를 함유하는 제 3 그린 시트를 준비하는 준비 공정과, 준비한 제 1 내지 제 3 그린 시트를 적층하여, 제 1 배리스터 그린부와 제 2 배리스터 그린부와 방열 그린부를 갖는 그린 적층체를 얻는 적층 공정과, 그린 적층체를 소성하여, 집합기판을 얻는 소성 공정을 구비하고 있고, 적층 공정에서는, 적어도 제 2 그린 시트에 제 1 그린 시트를 적층하여 형성하는 제 1 부분과, 적어도 제 2 그린 시트에 제 1 그린 시트를 적층하여 형성하는 제 2 부분의 사이에, 제 1 및 제 2 부분에 접촉하도록 제 3 그린 시트를 적층하여 그린 적층체를 얻었다.
본 발명에 관계되는 집합기판의 제조방법에서는, 얻어진 그린 적층체에 있어서, 제 3 그린 시트가 제 1 및 제 2 부분에 접촉한 상태로 제 1 및 제 2 부분에 끼워져 있다. 따라서, 제 1 내지 제 3 그린 시트를 소성할 때의 제 1 및 제 2 그린 시트의 수축과 제 3 그린 시트의 수축이 달라도, 얻어진 집합기판에 휘어짐이 발생하는 것을 억제할 수 있다.
바람직하게는, 준비 공정에서는, 배리스터 재료를 함유하는 동시에 복수의 표면 전극 패턴이 형성된 제 4 그린 시트를 더욱 준비하고, 적층 공정에서는, 복수의 표면 전극 패턴이 그린 적층체의 표면에 위치하도록 제 4 그린 시트를 적층하고 있다.
바람직하게는, 적층 공정에서는, 제 1 및 제 2 부분 각각에 있어서, 복수의 내부 전극 패턴이 대향하고 있도록 적어도 2장의 제 2 그린 시트를 적층하고 있다.
본 발명에 관계되는 배리스터는, 서로 대향하는 제 1 면 및 제 2 면을 갖고 있는 제 1 배리스터부와, 서로 대향하는 제 3 면 및 제 4 면을 갖고 있는 제 2 배리스터부와, 제 1 및 제 2 배리스터부의 사이에 위치하여, 제 2 및 제 4 면에 접촉하고 있는 방열부와, 제 1 배리스터부에 배치된 한 쌍의 외부 전극을 구비하고 있고, 제 1 배리스터부는, 전압 비직선 특성을 발현하는 제 1 배리스터 소체와, 제 1 배리스터 소체 내에 배치된 제 1 내부 전극과, 제 1 면에 배치되는 동시에 제 1 내부 전극에 적어도 일부가 각각 대향하고 있는 한 쌍의 제 1 표면 전극을 포함하고, 각 제 2 배리스터부는 전압 비직선 특성을 발현하는 제 2 배리스터 소체와, 제 2 배리스터 소체 내에 배치된 제 2 내부 전극과, 제 3 면에 배치되는 동시에 제 2 내부 전극에 적어도 일부가 각각 대향하고 있는 한쌍의 제 2 표면 전극을 포함하고, 각 외부 전극은, 대응하는 제 1 표면 전극과 전기적으로 접속되어 있다.
본 발명에 관계되는 배리스터는, 서로 대향하는 제 1 면 및 제 2 면을 갖고 있는 제 1 배리스터부와, 서로 대향하는 제 3 면 및 제 4 면을 갖고 있는 제 2 배리스터부와, 제 1 및 제 2 배리스터부의 사이에 위치하여, 제 2 및 제 4 면에 접촉하고 있는 방열부와, 제 1 배리스터부에 배치된 한 쌍의 외부 전극을 구비하고 있고, 제 1 배리스터부는, 전압 비직선 특성을 발현하는 제 1 배리스터 소체와, 제 1 배리스터 소체 내에 배치되는 동시에 제 1 및 제 2 면의 대향 방향에 대향하는 제 1 및 제 2 내부 전극을 포함하고, 제 2 배리스터부는, 전압 비직선 특성을 발현하는 제 2 배리스터 소체와, 제 2 배리스터 소체 내에 배치되는 동시에 제 3 및 제 4 면의 대향 방향에 대향하는 제 3 및 제 4 내부 전극을 포함하고, 한 쌍의 외부 전극은, 제 1 및 제 2 내부 전극과 각각 전기적으로 접속되어 있다.
또, 본 발명에 관계되는 집합기판은, 전압 비직선 특성을 발현하는 제 1 배리스터 소체층과, 제 1 배리스터 소체층 내에 병치된 복수의 제 1 내부 전극을 포함하는 제 1 배리스터부와, 전압 비직선 특성을 발현하는 제 2 배리스터 소체층과, 제 2 배리스터 소체층 내에 병치된 복수의 제 2 내부 전극을 포함하는 제 2 배리스터부와, 제 1 및 제 2 배리스터부의 사이에 위치하여, 제 1 및 제 2 배리스터부에 접촉하고 있는 방열층을 구비하고 있다.
본 발명은, 단지 예시적으로만 제공되어서, 본 발명을 제한하는 것으로서 간주되지는 않는 첨부 도면들과 이하 제공된 상세한 설명으로부터 더 잘 이해될 것이다.
본 발명의 적용성의 추가적 범위는 이하 제공된 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 취지 및 범위 내에서 다양한 변경들 및 수정들이 본 상세한 설명으로부터 당업자들에게 명백할 것이므로, 본 발명의 양호한 실시예들을 나타내면서, 상세한 설명 및 특정예들이 단지 예시적으로만 주어짐을 이해해야 한다.
이하, 첨부도면을 참조하여, 본 발명을 실시하기 위한 최선의 형태를 상세하게 설명한다. 또, 도면의 설명에 있어서 동일한 요소에 동일한 부호를 붙이고, 중복되는 설명을 생략한다.
[제 1 실시형태]
도 1은, 제 1 실시형태에 관계되는 배리스터의 개략 사시도이다. 도 2는, 제 1 실시형태에 관계되는 배리스터의 개략 단면도이다. 도 1 및 도 2에 도시하는 바와 같이, 제 1 실시형태에 관계되는 배리스터(V1)는, 대략 직방체 형상의 소체(3)와, 소체(3)의 상하의 면에 각각 형성된 절연층(4, 5)과, 한 쌍의 외부 전극(6, 7)을 구비하고 있다. 소체(3)는, 대략 직방체 형상의 방열부(8)와, 이 방열부(8)를 상하의 사이에 두는 제 1 배리스터부(10) 및 제 2 배리스터부(20)를 갖고 있다. 소체(3)의 상하 방향을 XYZ 직교 좌표계에서의 Z방향으로 한다.
제 1 배리스터부(10)는, 배리스터 소체(11)와, 내부 전극(12)과, 한 쌍의 표면 전극(13, 14)을 포함하고 있다. 배리스터 소체(11)는, 대략 직방체 형상을 이루고, Z방향에 서로 대향하는 면(11a)과 면(11b)을 갖고 있다. 배리스터 소체(11)는, 복수의 배리스터층이 Z방향에 적층하여 형성된 적층체이다. 각 배리스터층은, 전압 비직선 특성을 발현하여, ZnO를 주성분으로 하고, 부성분으로서 Pr 또는 Bi를 함유하고 있다. 이들의 부성분은, 금속단체 또는 산화물로서 배리스터층에 존재한다. 실제의 배리스터(V1)에서는, 복수의 배리스터층의 사이의 경계를 시인할 수 없을 정도로 일체화되어 있다.
내부 전극(12)은, 대략 직사각 형상의 층으로, 배리스터 소체(11) 내의 대략 중앙부분에, 그 주면이 제 1 면(11a)과 평행해지도록 배치되어 있다. 한 쌍의 표면 전극(13, 14)은, 각각 대략 직사각 형상의 층으로 배리스터 소체(11)의 면(11a)에 X방향으로 나란히 배치되어 있다. 한 쌍의 표면 전극(13, 14)은, 서로 떨어져 배치되고, 전기적으로 절연되어 있다. 표면 전극(13)에서의 표면 전극(14)측의 부분과, 표면 전극(14)에서의 표면 전극(13)측의 부분이 각각 내부 전극(12)과 Z방향에 대향하고 있다.
제 2 배리스터부(20)는, 배리스터 소체(21)와, 내부 전극(22)과, 한 쌍의 표면 전극(23, 24)을 포함하고 있다. 배리스터 소체(21)는, 대략 직방체 형상으로, Z 방향에 서로 대향하는 면(21a)과 면(21b)을 갖고 있다.
배리스터 소체(21)는, 배리스터 소체(11)와 같이, 복수의 배리스터층을 Z방향에 적층하여 형성된 적층체이다. 내부 전극(22)은, 대략 직사각 형상의 층으로, 배리스터 소체(21) 내의 대략 중앙부분에, 그 주면이 면(21a)과 평행해지도록 배치되어 있다. 한 쌍의 표면 전극(23, 24)은, 각각 대략 직사각 형상의 층으로 배리스터 소체(21)의 면(21a)에 X방향으로 나란히 배치되어 있다. 표면 전극(23)에서의 표면 전극(24)측의 부분과, 표면 전극(24)에서의 표면 전극(23)측의 부분이 각각 내부 전극(22)과 Z방향에 대향하고 있다.
방열부(8)는, 대략 직방체 형상으로, Z방향에 서로 대향하는 면(8a)과 면(8b)을 갖고 있다. 방열부(8)는, X방향에 서로 대향하는 한 쌍의 측면(8c, 8d)과, Y방향에 서로 대향하는 한 쌍의 측면(8e, 8f)을 갖고 있다. 방열부(8)의 면(8a)이, 제 1 배리스터부(10)에서의 면(11b)과 접촉하고 있다. 방열부(8)의 면(8b)이, 제 2 배리스터부(20)에서의 면(21b)과 접촉하고 있다.
방열부(8)는, 금속과 금속 산화물의 복합 재료에 의해서 형성되어 있다. 금속으로서는, 예를 들면 Ag, Ag-Pd, Pd 등을 사용할 수 있지만, 열 전도율의 면으로부터 Ag을 사용하는 것이 바람직하다. 금속 산화물로서는, Al2O3, ZnO, SiO2, 및 ZrO2이 사용된다. 방열부(8)는, 금속 산화물의 입자를 금속으로 피복한 입자로 구성하여도 좋다. 예를 들면, Al2O3의 입자에 Ag을 무전해 도금에 의해 피복한 입자를 사용할 수 있다.
방열부(8)는, 금속인 Ag을 함유하고 있기 때문에, 제 1 배리스터부(10)에 접촉하고 있는 면(8a)과 측면(8c 내지 8f)의 사이에는 방열 경로가 확립되어 있다. 따라서, 제 1 배리스터부(10)의 열은, 방열부(8)의 측면(8c 내지 8f)으로부터 효율 좋게 방사된다. 방열부(8)에 대하여, 제 1 배리스터부(10)와 제 2 배리스터부(20)는, 대칭적으로 배치되어 있다.
절연층(4)은, 소체(3)에서의 배리스터 소체(11)의 면(11a)과, 1쌍의 표면 전극(13, 14)을 덮도록 배치되어 있다. 절연층(5)은, 소체(3)에서의 배리스터 소체(21)의 면(21a)과 한 쌍의 표면 전극(23, 24)을 덮도록 배치되어 있다. 절연층(4, 5)은, 폴리이미드에 의해 형성되어 있다. 절연층(4)에는, 한 쌍의 표면 전극(13, 14) 각각에 대응하는 위치에 개구부(4a, 4b)가 형성되어 있다. 이것에 의해, 한 쌍의 표면 전극(13, 14)의 표면의 일부는, 절연층(4)으로부터 노출한 상태로 되어 있다.
한 쌍의 외부 전극(6, 7)은, 각각 절연층(4)상에, 서로 떨어져 X방향으로 나란히 배치되어 있다. 외부 전극(6)은, 절연층(4)의 개구부(4a)를 덮고, 개구부(4a) 내로 신장하여, 표면 전극(13)과 물리적으로 접촉하고, 전기적으로 접속되어 있다. 외부 전극(7)은, 절연층(4)의 개구부(4b)를 덮고, 개구부(4b) 내로 신장하여, 표면 전극(14)과 물리적으로 접촉하고, 전기적으로 접속되어 있다. 외부 전극(6, 7)은, 도 3에 도시하는 바와 같이, 각각 Cr층(6a, 7a), Cu층(6b, 7b), Ni층(6c, 7c), Au층(6d, 7d)의 4층에 의해 형성되어 있다. 이 한 쌍의 외부 전극(6, 7)은, 전자소자(예를 들면, 반도체 발광소자 등)의 접속단자로서 기능한다.
계속해서, 상술한 배리스터(V1)의 제조과정에 관해서 설명한다. 배리스터(V1)의 제조과정에서는, 우선, 집합기판을 제조한다. 이 집합기판의 제조방법은, 도 4에 도시하는 바와 같이, 배리스터 그린 시트의 준비 공정(S1)과, 내부 전극 그린 시트의 준비 공정(S2)과, 표면 전극 패턴 시트의 준비 공정(S3)과, 방열 그린 시트의 준비 공정(S4)과, 적층 공정(S5)과, 소성 공정(S6)을 포함한다. 이 각 공정에 관해서 설명한다.
배리스터 그린 시트의 준비 공정(S1)에 있어서, 배리스터층이 되는 배리스터 그린 시트를 소정수 준비한다. 우선, 배리스터 소체(11, 21)의 주성분인 ZnO와, 부성분인 Pr, Co, Cr, Ca, Si, Bi 등의 금속 또는 산화물을 소정의 비율로 혼합하여, 분체가 된 배리스터 재료를 조제한다. 다음에, 이 배리스터 재료에 유기 바인더, 유기용제, 유기가소제 등을 첨가하여 슬러리를 얻는다. 이 슬러리를 필름상에 도포한 후, 건조하여 배리스터 그린 시트를 얻는다.
내부 전극 패턴 시트의 준비 공정(S2)에 있어서, 2장의 배리스터 그린 시트에 복수의 내부 전극 패턴을 형성한다. 2장 중 한쪽의 배리스터 그린 시트에 형성된 내부 전극 패턴이 내부 전극(12)이 되고, 다른쪽의 배리스터 그린 시트에 형성된 내부 전극 패턴이 내부 전극(22)이 된다. 내부 전극 패턴은, Ag 입자를 주성분으로 하는 금속분말에 유기 바인더 및 유기용제를 혼합한 도전성 페이스트를 배리스터 그린 시트상에 인쇄하여, 건조시킴으로써 형성한다.
표면 전극 패턴 시트의 준비 공정(S3)에 있어서, 2장의 배리스터 그린 시트에 복수 쌍의 표면 전극 패턴을 형성한다. 한쪽의 배리스터 그린 시트에 형성된 복 수 쌍의 표면 전극 패턴이 각각 표면 전극(13, 14)이 되고, 다른쪽의 배리스터 그린 시트에 형성된 복수 쌍의 표면 전극 패턴이 표면 전극(23, 24)이 된다. 표면 전극 패턴은, 내부 전극 패턴과 같은 도전성 페이스트를 사용하여, 마찬가지로 하여 형성할 수 있다.
방열 그린 시트의 준비 공정(S4)에 있어서, 방열부(8)를 구성하는 방열 그린 시트를 소정수 준비한다. 우선, 상기 배리스터 재료에 방열 재료(예를 들면, Ag 분말)를 혼합하여, 유기 바인더, 유기용제, 유기가소제 등을 첨가하여 슬러리를 얻는다. 이 슬러리를 필름상에 도포한 후, 건조하여 방열 그린 시트를 얻는다. 이상의 준비 공정에 의해서, 배리스터 그린 시트, 내부 전극 그린 시트, 표면 전극 패턴 시트, 및 방열 그린 시트가 소정장 준비된다.
계속해서, 적층 공정(S5)에 있어서, 배리스터 그린 시트와, 내부 전극 패턴 시트와, 표면 전극 패턴 시트와, 방열 그린 시트를 적층하고, 그린 적층체를 형성한다. 즉, 내부 전극 패턴이나 표면 전극 패턴이 형성되지 않은 배리스터 그린 시트와, 내부 전극 패턴이 형성된 배리스터 그린 시트와, 표면 전극 패턴이 형성된 배리스터 그린 시트와, 방열 그린 시트를 소정의 순서로 겹쳐 프레스하여, 적층방향(Z방향)으로 절단하여, 도 5 및 도 6a에 도시하는 그린 적층체를 얻는다.
도 5는, 그린 적층체의 개략 평면도이고, 도 6a는, 그린 적층체의 개략 단면도이다. 그린 적층체(300)는, 소성 후에 소체(3)가 되는 복수의 그린 소체(30)를 함유하고 있다. 도시의 형편상, 도 5 및 도 6에서는, X방향에 5열 또한 Y방향에 6열 나열된 30개의 그린 소체를 함유하는 그린 적층체(300)를 도시하지만, 실제의 그린 적층체(300)는, 더욱 많은 그린 소체(30)를 함유한다.
그린 적층체(300)는, 방열부(8)가 되는 방열 그린부(308)와, 제 1 배리스터부(10)가 되는 제 1 배리스터 그린부(310)와, 제 2 배리스터부(20)가 되는 제 2 배리스터부(320)를 구비하고 있다.
제 1 배리스터 그린부(310)는, 복수의 내부 전극 패턴(312)이 형성된 배리스터 그린 시트와, 복수 쌍의 표면 전극 패턴(313, 314)이 형성된 배리스터 그린 시트와, 전극 패턴이 형성되지 않은 배리스터 그린 시트를 Z방향에 소정 순서로 적층하여 형성된다. 이것에 의해, 제 1 배리스터 그린부(310)는, 배리스터 그린층(311)과, 복수의 내부 전극 패턴(312)과, 복수 쌍의 표면 전극 패턴(313, 314)을 갖는다.
배리스터 그린층(311)은, 복수의 배리스터 그린 시트가 적층되어 구성되고, 서로 Z방향에 대향하는 주면(311a)과 주면(311b)을 갖는다. 복수의 내부 전극 패턴(312)은, 배리스터 그린층(311) 내에 배치되고, 배리스터 그린 시트의 연재방향(X방향 및 Y방향)에 병치되어 있다.
배리스터 그린층(311)의 주면(311a)을 구성하는 배리스터 그린 시트로서, 복수 쌍의 표면 전극 패턴(313, 314)이 형성된 배리스터 그린 시트가 사용된다. 이것에 의해, 배리스터 그린층(311)의 주면(311a)에는, 복수 쌍의 표면 전극 패턴(313, 314)이 배치된다. 이 복수 쌍의 표면 전극 패턴(313, 314)은, 1개의 내부 전극 패턴(312)에 대하여 1쌍의 표면 전극 패턴(313, 314)이 각각 대향하도록 배치된다. 이들의 표면 전극 패턴(313, 314)은, 그린 적층체(300)의 표면에 위치하고 있다.
제 2 배리스터 그린부(320)는, 복수의 내부 전극 패턴(312)이 형성된 배리스터 그린 시트와, 복수 쌍의 표면 전극 패턴(313, 314)이 형성된 배리스터 그린 시트와, 전극 패턴이 형성되지 않은 배리스터 그린 시트를 Z방향에 소정 순서로 적층하여 형성된다. 이것에 의해, 제 2 배리스터 그린부(320)는, 배리스터 그린층(321)과, 복수의 내부 전극 패턴(312)과, 복수 쌍의 표면 전극 패턴(313, 314)을 갖는다. 이들의 표면 전극 패턴(313, 314)도, 그린 적층체(300)의 표면에 위치하고 있다.
배리스터 그린층(321)은, 복수의 배리스터 그린 시트가 적층되어 구성되고, 서로 Z방향에 대향하는 주면(321a)과 주면(321b)을 갖는다. 복수의 내부 전극 패턴(312)은, 배리스터 그린층(321) 내에 배치되고, 배리스터 그린 시트의 연재방향(X방향 및 Y방향)에 병치되어 있다.
배리스터 그린층(321)의 주면(321a)을 구성하는 배리스터 그린 시트로서, 복수 쌍의 표면 전극 패턴(313, 314)이 형성된 배리스터 그린 시트가 사용된다. 이것에 의해, 배리스터 그린층(321)의 주면(321a)에는, 복수 쌍의 표면 전극 패턴(313, 314)이 배치된다. 이 복수 쌍의 표면 전극 패턴(313, 314)은, 1개의 내부 전극 패턴(312)에 대하여 1쌍의 표면 전극 패턴(313, 314)이 각각 대향하도록 배치된다.
방열 그린부(308)는, 방열 그린 시트를 Z방향에 적층하여 형성되고, 서로 Z방향에 대향하는 주면(308a)과 주면(308b)을 갖고 있다. 방열 그린부(308)의 주면(308a)이, 제 1 배리스터 그린부(310)의 주면(311b)과 접촉하고 있다. 그리고, 방열 그린부(308)의 주면(308b)이, 제 2 배리스터 그린부(320)의 주면(321b)과 접 촉하고 있다. 제 1 배리스터 그린부(310)와 제 2 배리스터 그린부(320)는, 방열 그린부(308)에 대하여 대칭적으로 배치되어 있다.
다음에, 소성 공정(S6)에 있어서, 얻어진 그린 적층체(300)에 탈바인더 처리를 한다. 예를 들면 180℃ 내지 400℃의 온도에서, 0.5시간 내지 24시간 정도의 가열 처리를 실시함으로써, 탈바인더 처리를 한다. 그린 적층체(300)에 탈바인더 처리를 실시한 후에, O2 분위기하에서 800℃ 이상의 온도로 소성함으로써, 도 6b에 도시하는 집합기판(31)이 형성된다.
집합기판(31)은, 방열 그린부(308)의 소성에 의해 형성된 방열층(9)과, 제 1 배리스터 그린부(310)의 소성에 의해 형성된 제 1 배리스터부(19)와, 제 2 배리스터 그린부(320)의 소성에 의해 형성된 제 2 배리스터부(29)를 구비하고 있다.
제 1 배리스터부(19)는, 배리스터 그린층(311)의 소성에 의해 형성된 배리스터 소체층(18)과, 복수의 내부 전극 패턴(312)의 소성에 의해 형성된 복수의 내부 전극(12)과, 복수 쌍의 표면 전극 패턴(313, 314)의 소성에 의해 형성된 복수 쌍의 표면 전극(13, 14)을 포함하고 있다. 배리스터 소체층(18)은, 배리스터 그린층(311)의 소성에 의해 형성된 주면(18a)과, 배리스터 그린층(311)의 소성에 의해 형성된 주면(18b)을 갖고 있다.
제 2 배리스터부(29)는, 배리스터 그린층(321)의 소성에 의해 형성된 배리스터 소체층(28)과, 복수의 내부 전극 패턴(312)의 소성에 의해 형성된 복수의 내부 전극(22)과, 표면 전극 패턴(313, 314)의 소성에 의해 형성된 표면 전극(23, 24)을 포함하고 있다. 배리스터 소체층(28)은, 배리스터 그린층(321)의 소성에 의해 형성된 주면(28a)과, 배리스터 그린층(321)의 소성에 의해 형성된 주면(28b)을 갖고 있다.
방열층(9)은, 방열 그린부(308)의 소성에 의해 형성된 주면(9a)과, 방열 그린부(308)의 소성에 의해 형성된 주면(9b)을 갖고 있다. 방열 그린 시트와 배리스터 그린 시트가 공통의 성분 ZnO를 함유하고 있다. 방열 그린부(308)의 주면(308a)과 제 1 배리스터 그린부(310)의 주면(311b)이 접촉한 상태로 탈바인더 및 소성이 이루어짐으로써, 방열층(9)과 제 1 배리스터부(19)는, 더욱 강고하게 접합된다. 마찬가지로, 방열 그린부(308)의 주면(308b)과 제 2 배리스터 그린부(320)의 주면(321b)이 접촉한 상태로 탈바인더 및 소성이 이루어짐으로써, 방열층(9)과 제 2 배리스터부(29)는, 더욱 강고하게 접합된다. 제 1 배리스터부(19)와 제 2 배리스터부(29)는, 방열층(9)에 대하여 대칭적으로 배치되어 있다.
방열 그린부(308)의 소성에 의한 수축과 제 1 및 제 2 배리스터 그린부(310, 320)의 소성에 의한 수축은 차가 생긴다. 그러나, 방열 그린부(308)의 주면(308a)에 제 1 배리스터 그린부(310)가 접촉하고, 방열 그린부(308)의 주면(308b)에 제 2 배리스터 그린부(320)가 접촉하고, 방열 그린부(308)를 제 1 배리스터 그린부(310)와 제 2 배리스터 그린부(320)의 사이에 두고 있기 때문에, 소성시에서의 휘어짐의 발생을 방지하여 평면형의 집합기판(31)을 형성할 수 있다.
이상의 공정에 의해 집합기판(31)을 형성한 후에, 절연층의 형성 공정 S7, 외부 전극의 형성 공정 S8을 행하여, 외부 전극이 있는 집합기판을 제조한다. 절연 층의 형성 공정 S7과 외부 전극의 형성 공정 S8에 관해서, 도 7 내지 도 10을 참조하여 설명한다. 도 7 내지 도 10에서는, 도면의 형편상, 집합기판(31)의 1개의 소체(3)에 대응하는 부분을 도시하였지만, 실제는, 집합기판(31) 전체에 같은 처리가 실시된다.
우선, 절연층의 형성 공정 S7에 있어서, 도 7a에 도시하는 제 1 배리스터부(19)의 주면(18a)과 제 2 배리스터부(29)의 주면(28a)에 각각 절연층이 형성된다. 도 7b에 도시하는 바와 같이, 감광성 폴리이미드의 원료 용액을 스핀 도포법에 의해 제 1 배리스터부(19)의 주면(18a)과 제 2 배리스터부(29)의 주면(28a)에 도포한 후, 가(假)경화 건조를 하여, 가경화 상태의 폴리이미드층(41, 42)을 형성한다.
다음에, 도 7c에 도시하는 바와 같이, 주면(18a)에 형성된 폴리이미드층(41)에 개구부를 형성하기 위해서, 유리제의 네거티브 마스크(43)를 배치하여, 노광한다. 계속해서, 도 8a에 도시하는 바와 같이, 집합기판(31)마다 Na계 수용액(44)에 담그고, 현상을 함으로써, 개구부(41a, 41b)를 형성한다. 개구부(41a, 41b)로부터 표면 전극(13, 14)의 일부가 노출된다. 개구부(41a, 41b)는, 배리스터(V1)의 개구부(4a, 4b)에 대응한다.
그 후, 순수(純水)로 세정을 한 후, 폴리이미드층(41, 42)의 본(本)경화 건조를 함으로써, 도 8b에 도시하는 바와 같이, 절연층(45, 46)을 형성한다. 이상과 같이 하여, 절연층(4, 5)이 되는 절연층(45, 46)이 형성된다.
외부 전극의 형성 공정 S8에 있어서, 복수 쌍의 외부 전극(6, 7)을 형성한다. 우선, 도 8b에 도시하는 바와 같이, 절연층(45)과, 절연층(45)의 개구부(45a, 45b)로부터 노출된 표면 전극(13, 14)의 일부를 덮는 Cr층(47)을, 스퍼터링법에 의해 형성한다. 계속해서, Cr층(47)의 위에, Cu층(48)을, 스퍼터링법에 의해 형성한다. 그리고, 도 8c에 도시하는 바와 같이, Cu층(48)상에 드라이필름(49)을 접합한다.
도 9a에 도시하는 바와 같이, 외부 전극(6, 7)의 형상에 대응하는 마스크(50)를 드라이필름(49)상에 실어 노광을 한다. 계속해서, 도 9b에 도시하는 바와 같이, 집합기판(31)을 현상액(51)에 담궈 현상을 함으로써, 드라이필름(49)을 외부 전극(6, 7)의 형상에 대응시켜 형성한다. 현상 후, 도 9c에 도시하는 바와 같이, 집합기판(31)을 에칭액(59)에 담궈 Cu층(48)을 에칭함으로써 Cu층(6b, 7b)을 형성하여, 순수로 세정한다.
계속해서, 도 10a에 도시하는 바와 같이, 집합기판(31)을 박리액(53)에 담궈, 드라이필름(49)을 박리한다. 계속해서, 도 10b에 도시하는 바와 같이, 에칭액(54)에 담궈 Cr층(47)을 에칭함으로써 Cr층(6a, 7a)을 형성한다. 그 후, 집합기판(31)을 순수로 세정한 후, 건조시킨다.
계속해서, Cu층(6b, 7b) 상에 Ni 도금을 실시하여 Ni층(6c, 7c)을 형성하고, 그 후, 도금액(55)에 담궈 플래시 도금을 하여, Au층(6d, 7d)을 형성한다. 이것에 의해, Cr층(6a, 7a), Cu층(6b, 7b), Ni층(6c, 7c), Au층(6d, 7d)에 의해 구성되는 외부 전극(6, 7)이 형성된다.
이상의 공정에 의해, 도 11에 도시하는 외부 전극이 있는 집합기판(32)을 얻을 수 있다. 외부 전극이 있는 집합기판(32)은, 집합기판(32)과, 절연층(45, 46) 과, 복수 쌍의 외부 전극(6, 7)을 갖고 있다. 절연층(45, 46)은, 각각 절연층(4, 5)에 대응하고 있다. 외부 전극이 있는 집합기판(32)을 절단함으로써, 복수의 배리스터(V1)를 얻을 수 있다(절단 공정 S9).
이렇게 하여 형성된 배리스터(V1)에서는, 방열부(8)가, 배리스터 소체(11, 21)의 주성분인 ZnO를 포함하고 있다. 또한, 소성시, 방열부(8)에 포함되는 Ag은, 면(11b)과 면(8a)의 계면 부근, 및, 면(21b)과 면(8b)의 계면 부근에서, 배리스터 소체(11, 21)에서의 ZnO의 입계로 확산된다. 이것에 의해, 제 1 배리스터부(10)와 방열부(8)가 강고하게 접합되고, 제 2 배리스터부(20)와 방열부(8)가 강고하게 접합된다.
이를 위해서, 배리스터(V1)에서는, 소성시(또는 탈바인더시)에 제 1 배리스터부(10)와 방열부(8)의 사이, 및, 제 2 배리스터부(20)와 방열부(8)의 사이에 균열이 발생하는 경우는 거의 없고, 제 1 배리스터부(10)와 방열부(8)의 접합 강도와, 제 2 배리스터부(20)와 방열부(8)의 접합 강도가 충분히 확보된다. 따라서, 외부 전극(6, 7)을 개재하여 전자소자로부터 제 1 배리스터부(10)에 전해진 열은, Ag입자 및 Al2O3의 코팅부분에 의해서 방열부(8)에서의 면(8a)으로부터 측면(8c 내지 8f)에 걸쳐 형성되는 도통계로를 통해 효율 좋게 방열된다.
배리스터(V1)를 제조하는 공정에서는, 제 1 및 제 2 배리스터부(10, 20)와 방열부(8)를 동시 소성하고 있다. 이것에 의해, 제조 공정의 간략화를 실현하여, 배리스터(V1)의 제조 효율의 향상 및 저비용화가 도모된다.
방열 그린부(308; 방열부(8))의 소성에 의한 수축과 제 1 및 제 2 배리스터 그린부(310, 320; 제 1 배리스터부(10) 및 제 2 배리스터부(20))의 소성에 의한 수축은, 조성의 차이에 의해 차가 생긴다. 그러나, 방열 그린부(308)의 주면(308a)에 제 1 배리스터 그린부(310)가 접촉하고, 방열 그린부(308)의 주면(308b)에 제 2 배리스터 그린부(320)가 접촉하고, 방열 그린부(308)를 제 1 배리스터 그린부(310)와 제 2 배리스터 그린부(320)의 사이에 있기 때문에, 소성시에서의 휘어짐의 발생을 억제하여, 평면형의 집합기판(31)을 형성할 수 있다. 그리고, 평면형의 집합기판(31)에 외부 전극(6, 7)을 형성하여, 절단하여 개개의 배리스터(V1)를 얻기 때문에, 방열 효율이 좋은 복수의 배리스터(V1)를 용이하게 제조할 수 있다.
[제 2 실시형태]
본 발명의 제 2 실시형태에 관계되는 배리스터에 관해서 설명한다. 도 12는, 본 발명의 제 2 실시형태에 관계되는 배리스터를 도시하는 개략 단면도이다. 도 12에 도시하는 배리스터(V2)는, 표면 전극을 구비하지 않고, 내부 전극의 구성에 있어서 제 1 실시형태에 관계되는 배리스터(V1)와 다르다. 배리스터(V2)는, 소체(3) 대신에 소체(3A)를 구비하고, 이 소체(3A)는, 제 1 및 제 2 배리스터부(10, 20) 대신에, 제 1 및 제 2 배리스터부(60, 70)를 구비하고 있다.
제 1 배리스터부(60)는, 대략 직방체 형상의 배리스터 소체(61)와, 배리스터 소체(61) 내에서 서로 대향하는 한 쌍의 내부 전극(62, 63)과, 관통 도체(64, 65)를 포함하고 있다. 배리스터 소체(61)는, Z방향에 대향하는 면(61a)과 면(61b)을 갖고 있다. 면(61a) 상에는, 절연층(4)이 배치되고, 면(61b)은, 방열부(8)의 면(8a)과 접촉하고 있다. 내부 전극(62, 63)은, X방향으로 어긋나, 그 일부가 Z방향에 서로 대향하고 있다.
관통 도체(64)는, Z방향으로 신장하고, 한쪽 끝이 내부 전극(62)에 물리적 또한 전기적으로 접속되고, 타단이 면(61a)으로부터 노출되어 있다. 관통 도체(64)의 타단은, 절연층(4)의 개구부(4a)에 위치하고, 외부 전극(6)과 물리적 또한 전기적으로 접속되어 있다. 관통 도체(65)는, Z방향으로 신장하여, 일단이 내부 전극(63)에 물리적 또한 전기적으로 접속되고, 타단이 면(61a)으로부터 노출되어 있다. 관통 도체(65)의 타단은, 절연층(4)의 개구부(4b)에 위치하고, 외부 전극(7)과 물리적 또한 전기적으로 접속되어 있다. 즉, 내부 전극(62)은, 관통 도체(64)에 의해서 외부 전극(6)과 전기적으로 접속되고, 내부 전극(63)은, 관통 도체(65)에 의해서 외부 전극(7)과 전기적으로 접속되어 있다.
제 2 배리스터부(70)는, 대략 직방체 형상의 배리스터 소체(71)와, 배리스터 소체(71) 내에서 서로 대향하는 한 쌍의 내부 전극(72, 73)과, 관통 도체(74, 75)를 포함하고 있다. 배리스터 소체(71)는, Z방향에 대향하는 면(71a)과 면(71b)을 구비하고 있다. 면(71a) 상에는, 절연층(5)이 배치되고, 면(71b)은, 방열부(8)의 면(8b)과 접촉하고 있다. 내부 전극(72, 73)은, X방향으로 어긋나, 일부가 Z방향에 서로 대향하고 있다.
관통 도체(74)는, Z방향으로 신장하여, 일단이 내부 전극(72)에 물리적 또한 전기적으로 접속되고, 타단이 면(71a)으로부터 노출되어 있다. 관통 도체(74)의 타단은, 절연층(5)에 덮여 있다. 관통 도체(75)는, Z방향으로 신장하여, 일단이 내부 전극(73)에 물리적 또한 전기적으로 접속되고, 타단이 면(71a)으로부터 노출되어 있다. 관통 도체(75)의 타단은, 절연층(5)에 덮여 있다. 제 1 배리스터부(60)와 제 2 배리스터부(70)는, 방열부(8)에 대하여 대칭적으로 배치되어 있다.
이 배리스터(V2)의 제조방법에 관해서 설명한다. 배리스터(V2)는, 제 1 실시형태에 관계되는 배리스터(V1)와 같은 제조방법에 의해 제조되지만, 제 1 및 제 2 배리스터부(60, 70)의 내부 전극(62, 63, 72, 73)의 구성이 다르기 때문에, 적층 공정(S5)에 있어서 형성되는 그린 적층체, 소성 공정(S6)에 있어서 형성되는 집합기판의 구성이 부분적으로 다르다. 이 점에 관해서, 도 13 및 도 14를 참조하여 설명한다.
도 13a는, 그린 적층체의 개략 단면도이다. 제 2 실시형태의 그린 적층체(300A)는, 복수의 그린 소체(30A)를 포함하고 있다. 이 그린 적층체(300A)는, 방열부(8)가 되는 방열 그린부(308)와, 제 1 배리스터부(60)가 되는 제 1 배리스터 그린부(360)와, 제 2 배리스터부(70)가 되는 제 2 배리스터 그린부(370)를 포함하고 있다.
내부 전극 패턴(362)이 형성된 배리스터 그린 시트와, 내부 전극 패턴(363)이 형성된 배리스터 그린 시트와, 전극 패턴이 형성되지 않은 배리스터 그린 시트를 Z방향에 소정 순서로 적층함으로써, 제 1 배리스터 그린부(360)를 형성한다.
배리스터 그린 시트에는, 미리 관통 도체에 대응하는 위치에, 스루홀이 형성되어 있고, 이 스루홀에 도체 페이스트가 충전되어 있다. 내부 전극 패턴(362, 363)뿐만 아니라, 스루홀 내에 도체 페이스트가 충전된 배리스터 그린 시트를 적층 함으로써, 관통 도체 패턴(364, 365)을 형성할 수 있다.
이것에 의해, 제 1 배리스터 그린부(360)는, 배리스터 그린층(361)과, 복수의 내부 전극 패턴(362)과, 복수의 내부 전극 패턴(363)과, 복수의 관통 도체 패턴(364)과, 복수의 관통 도체 패턴(365)을 갖는다.
배리스터 그린층(361)은, 복수의 배리스터 그린 시트를 적층함으로써 구성되고, 서로 Z방향에 대향하는 주면(361a)과 주면(361b)을 갖는다. 복수의 내부 전극 패턴(362)은, 배리스터 그린층(361) 내에 배치되고, 배리스터 그린 시트의 연재방향(X방향 및 Y방향)에 병치되어 있다. 복수의 내부 전극 패턴(363)은, 복수의 내부 전극 패턴(362)과 각각 Z방향에 대향하여 배치되어 있다.
복수의 관통 도체 패턴(364)은, Z방향으로 신장하고, 한쪽 끝이 복수의 내부 전극 패턴(362)과 각각 물리적으로 접촉하고, 다른쪽 끝이 주면(361a)으로부터 노출되어 있다. 복수의 관통 도체 패턴(365)은, Z방향으로 신장하고, 한쪽 끝이 복수의 내부 전극 패턴(363)과 각각 물리적으로 접촉하고, 다른쪽 끝이 주면(361a)으로부터 노출되어 있다.
제 2 배리스터 그린부(370)는, 배리스터 그린층(371)과, 복수의 내부 전극 패턴(372)과, 복수의 내부 전극 패턴(373)과, 복수의 관통 도체 패턴(374)과, 복수의 관통 도체 패턴(375)을 갖는다. 배리스터 그린층(371)은, 서로 Z방향에 대향하는 주면(371a)과 주면(371b)을 갖는다. 복수의 내부 전극 패턴(372)은, 배리스터 그린층(371) 내에 배치되고, 배리스터 그린 시트의 연재방향(X방향 및 Y방향)에 병치되어 있다. 복수의 내부 전극 패턴(373)은, 복수의 내부 전극 패턴(372)과 각각 Z방향에 대향하여 배치되어 있다.
복수의 관통 도체 패턴(374)은, Z방향으로 신장하고, 한쪽 끝이 복수의 내부 전극 패턴(372)과 각각 물리적으로 접촉하고, 다른쪽 끝이 주면(371a)으로부터 노출되어 있다. 복수의 관통 도체 패턴(375)은, Z방향으로 신장하고, 한쪽 끝이 복수의 내부 전극 패턴(373)과 각각 물리적으로 접촉하고, 다른쪽 끝이 주면(371a)으로부터 노출되어 있다.
방열 그린부(308)의 주면(308)은, 제 1 배리스터 그린부(360)의 주면(361b)과 접촉하고 있다. 방열 그린부(308)의 주면(308b)이, 제 2 배리스터 그린부(370)의 주면(371b)과 접촉하고 있다. 방열 그린부(308)에 대하여, 제 1 배리스터 그린부(360)와 제 2 배리스터 그린부(370)는, 대칭적으로 배치된다.
계속해서, 도 13b를 참조하여, 제 2 실시형태에 관계되는 집합 기판(31A)에 관해서 설명한다. 집합기판(31A)은, 소체(3A)를 복수 포함하고 있다. 이 집합기판(31A)은, 방열 그린부(308)의 소성에 의해 형성된 방열층(9)과, 제 1 배리스터 그린부(360)의 소성에 의해 형성된 제 1 배리스터부(69)와, 제 2 배리스터 그린부(370)의 소성에 의해 형성된 제 2 배리스터부(79)를 구비하고 있다.
제 1 배리스터부(69)는, 배리스터 그린층(361)의 소성에 의해 형성된 배리스터 소체층(68)과, 복수의 내부 전극 패턴(362)의 소성에 의해 형성된 복수의 내부 전극(62)과, 복수의 내부 전극 패턴(363)의 소성에 의해 형성된 복수의 내부 전극(63)과, 복수의 관통 도체 패턴(364)의 소성에 의해 형성된 복수의 관통 도체(64)와, 복수의 관통 도체 패턴(365)의 소성에 의해 형성된 복수의 관통 도 체(65)를 포함하고 있다. 배리스터 소체층(68)은, 배리스터 그린층(361)의 소성에 의해 형성된 주면(68a)과, 배리스터 그린층(361)의 소성에 의해 형성된 면(68b)을 갖고 있다.
제 2 배리스터부(79)는, 배리스터 그린층(371)의 소성에 의해 형성된 배리스터 소체층(78)과, 복수의 내부 전극 패턴(372)의 소성에 의해 형성된 복수의 내부 전극(72)과, 복수의 내부 전극 패턴(373)의 소성에 의해 형성된 복수의 내부 전극(73)과, 복수의 관통 도체 패턴(374)의 소성에 의해 형성된 복수의 관통 도체(74)와, 복수의 관통 도체 패턴(375)의 소성에 의해 형성된 복수의 관통 도체(75)를 포함하고 있다. 배리스터 소체층(78)은, 배리스터 그린층(371)의 소성에 의해 형성된 주면(78a)과, 배리스터 그린층(371)의 소성에 의해 형성된 주면(78b)을 갖고 있다.
집합기판(31A)에 절연층(45, 46)을 형성하고, 복수 쌍의 외부 전극(6, 7)을 형성함으로써, 도 14에 도시하는 외부 전극이 있는 집합기판(32A)을 얻을 수 있다. 복수 쌍의 외부 전극(6, 7)은, 관통 도체(64, 65)와 각각 물리적 또한 전기적으로 접속되어 있다. 외부 전극이 있는 집합기판(32A)을 절단함으로써, 복수의 배리스터(V2)를 얻을 수 있다.
배리스터(V2)에 있어서도, 배리스터 소체(61, 71)는, ZnO를 주성분으로 하고 있고, 방열부(8)는, 금속인 Ag과, 배리스터 소체(61, 71)의 주성분인 ZnO를 포함하는 금속 산화물과의 복합 재료에 의해서 형성되어 있다. 따라서, 제 1 실시형태와 같이, 제 1 배리스터부(60)와 방열부(8)의 접합 강도가 충분히 확보되고, 외부 전 극(6, 7)을 개재하여 전자소자로부터 배리스터부(60)에 통한 열은, 방열부(8)에서의 면(8a)으로부터 측면(8c 내지 8f)에 걸쳐 형성되는 도통계로를 통해 효율 좋게 방열된다. 제 2 배리스터부(70)와 방열부(8)의 접합 강도도 충분히 확보된다.
방열 그린부(308; 방열부(8))의 소성에 의한 수축과 제 1 및 제 2 배리스터 그린부(360, 370; 제 1 및 제 2 배리스터부(60, 70))의 소성에 의한 수축은 차가 생긴다. 그러나, 방열 그린부(308)의 주면(308a)에 제 1 배리스터 그린부(360)가 접촉하고, 방열 그린부(308)의 주면(308b)에 제 2 배리스터 그린부(370)가 접촉하고, 방열 그린부(308)를 제 1 배리스터 그린부(360)와 제 2 배리스터 그린부(370)의 사이에 있기 때문에, 소성시에서의 휘어짐의 발생을 억제하여, 평면형의 집합기판(31A)을 형성할 수 있다. 그리고, 평면형의 집합기판(31A)에 외부 전극(6, 7)을 형성하여, 절단하여 개개의 배리스터(V2)를 얻기 때문에, 방열 효율 좋은 복수의 배리스터(V2)를 용이하게 제조할 수 있다.
[제 3 실시형태]
본 발명의 제 3 실시형태에 관계되는 배리스터에 관해서 설명한다. 도 15는, 본 발명의 제 3 실시형태에 관계되는 배리스터를 도시하는 개략 단면도이다. 도 15에 도시하는 배리스터(V3)는, 소체(3B)와, 절연층(4, 5)과, 한 쌍의 외부 전극(6, 7)과, 한 쌍의 외부 전극(76, 77)을 구비하고 있다. 소체(3B)는, 제 1 배리스터부(60), 제 2 배리스터부(70), 및 방열부(80)를 갖고 있다.
제 1 배리스터부(60)는, 상술한 내부 전극(62, 63)과 관통 도체(64, 65)에 덧붙여, 관통 도체(85, 86)를 포함하고 있다. 관통 도체(85)는, Z방향으로 신장하 고, 한쪽 끝이 내부 전극(62)과 물리적 또한 전기적으로 접속되고, 다른쪽 끝이 면(61b)으로부터 노출되어 있다. 관통 도체(86)는, Z방향으로 신장하고, 한쪽 끝이 내부 전극(63)과 물리적 또한 전기적으로 접속되고, 다른쪽 끝이 면(61b)으로부터 노출되어 있다.
제 2 배리스터부(70)는, 상술한 내부 전극(72, 73)과 관통 도체(74, 75)에 덧붙여, 관통 도체(87, 88)를 포함하고 있다. 관통 도체(87)는, Z방향으로 신장하고, 한쪽 끝이 내부 전극(72)과 물리적 또한 전기적으로 접속되고, 다른쪽 끝이 면(71b)으로부터 노출되어 있다. 관통 도체(88)는, Z방향으로 신장하고, 한쪽 끝이 내부 전극(73)과 물리적 또한 전기적으로 접속되고, 타력단이 면(71b)으로부터 노출되어 있다.
절연층(5)에는, 관통 도체(74, 75)에 대응하는 위치에 개구부(5a, 5b)가 형성되어 있다. 외부 전극(76)은, 개구부(5a)를 덮도록 형성되고, 관통 도체(74)와 물리적 또한 전기적으로 접속되어 있다. 외부 전극(77)은, 개구부(5b)를 덮도록 형성되고, 관통 도체(75)와 물리적 또한 전기적으로 접속되어 있다.
방열부(80)는, Z방향에 서로 대향하는 면(80a)과 면(80b)을 갖고 있다. 방열부(80)는, 방열부(8)와 같은 재료로 형성되어 있다. 방열부(80)는, 면(80a)과 면(80b)을 관통하는 2개의 관통 도체(81, 82)와, 관통 도체(81, 82)의 주위에 형성된 전기절연성을 갖는 층(83, 84)을 포함하고 있다.
관통 도체(81)는, Z방향으로 신장하고, 한쪽 끝이 관통 도체(85)와 물리적 또한 전기적으로 접속되고, 다른쪽 끝이 관통 도체(87)와 물리적 또한 전기적으로 접속되어 있다. 이것에 의해, 외부 전극(6)과 외부 전극(76)이, 관통 도체(64, 85, 81, 87, 74)를 개재하여 전기적으로 접속된다. 관통 도체(82)는, Z방향으로 신장하고, 한쪽 끝이 관통 도체(86)와 물리적 또한 전기적으로 접속되고, 다른쪽 끝이 관통 도체(88)와 물리적 또한 전기적으로 접속되어 있다. 이것에 의해, 외부 전극(7)과 외부 전극(77)이, 관통 도체(65, 86, 82, 88, 75)를 개재하여 전기적으로 접속된다. 방열부(8)에 대하여, 제 1 배리스터부(60)와 제 2 배리스터부(70)는, 대칭적으로 배치되어 있다.
배리스터(V3)는, 외부 전극(6, 7)에 전자소자가 접속되면, 제 1 배리스터부(60)뿐만 아니라, 제 2 배리스터부(70)도 전자소자에 병렬 접속되고, 제 2 배리스터부(70)도 전자소자를 ESD 서지로부터 보호하는 기능을 발휘한다. 배리스터(V3)에서는, 외부 전극(6, 7)을 전자소자의 접속단자로 하여도 좋고, 외부 전극(76, 77)을 전자소자의 접속단자로 하여도 좋다. 외부 전극(6, 7)을 전자소자의 접속단자로 하고, 외부 전극(76, 77)을 기판의 접속단자로 하여도 좋다.
이 배리스터(V3)의 제조방법에 관해서 설명한다. 배리스터(V3)는, 제 2 실시형태에 관계되는 배리스터(V2)와 같은 제조방법에 의해 제조되지만, 방열부(80)에 관통 도체(81, 82)와 층(83, 84)을 구비하기 때문에, 적층 공정(S5)에 있어서 형성되는 그린 적층체, 소성 공정(S6)에 있어서 형성되는 집합기판의 구성이 부분적으로 다르다. 이 점에 관해서, 도 16을 참조하여 설명한다.
도 16a는, 그린 적층체의 개략 단면도이다. 제 3 실시형태의 그린 적층체(300B)는, 복수의 그린 소체(30B)를 포함하고 있다. 그린 적층체(300B)는, 방열 부(80)가 되는 방열 그린부(380)와, 제 1 배리스터 그린부(360)와, 제 2 배리스터 그린부(370)를 포함하고 있다.
방열 그린 시트를 Z방향에 적층함으로써, 방열 그린부(380)를 형성한다. 방열 그린 시트에는 미리 스루홀을 형성하고, 그 스루홀 내에, 층(383, 384)을 구성하는 절연 재료를 충전한다. 그 후, 절연 재료가 충전된 부분의 중앙부에 스루홀을 형성하고, 이 스루홀에 도체 페이스트를 충전한다. 방열 그린 시트를 적층함으로써, 각각 층(383, 384)으로 덮인 복수의 관통 도체 패턴(381, 382)을 형성한다.
방열 그린부(380)는, 서로 Z방향에 대향하는 주면(380a)과 주면(380b)을 갖고 있다. 이 방열 그린부(380)의 주면(380a)이, 제 1 배리스터 그린부(360)의 주면(361b)과 접촉하고 있다. 방열 그린부(380)의 관통 도체 패턴(381, 382)와 제 1 배리스터 그린부(360)의 관통 도체 패턴(385, 386)이 각각 물리적으로 접속하고 있다. 방열 그린부(380)의 주면(380b)이, 제 2 배리스터 그린부(370)의 주면(371b)과 접촉하고 있다. 방열 그린부(380)의 관통 도체 패턴(381, 382)와 제 2 배리스터 그린부(370)의 관통 도체 패턴(387, 388)이 각각 물리적으로 접속하고 있다. 제 1 배리스터 그린부(360)와 제 2 배리스터 그린부(370)는, 방열 그린부(380)에 대하여 대칭적으로 배치되어 있다.
계속해서, 도 16b를 참조하여, 제 3 실시형태에 관계되는 집합기판(31B)에 관해서 설명한다. 집합기판(31B)은, 소체(3B)를 복수 포함하고 있다. 집합기판(31B)은, 방열 그린부(380)의 소성에 의해 형성된 방열층(89)과, 제 1 배리스터부(69)와, 제 2 배리스터부(79)를 포함하고 있다. 제 1 배리스터부(69)와 제 2 배 리스터부(79)는, 방열층(89)에 대하여 대칭적으로 배치되어 있다.
집합기판(31B)에 절연층(45, 46)을 형성하고, 복수 쌍의 외부 전극(6, 7)과 복수 쌍의 외부 전극(76, 77)을 형성함으로써, 외부 전극이 있는 집합기판을 얻을 수 있다. 얻어진 외부 전극이 있는 집합기판을 절단함으로써, 복수의 배리스터(V3)를 얻을 수 있다.
배리스터(V3)에 있어서도, 배리스터 소체(61, 71)는, ZnO를 주성분으로 하고 있고, 방열부(8)는, 금속인 Ag과, 배리스터 소체(61, 71)의 주성분인 ZnO를 포함하는 금속 산화물과의 복합 재료에 의해서 형성되어 있다. 따라서, 제 1 배리스터부(60)와 방열부(80)의 접합 강도가 충분히 확보되고, 외부 전극(6, 7)을 개재하여 전자소자로부터 배리스터부(60)에 통한 열은, 방열부(80)에서의 면(80a)으로부터 노출되는 측면에 걸쳐 형성되는 도통계로를 통해 효율 좋게 방열된다. 제 2 배리스터부(70)와 방열부(80)의 접합 강도가 충분히 확보되고, 외부 전극(76, 77)을 개재하여 전자소자로부터 배리스터부(70)에 통한 열은, 방열부(80)에서의 면(80b)으로부터 노출하는 측면에 걸쳐 형성되는 도통계로를 통해 효율 좋게 방열된다.
방열 그린부(380; 방열부(80))의 소성에 의한 수축과 제 1 및 제 2 배리스터 그린부(360, 370; 제 1 배리스터부(60) 및 제 2 배리스터부(70))의 소성에 의한 수축은 차가 생긴다. 그러나, 방열 그린부(380)의 주면(380a)에 제 1 배리스터 그린부(360)가 접촉하고, 방열 그린부(380)의 주면(380b)에 제 2 배리스터 그린부(370)가 접촉하고, 방열 그린부(380)를 제 1 배리스터 그린부(360)와 제 2 배리스터 그린부(370)의 사이에 두기 때문에, 소성시에서의 휘어짐의 발생을 억제하여, 평면형 의 집합기판(31B)을 형성할 수 있다. 그리고, 평면형의 집합기판(31B)에 외부 전극(6, 7, 76, 77)을 형성하여, 절단하여 개개의 배리스터(V3)를 얻기 때문에, 방열 효율이 좋은 복수의 배리스터(V3)를 용이하게 제조할 수 있다.
[제 4 실시형태]
본 발명의 제 4 실시형태에 관계되는 배리스터에 관해서 설명한다. 도 17은, 본 발명의 제 4 실시형태에 관계되는 배리스터를 도시하는 개략 단면도이다. 도 17에 도시하는 배리스터(V4)는, 배리스터(V1)와 비교하여, 제 1 및 제 2 배리스터부의 내부 전극의 구성이 다르다. 배리스터(V4)는, 소체(3) 대신에 소체(3C)를 구비하고, 소체(3C)는, 제 1 배리스터부(90)와 제 2 배리스터부(100)와 방열부(8)를 갖고 있다.
제 1 배리스터부(90)는, 배리스터 소체(91)와, 내부 전극(92a 내지 94a, 92b 내지 94b, 95 내지 97)과, 한 쌍의 표면 전극(98a, 98b)과, 관통 도체(99a, 99b)를 포함하고 있다. 배리스터 소체(91)는, Z방향에 서로 대향하는 면(91a)과 면(91b)을 갖고 있다.
내부 전극(92a 내지 94a, 92b 내지 94b, 95 내지 97)은, 배리스터 소체(91) 내에 배치되어 있다. 내부 전극(92a, 92b)은, X방향으로 나란히 배치되어 있다. 내부 전극(92a, 92b)의 중앙집합의 부분과 내부 전극(95)이, 배리스터층을 개재하여 Z방향에 대향하도록, 내부 전극(95)이 내부 전극(92a, 92b)의 상측에 배치되어 있다. 마찬가지로, 내부 전극(93a, 93b)과 내부 전극(94a, 94b)은, 각각 X방향으로 나란히 배치되고, 내부 전극(95)의 위에는, 배리스터층을 개재하여 내부 전극(93a, 93b)이 배치되고, 이 위에는 배리스터층을 개재하여 내부 전극(96)이 배치되고, 이 위에는 배리스터층을 개재하여 내부 전극(94a, 94b)이 배치되고, 이 위에는, 내부 전극(97)이 배치되어 있다.
표면 전극(98a, 98b)이, 배리스터 소체(91)의 면(91a)에 배치되고, 표면 전극(98a, 98b)의 각각의 중앙측의 부분이 내부 전극(97)과 대향하고 있다. Z방향에서 보아, 내부 전극(92a 내지 94a)과 표면 전극(98)은 서로 겹치고, 내부 전극(92b 내지 94b)과 표면 전극(98b)은 서로 겹치고, 내부 전극(95 내지 97)은 서로 겹쳐 있다.
내부 전극(92a 내지 94a)과 표면 전극(98a) 각각이, Z방향으로 신장하는 관통 도체(99a)와 물리적 또한 전기적으로 접속되어 있다. 내부 전극(92b 내지 94b)과 표면 전극(98b) 각각이, Z방향으로 신장하는 관통 도체(99b)와 물리적 또한 전기적으로 접속되어 있다. 표면 전극(98a, 98b)이, 각각 외부 전극(6, 7)과 전기적으로 접속되어 있기 때문에, 내부 전극(92a 내지 94a)과 내부 전극(92b 내지 94b)은, 각각 외부 전극(6, 7)과 전기적으로 접속된다.
제 2 배리스터부(100)는, 배리스터 소체(101)와, 내부 전극(102a 내지 104a, 102b 내지 104b, 105 내지 107)과, 한 쌍의 표면 전극(108a, 108b)과, 관통 도체(109a, 109b)를 포함하고 있다. 배리스터 소체(101)는, Z방향에 서로 대향하는 면(101a)과 면(101b)을 갖는다.
내부 전극(102a 내지 104a, 102b 내지 104b, 105 내지 107)은, 배리스터 소체(101) 내에 배치되어 있다. 내부 전극(102a, 102b)은 X방향으로 나란히 배치되어 있다. 내부 전극(102a, 102b)의 중앙집합의 부분과 내부 전극(105)이 배리스터층을 개재하여 Z방향에 대향하도록, 내부 전극(105)이 내부 전극(92a, 92b)의 하측에 배치되어 있다. 마찬가지로, 내부 전극(103a, 103b)과 내부 전극(104a, 104b)은, 각각 X방향으로 나란히 배치되고, 내부 전극(105)의 아래에는, 배리스터층을 개재하여 내부 전극(103a, 103b)이 배치되고, 이 아래에는 배리스터층을 개재하여 내부 전극(106)이 배치되고, 이 아래에는 배리스터층을 개재하여 내부 전극(104a, 104b)이 배치되고, 이 아래에는, 내부 전극(107)이 배치되어 있다.
표면 전극(108a, 108b)이, 배리스터 소체(101)의 면(101a)에 배치되고, 표면 전극(108a, 108b)의 각각의 중앙측의 부분이 내부 전극(107)과 대향하고 있다. Z방향에서 보아, 내부 전극(102a 내지 104a)과 표면 전극(108)은 서로 겹치고, 내부 전극(102b 내지 104b)과 표면 전극(108b)은 서로 겹지고, 내부 전극(105 내지 107)는 서로 겹쳐 있다.
내부 전극(102a 내지 104a)과 표면 전극(108a) 각각이, Z방향으로 신장하는 관통 도체(109a)와 물리적 또한 전기적으로 접속되어 있다. 내부 전극(102b 내지 104b)과 표면 전극(108b) 각각이, Z방향으로 신장하는 관통 도체(109b)와 물리적 또한 전기적으로 접속되어 있다.
제 1 배리스터부(90)의 면(91b)은 방열부(8)의 면(8a)과 접촉하고, 제 2 배리스터부(100)의 면(101b)은 방열부(8)의 면(8b)과 접촉하고 있다. 제 1 배리스터부(90)와 제 2 배리스터부(100)는, 방열부(8)에 대하여 대칭적으로 배치되어 있다.
이 배리스터(V4)의 제조방법에 관해서 설명한다. 배리스터(V4)는, 제 1 실시 형태에 관계되는 배리스터(V1)와 같은 제조방법에 의해 제조되지만, 제 1 및 제 2 배리스터부에서의 내부 전극의 구성이 다르기 때문에, 적층 공정(S5)에 있어서 형성되는 그린 적층체, 소성 공정(S6)에 있어서 형성되는 집합기판의 구성이 부분적으로 다르다. 이 점에 관해서, 도 18을 참조하여 설명한다.
도 18a는, 그린 적층체의 개략 단면도이다. 제 4 실시형태의 그린 적층체(300C)는, 복수의 그린 소체(30C)를 포함하고 있다. 이 그린 적층체(300C)는, 방열 그린부(308)와, 제 1 배리스터 그린부(390)와, 제 2 배리스터 그린부(400)를 포함하고 있다.
제 1 배리스터 그린부(390)는, 배리스터 그린층(391)과, 복수의 내부 전극 패턴(392a 내지 394a, 392b 내지 394b, 395 내지 397)과, 복수 쌍의 표면 전극 패턴(398a, 398b)과, 복수의 관통 도체 패턴(399a, 399b)을 포함하고 있다. 복수의 내부 전극 패턴(392a 내지 394a, 392b 내지 394b, 395 내지 397)은, 내부 전극(92a 내지 94a, 92b 내지 94b, 95 내지 97)에 각각에 대응한다. 복수 쌍의 표면 전극 패턴(398a, 398b)은, 한 쌍의 표면 전극(98a, 98b)에 대응한다. 복수의 관통 도체 패턴(399a, 399b)은, 관통 도체(99a, 99b)에 대응한다.
상술한 전극 패턴 등이 형성된 배리스터 그린 시트를 소정의 순서로 적층함으로써, 제 1 배리스터 그린부(390)를 형성한다. 배리스터 그린층(391)은, Z방향에 서로 대향하는 주면(391a) 및 주면(391b)을 갖고 있다. 주면(391b)이, 방열 그린부(308)의 주면(308a)과 접촉하고 있다.
제 2 배리스터 그린부(400)는, 배리스터 그린층(401)과, 복수의 내부 전극 패턴(402a 내지 404a, 402b 내지 404b, 405 내지 407)과, 복수 쌍의 표면 전극 패턴(408a, 408b)과, 복수의 관통 도체 패턴(409a, 409b)을 포함하고 있다. 복수의 내부 전극 패턴(402a 내지 404a, 402b 내지 404b, 405 내지 407)은, 내부 전극(102a 내지 104a, 102b 내지 104b, 105 내지 107)에 각각에 대응한다. 복수 쌍의 표면 전극 패턴(408a, 408b)은, 한 쌍의 표면 전극(108a, 108b)에 대응한다. 복수의 관통 도체 패턴(409a, 409b)은, 관통 도체(109a, 109b)에 대응한다.
상술한 전극 패턴 등이 형성된 배리스터 그린 시트를 소정의 순서로 적층함으로써, 제 2 배리스터 그린부(400)를 형성한다. 배리스터 그린층(401)은, Z방향에 서로 대향하는 주면(401a) 및 주면(401b)을 갖고 있다. 주면(401b)이, 방열 그린부(308)의 주면(308a)과 접촉하고 있다. 제 1 배리스터 그린부(390)와 제 2 배리스터 그린부(400)는, 방열 그린부(308)에 대하여 대칭적으로 배치되어 있다.
계속해서, 도 18b를 참조하여, 제 4 실시형태에 관계되는 집합기판(31C)에 관해서 설명한다. 집합기판(31C)은, 소체(3C)를 복수 포함하고 있다. 이 집합기판(31C)은, 방열층(9)과, 제 1 배리스터 그린부(390)의 소성에 의해 형성된 제 1 배리스터부(298)와, 제 2 배리스터 그린부(400)의 소성에 의해 형성된 제 2 배리스터부(299)를 포함하고 있다. 제 1 배리스터 그린부(390)와 제 2 배리스터 그린부(400)는, 방열층(9)에 대하여 대칭적으로 배치되어 있다.
집합기판(31C)에 절연층(45, 46)을 형성하고, 복수 쌍의 외부 전극(6, 7)을 형성함으로써, 외부 전극이 있는 집합기판을 얻을 수 있다. 얻어진 외부 전극이 있는 집합기판을 절단함으로써, 복수의 배리스터(V4)를 얻을 수 있다.
배리스터(V4)에 있어서도, 배리스터 소체(91, 101)는, ZnO를 주성분으로 하고 있고, 방열부(8)는, 금속인 Ag과, 배리스터 소체(91, 101)의 주성분인 ZnO를 포함하는 금속 산화물과의 복합 재료에 의해서 형성되어 있다. 따라서, 제 1 실시형태와 같이, 제 1 배리스터부(90)와 방열부(8)의 접합 강도가 충분히 확보되고, 외부 전극(6, 7)을 개재하여 전자소자로부터 제 1 배리스터부(90)에 전해진 열은, 방열부(8)에서의 면(80a)으로부터 노출되는 측면에 걸쳐 형성되는 도통계로를 통해 효율 좋게 방열된다. 제 2 배리스터부(100)와 방열부(8)의 접합 강도도 충분히 확보되어 있다.
방열 그린부(308; 방열부(8))의 소성에 의한 수축과 제 1 및 제 2 배리스터 그린부(390, 400; 제 1 배리스터부(90) 및 제 2 배리스터부(100))의 소성에 의한 수축은 차가 생긴다. 그러나, 방열 그린부(308)의 주면(308a)에 제 1 배리스터 그린부(390)가 접촉하고, 방열 그린부(308)의 주면(308b)에 제 2 배리스터 그린부(400)가 접촉하고, 방열 그린부(308)를 제 1 배리스터 그린부(390)와 제 2 배리스터 그린부(400)의 사이에 두기 때문에, 소성시에서의 휘어짐의 발생을 억제하여, 평면형의 집합기판(31C)을 형성할 수 있다. 그리고, 평면형의 집합기판(31C)에 외부 전극(6, 7)을 형성하여, 절단하여 개개의 배리스터(V4)를 얻기 때문에, 방열 효율이 좋은 복수의 배리스터(V4)를 용이하게 제조할 수 있다.
[제 5 실시형태]
본 발명의 제 5 실시형태에 관계되는 배리스터에 관해서 설명한다. 도 19는, 본 발명의 제 5 실시형태에 관계되는 배리스터를 도시하는 개략 단면도이다. 도 19 에 도시하는 배리스터(V5)는, 한 쌍의 내부 전극이 각각 복수 쌍(본 실시형태에서는 3쌍) 형성되어 있는 점에서 제 2 실시형태에 관계되는 배리스터(V2)와 다르다. 배리스터(V5)는, 소체(3) 대신에 소체(3D)를 구비하고, 소체(3D)는, 제 1 및 제 2 배리스터부(10, 20) 대신에, 제 1 및 제 2 배리스터부(110, 120)를 구비하고 있다.
제 1 배리스터부(110)는, 대략 직방체 형상의 배리스터 소체(111)와, 배리스터 소체(111) 내에서 서로 대향하는 3쌍의 내부 전극(112, 113)과, 관통 도체(114, 115)를 포함하고 있다. 배리스터 소체(111)는, Z방향에 대향하는 면(111a)과 면(111b)을 갖고 있다. 면(111b)은, 방열부(8)의 면(8a)과 접촉하고 있다. 내부 전극(112, 113)은, 서로 X방향으로 어긋나, 일부가 Z방향에 서로 대향하고 있다. 내부 전극(112)과 내부 전극(113)은, 배리스터층을 개재하여 교대로 적층되어 있다.
관통 도체(114)는, Z방향으로 신장하여, 3개의 내부 전극(112)에 물리적 또한 전기적으로 접속되고, 선단이 면(111a)으로부터 노출되어 있다. 관통 도체(114)의 선단은, 절연층(4)의 개구부(4a)에 위치하고, 외부 전극(6)과 물리적 또한 전기적으로 접속되어 있다. 관통 도체(115)는, Z방향으로 신장하여, 3개의 내부 전극(113)에 물리적 또한 전기적으로 접속되고, 타단이 면(111) 노출되어 있다. 관통 도체(115)의 선단은, 절연층(4)의 개구부(4b)에 위치하고, 외부 전극(7)과 물리적 또한 전기적으로 접속되어 있다. 즉, 내부 전극(112)은, 관통 도체(114)에 의해서 외부 전극(6)과 전기적으로 접속되고, 내부 전극(113)은, 관통 도체(115)에 의해서 외부 전극(7)과 전기적으로 접속되어 있다.
제 2 배리스터부(120)는, 대략 직방체 형상의 배리스터 소체(121)와, 배리스 터 소체(121) 내에서 서로 대향하는 3쌍의 내부 전극(122, 123)과, 관통 도체(124, 125)를 포함하고 있다. 배리스터 소체(121)는, Z방향에 대향하는 면(121a)과 면(121b)을 갖고 있다. 면(121a)상에는, 절연층(5)이 배치되고, 면(121b)은, 방열부(8)의 면(8b)과 접촉하고 있다. 내부 전극(122, 123)은, X방향으로 어긋나, 일부가 Z방향에 서로 대향하고 있다. 내부 전극(122)과 내부 전극(123)은, 배리스터층을 개재하여 교대로 적층되어 있다.
관통 도체(124)는, Z방향으로 신장하여, 3개의 내부 전극(122)에 물리적 또한 전기적으로 접속되고, 선단이 면(121a)으로부터 노출되어, 절연층(5)에 덮여 있다. 관통 도체(125)는, Z방향으로 신장하여, 3개의 내부 전극(123)에 물리적 또한 전기적으로 접속되고, 선단이 면(121a)으로부터 노출하여, 절연층(5)에 덮여 있다. 제 1 배리스터부(110)와 제 2 배리스터부(120)는, 방열부(8)에 대하여 대칭적으로 배치되어 있다.
배리스터(V5)의 제조방법에 관해서 설명한다. 배리스터(V5)는, 제 2 실시형태에 관계되는 배리스터(V2)와 같은 제조방법에 의해 제조되지만, 제 1 및 제 2 배리스터부에서의 내부 전극의 구성이 다르기 때문에, 적층 공정(S5)에 있어서 형성되는 그린 적층체, 소성 공정(S6)에 있어서 형성되는 집합기판의 구성이 부분적으로 다르다. 이 점에 관해서, 도 20을 참조하여 설명한다.
도 20a는, 그린 적층체의 개략 단면도이다. 제 5 실시형태의 그린 적층체(300D)는, 복수의 그린 소체(30D)를 포함하고 있다. 이 그린 적층체(300D)는, 방열 그린부(308)와, 제 1 배리스터 그린부(410)와, 제 2 배리스터 그린부(420)를 포 함하고 있다.
제 1 배리스터 그린부(410)는, 배리스터 그린층(411)과, 복수의 내부 전극 패턴(412, 413)과, 복수의 관통 도체 패턴(414, 415)을 포함하고 있다. 복수의 내부 전극 패턴(412, 413)은, 내부 전극(112, 113)에 각각에 대응한다. 복수의 관통 도체 패턴(414, 415)은, 관통 도체(114, 115)에 대응한다.
상술한 전극 패턴 등이 형성된 배리스터 그린 시트를 소정의 순서로 적층함으로써, 제 1 배리스터 그린부(410)를 형성한다. 배리스터 그린층(411)은, Z방향에 서로 대향하는 주면(411a) 및 주면(411b)을 갖고 있다. 주면(411b)은, 방열 그린부(308)의 주면(308a)과 접촉하고 있다.
제 2 배리스터 그린부(420)는, 배리스터 그린층(421)과, 복수의 내부 전극 패턴(422, 423)과, 복수의 관통 도체 패턴(424, 425)을 포함하고 있다. 복수의 내부 전극 패턴(422, 423)은, 내부 전극(122, 123)에 각각에 대응한다. 복수의 관통 도체 패턴(424, 425)은, 관통 도체(124, 125)에 대응한다.
상술한 전극 패턴 등이 형성된 배리스터 그린 시트를 소정의 순서로 적층함으로써, 제 2 배리스터 그린부(420)를 형성한다. 배리스터 그린층(421)은, Z방향에 서로 대향하는 주면(421a) 및 주면(421b)을 갖고 있다. 주면(421b)은, 방열 그린부(308)의 주면(308a)과 접촉하고 있다. 제 1 배리스터 그린부(410)와 제 2 배리스터 그린부(420)는, 방열 그린부(308)에 대하여 대칭적으로 배치되어 있다.
계속해서, 도 20b를 참조하여, 제 5 실시형태에 관계되는 집합기판(31D)에 관해서 설명한다. 집합기판(31D)은, 소체(3D)를 복수 포함하고 있다. 이 집합기 판(31D)은, 방열층(9)과, 제 1 배리스터 그린부(410)의 소성에 의해 형성된 제 1 배리스터부(110)와, 제 2 배리스터 그린부(420)의 소성에 의해 형성된 제 2 배리스터부(120)를 포함하고 있다. 제 1 배리스터부(110)와 제 2 배리스터부(120)는, 방열층(9)에 대하여 대칭적으로 배치되어 있다.
집합기판(31D)에 절연층(45, 46)을 형성하고, 복수 쌍의 외부 전극(6, 7)을 형성함으로써, 외부 전극이 있는 집합기판을 얻을 수 있다. 얻어진 외부 전극이 있는 집합기판을 절단함으로써, 복수의 배리스터(V5)를 얻을 수 있다.
배리스터(V5)에 있어서도, 배리스터 소체(111, 121)는, ZnO를 주성분으로 하고 있고, 방열부(8)는, 금속인 Ag과, 배리스터 소체(111, 121)의 주성분인 ZnO를 포함하는 금속 산화물과의 복합 재료에 의해서 형성되어 있다. 따라서, 제 1 실시형태와 같이, 제 1 배리스터부(110)와 방열부(8)의 접합 강도가 충분히 확보되고, 외부 전극(6, 7)을 개재하여 전자소자로부터 제 1 배리스터부(110)에 통한 열은, 방열부(8)에서의 측면(8a)으로부터 노출되는 측면에 걸쳐 형성되는 도통계로를 통해 효율 좋게 방열된다. 제 2 배리스터부(120)와 방열부(8)의 접합 강도도 충분히 확보된다.
방열 그린부(308; 방열부(8))의 소성에 의한 수축과 제 1 및 제 2 배리스터 그린부(410, 420; 제 1 및 제 2 배리스터부(110, 120))의 소성에 의한 수축은 차가 생긴다. 방열 그린부(308)의 주면(308a)에 제 1 배리스터 그린부(410)가 접촉하고, 방열 그린부(308)의 주면(308b)에 제 2 배리스터 그린부(420)가 접촉하고, 방열 그린부(308)를 제 1 배리스터 그린부(410)와 제 2 배리스터 그린부(420)의 사이에 두 기 때문에, 소성시에서의 휘어짐의 발생을 억제하여, 평면형의 집합기판(31D)을 형성할 수 있다. 그리고, 평면형의 집합기판(31D)에 외부 전극(6, 7)을 형성하여, 절단하여 개개의 배리스터(V5)를 얻기 때문에, 방열 효율 좋은 복수의 배리스터(V5)를 용이하게 제조할 수 있다.
본 발명은, 상기 실시형태에 한정되는 것이 아니라, 여러가지의 변형이 가능하다.
상기한 제 1 내지 제 5 실시형태에서는, 그린 적층체(300, 300A 내지 300D)에서 제 1 배리스터 그린부(310, 360, 390, 410)와 제 2 배리스터 그린부(320, 370, 400, 420)는 방열 그린부(308, 380)에 대하여 대칭적으로 배치되어 있지만, 이것에 한정되지 않는다. 그린 적층체(300, 300A 내지 300D)에서의 제 1 배리스터 그린부(310, 360, 390, 410)와 제 2 배리스터 그린부(320, 370, 400, 420)는, X방향으로 어긋나 있어도 좋고, 구성요소의 두께가 각각 달라도 좋다. 이것에 따라, 집합기판(31, 31A 내지 31D)에서 제 1 배리스터부(19, 69, 298, 419)와 제 2 배리스터부(29, 79, 299, 429)가 방열층(9, 89)에 대하여 대칭적으로 배치되어 있지만, 이것에 한정되지 않는다. 집합기판(31, 31A 내지 31D)에서의 제 1 배리스터부(19, 69, 298, 419)와 제 2 배리스터부(29, 79, 299, 429)가, X방향으로 어긋나 있어도 좋고, 구성요소의 두께가 각각 달라도 좋다. 그리고, 배리스터(V1 내지 V5)에 있어서 제 1 배리스터부(10, 60, 90, 110)와 제 2 배리스터부(20, 70, 100, 120)가 방열부(8, 80)에 대하여 대칭적으로 배치되어 있지만, 이것에 한정되지 않는다. 배리스터(V1 내지 V5)에서의 제 1 배리스터부(10, 60, 90, 110)와 제 2 배리스터부(20, 70, 100, 120)가, X방향으로 어긋나 있어도 좋고, 구성요소의 두께가 각각 달라도 좋다.
상기한 제 1, 제 4 실시형태에서는, 표면 전극(13, 14, 23, 24, 98a, 98b, 108a, 108b)을, 소성 공정(S6)에 있어서 도전성 페이스트를 소성함으로써 형성하였지만, 이것에 한정되지 않는다. 소성 공정(S6)의 후에, 얻어진 집합기판에 도전성 페이스트를 부여하여 소성함으로써, 표면 전극(13, 14, 23, 24, 98a, 98b, 108a, 108b)을 형성하여도 좋다.
상기한 각 실시형태에서는, 배리스터 소체(11, 21, 61, 71, 91, 101, 111, 121)의 주성분인 반도체 세라믹으로서 ZnO를 예시하였지만, 이러한 반도체 세라믹으로서는, ZnO 외에, SrTiO3, BaTiO3, SiC 등을 사용하여도 좋다.
배리스터(V1 내지 V5)에는, InGaNAs계의 반도체 LED 등, GaN계 이외의 질화물계 반도체 LED를 접속하여도 좋고, 질화물계 이외의 반도체 LED나 LD 등을 접속하여도 좋다. LED에 한정되지 않고, 전계효과 트랜지스터(FET), 바이폴러 트랜지스터 등, 동작 중에 발열하는 각종의 전자소자를 접속하여도 좋다.
전술된 본 발명으로부터, 본 발명이 다수의 방식들로 변경될 수 있슴이 명백할 것이다. 그런 변경들은 본 발명의 취지 및 범위 내에 속하는 것으로서 간주되어야 하고, 당업자들에게 명백할 것처럼, 모든 그런 수정들은 첨부된 청구범위의 범위 내에 포함되고자 한다.
도 1은, 제 1 실시형태에 관계되는 배리스터의 개략 사시도.
도 2는, 제 1 실시형태에 관계되는 배리스터의 개략 단면도.
도 3은, 도 2에 도시하는 배리스터의 부분 확대도.
도 4는, 제 1 실시형태에 관계되는 배리스터의 제조 공정을 도시하는 플로도.
도 5는, 제 1 실시형태에 관계되는 그린 적층체의 개략 평면도.
도 6은, 제 1 실시형태에 관계되는 그린 적층체 및 집합기판의 개략 단면도.
도 7은, 제 1 실시형태에 관계되는 배리스터의 절연층의 형성 순서를 도시하는 도면.
도 8은, 제 1 실시형태에 관계되는 배리스터의 절연층 및 외부 전극의 형성 순서를 도시하는 도면.
도 9는, 제 1 실시형태에 관계되는 배리스터의 외부 전극의 형성 순서를 도시하는 도면.
도 10은, 제 1 실시형태에 관계되는 배리스터의 외부 전극의 형성 순서를 도시하는 도면.
도 11은, 제 1 실시형태에 관계되는 외부 전극이 있는 집합기판의 개략 단면도.
도 12는, 제 2 실시형태에 관계되는 배리스터의 개략 단면도.
도 13은, 제 2 실시형태에 관계되는 그린 적층체 및 집합기판의 개략 단면도.
도 14는, 제 2 실시형태에 관계되는 외부 전극이 있는 집합기판의 개략 단면도.
도 15는, 제 3 실시형태에 관계되는 배리스터의 개략 단면도.
도 16은, 제 3 실시형태에 관계되는 그린 적층체 및 집합기판의 개략 단면도.
도 17은, 제 4 실시형태에 관계되는 배리스터의 개략 단면도.
도 18은, 제 4 실시형태에 관계되는 그린 적층체 및 집합기판의 개략 단면도.
도 19는, 제 5 실시형태에 관계되는 배리스터의 개략 단면도.
도 20은, 제 5 실시형태에 관계되는 그린 적층체 및 집합기판의 개략 단면도.

Claims (11)

  1. 집합기판에 있어서:
    전압 비직선 특성을 발현하는 제 1 배리스터 소체층과, 상기 제 1 배리스터 소체층 내에서 상기 제 1 배리스터 소체층의 연재방향에 병치된 복수의 제 1 내부 전극을 포함하는 동시에, 서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 배리스터부와;
    전압 비직선 특성을 발현하는 제 2 배리스터 소체층과, 상기 제 2 배리스터 소체층 내에서 상기 제 2 배리스터 소체층의 연재방향에 병치된 복수의 제 2 내부 전극을 포함하는 동시에, 서로 대향하는 제 3 주면 및 제 4 주면을 갖는 제 2 배리스터부와;
    서로 대향하는 제 5 주면 및 제 6 주면을 갖는 방열층(放熱層)을 구비하고 있고,
    상기 방열층의 상기 제 5 주면이 상기 제 1 배리스터부의 상기 제 2 주면과 접촉하고, 방열층의 상기 제 6 주면이 상기 제 2 배리스터부의 상기 제 4 주면과 접촉하고,
    상기 제 1 배리스터부는, 상기 제 1 주면에 형성된 복수 쌍의 제 1 표면 전극을 더 포함하고,
    상기 제 2 배리스터부는, 상기 제 3 주면에 형성된 복수 쌍의 제 2 표면 전극을 더 포함하고,
    각 상기 쌍의 제 1 표면 전극은, 대응하는 상기 제 1 내부 전극에 각각 적어도 일부가 대향하고 있고,
    각 상기 쌍의 제 2 표면 전극은, 대응하는 상기 제 2 내부 전극에 각각 적어도 일부가 대향하고 있는, 집합기판.
  2. 삭제
  3. 제 1 항에 있어서,
    각 상기 쌍의 제 1 표면 전극 중 한쪽의 제 1 표면 전극과 전기적으로 접속된 복수의 제 1 외부 전극과,
    각 상기 쌍의 제 1 표면 전극 중 다른쪽의 제 1 표면 전극과 전기적으로 접속된 복수의 제 2 외부 전극을 더 구비하고 있는, 집합기판.
  4. 제 1 항에 있어서,
    상기 제 1 배리스터부는, 복수의 제 3 내부 전극을 더 포함하고,
    상기 제 2 배리스터부는, 복수의 제 4 내부 전극을 더 포함하고,
    각 상기 제 3 내부 전극은, 대응하는 상기 제 1 내부 전극에 상기 제 1 주면과 상기 제 2 주면과의 대향 방향에서 대향하고 있고,
    각 상기 제 4 내부 전극은, 대응하는 상기 제 2 내부 전극에 상기 제 1 주면과 상기 제 2 주면의 대향 방향에서 대향하고 있는, 집합기판.
  5. 제 4 항에 있어서,
    각 상기 제 1 내부 전극과 전기적으로 접속된 복수의 제 1 외부 전극과;
    각 상기 제 2 내부 전극과 전기적으로 접속된 복수의 제 2 외부 전극을 더 구비하고 있는, 집합기판.
  6. 집합기판의 제조방법에 있어서:
    배리스터 재료를 함유하는 제 1 그린 시트와, 배리스터 재료를 함유하는 동시에 복수의 내부 전극 패턴이 형성된 제 2 그린 시트와, 방열 재료를 함유하는 제 3 그린 시트를 준비하는 준비 공정과;
    준비한 상기 제 1 내지 제 3 그린 시트를 적층하여, 제 1 배리스터 그린부와 제 2 배리스터 그린부와 방열 그린부를 갖는 그린 적층체를 얻는 적층 공정과;
    상기 그린 적층체를 소성하여, 집합기판을 얻는 소성 공정을 구비하고 있고,
    상기 적층 공정에서는, 적어도 상기 제 2 그린 시트에 상기 제 1 그린 시트를 적층하여 형성하는 제 1 부분과, 적어도 상기 제 2 그린 시트에 상기 제 1 그린 시트를 적층하여 형성하는 제 2 부분의 사이에, 상기 제 1 및 제 2 부분에 접촉하도록 상기 제 3 그린 시트를 적층하여 상기 그린 적층체를 얻는, 집합기판 제조방법.
  7. 제 6 항에 있어서,
    상기 준비 공정에서는, 배리스터 재료를 함유하는 동시에 복수의 표면 전극 패턴이 형성된 제 4 그린 시트를 더 준비하고,
    상기 적층 공정에서는, 상기 복수의 표면 전극 패턴이 상기 그린 적층체의 표면에 위치하도록 상기 제 4 그린 시트를 적층하고 있는, 집합기판 제조방법.
  8. 제 6 항에 있어서,
    상기 적층 공정에서는, 상기 제 1 및 제 2 부분 각각에 있어서, 상기 복수의 내부 전극 패턴이 대향하고 있도록 적어도 2장의 제 2 그린 시트를 적층하고 있는, 집합기판 제조방법.
  9. 배리스터에 있어서:
    서로 대향하는 제 1 면 및 제 2 면을 갖고 있는 제 1 배리스터부와;
    서로 대향하는 제 3 면 및 제 4 면을 갖고 있는 제 2 배리스터부와;
    상기 제 1 및 제 2 배리스터부의 사이에 위치하고, 상기 제 2 및 제 4 면에 접촉하고 있는 방열부와;
    상기 제 1 배리스터부에 배치된 한 쌍의 외부 전극을 구비하고 있고,
    상기 제 1 배리스터부는, 전압 비직선 특성을 발현하는 제 1 배리스터 소체와, 상기 제 1 배리스터 소체 내에 배치된 제 1 내부 전극과, 상기 제 1 면에 배치되는 동시에 상기 제 1 내부 전극에 적어도 일부가 각각 대향하고 있는 한 쌍의 제 1 표면 전극을 포함하고,
    상기 제 2 배리스터부는, 전압 비직선 특성을 발현하는 제 2 배리스터 소체와, 상기 제 2 배리스터 소체 내에 배치된 제 2 내부 전극과, 상기 제 3 면에 배치되는 동시에 상기 제 2 내부 전극에 적어도 일부가 각각 대향하고 있는 한 쌍의 제 2 표면 전극을 포함하고,
    각 상기 외부 전극은, 대응하는 상기 제 1 표면 전극과 전기적으로 접속되어 있는, 배리스터.
  10. 배리스터에 있어서:
    서로 대향하는 제 1 면 및 제 2 면을 갖고 있는 제 1 배리스터부와;
    서로 대향하는 제 3 면 및 제 4 면을 갖고 있는 제 2 배리스터부와;
    상기 제 1 및 제 2 배리스터부의 사이에 위치하고, 상기 제 2 및 제 4 면에 접촉하고 있는 방열부와;
    상기 제 1 배리스터부의 상기 제 1 면 위에 배치된 절연층과;
    상기 제 1 배리스터부의 상기 제 1 면 위에 상기 절연층을 개재하여 배치된 한 쌍의 외부 전극을 구비하고,
    상기 제 1 배리스터부는, 전압 비직선 특성을 발현하는 제 1 배리스터 소체와, 상기 제 1 배리스터 소체 내에 배치되는 동시에 상기 제 1 및 상기 제 2 면의 대향 방향에 대향하는 제 1 및 제 2 내부 전극을 포함하고,
    상기 제 2 배리스터부는, 전압 비직선 특성을 발현하는 제 2 배리스터 소체와, 상기 제 2 배리스터 소체 내에 배치되는 동시에 상기 제 3 및 상기 제 4 면의 대향 방향에 대향하는 제 3 및 제 4 내부 전극을 포함하고,
    상기 한 쌍의 외부 전극은, 상기 제 1 및 상기 제 2 내부 전극과 각각 전기적으로 접속되어 있는, 배리스터.
  11. 삭제
KR1020080117887A 2008-01-25 2008-11-26 집합기판, 집합기판의 제조방법, 및 배리스터 KR101022981B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008015243A JP5032351B2 (ja) 2008-01-25 2008-01-25 バリスタ
JPJP-P-2008-015243 2008-01-25

Publications (2)

Publication Number Publication Date
KR20090082089A KR20090082089A (ko) 2009-07-29
KR101022981B1 true KR101022981B1 (ko) 2011-03-18

Family

ID=40898652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080117887A KR101022981B1 (ko) 2008-01-25 2008-11-26 집합기판, 집합기판의 제조방법, 및 배리스터

Country Status (5)

Country Link
US (1) US8125307B2 (ko)
JP (1) JP5032351B2 (ko)
KR (1) KR101022981B1 (ko)
CN (1) CN101494108B (ko)
TW (1) TWI385678B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5834174B2 (ja) * 2010-03-01 2015-12-16 パナソニックＩｐマネジメント株式会社 発光素子用基板及びその製造方法ならびに発光装置
KR101483259B1 (ko) * 2012-08-28 2015-01-14 주식회사 아모센스 무수축 바리스타 기판 및 그 제조 방법
KR101469710B1 (ko) * 2012-08-28 2014-12-05 주식회사 아모센스 바리스타 기판, 바리스타 기판의 제조 방법 및 엘이디 패키지
WO2014092296A1 (ko) * 2012-12-14 2014-06-19 ㈜ 아모엘이디 방열 비아 형성 바리스터 기판 및 그 제조 방법
JP5652465B2 (ja) * 2012-12-17 2015-01-14 Tdk株式会社 チップバリスタ
JP6500700B2 (ja) * 2015-08-26 2019-04-17 株式会社村田製作所 抵抗素子用の集合基板
CN109637764B (zh) * 2018-12-29 2022-05-17 广东爱晟电子科技有限公司 高精度高可靠多层低阻热敏芯片及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6433990A (en) * 1987-07-29 1989-02-03 Hitachi Chemical Co Ltd High thermal conductivity wiring board
JPH02135702A (ja) * 1988-11-16 1990-05-24 Murata Mfg Co Ltd 積層型バリスタ
JPH08153606A (ja) * 1994-11-30 1996-06-11 Matsushita Electric Ind Co Ltd 積層バリスタ
KR100732785B1 (ko) * 2006-01-13 2007-06-27 삼화콘덴서공업주식회사 필터 어레이 소자 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61202495A (ja) * 1985-03-05 1986-09-08 イビデン株式会社 電子部品搭載用基板およびその製造方法
JP2556151B2 (ja) * 1989-11-21 1996-11-20 株式会社村田製作所 積層型バリスタ
US5739742A (en) * 1995-08-31 1998-04-14 Matsushita Electric Industrial Co., Ltd. Zinc oxide ceramics and method for producing the same and zinc oxide varistors
JPH09283339A (ja) * 1996-04-16 1997-10-31 Murata Mfg Co Ltd 複合インダクタ
JP3631341B2 (ja) * 1996-10-18 2005-03-23 Ｔｄｋ株式会社 積層型複合機能素子およびその製造方法
JP2000331881A (ja) * 1999-05-19 2000-11-30 Taiyo Yuden Co Ltd 積層複合電子部品の製造方法
JP3822798B2 (ja) 2001-02-16 2006-09-20 太陽誘電株式会社 電圧非直線抵抗体及び磁器組成物
JP2002270453A (ja) * 2001-03-08 2002-09-20 Matsushita Electric Ind Co Ltd 積層電子部品
JP2005027402A (ja) * 2003-06-30 2005-01-27 Kyocera Corp 圧電アクチュエータ及び液体吐出装置
CN1680749A (zh) 2004-04-08 2005-10-12 吴裕朝 发光二极管装置、发光二极管散热系统及含其的照明装置
JP4487963B2 (ja) * 2006-03-27 2010-06-23 Ｔｄｋ株式会社 バリスタ及び発光装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6433990A (en) * 1987-07-29 1989-02-03 Hitachi Chemical Co Ltd High thermal conductivity wiring board
JPH02135702A (ja) * 1988-11-16 1990-05-24 Murata Mfg Co Ltd 積層型バリスタ
JPH08153606A (ja) * 1994-11-30 1996-06-11 Matsushita Electric Ind Co Ltd 積層バリスタ
KR100732785B1 (ko) * 2006-01-13 2007-06-27 삼화콘덴서공업주식회사 필터 어레이 소자 및 그 제조방법

Also Published As

Publication number Publication date
TW200935457A (en) 2009-08-16
TWI385678B (zh) 2013-02-11
JP2009177016A (ja) 2009-08-06
CN101494108B (zh) 2011-09-21
JP5032351B2 (ja) 2012-09-26
KR20090082089A (ko) 2009-07-29
US8125307B2 (en) 2012-02-28
US20090189732A1 (en) 2009-07-30
CN101494108A (zh) 2009-07-29

Similar Documents

Publication Publication Date Title
KR101022981B1 (ko) 집합기판, 집합기판의 제조방법, 및 배리스터
JP5823043B2 (ja) 電子素子搭載用基板、電子装置および撮像モジュール
JP5088396B2 (ja) Ｅｓｄ保護デバイス及びその製造方法
JP2013165180A (ja) 電子部品及び電子部品の製造方法
JP5233400B2 (ja) バリスタ
JP5163228B2 (ja) バリスタ
US7355251B2 (en) Light emitting device
KR100979087B1 (ko) 배리스터 및 발광장치
JP4600309B2 (ja) バリスタ及び発光装置
JP7055588B2 (ja) 電子部品
JP2011040793A (ja) 集合基板及び集合基板の製造方法
JP5981389B2 (ja) 配線基板
WO2017082416A1 (ja) 電子部品パッケージ
JP5838978B2 (ja) セラミック積層部品
JP3393792B2 (ja) 積層型電圧非直線性抵抗器の製造方法
JP4276231B2 (ja) バリスタ素子
JPH06260302A (ja) チップ型ｐｔｃサーミスタ
JP5668370B2 (ja) セラミック電子部品、及びその製造方法
JP4997848B2 (ja) 電子部品
JP2021129066A (ja) 配線基板およびその製造方法
JP2023105598A (ja) サーミスタ素子及びその製造方法
JPH02220407A (ja) 積層型バリスタ
JP2004056001A (ja) 厚膜低抵抗抵抗器およびその製造方法
JP2015198230A (ja) チップサーミスタ
JP2000114010A (ja) チップ抵抗器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee