KR101021178B1 - 반도체 소자의 절연막 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 절연막 및 그 형성 방법에 관한 것으로, 기계적 강도가 우수한 FSG(Fluorine-doped Silicate Glass)막에 기공(Pore)을 형성함으로써, 기계적 강도가 낮아지는 것을 최소화하면서 유전율을 낮추어 공정의 신뢰성 및 소자의 전기적 특성을 향상시키고 후속 공정을 용이하게 실시할 수 있다.
FGS, 기공, 유전율, 기계적 강도

Description

반도체 소자의 절연막 및 그 형성 방법{Dieletric layer in a semiconductor device and method of forming the same}
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자의 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : FSG막
103 : 유기물 104 : 기공
본 발명은 반도체 소자의 절연막 및 그 형성 방법에 관한 것으로, 특히 유전율을 낮추기 위한 반도체 소자의 절연막 및 그 형성 방법에 관한 것이다.
ULSI 기술이 발달함에 따라 RC 지연으로 인한 소자의 속도 저하가 문제점으 로 대두되고 있다. 이를 해결하기 위하여, 유전상수 값이 4.0 내지 4.2로 높은 SiO2막을 대체할 수 있는 물질이 요구되고 있다.
선폭이 0.13um인 반도체 소자의 제조 공정에서는 SiO2를 대체할 물질로, SiO2에 F(Fluorine)를 첨가하여 유전상수 값을 3.5 내지 3.9 정도 낮춘 물질을 사용하고 있다. 그러나, SiO2의 유전상수 값을 낮추기 위하여 F를 많이 첨가하게 되면, 후속 공정에서 HF이 발생하여 금속 배선이 산화되거나 확산 방지막과 반응하기 때문에 7% 이하의 범위에서 사용해야 한다. 따라서, 유전율을 낮추는데 한계가 있으며, 유전상수 값을 3.5 이하로 낮추는데 어려움이 있다.
이러한 이유로, 최근에는 SiOC 계통의 막이나, SOG(Spin On Glass)막 내부에 기공(Pore)을 형성하여 유전상수 값을 낮추는 연구가 진행되고 있다. 그러나, 이러한 막들은 FSG보다 막의 강도가 낮고 기계적인 물성이 취약한 단점이 있어서, 화학적 기계적 연막 공정 시 막이 붕괴되거나 와이어 본딩 시 크랙킹이 발생하는 문제점이 있다.
이에 대하여, 본 발명은 기계적 강도가 우수한 FSG(Fluorine-doped Silicate Glass)막에 기공(Pore)을 형성함으로써, 기계적 강도가 낮아지는 것을 최소화하면서 유전율을 낮추어 공정의 신뢰성 및 소자의 전기적 특성을 향상시키고 후속 공정을 용이하게 실시할 수 있는 반도체 소자의 절연막 형성방법을 제공함에 있다.
본 발명의 실시예에 따른 반도체 소자의 절연막은 반도체 기판 상에 형성된 FSG막, 및 FSG막 내에 형성된 다수의 기공들을 포함한다.
본 발명의 실시예에 따른 반도체 소자의 절연막 형성 방법은 반도체 기판 상에 유기물을 포함하는 FSG막을 형성하는 단계, 및 유기물을 배출시켜 유기물이 있던 자리를 기공으로 형성하는 단계를 포함한다.
상기에서, 유기물이 포함된 FSG막은 실리콘 소오스와, F 소오스와, 산소 소오스와, 유기물로 형성될 수 있다. 이때, 유기물이 포함된 FSG막 형성 시 SiH4와 SiF4가 실리콘 소오스와 F 소오스로 사용되고, N2O, CO2 또는 O2가 산소 소오스로 사용될 수 있다. 유기물로 CH4 또는 벤젠이 공급될 수 있다.
FSG막은 350℃ 내지 250℃의 온도에서 PE-CVD법으로 형성하는 것이 바람직하다.
기공은 열처리 공정에 의해 유기물이 제거되어 형성되며, 열처리 공정은 O2 분위기에서 350℃ 내지 450℃의 온도로 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 소자의 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 FSG(Fluorine-doped Silicate Glass)막(102)을 형성한다. 이때, FSG막(102) 내부에 유기물(103)이 포함되도록 FSG막(102)을 형성한다. 유기물(103)이 포함된 FSG막(102)은 여러 가지 방법으로 형성할 수 있으며, 그 중 하나의 실시예를 설명하면 다음과 같다.
먼저, FSG막(102)은 실리콘 소오스와 F 소오스로 형성할 수 있는데, 예를 들면, SiH4나 SiF4를 사용할 수 있다. 한편, 산소 소오스로 N2O, CO2 또는 O2를 사용할 수 있다. 여기에서, FSG막(102) 내에 유기물(103)을 포함시키기 위하여 FSG막(102)을 형성하는 과정에서 유기물을 함께 공급할 수 있다. 이때, 유기물로 CH4 또는 벤 젠을 공급할 수 있다.
상기의 소오스들과 유기물을 사용하여 PE-CVD법으로 FSG막(102)막을 형성하면, 유기물(103)이 포함된 FSG막(102)이 형성된다. 이때, 유기물(103)은 열에 매우 약하기 때문에, 종래의 400℃보다 낮은 350℃ 내지 250℃의 온도에서 PE-CVD법으로 FSG막(102)막을 형성하는 것이 바람직하다.
도 1b를 참조하면, FSG막(102) 내에 기공(104)을 형성한다. 기공(104)은 FSG막(102) 내에 포함된 유기물(도 1a의 103)을 제거하여 형성할 수 있다. FSG막(102) 내에 포함된 유기물(도 1a의 103)은 열처리 공정으로 제거할 수 있다. 예를 들면, O2 분위기에서 350℃ 내지 450℃의 온도로 열처리 공정을 실시하면, FSG막(102) 내에 포함되어 있던 유기물(도 1a의 103)이 증발하거나 작은 분자인 CH4, CO2, H2 O의 형태로 배출된다. 유기물(도 1a의 103)이 배출되면, 유기물(도 1a의 103)이 있던 자리에 기공(104)으로 형성된다.
이로써, 기공(104)이 포함된 FSG막(102)이 형성된다.
상술한 바와 같이, 본 발명은 기계적 강도가 우수한 FSG(Fluorine-doped Silicate Glass)막에 기공(Pore)을 형성함으로써, 기계적 강도가 낮아지는 것을 최소화하면서 유전율을 낮추어 공정의 신뢰성 및 소자의 전기적 특성을 향상시키고 후속 공정을 용이하게 실시할 수 있다.

Claims (8)

  1. 삭제
  2. 반도체 기판상에 유기물이 포함된 FSG막을 형성하되, 상기 FSG막은 350℃ 내지 250℃의 온도에서 PE-CVD법으로 형성하는 단계;
    O2 분위기 및 350℃ 내지 450℃의 온도에서의 열처리 공정을 통해 상기 FSG막에 포함된 유기물을 배출시켜 상기 유기물이 있던 자리를 기공으로 형성하는 단계를 포함하는 반도체 소자의 절연막 형성 방법.
  3. 제 2 항에 있어서,
    상기 유기물이 포함된 상기 FSG막은 실리콘 소오스와, F 소오스와, 산소 소오스와, 유기물로 형성하는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  4. 제 3 항에 있어서,
    상기 유기물이 포함된 상기 FSG막 형성 시에 상기 실리콘 소오스로는 SiH4 또는 SiF4이 사용되고, 산소 소오스로는 N2O, CO2 또는 O2가 사용되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  5. 제 3항에 있어서,
    상기 유기물은 CH4 또는 벤젠인 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  6. 삭제
  7. 삭제
  8. 삭제
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Citations (2)

* Cited by examiner, † Cited by third party
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KR100373215B1 (ko) * 2001-02-01 2003-02-25 주식회사 엘지화학 반도체 소자용 저 유전 절연재료의 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373215B1 (ko) * 2001-02-01 2003-02-25 주식회사 엘지화학 반도체 소자용 저 유전 절연재료의 제조방법
KR20020090144A (ko) * 2001-05-23 2002-11-30 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 낮은 유전 상수 물질 및 cvd에 의한 처리 방법

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