KR100973058B1 - 써미스터-바리스터 복합칩 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 써미스터와 바리스터를 결합하여 단일의 칩으로 구현한 써미스터-바리스터 복합칩 소자와 이의 제조비용을 절감할 수 있는 제조방법에 관한 것이다. 본 발명에 의한 써미스터-바리스터 복합칩 소자는 복수개의 써미스터층과 바리스터층이 각각 적층되어 단일칩으로 제조된 복합칩 소자에 있어서, 상기 써미스터층은 티탄산바륨(BaTiO3)에 사마륨산화물(Sm2O3), 이산화규소(SiO2) 및 산화망간(Mn3O4)를 첨가한 조성물로 되고, 상기 바리스터층은 산화아연(ZnO)에 테르븀산화물(TeO2), 산화망간(Mn3O4), 코발트산화물(Co3O4), 이산화규소(SiO2) 및 프라세오디뮴산화물(Pr6O11)를 첨가한 조성물로 구성된다. 또한, 상기 적어도 하나 이상의 써미스터층과 바리스터층의 각 상면 및 하면에는 니켈(Ni) 재질의 전극패턴이 형성된다.
써미스터-바리스터복합칩소자

Description

써미스터-바리스터 복합칩 소자 및 그 제조방법 {COMPOSITE CHIP DEVICE OF THERMISTOR-VARISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 써미스터와 바리스터를 결합하여 단일의 칩(chip)으로 구현한 써미스터-바리스터 복합칩 소자와, 이의 제조비용을 절감할 수 있는 그 제조방법에 관한 것이다.
일반적으로 바리스터(varistor)는 인가전압의 크기에 따라 저항값이 변화하는 특성이 있어 과전압(즉, 서지(surge) 전압)이나 정전기로부터 전자부품 및 회로를 보호한다. 또한, 정특성 써미스터(PTC Thermistor)는 소정 수준이상의 인가전류에 따라 자체 발열하여 저항이 크게 증가하는 특성이 있어 이로써 과전류를 차단한다. 따라서, 이러한 PTC 써미스터와 바리스터 소자를 결합하면, 과전류 및 과전압을 효율적으로 차단할 수 있다.
도 1은 일반적인 써미스터-바리스터 복합칩소자의 회로를 설명하기 위한 개략 회로도이다.
도 1을 참조하면, 일반적인 써미스터-바리스터 복합칩 소자(10)는 PTC 써미스터(12)와 바리스터(11)가 결합되는 단일의 칩(chip)으로 구성되며, PTC 써미스 터(12)는 입력단자(15)와 직렬로, 바리스터(11)는 입력단자(15)와 병렬로 연결된다. 이에 따라, 입력단자(15)로부터의 과전류는 PTC 써미스터(12)로 흘러 차단되며, 바리스터(11)는 PTC 써미스터(12)가 인가할 수 있는 정격전압 이상의 전압이 유입되면 회로를 개방한다. 이로써, 하나의 단일 칩으로써 연결된 전자부품 및 회로, 즉 외부회로(17)를 효율적으로 보호할 수 있다.
이러한 복합소자에 있어서, PTC 써미스터는 대표적 유전체로 알려진 BaTiO3세라믹스에 Y, La 등의 미량의 도너(donor)를 첨가하여 고온에서 소결하여 제조되거나, 또는 결정성 고분자 수지와 전도성 물질의 혼합물로 구성된 폴리머 써미스터를 사용할 수 있다. 또한, 바리스터는 일반적으로 ZnO계 세라믹스가 주로 사용된다.
그런데, 이처럼 PTC 써미스터와 바리스터 소자를 결합하여 단일 칩으로 구성된 복합소자로 제조하는 경우, 각 소자를 각각의 특정 조건에서 제조한 후, 일체화하여야 하므로, 그 제조 공정이 복잡하고 어렵다는 문제점이 있다. 또한, 그 소자의 크기가 증가하는 문제점도 있다. 특히, 상기와 같이 BaTiO3계 PTC 써미스터와 ZnO 바리스터를 사용하여 적층형 복합소자를 제조하고자 할 경우, 이종접합 구조와 동시소결 공정이라는 요인들에 기인하여 여러 문제점이 발생한다. 즉, 이러한 문제점으로는 각 소자 층의 소결시 수축율 차이에 의한 각 소자 간 박리현상 문제와, Pt 또는 Pd 등 고가의 내부전극 사용에 따른 제조 단가의 상승문제, 그리고 서로 다른 조성으로 구성된 각 소자의 특성을 동시에 만족해야 하는 문제 등을 들 수 있 다.
이에, 본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로, 본 발명의 목적은 각각 우수한 써미스터 특성과 바리스터 특성을 가지면서도 제조경비가 절감되는 써미스터-바리스터 복합칩 소자 유전체조성물 및 그 제조방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징으로서, 본 발명의 일 관점에 의한 써미스터-바리스터 복합칩 소자는 적어도 하나 이상의 써미스터층과 바리스터층이 각각 적층되어 단일칩으로 제조된 복합칩 소자에 있어서, 상기 써미스터층은 티탄산바륨(BaTiO3)에 사마륨산화물(Sm2O3) 및 산화망간(Mn3O4)를 첨가한 조성물로 되고, 상기 바리스터층은 산화아연(ZnO)에 테르븀산화물(TeO2), 산화망간(Mn3O4), 코발트산화물(Co3O4), 이산화규소(SiO2) 및 프라세오디뮴산화물(Pr6O11)를 첨가한 조성물로 구성될 수 있다. 이때, 상기 써미스터층의 조성물은 이산화규소(SiO2)를 더 함유할 수 있다. 또한, 상기 적어도 하나 이상의 써미스터층과 바리스터층의 각 상면 및 하면에는 니켈(Ni) 재질의 전극패턴이 형성된다.
또한, 본 발명의 다른 일 관점에 의한 써미스터-바리스터 복합칩 소자의 제조방법은 적어도 하나 이상의 써미스터층과 바리스터층이 각각 적층되어 단일칩으로 제조된 복합칩 소자의 제조방법에 있어서, 적어도 하나 이상의 써미스터 시트와 바리스터 시트를 형성하는 제1단계와, 상기 적어도 하나 이상의 써미스터층과 바리스터층의 각 상면 및 하면에 니켈(Ni) 재질의 내부전극을 형성하는 제2단계와, 상기 적어도 하나 이상의 써미스터 시트와 바리스터 시트를 적층하고 이를 소결하여 복합칩 소자를 형성하는 제3단계와, 상기 내부전극과 각각 전기적으로 연결되도록 상기 복합칩 소자의 외표면 종단부에 써미스터 전극 및 바리스터 전극을 형성하는 제4단계로 이루어질 수 있으며, 상기 써미스터 시트 및 상기 바리스터 시트의 각 조성물 성분은 상기한 바와 같다.
본 발명에 의한 PTC 써미스터와 바리스터 적층형 복합 칩 소자는 그 써미스터 특성이 상온 비저항이 100 Ω㎝ 이하이고 저항증가비(jump ratio: ρmax/ρ25℃)가 103 이상이며, 그 바리스터의 특성이 비선형 계수(α)가 10 이상으로서, 각각 우수한 써미스터 특성과 바리스터 특성을 보인다. 이에 따라, 회로 상의 외부 전자부품들을 과전류 및 과전압으로부터 동시에 효과적으로 보호할 수 있다. 또한, 본 발명에 의한 PTC 써미스터와 바리스터 적층형 복합 칩 소자는 각 적층된 시트 상에 저가의 Ni 내부전극을 사용함으로써 소자의 제조경비를 절감할 수 있다.
이하, 본 발명을 상세히 설명한다.
본 발명의 일 구현예에 의한 써미스터-바리스터 복합칩 소자에 있어서, 먼저 써미스터의 유전체 조성물은 주성분으로서 BaTiO3를 포함하고, 이에 반도체화제(도너)인 Sm2O3와, 저온 소결조제인 SiO2와, 써미스터의 저항증가비(jump ratio)를 증가시키는 Mn3O4를 첨가하여 이루어지는 조성을 포함한다. 본 구현예에서의 바람직한 각 조성비로서, BaTiO3는 97.7~99.88 at%, Sm2O3는 0.1~0.4 at%, SiO2는 0＜~2.0 at%, Mn3O4는 0.01~0.05 at%이다.
또한, 본 구현예에서 바리스터의 유전체 조성물은 주성분으로서 ZnO를 포함하고, 이에 입성장 제어 및 액상소결 조제인 TeO2와, 바리스터의 비선형 계수(α)를 증가시키는 Mn3O4 및 Co3O4와, 입성장 제어 및 저유전율화제인 SiO2, 그리고 입성장 제어 및 액상 소결 조제인 Pr6O11를 첨가하여 이루어지는 조성을 포함한다. 본 구현예에서의 바람직한 각 조성비로서, ZnO는 90.8~97.9 at%, TeO2는 0.5~3.0 at%, Mn3O4는 0.5~3.0 at%, Co3O4는 0.5~2.0 at%, SiO2는 0.01~0.2 at%, Pr6O11은 0.5~1.0 at%이다.
본 발명의 다른 일 구현예에 의한 써미스터-바리스터 복합칩 소자의 제조방법은 상기와 같은 조성으로 써미스터 시트와 바리스터 시트를 각각 후막성형하고 각 시트의 양면에 Ni 전극을 형성하여 적층한 후 이를 소결하여 복합소자를 제조한다. 또한, 각각 적층된 써미스터와 바리스터 시트들의 전극들과 외부회로와의 전기적 연결을 위하여 예를 들어 Ag 페이스트를 사용하여 상기 복합소자의 각 측면 상에 써미스터 전극단말과 바리스터 전극단말을 형성할 수 있다. 본 발명에서는 상기 전극단말용 전극재료로서 상기 Ag 페이스트 외에 해당 분야에서 통상의 지식을 가진 자에게 공지된 재료를 사용할 수도 있다.
본 발명의 일 실시예에서, 상기 후막성형은 예를 들어 닥터 블레이드법(doctor blade)으로 그린시트(green sheet)를 제조할 수 있다. 또한, 다른 일 실시예에서는 각 시트에서 적정량의 원료 분말과 시트 성형을 용이하게 하기 위한 첨가제로서 바인더가 첨가될 수 있으며, 바람직하게는 원료 분말 대비 약 6~8 wt%로 될 수 있다. 이 경우, 상기 소결 공정에 앞서 300℃ 이하에서 20시간 열처리하여 바인더 번아웃(burn-out)하는 공정이 삽입될 수 있다. 또한, 다른 일 실시예에서 상기 시트들은 상기 적층공정 후에 적층된 각 층이 밀착되도록 압착된 후 원하는 소정의 크기로 절단되어 칩을 형성하고, 소결될 수 있다.
또한, 상기 소결공정은 환원분위기에서 1150~1300℃에서 1~3시간 정도 소결한 후 공기중 600~800℃에서 재산화 처리되는 것으로 구성된다. 이때, 상기 환원분위기는 산소분압을 10-9 MPa 이하로 함이 바람직하다.
도 2a-2d는 본 발명의 일 구현예에 의한 써미스터-바리스터 복합소자의 적층방법을 설명하기 위한 도면이고, 도 3은 도 2a-2d의 적층공정 및 소결공정 이후 제조된 써미스터-바리스터 복합칩 소자의 각 측면에 써미스터 전극단말 및 바리스터 전극단말을 형성한 것을 나타내는 도면이다.
본 구현예에서 써미스터 시트(110)와 바리스터 시트(120)는 각각 n개(n은 1 이상의 정수)로 도 2a와 같이 순차적으로 적층되는 어레이(array), n개의 써미스터 시트(110) 군(群)과 n개의 바리스터 시트(120) 군이 상호 교대로 적층되는 어레이, 또는 써미스터 시트(110)와 바리스터 시트(120)가 각각 1개 이상의 군으로 상호 교대로 적층되는 어레이를 포함한 기타 해당 분야에서 통상의 지식을 가진 자에게 공지된 어레이로서 자유로이 적층될 수 있다. 이때, 적층되기 이전에 후막성형된 써미스터 시트(110)와 바리스터 시트(120) 각각의 상면과 저면 상에는 일정한 패턴으로 Ni 내부전극(112, 114, 122, 124)이 예를 들어 스크린 프린팅 방법으로 인쇄되어 형성된다. 즉, 도 2b는 도 2a의 써미스터 시트(110)의 저면에 형성되는 전극(114)의 패턴을, 도 2c는 도 2a의 바리스터 시트(120)의 저면에 형성되는 전극(124)의 패턴을 도시한다.
또한, 도 2a 및 도 2d와 도 3을 참조하면, 써미스터 시트(110)의 내부전극(112, 114)의 두 종단은 써미스터 시트(110)의 대향 측면에까지 연장되어 최종 형성되는 써미스터 전극단말(213)과 전기적으로 연결되고, 바리스터 시트(120)의 내부전극(122, 124)의 두 종단은 바리스터 시트(120)의 대향 측면에까지 연장되어 최종 형성되는 바리스터 전극단말(214)과 전기적으로 연결되며, 각 써미스터 전극단말(213)과 바리스터 전극단말(214)은 입력단자 및/또는 전자부품 등 외부회로와 전기적으로 연결되어 전기회로를 구성하게 된다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하며 더욱 상세히 설명한다. 다만, 본 발명이 하술하는 실시예들은 본 발명의 전반적인 이해를 돕기 위하여 제공되는 것이며, 본 발명은 하기 실시예로만 한정되는 것은 아니다.
실시예 1 (써미스터-바리스터 복합칩소자의 제조)
본 실시예에서는 써미스터-바리스터 복합칩소자를 제조하였다.
먼저, 다음과 같이 써미스터 시트를 제조하였다: 출발원료로 모두 순도 99.9%의 제품을 사용하였으며, 주성분으로서 BaTiO3(Ba/Ti=0.999: 삼성정밀화학), 부성분으로서 (0.1, 0.2) at% Sm2O3, (0.5, 1.0) at% SiO2, 0.01 at% Mn3O4의 원료분말을 칭량하였다; 그리고, PVB계 바인더를 상기 원료분말 대비 6~8 wt%로 칭량한 후 톨루엔/알콜계 솔벤트에 용해시켜 상기 원료분말에 투입한 후 볼밀로 24시간 동안 밀링 및 혼합하여 슬러리를 제조하였다; 그리고, 상기 슬러리를 닥터 블레이드법으로 복수개의 그린시트를 제조하였고, 이들 각 시트 상에 도 2a-2d에 도시된 패턴으로 Ni 내부전극을 스크린 프린팅 방법으로 인쇄하였다.
그리고, 바리스터 시트를 제조하였으며, 이의 조성은 주성분으로서 (97.95―x) at% ZnO와, 부성분으로서 1.0 at% TeO2, 0.5 at% Co3O4, 0.05 at% SiO2, 0.5 at% Pr6O11 및 x at% Mn3O4 (이때, x = 0.5, 1.0, 2.0, 3.0)으로 하였으며, 그 외의 제조공정은 상기 써미스터 시트의 제조공정과 동일하게 하여 바리스터 시트를 제조하였다.
그리고, 각 소자별로 적어도 2층 이상 적층하였고, 적층된 각 층을 압착한 후 소정 크기로 절단하였으며, 상기 절단 칩은 상기 Ni 내부전극이 산화되지 않도록 공기 중 300℃ 이하에서 20시간 바인더 번아웃을 실시한 후, 튜브로 내에 장입하여 산소 분압을 10-9 MPa 이하로 하여 1150~1300℃에서 1~3시간 소결하였고, 소결된 칩은 공기 중 600~800℃에서 재산화 처리하였다. 상기 칩은 전기적 특성을 측정하기 위하여 각 소자의 양단에 은 페이스트를 인쇄한 후 열처리하여 전극단말을 형성하였다.
실시예 2-5 (써미스터 특성의 측정)
본 실시예들에서는 실시예 1에서 제조된 써미스터-바리스터 복합칩소자의 PTC 써미스터특성을 측정하였다.
상기 복합칩소자에서 PTC 써미스터 특성은 DC 전류전압전원공급 및 측정기(high voltage source measure: Keithley 2410)와 소형 전기로를 사용하여 자동으로 데이터를 측정하였다. 저항-온도(R-T) 특성은 상온에서부터 400℃까지 가열하면서 비저항 변화를 측정하였으며, 써미스터의 저항증가비(jump ratio) 특성, 즉 상온에서의 비저항(ρ25℃)과 최대 비저항과의 비(ρmax/ρ25℃)를 표 1과 도 4(실시예 3의 특성을 도시)에 각각 나타내었다.
표 1
실시예 Sm2O3
(at%)		 SiO2
(at%)		 Mn3O4
(at%)		 ρ25℃
(Ωcm)		 Log(ρmax/ρ25℃)
2 0.1 0.5 0.01 30 3.2
3 0.1 1.0 0.01 35 3.1
4 0.2 0.5 0.01 24 3.3
5 0.2 1.0 0.01 20 3.1

실시예 6-9 (써미스터 특성의 측정)
본 실시예들에서는 실시예 1에서 제조된 써미스터-바리스터 복합칩소자의 바리스터의 특성을 측정하였다.
상기 ZnO 바리스터의 전류-전압(I-V) 특성은 DC 전류전압전원공급 및 측정기(high voltage source measure: Keithley 237)를 사용하여 상온에서 log stair pulse 파형을 인가하여 측정하였다. 전류-전압 특성 파라미터인 바리스터 전압(Vn)은 1 mA/㎠ 전류가 흐를 때의 전압으로 [V/㎛] 단위로 측정하였으며, 누설전류(IL)는 Vn의 80%에서 측정된 전류[㎂]이며, 비선형 계수(α)는 하기 식 1을 이용하여 구하였다.
Figure 112010024331828-pat00010
식 1
(여기서, E1과 E2는 각각 J1 (=1mA/cm2)과 J2 (=10mA/cm2)에서의 전계이다)
표 2와 도 5(실시예 7의 특성을 도시)에는 각각 전류-전압 특성으로부터 구한 바리스터 특성 파라미터를 나타내었다.
표 2
실시예 Mn3O4
(at%)		 바리스터 전압 Vn
(V/㎛)		 누설전류
(㎂)		 비선형 계수
(α)
6 0.5 0.80 25 41
7 1.0 0.83 4 60
8 2.0 0.85 4 59
9 3.0 1.22 1 63

이상 본 발명의 실시예 1-9를 참조하면, 써미스터 특성은 상온 비저항이 100 Ω㎝ 이하이고 저항증가비(jump ratio: ρmax/ρ25℃)가 103 이상이며, 바리스터의 특성은 비선형 계수(α)가 10 이상으로서, 각각 우수한 써미스터 특성과 바리스터 특성을 보인다. 뿐만 아니라, 본 발명의 실시예에서는 Ni 전극을 사용함으로써 종래 일반 산화분위기(공기 중)에서 소결할 경우 사용해야 하는 Ag, Ag/Pd, Pt 등과 비교하여 비교적 저가이면서도 세라믹 소체와 오믹컨택(ohmic contact) 형성이 가능하다.
상술된 본 발명의 실시예들에 있어서, 조성분말의 평균입도, 분포 및 비표면적과 같은 분말특성과, 원료의 순도, 불순물 첨가량 및 소결 조건에 따라 통상적인 오차범위 내에서 다소 변동이 있을 수 있음은 해당 분야에서 통상의 지식을 가진 자에게는 지극히 당연하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 해당 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이고, 이러한 수정, 변경, 부가 등은 특허청구범위에 속하는 것으로 보아야 한다.
도 1은 일반적인 써미스터-바리스터 복합칩소자의 회로를 설명하기 위한 개략 회로도.
도 2a-2d는 본 발명의 일 구현예에 의한 써미스터-바리스터 복합칩 소자의 적층방법을 설명하기 위한 도면으로서,
도 2a는 써미스터 시트 및 바리스터 시트의 적층구조를 개략적으로 나타내는 도면이고;
도 2b는 일 써미스터 시트의 저면에 형성된 전극패턴을 개략적으로 나타내는 도면이며;
도 2c는 일 바리스터 시트의 저면에 형성된 전극패턴을 개략적으로 나타내는 도면이며;
도 2d는 써미스터-바리스터 복합칩 소자의 적층구조를 개략적으로 나타내는 도면.
도 3은 도 2a-2d의 적층공정 및 소결공정 이후 제조된 써미스터-바리스터 복합칩 소자의 각 측면에 써미스터 전극단말 및 바리스터 전극단말을 형성한 것을 나타내는 도면.
도 4는 실시예 3의 써미스터의 저항증가비(jump ratio) 특성 그래프.
도 5는 실시예 7의 전류-전압 특성 그래프.

Claims (13)

  1. 적어도 하나 이상의 써미스터층과 바리스터층이 각각 적층되어 단일칩으로 제조된 복합칩 소자에 있어서,
    상기 써미스터층은 티탄산바륨(BaTiO3)에 사마륨산화물(Sm2O3), 산화망간(Mn3O4) 및 이산화규소(SiO2)를 첨가한 조성물로 되고;
    상기 바리스터층은 산화아연(ZnO)에 테르븀산화물(TeO2), 산화망간(Mn3O4), 코발트산화물(Co3O4), 이산화규소(SiO2) 및 프라세오디뮴산화물(Pr6O11)를 첨가한 조성물로 되는 것을 특징으로 하는 복합칩 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 써미스터층의 조성물들은 다음의 함유량으로 포함되는 것을 특징으로 하는 복합칩 소자:
    BaTiO3: 97.7 ~ 99.88 at%
    Sm2O3 : 0.1 ~ 0.4 at%
    SiO2: 0＜ ~ 2.0 at%
    Mn3O4 : 0.01 ~ 0.05 at%.
  4. 제1항에 있어서,
    상기 바리스터층의 조성물들은 다음의 함유량으로 포함되는 것을 특징으로 하는 복합칩 소자:
    ZnO: 90.8 ~ 97.9 at%
    TeO2: 0.5 ~ 3.0 at%
    Mn3O4: 0.5 ~ 3.0 at%
    Co3O4: 0.5 ~ 2.0 at%
    SiO2: 0.01 ~ 0.2 at%
    Pr6O11: 0.5 ~ 1.0 at%.
  5. 제1항에 있어서,
    상기 적어도 하나 이상의 써미스터층과 바리스터층의 각 상면 및 하면에는 니켈(Ni) 재질의 전극패턴이 형성되는 것을 특징으로 하는 복합칩 소자.
  6. 적어도 하나 이상의 써미스터층과 바리스터층이 각각 적층되어 단일칩으로 제조된 복합칩 소자의 제조방법에 있어서,
    적어도 하나 이상의 써미스터 시트와 바리스터 시트를 형성하는 제1단계와;
    상기 적어도 하나 이상의 써미스터층과 바리스터층의 각 상면 및 하면에 내부전극을 형성하는 제2단계와;
    상기 적어도 하나 이상의 써미스터 시트와 바리스터 시트를 적층하고 이를 소결하여 복합칩 소자를 형성하는 제3단계와;
    상기 내부전극과 각각 전기적으로 연결되도록 상기 복합칩 소자의 외표면 종단부에 써미스터 전극 및 바리스터 전극을 형성하는 제4단계로 이루어지고, 상기 제1단계에서 상기 써미스터 시트는 97.7 ~ 99.88 at% 티탄산바륨(BaTiO3)에 0.1 ~ 0.4 at% 사마륨산화물(Sm2O3), 0＜ ~ 2.0 at% 이산화규소(SiO2) 및 0.01 ~ 0.05 at% 산화망간(Mn3O4)를 첨가한 조성물로 형성되며, 상기 바리스터 시트는 90.8 ~ 97.9 at% 산화아연(ZnO)에 0.5 ~ 3.0 at% 테르븀산화물(TeO2), 0.5 ~ 3.0 at% 산화망간(Mn3O4), 0.5 ~ 2.0 at% 코발트산화물(Co3O4), 0.01 ~ 0.2 at% 이산화규소(SiO2) 및 0.5 ~ 1.0 at% 프라세오디뮴산화물(Pr6O11)를 첨가한 조성물로 형성되는 것을 특징으로 하는 복합칩 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제2단계에서 상기 내부전극은 니켈(Ni) 재질로 형성되는 것을 특징으로 하는 복합칩 소자의 제조방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제3단계에서 상기 소결은 환원분위기에서 1150 ~ 1300℃에서 1 ~ 3시간 소결한 후 공기중에서 600 ~ 800℃에서 재산화 처리하는 것으로 이루어지는 것을 특징으로 하는 복합칩 소자의 제조방법.
  9. 제8항에 있어서,
    상기 환원분위기는 0보다 크고 10-9 MPa 이하의 산소분압으로 되는 것을 특징으로 하는 복합칩 소자의 제조방법.
  10. 제6항에 있어서,
    상기 제1단계에서 상기 써미스터 시트 및 바리스터 시트의 각 조성물은 PVB계 바인더를 각 조성물 총량대비 6 ~ 8wt% 포함하는 것을 특징으로 하는 복합칩 소자의 제조방법.
  11. 제10항에 있어서,
    상기 제3단계의 상기 소결은 300℃ 이하에서 20시간 열처리하는 공정을 더 포함하여 상기 PVB계 바인더를 번아웃하는 것을 특징으로 하는 복합칩 소자의 제조방법.
  12. 제6항에 있어서,
    상기 제1단계에서 상기 적어도 하나 이상의 써미스터 시트와 바리스터 시트는 닥터 블레이드로 형성되는 것을 특징으로 하는 복합칩 소자의 제조방법.
  13. 제6항에 있어서,
    상기 써미스터 전극 및 바리스터 전극은 은(Ag) 재질로 형성되는 것을 특징으로 하는 복합칩 소자의 제조방법.
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