KR100967586B1 - 인쇄 도펀트 층 - Google Patents

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제임스 몬태규 클리브스
요르그 록켄버거
패트릭 스미스
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코비오 인코포레이티드
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Abstract

전기적 기능성 기판 위의 복수의 반도체 아일랜드를 형성하는 단계, 반도체 아일랜드(island)의 제 1 서브세트(subset) 위에(on or over) 제 1 유전체층과 선택가능한 반도체 아일랜드의 제 2 서브세트 위에(on or over) 제 2 유전체층을 인쇄(printing)하는 단계 및 어닐링(annealing)하는 단계를 포함하는, MOS 트랜지스터 같은, 전기적 소자를 제조하는 방법. 제 1 유전체층이 제 1 도펀트를 포함하고, (선택가능한) 제 2 유전체층이 제 1 도펀트와 다른 제 2 도펀트를 포함한다. 유전체층(들), 반도체 아일랜드 및 기판이 반도체 아일랜드의 제 1 서브세트 안으로 제 1 도펀트를 충분히 확산하기 위해 그리고, 현재, 반도체 아일랜드의 제 2 서브세트로 제 2 도펀트를 충분히 확산하기 위해 어닐(anneal)된다.
MOS 트랜지스터, TFT, 인쇄, 어닐, 에칭

Description

인쇄 도펀트 층{Printed Dopant Layers}
본 발명은 소스/드레인(S/D) 영역이 반도체 막 위로 도핑된 유전체막(dielectric film)을 인쇄하고 도핑된 유전체막으로부터 반도체 막 위로 도펀트(dopant)를 확산함으로써 제조되는 MOS 또는 박막 집적 회로에 관한 것이다.
일반적으로, C-MOS(complementary MOS) 또는 박막 집적 회로에서 도핑된 막은 2 가지의 마스킹 단계, 2 가지의 이온 주입 및 관련된 플라즈마 애쉬/습식 스트리핑(ash/wet stripping) 단계를 사용한다. 이러한 마스킹 단계와 관련된 공정 단계를 상대적으로 덜 비싸고, 덜 시간을 소비하는 공정 기술로 대체하는 것은 이점이 있다.
본 발명은 박막 소자(예를 들어 트랜지스터, 커패시터, 다이오드 등)와 유리(예들 들어, 수정) 시트(sheet), 웨이퍼(wafer) 또는 슬립(slip), 플라스틱 및/또는 금속 호일(foil) 또는 슬랩(slab), 실리콘 웨이퍼, 등, 하나 이상의 추가적인(예를 들어 버퍼, 기계적인 지지물, 등) 층을 가지는 모든 것을 포함하나, 이에 제한되지 않는 다양한 기판 위에 박막 소자를 포함하는 회로를 제조하는 방법으로 지향되어 있다. 본 명세서는 디스플레이(예를 들어, 플랫 패널(flat panel), 플라즈마(plasma), LCD, 유기 또는 무기 LED, 등), RF 소자, 센서, 광전지(photovoltaics)를 포함하지만, 이에 제한되지 않는다.
본 발명의 하나의 목적은 전기 기능성 기판 위에 복수의 반도체 아일랜드를 형성하는 단계; 반도체 아일랜드(island)의 제 1 서브세트(subset) 위에(on or over) 제 1 도펀트를 포함하는 제 1 유전체층과 반도체 아일랜드의 제 2 서브세트 위에(on or over) 제 1 도펀트와 다른 제 2 도펀트를 포함하는 (선택가능한) 제 2 유전체층을 인쇄(printing)하는 단계; 반도체 아일랜드의 제 1 서브세트 안으로 상기 제 1 도펀트와 반도체 아일랜드의 제 2 서브세트 안으로 제 2 도펀트를 충분히 확산하기 위해 상기 유전체층(들), 상기 반도체 아일랜드 및 기판을 어닐링(annealing)하는 단계를 포함하는, MOS 트랜지스터를 제조하는 방법을 제공하는 것이다. 바람직한 실시예에서, 각각의 반도체 아일랜드는 IVA족 원소를 포함한다.
본 발명의 또 다른 목적은 기판 위 또는 바로 위에 복수의 트랜지스터 게이 트를 형성하는 단계; 트랜지스터 게이트의 제 1 서브세트 위에(on or over) 제 1 도펀트를 포함하는 제 1 유전체층과, 트랜지스터 게이트의 제 2 서브세트 위에(on or over) 제 1 도펀트와 다른 제 2 도펀트를 포함하는 (선택가능한) 제 2 유전체층을 인쇄하는 단계; 각각의 트랜지스터 게이트의 상부 표면을 노출하여, 제 1 유전체층과 (선택가능한) 제 2 유전체층의 각각에 컨택 홀(contact hole)을 형성하는 단계;및 컨택 홀을 넓히기 위해 충분히 제 1 유전체층과 제 2 유전체층을 에칭(etching)하는 단계를 포함하는, MOS 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기판; 제 1 확산가능 도펀트를 포함하는, 기판 위의 복수의 제 1 반도체 아일랜드; 제 1 확산가능 도펀트와 다른 제 2 확산 가능 도펀트를 포함하는, 기판 위의 선택가능한 복수의 제 2 반도체 아일랜드; 제 1 확산가능 도펀트를 포함하는, 반도체 아일랜드의 제 1 서브세트 위의 제 1 유전체막; 제 2 확산가능 도펀트를 포함하는, 제 2 반도체 아일랜드 위의 제 2 유전체막; 및 제 1 반도체 아일랜드와 제 2 반도체 아일랜드와 전기적으로 접촉하여 전도(예를 들어, 금속)층을 포함하는, 전기 소자를 제공하는 것이다.
본 발명은 고-온도-호환성 게이트를 가지는 전 인쇄 박막 트랜지스터(all-printed TFT)를 가능하게 한다. 바람직한 실시예에서, 이런 접근은 활성층과 게이트 층과 같은 인쇄 실리콘 잉크(또는 "인쇄 실리콘 전구체")의 사용에 영향을 준다. 실리콘, 금속 실리사이드(metal silicide) 및/또는 내화 금속(refractory metal)은 일반적으로 도펀트 외확산(out-diffusion) 및 활성화에 사용되는 상대적으로 높은 공정 온도를 견딜 수 있는 자기-정렬 구조의 사용을 허용한다. 또한, 폴리실리콘은 (a) 더 좋은 임계 전압(Threshold Voltage:Vt) 스케일링에 대한 낮은 일 함수, 및 (b) 메모리 유지를 위한, 낮은 누설 전류가 가능하도록 게이트 가장자리의 재산화(reoxidation)를 가능하게 한다. 금속 게이트는 더 낮은 게이트 저항을 허용한다. 두 가지 특징 모두 또는 하나의 특징이, 소자의 필요조건에 따라, 사용될 수 있다.
본 발명은 상대적으로 비싸고 시간을 소비하는 마스킹 단계를 상대적으로 비싸지 않고, n형 및 p형 도펀트 소스 막의 높은 처리율을 갖는 인쇄로 대체한다. 대안으로, 도펀트 유전체막은, 층간 유전체(interlayer dielectric)로서 사용될 수 있고 또한 추가적인 유전체 제거(removal)/증착(deposition)/패터닝(patterning) 단계를 삭제할 수 있다.
첨부된 도면에 예시되어 있는 예를 참조하여, 즉 본 발명의 바람직한 실시예들을 상세하게 설명할 것이다. 본 발명은 바람직한 실시예와 관련하여 설명되지만, 본 발명이 상기 실시예에 의해 제한되지 않는다는 것을 이해할 것이다. 반면에, 본 발명은 첨부된 청구항에 의해 정의되는 있는 본 발명의 기술사상 및 범위 내에 포함될 수 있는 대안, 변경 및 등가물을 포함하게 된다. 또한, 다음에 개시하는 여러가지의 구체적인 상세한 설명은 본 발명에 대한 완벽한 이해를 위해 제공되어 진 다. 그러나, 이런 구체적인 상세한 설명 없이 본 발명이 실행될 수 있다는 것은 당업자에게는 명백할 것이다. 다른 경우에, 공지된 방법, 절차, 구성요소 및 회로는, 불필요하게 본 발명의 실시태양을 애매하게 하는 것을 피하기 위해, 상세하게 설명되어 있지 않다.
편의와 간결을 위하여, 문맥이 분명하게 달리 나타내지 않는 한, "에 결합된(coupled to)","에 연결된(connected to)" 및 "와 연결하여(in connection with)"(및 이들의 변형)란 용어는 직접 또는 간접 결합, 연결, 통신을 의미한다. 이들 용어는 일반적으로 이곳에서 호환성이 있게 사용되고, 하나의 이런 용어가 사용될지라도, 문맥이 분명하게 다르게 나타내지 않는 한, 다른 용어를 또한 포함한다. 본 명세서에서, "증착하다(deposit)"(및 이에 의한 문법적인 변형들)라는 용어는 블랭킷 증착(blanket deposition), 코팅(coating) 및 인쇄(printing)를 포함하는, 증착의 모든 형태를 포함하는 것을 의도한 것이다. 또한, 어떤 재료에 관하여, "필수적으로 이루어지는(consisting essentially of)"이란 관용구는, 도펀트가 어떤 요구된(및 어쩌면 꽤 다른) 물리적 및/또는 전기적 특성이 첨가된 물질(또는 그러한 물질로 형성된 요소 또는 구조)로 주어질 수 있는, 의도적으로 첨가된 도펀트를 제외하지 않는다. "(폴리)실란(silane)"이란 용어는 (1) 실리콘 및/또는 게르마늄 그리고 (2) 수소로 필수적으로 이루어지고, 적어도 15 개의 실리콘 및/또는 게르마늄 원자들을 가지는 종(species)을 주로 포함하는 화합물 또는 화합물의 혼합물을 나타낸다. 이러한 종은 하나 이상의 고리모양으로 된 원자 집단(ring)을 포함할 수 있다. "(사이클로)실란"이란 용어는 (1) 실리콘 및/또는 게르마늄 그리고 (2) 수소로 필수적으로 이루어지고, 하나 이상의 사이클릭 링(cyclic ring)을 포함할 수 있거나 15 개 이하의 실리콘 및/또는 게르마늄 원자들을 포함할 수 있는 화합물 또는 화합물의 혼합물을 나타낸다. 바람직한 실시예에서 실란은 일반식 SixHy 이고, 여기서 x는 3부터 200, y는 x부터 (2x+2)이며, x는 실란의 수 평균 분자량(number average molecular weight)으로부터 유도한다. "헤테로(사이클로)실란"이란 용어는 (1) 실리콘 및/또는 게르마늄, (2) 수소 및 (3) 통상의 탄화수소(hydrocarbon), 실란(silane) 또는 하나 이상의 사이클릭 링을 포함할 수 있는 적절한 치환기에 의해 치환될 수 있는, B,P, As 또는 Sb 같은 도펀트 원자로 필수적으로 이루어진 화합물 또는 화합물의 혼합물을 나타낸다. 또한, 구조 또는 형상의 "주표면(major surface)"은 구조 또는 형상의 가장 큰 축에 의해 일부분에 적어도 형성된 표면이다. (예를 들어, 구조가 원형이고 그것의 두께보다 더 큰 반경을 가진다면, 반경 방향의 표면(들)이 구조의 주표면이고; 그러나, 구조가 직사각형, 정사각형 또는 타원형인 경우, 구조의 주표면은 전형적으로 두 개의 가장 큰 축, 일반적으로 길이와 너비에 의해 형성된 표면이다.)
본 발명은 특히 인쇄된 실리콘, 실리사이드 또는 "전-인쇄된(all-printed)" 공정 흐름에서 내화 금속(refractory metal) 게이트에 적용할 수 있다. 높게 도핑된 폴리실리콘, 금속 실리사이드(metal silicide)(예를 들어, Ni-, Pt-, Pd, Co-,Ti,W,Mo-silicide, 등) 및/또는 Pd, W, 또는 Mo 같은 내화 금속이 적절하다. 이런 다른 면은 또한 자기-정렬(self-aligned) 흐름에서 도펀트 소스로서 잉크젯 도펀트 유전체의 사용을 허용한다. GHz 주파수에서 작동할 수 있는 본 발명의 박막트랜지스터(TFT)는 (1) 좁은 채널 폭, (2)게이트에 자기-정렬된 소스와 드레인 단자(terminal) 및/또는 (3) 높은 캐리어 이동도(carrier mobility)를 필요로 할 수 있고/있거나 이로부터 이득을 얻을 수 있다. 본 발명에 따라 장치를 만들기 위한 적절한 공정 흐름의 실시예 설명은 다음과 같다.
부분 또는 전 인쇄 방식( Partially or Fully Priented )의 TFT 에 대한 실시예 공정
도 1-7을 참조하면, 실시예 공정 흐름이 도시되어 있다. 도 1은 적층(lamination)으로 된 기판(10) 및/또는 그 위의 유전체층(20,25)을 나타낸다. 기판(10)은 일반적으로 종래의 기계적 지지 구조를 포함하며, 이는 전기적으로 불활성 또는 활성일 수 있고, 또한 하나 이상의 유리한 및/또는 요구된 전기적 및/또는 광 특성을 포함할 수 있다. 적절한 전기적 불활성 또는 비활성 기판은 유리, 세라믹, 유전체 및/또는 플라스틱으로 된 플레이트, 디스크 및/또는 시트를 포함할 수 있다. 대안으로, 적절한 도전성 기판은 반도체(예를 들어 실리콘) 및/또는 금속으로 된 웨이퍼, 디스크, 시트(sheet) 및/또는 호일(foil)을 포함할 수 있다. 기판이 금속 시트 및/또는 호일을 포함하는 경우에, 소자는 또한 인덕터 및/또는 커패시터를 포함할 수 있고, 방법은 또한 금속 기판으로부터 인덕터 및/또는 커패시터를 형성하는 것을 포함할 수 있다. 그러나 임의의 이러한 도전성 기판은 전기 콘택이 절연체(insulator) 상의 구조 및/또는 소자로부터 금속 기판에서 형성된 구조로 만들어지는 위치를 제외하고, 기판과 그 위의 임의의 전기적 활성층 또는 구조 사이에 절연층(예를 들어, 층 20)을 가져야 한다(예를 들어, 전자감시 시스템(EAS), 전파식별(RFID) 태그에 대한 인터포저(interposer), 인덕터 및/또는 커패시터로 된 하나 이상의 금속 패드; 예를 들어, 2004년 7월 6일, 2005년 4월 11일 및 2005년 10월 3일에 각각 출원된, 미국 특허 출원 번호 10/885,283, 11/104,375 및 11/243,460 [대리인 Docket 번호 IDR0121, IDR0312 및 IDR0272] 참고). 바람직하게는, 기판은 실리콘 웨이퍼, 유리 플레이트, 세라믹 플레이트 또는 디스크, 플라스틱 시트 또는 디스크, 금속 호일, 금속 시트 또는 디스크 및 그것에 의해 적층된(laminated) 또는 층상으로 된(layerd) 결합물로 이루어진 그룹에서 선택된 부재를 포함할 수 있으며, 그것들 중 도전성 부재는 일반적으로 그 위에 장벽층(barrier layer)(예를 들어, TiN) 및/또는 절연층(예를 들어, 상응하는 산화물의 층)을 가진다. 어떤 실시예에서는, 절연층은 두께가 1 ㎛인 스핀-온(spin-on) 유리 장벽층을 포함할 수 있다. 마찬가지로, 유리 및 플라스틱 기판은 또한 기판의 표면 거칠기를 감소하기 위해 그 위에 평탄화층(planarization layer), 그 위에 인쇄된 또는 그 위에 다른 방법으로 증착된 다음 물질(예를 들어, 잉크)(2007년 3월 20일에 출원된, 미국 가특허 출원 번호 60/919,290[대리인 Docket 번호 IDR1091] 참고)의 접착(adhesion)을 개선하고/하거나 퍼짐(spreading)을 제어하는 물질의 표면 에너지 변형층 및/또는 그 위에 장벽층을 포함할 수 있다.
도 2에서, 물리적으로 절연된 반도체 아일랜드(30)가 일반적으로 적층/유전체층(20) 위에 형성된다. 일 실시예에서, 반도체 아일랜드(30)는 분자 및/또는 나노입자 기반(nanoparticle-based) 반도체 잉크를 인쇄 또는 코팅하고, 이후 이것을 비결정질의, 수소화된 실리콘 또는 폴리실리콘 박막으로 변형시켜 형성된다(예를 들어, 가열(heating) 및/또는 경화(curing)에 의해; 예를 들어, 2003년 7월 8일, 2004년 2월 27일, 2004년 9월 24일, 2004년 9월 24일, 2004년 10월 1일, 2005년 10월 6일 및 2005년 10월 11일에 각각 출원된, 미국 특허 번호 6,878,184 및/또는 미국 특허 출원 번호 10/616,147, 10/789,274, 10/950,373, 10/949,013, 10/956,714, 11/246,014 및 11/249,167[각각의 대리인 Docket 번호 KOV-004, IDR0080, IDR0301, IDR0302, IDR0303, IDR0422 및 IDR0423], 2006년 10월 6일 및 2007년 5월 5일에 각각 출원된 미국 가특허출원 번호 60/850,094 및 60/905,403[대리인 Docket 번호 IDR0881 및 IDR 0883] 참고). 대안으로, 이는 통상적으로 반도체 막을 증착할 수 있고(예를 들어, 플라즈마화학기상증착(PECVD), 저압 화학 기상 증착(LPCVD), 원소 타켓에 대한 스퍼터 방법(sputtering)에 의해), 광미세가공기술(photolithigraphy)에 의해 막을 패턴(pattern)할 수 있다. 또한, 증착된(예를 들어, 인쇄된, 코팅된, 종래 방법으로 증착된) 반도체 막(예를 들어, 반도체 막이 IVA 족 원소를 포함하거나 또는 필수적으로 이루어지는 경우)은 임의적으로 Au, Ni, Al 등과 같은 결정화 프로모터(promotor)의 존재하에서, (UV) 레이저 노출, 퍼니스(furnace) 또는 RTA 어닐(anneal)에 의해 부분적으로 또는 실질상 완벽히 결정화될 수 있다. 반도체 막이 레이저 어닐링에 의해 결정화되는 경우, 반도체 아일랜드(30)는 공지된 기술에 따라 선택적인 에칭에 의해 증착된 막의 조사되지 않은(nonirradiated), 비결정질 부분을 간단히 제거할 수 있다.
반도체 박막층(30)을 형성하는 것은 패턴을 형성하기 위해 적층/유전 층(20) 위로 반도체 전구체 잉크를 인쇄하는 것, 잉크를 건조하는것, 잉크를 경화하는 것(일반적으로 실란(silane) 또는 IVA 족 원소 전구체를 교차 결합(cross-link), 올리고머화(oligomerize), 중합(polymeriz)하며, 및/또는 평균 분자량을 증가시키고, 점성을 증가시키고 및/또는 휘발성 성분을 감소하기 위해 충분한 시간 동안 건조된 잉크를 가열 및/또는 어닐링함으로써) 이후 다결정(예를 들어, 폴리실리콘) 막을 형성하기 위해 반도체 막 패턴을 부분적으로 또는 실질상 완벽히 결정화하는 것을 포함한다. 아일랜드(30)와 같은 반도체 층을 형성하기 위해 직접 기판으로 액체의 반도체 전구체 잉크의 국부 인쇄 기술은 계류중에 있는 2004 9월 24일 및 2005 8월 11일에 출원된, 미국 특허 출원 번호 10/949,013 및 11/203,563(대리인 Docket 번호 IDR0302 및 IDR0213)에 설명되어 있다. MOS TFT 구조를 형성하는데 있어 후자의 접근은 (ⅰ) 반도체 전구체 물질의 효과적인 사용법 (ⅱ) 하나의 인쇄 단계로 반도체 증착과 패터닝의 결합에 기인하여 비용 효율이 높을 수 있다.
바람직한 실시예에서, 본 발명에서의 사용에 적절한 반도체 잉크는 액체-상(liquid-phase) (폴리-) 및/또는 (시클로)실란((cyclo)silane)을 포함할 수 있다. 일반적으로, 비록 항상 필요하지 않더라도, 액체 상 반도체 잉크는 또한 반도체 나노입자(부동태화된(passivated) Si,Ge 또는 SiGe 나노입자) 및/또는 용매, 바람직하게는 시클로알칸(cycloalkane)을 포함한다. 이러한 나노 입자(또는 나노결정)은 통상적으로 부동태화되거나(알킬(alkyl), 아랄킬(aralkyl), 알코올(alcohol), 알콕시기(alkoxy), 메르캅탄(mercaptan), 알킬티오(alkylthio), 카르복실 산(carboxylic acid) 및/또는 카르복실레이트(carboxylate) 기와 같은 하나 이상의 계면활성제 또는 표면 리간드로) 또는 동태화될 수 있다(unpassivated). 따라서, IVA 족 원소 소스(Si 또는 도핑된 Si에 대한 실란- 및/또는 나노입자-기반 전구체)를 포함하거나 또는 이것으로 필수적으로 이루어진 잉크를 사용하는 경우, 반도체 층(30)을 형성하는 것은 또한 증착 후에 액체-상의 전구체 잉크를 건조하는 것을 포함할 수 있다. 2003년 7월 8일, 2004년 2월 27일, 2004년 2월 27일, 2005년 10월 6일 및 2005년 10월 11일에 출원되어서 계류중에 있는 미국 출원 10/616,147, 10/789,317, 10/789,274, 11/246,014 및 11/249,167(대리인 Docket 번호 KOV-004, IDR0020, IDR0080, IDR0422 및 IDR0423)을 참고한다.
대표적인 시클로실란 화합물 (AHz)k 과, 여기서 A는 Si이고, Z는 1 또는 2 (바람직하게는 2)이고 K는 3부터 12(바람직하게는 4부터 8), 이들의 예시적 제조 방법은 2004년 2월 27일에 출원되어, 계류중에 있는 출원 10/789,317에서 더욱 상세히 설명되어 있다. 대표적인 헤테로(시클로)실란 화합물, 도핑된 실란 중간생성물, 이들의 예시적 제조 방법 및 전구체 잉크와 활성 막에서의 도펀트 레벨을 결정하고/하거나 제어하기 위한 기술은 2004년 9월 24일, 2004년 9월 24일 및 2004년 10월 1일 각각 출원되어, 계류중에 있는 출원 10/950,373, 10/949,013 및 10/956,714(대리인 Docket 번호 IDR0301, IDR0302 및 IDR0303)과 2006년 10월 6일 및 2007년 5월 5일에 출원된, 미국 가출원 60/850,094 및60/905,403(대리인 Docket IDR0881 및IDR0883)에 더욱 상세히 설명되어 있다.
증착(그리고 일반적으로, 적어도 약간의 건조)후에, 반도체 층은 일반적으 로, (2004년 2월 27일 및 2004년 9월 24일에 각각 출원된, 대리인 Docket 번호 IDR0080 및IDR0302) 계류중에 있는 미국 특허 출원 10/789,274 및 10/949,016에서 위에서 설명한 바와 같이, 비결정질, 수소화된(도핑된) 실리콘(a-Si:H) 층을 형성하기 위해, 열에 의해 경화된다. 반도체 층이 (폴리)실란, (시클로)실란 및/또는 헤테로(시클로)실란에서 발생하거나 이것으로부터 형성되는 경우, 경화/가열 단계는 휘발성의 탄소를 포함하는 종과 같은 원하지 않는 전구체/잉크 성분 또는 부산물을 제거할 수 있거나 또는 a-Si:H 층의 수소 함량을 감소할 수 있다(레이저 결정화가 반도체 막 형성 이후에 이용되는 것이라면 특히 유리하다). 반도체 층이 헤테로(시클로)실란에서 발생하거나 이로부터 형성되는 경우, 경화/가열 단계는 또한 헤테로(시클로)실란에서 도펀트의 활성 부분일 수 있으나, 많은 실시예에서, 도펀트 활성화는 다음의 결정화 단계 동안(예를 들어, 레이저 조사(irradiation) 및/또는 열적 어닐링에 의해)에 일어나기 더 쉬울 수 있다.
다양한 실시예에서, 반도체층(30)은, 하나 이상의 IVA족 원소들(예를 들어, 실리콘 및/또는 게르마늄), 소위 "Ⅲ-Ⅴ족" 물질(예를 들어, GaAs), Ⅱ-Ⅵ족 (칼코겐 화합물(chalcogenide)) 반도체 등과 같은, 약하게 도핑된 무기 반도체 물질을 포함하거나 또는 이것으로 구성되며, 이는 또한 ~1016 부터 ~ 5*1018 atoms/㎤의 농도의 (B,P,As 또는 Sb 같은)도펀트를 포함할 수 있다. 바람직한 실시예에서, 반도체 박막층(30)은 일반적으로 하나 이상의 IVA 족 원소, 바람직하게는 실리콘 또는 실리콘-게르마늄을 포함하거나 필수적으로 구성한다.
일 실시예에서, 반도체(트랜지스터 채널) 층(30)은 (예를 들어, 대략 1016 에서 1018 atoms/㎤의 도펀트 농도를 가지고) 약하게 도핑될 수 있다. 일예로 가볍게 도핑된 반도체 막과 이를 형성하는 방법은 계류중에 있는 2004년 9월 24일, 2004년 9월 24일, 2004년 10월 1일, 2005년 10월 6일 및 2005년 10월 11일에 각각 출원된, 특허 10/950,373, 10/949/013, 10/956,714, 11/246,014 및 11/249,167(대리인 Docket 번호 IDR0301, IDR0302, IDR0303, IDR0422 및 IDR0423)에 개시되어 있다. 하나 이상의 (도핑된) 분자- 및/또는 나노 입자-기반 실리콘 전구체를 포함하는 잉크로부터 형성되는 경우, 약하게 도핑된 반도체 층(30)은 실질상 반도체 층의 전체 두께를 통해 실질상 일정한 비결정질 상태에서 (예를 들어, 반도체 층 두께의 함수로서 도펀트 농도)농도 프로파일을 가질 수 있다.
반도체층(30)에 대한 일반적인 두께는 대략 10, 25, 50 또는 100 nm 에서 대략 200, 500 또는 1000 nm 일 수 있으며, 또는 이들 내 임의의 다른 값의 범위일 수 있다. 또한, 반도체 층(30)의 두께는 적어도 1, 5, 8 또는 10 ㎛에서, 20, 50 또는 100 ㎛ 또는 그 이상, 또는 이들 내 임의의 다른 값의 범위일 수 있다(예를 들어, 도 2의 단면도에서 도시된 가장 긴 치수). 채널층(20)의 길이(도 2에서 페이지의 평면에 대한 수직한 면)는 적어도 1, 5, 10 또는 20 ㎛에서, 50, 100 또는 200 ㎛ 또는 그 이상, 또는 이들 내 임의의 다른 값의 범위일 수 있다. 대안으로, 실리콘 아일랜드(30)는 다층(multiple layer)을 포함하는 경우, 이들은 동일한 또한 다른 도핑 타입 및/또는 농도를 가질 수 있으며, 이들은 다양한 유형의 다이오 드(예를 들어, p-n 또는 p-i-n 다이오드, 쇼트키 다이오드(schottky diode))를 형성할 수 있다.
대안으로, 반도체 아일랜드(30)는 종래의 블랭킷 증착(blanket deposition)과 (저해상도의) 미세가공(lithographic) 패터닝에 의해 형성될 수 있다. 블랭킷 증착은, 기술분야에서 공지된 바와 같이, 예를 들어, 증기 증착(evaporation), 물리적 기상 증착(vapor deposition), 스퍼터링(sputtering) 또는 화학적 기상 증착을 포함할 수 있다. 대안으로 블랭킷 증착은 (폴리)- 및/또는 (시클로)실란 및/또는 반도체 나노입자들과 용매를 포함하는 잉크의 스핀-코팅(spin-coating)과 잉크의 경화를 포함할 수 있다(예를 들어, 2003년 11월 31일에 출원된 미국특허 6,878,184 및 미국 특허 출원 10/749,876 참고).
도 3을 참고하면, 게이트 유전체(40)는 플라즈마-향상(plazma-enhanced), 낮은-, 상압(amospheric)-, 고압의 화학 기상 증착과 산화 및/또는 질화 분위기(atmosphere)에서의 열적 산화, 실리콘 및/또는 메탈 산화물(들)(예를 들어, 이산화 실리콘(silicon dioxide))의 화학적 배스 증착(chemical bath deposition), 게이트 유전체의 전구체(예를 들어 SiO2 전구체)의 액체 상 증착(예를 들어, 인쇄 또는 코팅)과 이를 유전체막, 원자층 증착 및/또는 그것에 의한 결합으로 변환하는 것에 의해 반도체(예를 들어, 폴리실리콘) 막(30)에서 형성될 수 있다. 따라서, 다양한 실시예에서, 게이트 유전체층(40)을 형성하는 것은 게이트 유전체층의 플라즈마 또는 저압 화학 기상 증착, 반도체 아일랜드(30) 표면의 열적 산화, 또는 게이트 유전체 전구체의 액체상 또는 화학 배스 증착을 포함할 수 있다. 대안의 실시예에서, 게이트 유전체는 커패시터에서 유전체막으로서 기능할 수 있다.
적합한 유전체 전구체의 인쇄 또는 코팅(예를 들어, 테트라알킬실록산(tetraalkylsiloxane) 또는 테트라알콕시실란(tetraalkoxysilane)과 같은 SiO2 전구체의 액체상 증착, 또는 붕산(boric acid )의 존재하에 규산 (silicic acid(H2SiF6))의 제어된 가수분해(hydrolysis)를 통해 실리콘 산화물 및/또는 금속 산화물[예를 들어, 실리콘 산화물]의 화학 배스 증착)후 일반적으로 이를 유전체막으로 변경(예를 들어, 어닐링에 의해)하는 것이 일어난다. 이러한 변경은 인쇄 또는 종래의 코팅(예를 들어, 스핀(spin)-코팅, 스프레이(spray)-코팅, 슬릿(slit)-코팅, 압출(extrusion) 코팅, 메니스커스(meniscus) 코팅, 펜(pen)-코팅 등)에 의한 다른 금속 산화물(들)(예를 들어 TiO2, ZrO2, FfO2 등)의 증착, CVD, PECVD, LPCVD 또는 스퍼터 증착, 또는 실리콘 산화물 및/또는 질화물 층의 이러한 종래의 증착에 앞서 일어나거나 또는 잇따라 일어날 수 있다. 따라서, 본 발명의 방법의 다양한 실시예에서, 게이트 유전체층(40)은 복수의 층을 포함할 수 있고/있거나 복수의 모든 반도체 아일랜드(30) 위에 형성될 수 있다. 그러나, 대안으로, 본 발명의 바람직한 실시예는 복수의 반도체 아일랜드(30) 중 적어도 하나의 서브세트 위에(on or over) 게이트 유전체층(40)을 형성하는 것을 포함한다.
대안으로, 반도체 아일랜드(30)은 IVA족 원소(특히 실리콘)를 포함하며 기판(10)은 충분히 열적으로 안정하거나 또는 견딜 수 있고, 실리콘을 포함하는 막의 산화는 대략 600 ℃ 보다 높은 온도로 적절한 분위기(공기, 산소, 오존, 이산화질소(NO2) 또는 증기(steam), 또는 이들의 조합)에서 막을 가열함으로써 이루어질 수 있다. 최대 온도는 기판 및/또는 막 또는 그 위의 구조에 대한 열적 손해(있다 해도)를 감소하거나, 억제하거나 또는 예방하기 위해 대략 1000-1100 ℃ , 바람직하게는 대략 900 ℃일 수 있다. 그러나, 기판이 일반적으로 이러한 온도에서 처리될수 없는 물질(예를 들어, 알루미늄 및 많은 플라스틱)을 포함하는 경우, 산화물을 형성하는 또다른 방법(예를 들어, 인쇄 또는 증기 증착)이 바람직하다.
게이트 유전체막(40)의 두께는 20 Å에서 1000Å 또는 이들 내 다른 범위 값(예를 들어, 30에서 400 Å, 또는 50에서 200Å,등)일 수 있다. 대안으로, 더 두꺼운 게이트 유전체막(40)(예를 들어, 500에서 2000 Å의 범위에서, 그리고 한번의 이행에서, 대략 1500 Å과 비슷하게)은 실리콘 이산화물 또는 알루미늄 산화물보다 높은 유전체 상수 물질과 함께, 사용될 수 있다. 그러나, 고속의 트랜지스터에 대해서는, 일반적으로 얇은 게이트 유전체막이 바람직하다.
도 4에 나타난 바와 같이, 본 발명은 복수의 모든 또는 약간의 반도체 아일랜드(30) 위에(on or over) 게이트 유전체막(40) 위로 게이트(50)를 형성하는 것을 또한 포함할 수 있다. 게이트 금속은 적절한 게이트 금속 전구체(예를 들어, 금속 나노입자 또는 유기금속 화합물(들), 도핑된 분자 및/또는 나노입자-기반 실리콘 잉크(들), 실리사이드 전구체 잉크(들) 등)를 인쇄한 후 이를 게이트 금속으로 변 경함으로써 형성될 수 있다. 도핑된 실리콘 잉크의 사용은 또한 다결정질 실리콘을 형성하고/하거나 충분한 도전성을 얻도록 도펀트를 활성화하기 위해 고온의 어닐(anneal) 또는 레이저 조사(irradiation)를 필요로 하고/하거나 이로부터 이익을 얻는다. 대안으로, 시드층(seed layer)에 대한 전구체가 게이트 유전체층(40) 위에 인쇄될 수 있으며, 게이트 금속(예를 들어, Ag, Au, Cu, Pd, Pt 등)은 시드층 위로 전기- 또는 비전기 도금될 수 있다. 이 시드층은 도금(plating) 공정 전에 활성화 단계를 필요로 하고/하거나 이로부터 이익을 얻는다. 따라서, 게이트를 형성하는 것은 게이트 유전체층(40) 상에 시드층을 인쇄하는 것을 포함할 수 있으며, 이후 시드 층 상에 게이트 물질을 전기 도금 또는 무전해 도금(electroless plating)하는 것을 포함할 수 있다.
일 실시예에서, 게이트(50)는 니켈 실리사이드, 코발트 실리사이드, 팔라듐 실리사이드, 플라티늄 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드 및 몰리브덴 실리사이드로 이루어진 그룹으로부터 선택된 금속 실리사이드를 포함한다. 또다른 실시예에서, 게이트(50)는 팔라듐, 텅스텐 및 몰리브덴으로 이루어진 그룹으로부터 선택된 내화금속(refractory metal)을 포함한다. 여전히 또다른 실시예에서, 게이트(50)는 알루미늄을 포함한다.
금속 잉크는 코팅 또는 인쇄에 의해 증착될 수 있다. 몇 개의 실시예에서, 금속을 함유하는 물질을 포함하는 잉크를 스핀 코팅하고 금속, 유기금속 전구체(들) 및/또는 금속 나노입자들을 경화 또는 어닐링(레이저 패터닝 또는 저해상도 광미세가공기술 단계 전에 임의로) 함으로써 블랭킷 증착(blanket deposition)될 수 있다.
게이트 금속 전구체 및/또는 시드층의 인쇄는 다양한 인쇄 기술(예를 들어, 잉크젯(ink-jetting), 그라비어(gravure) 인쇄, 오프셋 미세가공기술, 등, 반도체 아일랜드(30)를 형성하는데 사용될 수 있는 것 중 임의의 기술)중 임의의 기술을 포함할 수 있다. 또한 게이트 금속(50)을 패터닝하는 것은 게이트 금속 전구체를 코팅하거나 또는 인쇄하는 것과 방사된 부분이 노출 영역에서 용해도 특성을 변경하도록 이를 레이저 방사선(Laser radiation)에 국부적으로 노출하는 것을 포함할 수 있다. (전구체가 양 또는 음의 패턴가능한 물질인지 아닌지에 따라) 노출 영역 또는 비노출 영역을 씻어버리자마자, 조사된 게이트 금속 전구체는 임의적으로 추가적인 경화 또는 어닐링 단계 후, 게이트 금속을 형성하기 위해 뒤에 남게 된다. 이 실시예는 직접 인쇄 방법으로 직접적으로 얻지 못할 수 있는 고해상도 금속 게이트의 패터닝에 대한 이점을 제공할 수 있다(예를 들어, 계류중인 2005년 8월 11일에 출원된, 미국 특허 출원 11/203,563[대리인 Docket IDR0213] 참고).
금속-함유 잉크는 금속 전구체 물질과 용매를 포함할 수 있거나 또는 필수적으로 이들로 구성될 수 있다. 예를 들어, 금속 잉크는 잉크와 금속-함유 물질이 용해될 수 있는 용매의 1 에서 50 wt.%(또는 이들 내 임의의 범위 값) 의 양으로 금속-함유 물질을 포함할 수 있다. 일반적으로 인쇄 또는 (선택적) 도금과 호환할 수 있는 금속 전구체는 알루미늄, 티타늄, 바나듐, 구리, 은, 크롬, 몰리브덴, 텅스텐, 코발트, 니켈, 은, 금, 팔라듐, 플라티늄, 아연, 철 등, 바람직하게는 고온도 공정에 견딜 수 있는 금속과 같은 금속의 나노 입자들(예를 들어, 나노크리스털) 또는 유기금속 화합물을 포함할 수 있으며, 고온도 공정에 견딜 수 있는 금속이란 크롬, 몰리브덴, 텅스텐, 니켈, 팔라듐, 플라티늄, 종래의 이들의 금속 합금과 같으며, 종래의 금속 합금이란 알루미늄-구리 합금, 알루미늄-실리콘 합금, 알루미늄-구리-실리콘 합금, 알루미늄-티타늄 합금, 등, 바람직하게는 티타늄 텅스텐 합금, Mo-W 합금 등과 같은, 고온도 공정을 견딜 수 있는 금속 합금과 같다; 그리고 단일원소 금속(elemental metal)의 질화물 및 실리사이드(예를 들어, 티타늄 질화물, 티타늄 실리사이드, 탄탈 질화물, 코발트 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 텅스텐 질화물, 텅스텐 실리콘 질화물, 플라티늄 실리사이드 등)와 같은, 도전성 금속 화합물을 포함할 수 있다. 예를 들어, 단일원소 알루미늄의 적절한 전구체는 알루미늄 나노 입자와 알루미늄 수소화물을 포함한다. 게이트 물질에 대한 잉크 전구체는 또한 실리콘, 실라사이드 형성 금속(예를 들어 Ni, Co, Pd, Pt, Ti, W, Mo, 등), 내화 금속(예를 들어, Pd, Mo, W 등), 또는 이들 결합의 나노 입자 및/또는 분자, 올리고머 및/또는 폴리머 화합물을 포함할 수 있다. 이러한 나노입자(또는 나노 크리스털)는 위에서 언급한 바와 같이, 통상적으로 부동태화(passivate)되거나 또는 동태화(unpassivate)될 수 있다. 금속 잉크는 2 이상의 금속 전구체의 혼합물 또는 하나 이상의 금속 전구체와 하나 이상의 반도체 전구체의 혼합물로서 인쇄될 수 있으며, 2 이상의 금속 잉크는 적층과 같이 연속적으로 인쇄되고 건조될 수 있다. 이런 혼합물 및/또는 적층은 또한 인쇄된 금속 게이트를 형성하기 위해 이러한 층의 형성 동안 또는 형성 이후에 가열되거나 그렇지 않으면 반응될 수 있다. 금속 잉크는 또한 Pd, Pt, Ni, Co, Mo, W 및 Ti 같은, 실리사이드 를 형성하는 금속의 화합물 또는 나노입자와 같은, 저 저항 콘택의 형성을 용이하게 하기 위해 형성된 하나 이상의 첨가제를 또한 포함할 수 있다. 따라서, 게이트 전구체 잉크는 (ⅰ) 실리콘 전구체(예를 들어, [폴리]실란 및/또는 [시클로]실란 및/또는 반도체 나노입자), (ⅱ) 금속 나노 입자들 및/또는 유기금속 화합물, 및 (ⅲ) 실란 및 금속 나노 입자들 및/또는 유기금속 화합물이 용해할 수 있는 용매를 포함할 수 있다.
금속-함유 잉크는 종래의 및/또는 다른 공지된 공정에 의해 건조될 수 있다. 예를 들어, 금속 전구체 잉크는 용매제(solvent) 및/또는 결합제(binder)를 제거하기 위해 효과적인 온도에서 및 효과적인 시간 동안 그 위에 인쇄된 금속 전구체 잉크를 포함하는 기판을 가열함으로써 건조될 수 있다. 인쇄된 잉크에서 용매제를 제거하기 위한 적절한 온도는 대략 80 ℃에서 150 ℃ 범위 또는 이들 내 온도의 임의의 범위(예를 들어, 대략 100 ℃에서 120 ℃)일 수 있다. 이러한 온도에서 인쇄된 잉크에서 용매제를 제거하기 위한 적절한 시간은 대략 1초에서 10 분, 또는 대략 10 초에서 5분 또는 이들 내 임의의 시간의 범위(예를 들어, 대략 30초부터 5분, 또는 대략 1분에서 3분 등) 일 수 있다. 이러한 가열은 (위에서 언급한 바와 같이) 임의로 불활성 분위기(inert atmosphere)에서, 종래의 핫플레이트(hotplate) 위 또는 종래의 퍼니스(furnace) 또는 오븐 안에서 일어날 수 있다.
잉크로 제조한 건조된 금속-함유 물질은 또한 물질의 전기적 및/또는 물리적 특성(예를 들어, 전도성, 모폴로지(Morphology), 전자이동도 (electromigration ), 및/또는 에치 저항, 응력(stress) 및/또는 표면 장력(surface strain), 등) 및/또는 밑에 있는 게이트 산화물(30)에 대한 물질의 접착(adhesion)을 개선하기에 충분한 온도에서 충분한 시간 동안 어닐(anneal)될 수 있다. 금속-함유 잉크가 전체적으로 (블랭킷) 증착되거나 또는 인쇄되는 경우, 어닐링이 일반적으로 금속막을 형성하기 위해 수행된다. 일 실시예에서, 레지스트는 다음의 (레이저) 패터닝을 위해 어닐된 금속 막 위에 증착된다. 또한, 레이저 직접기록 금속 전구체 잉크가 패턴된 금속 및/또는 금속 전구체로 되는 경우, 어닐링은 일반적으로 개선된 특성(예를 들어, 전도성, 부착 등)을 가지는 금속층을 형성하기 위해 수행된다. 이러한 어닐링은 이미 융해된 금속 나노입자들의 어닐링, 또는 패턴된 금속 전구체 층의 패턴된 금속으로의 변경 중 어느 하나를 포함할 수 있다. 적절한 온도는 일반적으로 대략 100℃에서 300℃, 또는 이들 내 온도의 임의 범위(예를 들어, 대략 150℃에서 200℃)이다. 어닐링의 적절한 시간은 대략 1분에서 2시간, 바람직하게는 대략 10분에서 1시간, 또는 이들 내 임의 시간 범위(예를 들어, 대략 10분에서 30분)이다. 어닐링은 (위에서 언급한 바와 같이) 임의의 불활성화 또는 환원 분위기에서, 종래의 퍼네이스 또는 오븐에서, 수행될 수 있다. 따라서, 본 방법은 또한 그것의 전기적, 물리적 및/또는 접착 특성을 충분히 개선하기 위해 레이저 패턴된 금속 게이트를 어닐링하는 단계를 포함할 수 있다.
일 예로, 도금(plating)은 금속의 유기 금속 화합물 또는 나노 입자를 사용하여 금속(예를 들어, Pd)의 시드 층을 (레이저)인쇄하는 것을 포함하며, 이후 선택적으로 (레이저) 인쇄된 금속 시드 층 위로 벌크 도체(conductor)(예를 들어, Co, Ni, Cu, Ag, Au, Pd, Pt, 등)를 증착(예를 들어, 비전기 또는 전기 도금에 의해)하는 것을 포함할 수 있다. 코발트, 니켈, 플라티늄, 또는 팔라듐(특히, 팔라듐)을 포함하는 화합물 또는 금속 나노 입자들은 시드층에 더 바람직하다.
어떤 실시예에서, 레이저 기록 또는 레이저 패터닝은 블랭킷 증착된 금속-함유 층위에 레즈스트 물질을 증착하는 것, 선택적으로 (ⅰ)기설정된 폭 및/또는 (ⅱ) 기설정된 파장 또는 레즈스트에 의해(또는 레지스트 내의 흡수성 염료에 의해) 흡수된 파장 대역을 가지는 레이저에서 나온 광의 빔으로 레지스트 물질 일부분을 조사하는 것, 형성되는 구조에 상응하는 패턴을 남기기 위해 현상액(developer)으로 선택적으로 조사된 레즈스트를 현상하는 것(이 경우, 게이트 금속(20); 이 단계는 포지티브 레지스트와 네거티브 레지스트 둘다에 사용한다는 것을 유의한다.), 요구된 또는 기설정된 패턴에 상응하지 않는 블랭킷 증착된 물질의 부분을 제거하는 것(전형적으로 습식 또는 건식 에칭에 의해), 및 남아있는 레지스트 물질을 제거하는 서브단계들을 포함할 수 있다. 바람직하게는, (비록 자외선(UV) 빛/또는 스펙트럼의 가시대역 내의 파장 또는 파장 대역을 또한 포함할 수 있을지라도) 광은 적외선(IR) 대역에서 파장을 가지고, 레지스트(또는 염료)는 광의 파장 또는 대역을 흡수하고/하거나 민감하며, 광빔(Light beam)은 요구된 또는 기설정된 레지스트의 일부분에 촛점이 맞추어지거나 또는 향하게 된다.
레이저 기록(laser writing)의 하나의 대안으로, 열적 레지스트는 유리하게 게이트 금속을 패턴하기 위해 사용될 수 있다. 레이저로부터 상대적으로 좁은 레이저 빔(예를 들어, 2-5 ㎛ 폭, 또는 이러한 폭의 구조를 한정하기 위해 만들어진 마스크를 통한 더 많은 확산 광을 지남으로써)을 가지는 열적 레지스트의 조사는, 각각, 레지스트가 포지티브 활성인지 네거티브 활성인지에 따라, 레지스트를 가열하여 레지스트의 조사된(기록된) 또는 조사되지 않은(기록되지 않은) 일부분을 제거하는데 사용되는 종래의 현상액에서 레지스트의 용해도 특성을 변경한다. 이러한 레지스트는 일반적으로 Canada, British Columbia, Burnaby에 있는 Creo Inc.사로부터 상업적으로 입수가능하다. 바람직한 열적 레지스트는 Graviti Thermal Resist(Creo)와 American Dye Sources Thermolak series를 포함한다. 레지스트는 또한 적외선(IR) 광-흡수 염료를 가지는 종래의 (광)레지스트 재료를 포함할 수 있다. 바람직한 (광)레지스트는 AZ1518(AZ Electronic Materials)와 SPR220(Shipley)를 포함하고 바람직한 적외선(IR) 광-흡수 염료는 American Dye Source 815EI, 830AT, 830WS, 832WS와 Avecia Projet 830NP, 830 LDI와, Epolin Epolight 4148, 2184, 4121, 4113, 3063, 4149와 HW Sands SDA5303, SDA4554를 포함한다. 현상 후에, (기설정된) 게이트 패턴 외부의 금속(또는 금속 전구체) 물질은 습식 또는 건식 에칭에 의해 제거될 수 있다. 습식 에칭은 또한 건식 에칭을 사용하여 실행할 수 있는 것보다 더 좁은 게이트 및/또는 트랜지스터 채널 폭을 제공하기 위해 유리하도록 레지스트 아래 부분을 잘라낼 수 있다.
다양한 실시예에서, 게이트는 도핑된 폴리실리콘, 금속 실리사이드 또는 내화 금속을 포함한다. 폴리실리콘의 경우에, 실리콘 전구체 잉크는 (시클로)실란 및/또는 실리콘 나노크리스탈(각각, 잉크의 예를 들어 1에서 50 wt.%의 양에 존재할 수 있는)과 실란 및/또는 실리콘 나노크리스탈이 용해가능한 용매를 포함할 수 있다. 실리콘 나노크리스탈은 광-기반 공정(예를 들어, 레이저 기록; 예를 들어, 2003년 7월 8일, 2003년 12월 31일, 2004년 2월 27일, 2004년 3월 18일 및 2005년 8월 11일에 각각 출원된, 미국 특허 출원 10/616,147, 10/749,876, 10/789,317, 11/084,448 및 11/203,563[대리인 Docket KOV-004, KOV-012, IDR0020, IDR0211 및/또는 IDR0213] 참고)을 가능하도록 부동태화되고/되거나 기능적으로 될 수 있다. 바람직하게는, (임의의 GE 원자를 포함하는) 실란 잉크 화합물은 2004년 9월 24일, 2004년 9월 24일, 2004년 10월 1일 및 2005년 10월 11일에 각각 출원된, 미국 특허 출원 10/949,013, 10/950,373, 10/956,714 및 11/249,167[대리인 Docket IDR0301, IDR0302, IDR0303 및 IDR0423]에 개시된 바와 같이, 임의로 도핑될 수 있다. 인쇄 후에, 인쇄된 실란 잉크는 (임의로 도핑된) 비결정 실리콘 막을 형성하기 위해 경화된다. 이러한 막은 또한 (임의로 도핑된) 다결정 실리콘을 형성하기 위해 종래의 방법(예를 들어, 레이저, 퍼네이스 또는 금속 유도 결정화)을 사용하여 결정화될 수 있다. 도핑되지 않은 폴리-Si 게이트 패턴의 경우에, 도핑은 인쇄된 도전성 게이트(50)를 형성하기 위해, 주입에 의해, 또는 더 바람직하게는, 인쇄된 도핑된 산화물(여기에서의 설명 참고)로부터 도핑함으로써 이루어질 수 있다. 이러한 실리콘 잉크 및 이를 만들고 사용하는 공정은 또한 반도체 아일랜드(30)의 형성에 적용될 수 있다(역으로도 가능).
금속 실리사이드 게이트(50)의 경우에, 전구체 잉크는 나노입자들 및/또는 실리콘과 실리사이드 형성 금속(예를 들어, Ni, Co, Pd, Pt, Ti, W, Mo 등)의 분자, 올리고머 및/또는 폴리머 화합물을 포함할 수 있다. 실리사이드 전구체 잉크에서 금속/Si 비율은 10/1에서 1/10 범위에 있을 수 있다. 바람직하게는, 잉크는 위 에서 언급된 바와 같이 실리콘 수소화물(예를 들어, [폴리]실란) 화합물과 나노입자들 및/또는 실리사이드 형성 금속의 유기 금속 화합물(예를 들어, Ni(PPH3)4, Ni(COD)2, Ni(PF3)4 등)을 포함한다. 실리사이드 전구체 잉크를 인쇄한 후, 인쇄된 막은 계획된 실리사이드 상의 형성을 용이하게 하는 조건(분위기, 온도 및 시간) 하에서 경화되고 어닐(anneal)된다.
내화 (금속) 게이트의 경우에, 전구체 잉크는 나노 입자들 및/또는 내화 금속들(예를 들어, Pd, Mo, W 등)의 분자 또는 올리고머 화합물을 포함한다. 예를 들어 분자 또는 올리고머 화합물은 카르복실레이트(carboxylate), 아세틸아세토네이트(acetylacetonate), 알릴(allyl), 포스핀(phosphine), 카르보닐(carbonyl) 및/또는 이러한 금속의 다른 화합물을 포함한다. 내화 금속 전구체 잉크를 인쇄한 후, 인쇄된 막은 계획된 내화 금속 상의 구조를 용이하게 하는 조건(예를 들어, 분위기 온도 및 시간)하에서 경화되고 어닐된다.
다양한 실시예에서, 게이트(50)는 적어도 0.1 마이크론, 0.5 마이크론, 1 마이크론, 또는 2 마이크론의 길이를 가진다. 일 구현에서, 최소 게이트 길이는 대략 5 마이크론이다. 게이트(50)의 폭은 대략 1 ㎛에서 1000 ㎛ 또는 이들 내 임의의 범위 값(예를 들어, 대략 2 ㎛에서 200 ㎛, 또는 대략 5 ㎛에서 100 ㎛, 등)이며, 두께는 대략 50 ㎚에서 대략 10000 ㎚ 도는 이들 내 임의의 범위 값(예를 들어, 대략 100에서 5000 ㎚, 또는 대략 200에서 2000㎚, 등)이다.
일 실시예에서, 제 1 및 제 2 유전체층(도 5 참고)을 인쇄하기 전에, 그러나, 게이트(50,55)를 형성한 후에, 게이트 유전체층(40)의 노출된 부분은 에칭된 게이트 유전 층(42,44)을 형성하도록 제거된다. 게이트 유전체층(40)의 노출된 부분이 습식 에칭에 의해 제거되는 경우, 에칭된 게이트 유전체막(42-44)은 일반적으로 게이트 금속층의 상응하는 치수보다 약간 작은 두께와 길이를 가질 것이나(일반적으로 게이트 유전체층(40)의 약 2배 두께로), 게이트 유전체막(40)이 건식 에칭되는 경우, 에치된 금속 절연막(42-44)는 상응하는 게이트(50-55)만큼 동일한 폭과 길이를 실질상 가질 것이다. 대안으로, 인쇄된 게이트 유전체층은 필수적으로 임의의 폭과 길이를 가질 수 있고, 게이트 유전체가 상응하는 게이트(50-55)보다 약간 큰 폭(예를 들어 대응하는 게이트(50-55)의 길이 2배보다는 크지 않고, 또는 게이트(50)의 측벽으로부터 반도체 아일랜드(30)의 대응하는 측벽까지의 거리의 대략 반절 정도로)을 가지는 경우, 그 밑에 있는 반도체 아일랜드를 도핑하기 위한 다음의 어닐링은 일종의 약하게 도핑된 소스-드레인 연장("LDD") 효과를 가져올 수 있다.
도 5를 참조하면, 일 실시예에서, 제 1 도핑된 유전체층(60)과 제2 도핑된 유전체층(65)은 각각의 제 1 게이트(50), 제 2 게이트(55), 기판 표면층(20)의 노출된 영역과 반도체 아일랜드(30)에서 인쇄될 수 있다. 일반적으로, 제 1 도핑된 유전체층(60)의 도펀트와 제 2 도핑된 유전체층(65)의 도펀트는 다른 유형이다(예를 들어, 하나는 N형이고 다른 하나는 P형이다.). 따라서, 본 발명에서, 제 1 도펀트(예를 들어, 제 1 유전체층에서)는 인(phosphorous)을 포함할 수 있고, 제 2 도펀트(예를 들어, 제 2 유전체층에서)는 붕소(boron)를 포함할 수 있다. 도펀트는 이어서 제 1 채널(31), 그곳에 인접한 제 1 소스/드레인 단자(32-33), 제 2 채널(35), 및 그곳에 인접한 제 2 소스/드레인 단자(36-37)를 형성하도록 어닐링함으로써 그 밑에 있는 반도체 아일랜드(30)로 확산될 수 있다. 비록 도 5에 도시되지 않았더라도, 각각의 제 1 및 제 2 도핑된 유전체층(60,65)은 독립적으로 복수의 인접한 반도체 아일랜드(30)을 덮을 수 있고/있거나(예를 들어, 서로의 옆에 동일한 도펀트 유형을 가지는 TFT를 형성하기 위해) 제 1 및 제 2 도핑된 유전체층(60-65)은 겹쳐질 수 있다.
또다른 실시예에서(도면에 도시되지 않음), 게이트 유전체층(40)(도 4 참고)은 반도체 아일랜드(30)의 전체 표면에 남아있으며, 제 1 및 제 2 도핑된 유전체막(60-65)은 게이트 및 게이트 유전체층(40)의 노출된 부분 위에 있다. 도펀트는 이어서 제 1 채널(31), 제 1 소스/드레인 단자(32-33), 제 2 채널(35), 및 제 2 소스/드레인 단자(36,37)를 형성하기 위해 밑에 있는 반도체 층(30)으로 게이트 유전체층(40)을 통해 확산될 수 있다. 이 실시예에서, 게이트 유전체층(40)은, 약하게 도핑된 소스/드레인 연장(예를 들어 LDD's; 2007년 5월 23일에 출원된, "Graded Gate Field" 명칭의 미국 특허 출원 11/805,620[대리인 Docket IDR0712]와 2007년 5월 23일에 출원된 미국 가특허 출원 60/802,968[대리인 Docket IDR0711] 참고)과 유사한 효과를 가져오는, 게이트(50-55)의 가장자리 밑으로 확산하기 위해 낮은 농도 및/또는 도펀트의 밀도를 야기할 수 있다(어떤 경우에는 더 얕은 깊이로).
일 실시예에서, 도 6에 나타난 바와 같이, 제 1 유전체층(60)과 제 2 유전체층(65)을 인쇄한 후에, 콘택홀(70,72,74)은 (ⅰ) 게이트(50)의 상부 표면의 적어도 일부(차례로, 나타난 바와 같이 반도체 아일랜드(30) 위에 있다. 그러나 바람직한 예에서, 게이트(50)에서 콘택홀은 반도체 아일랜드(30) 위에 있지 않으므로 이는 도면에 도시되지 않음) 및 (ⅱ) 각각의 게이트(50,55)의 양측 상에 반도체 채널(31,35)에 인접한 소스/드레인 단자(32-33, 36-37)의 일부분을 노출하며, 그 안에 형성된다. 특히 도핑된 유전체(60-65)의 인쇄의 패턴이 콘택홀을 포함하지 않는 경우, 콘택홀(70-74)의 형성은 제 1 유전체층(60)과 제 2 유전체층(65)의 일부분의 제거를 포함할 수 있다(예를 들어, 2007년 6월 12일에 출원된 미국 특허 출원 11/818,018[대리인 Docket IDR0813]에 설명된 바와 같이). 나타난 구현에서, 반도체 아일랜드(30) 사이의 공간의 적어도 일부에서 제 1 및 제 2 도핑된 유전체층(60, 65)의 전체 폭(예를 들어 도 4 참고)은 제거된다. (나타나지 않은) 또다른 구현에서, 적어도 소스/드레인 단자(33,36)의 도핑 및/또는 인접한 소스/드레인 단자(33,36)에 이어서 형성된 배선(interconnect)의 전기적 분리를 부분적으로 용이하게 하기 위해, 제 1 및 제 2 도핑된 유전체층(60,65)의 적어도 일부는 반도체 아일랜드(30) 사이의 공간에 남게 된다.
대안으로 제 1 유전체층(60)과 제 2 유전체층(65)의 인쇄는 또한 게이트(50-55)의 상부 표면과 게이트(50-55)의 양측의 반도체 채널(31,35)에 인접한 소스/드레인 단자(32-33, 36-37)의 일부분을 노출하기 위해, 그 안에 콘택홀(70-74)의 형성을 포함할 수 있다. 바꿔 말하면, 도핑된 유전체(60-65)가 인쇄되어 있는 패턴은 이러한 위치에서 콘택홀을 포함한다. 따라서 이 대안의 실시예에서, 도핑된 유전체(60-65)는 반도체 아일랜드(30) 위로 게이트(50,55)를 덮으며, 그러나 소스/드레인 단(32-33, 36-37)과 게이트(50-55)의 적어도 일부에서 노출되며, 패턴 내에 인쇄된다. 도 5에 나타난 실시예에서, 도핑된 유전체(60-65)는 또한 콘택홀(70-74)을 넓히기 위해 충분히 에칭될 수 있다. 또다른 대안의 실시예에서, 나머지 영역에서 오직 부분적으로 유전 영역을 제거하는 반면, 인쇄된 도핑된 유전체(60-65)는 게이트(50,55)와 소스/드레인 영역(32-33, 36-37) 위로 시간 설정 에칭(timed etch)이 콘택홀을 개방하는 것을 가능하게 하기 위해 층의 나머지로부터 콘택 영역에서 충분한 두께 변화를 가진다.
바람직하게는, 제 1 및 제 2 유전체층(60-65)의 유전적으로 효과적인 두께가 에칭 후에 남아있다. 따라서, 본 소자의 바람직한 실시예는 소스/드레인 단자(32-33, 36-37)에 상응하는, 밑에 있는 게이트(50-55)의 상부 표면의 적어도 일부와 각각의 게이트(50) 또는 게이트(55)의 반대편 상의 각각의 반도체 아일랜드(30-35)의 임의의 일부분을 노출시키는, 제 1 및 제 2 유전체막(60-65)의 적어도 하나의 서브세트에 콘택홀(70-74)을 포함한다.
도 6을 참조하면, n-형 및 p형으로 도핑된 영역에 상응하는 반도체 아일랜드(30) 위로 도핑된 유전체(60,65)를 인쇄한 후, 도펀트 드라이브인(drive in)과 활성화는, 퍼네이스 어닐링 또는 급속 열 활성화(Rapid Thermal Activation)를 사용하여 일반적으로 750-1000 ℃의 범위의 온도(그러나 바람직하게는, 일 싱행에서, 800 ℃ 이하의 온도에서)에서, (일반적으로 어닐링에 의해) 수행된다.이러한 실행에서, 게이트 물질은 이 온도를 견딜 수 있도록 선택된다. 바람직한 실시예에서, 폴리실리콘 게이트(50)는 유전체층(60-65)로부터 실리콘 아일랜드(30)로 도펀트의 드라이브인/활성화 동안 자동적으로 도핑되어, n+ 폴리 nMos와 p+ 폴리 pMOS 소자가 된다. 대안으로, 유전체로부터 반도체로 도펀트를 확산하는데, 그리고 반도체에서 한번 도펀트를 활성화하는데 충분한 광 및/또는 광원의 파장을 사용하여, UV-램프 플래쉬 어닐링 또는 레이저 조사에 의해 반도체 아일랜드(30)(예를 들어, 실리콘)로 도펀트가 주입될 수 있다.
따라서, 본 소자의 다양한 실시예에서, 소스와 드레인 단자는 (ⅰ) IVA 족 원소, GaAs 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 ZnO 또는 ZnS 같은 Ⅱ-Ⅵ(또는 칼코게나이드(calcogenide) 화합물) 반도체, 및 (ⅱ) 도펀트 원소를 포함할 수 있다. 바람직하게는, 반도체는 Ⅳ족 원소(예를 들어, Si 및/또는 Ge)와 B,P,As 및 Sb로 이루어진 그룹으로부터 선택된 도펀트를 포함한다.
바람직한 실시예에서, N-도펀트와 P-도펀트(도핑된 유전체층(60-65)의 형태로)는 잉크젯팅을 사용하여 인쇄된다. 가장 바람직하게는, N-도펀트와 P-도펀트는 동시에 동일한 프린터에 장착된 잉크젯 헤드(각각의 타입의 도펀트에 대한 하나 아상의 잉크젯 헤드)의 2개의 세트로부터 회로의 다른 영역으로 동시에 잉크젯되고, 각각의 세트는 N-도펀트와 P-도펀트(들)로 채워진다. 대안으로 N-도펀트와 P-도펀트는 2 번의 교대 또는 분리 공정 및/또는 기계로 인쇄될 수 있다. 이 후자의 실시예에서, 잉크젯 뿐 아니라 플렉소그래픽(flexographic), 오프셋 리소그래픽(offset lithographic), 그라비어(gravure), 스크린 및 스텐실 인쇄, 슬릿코팅(slit) 및/또는 압출(extrusion) 코팅, 등과 같은, 다른 인쇄 또는 증착 기술이 사용될 수 있다. 상보적인 도펀트 물질의 동시 또는 연속적인 인쇄(게이트 레이아웃에 대한 어 레이 타입 구조와 임의적으로 결합하는)는 상대적으로 값비싼 마스킹 층에 대신하기 위한 인쇄, 및 광미세가공기술과 관련된 다른 공정 단계를 제거하도록 하여줌으로써, 해상도를 극복하고 잉크젯 또는 다른 인쇄 공정과 관련된 배치 정확도 문제를 감소시킬 수 있도록 하여준다.
유전체 도펀트는 (미국 특허 출원 10/949,013, 10/950,373, 10/956,714 및 11/249,167에서 개시된 바와 같은) 산화 분위기에서 인쇄한 후 경화될 수 있는 도핑된 실란 잉크, 또는 (2007년 4월 24일에 출원된, 미국 가출원 60/926,125[대리인 Docket IDR1321]에 개시된 바와 같은)기판, 아일랜드 및 게이트로 직접적으로 잉크젯되어 있는 도핑된 유리 잉크를 포함할 수 있다. 대안으로, 도핑된 유전체 잉크는 종래의 스핀온 도펀트(아래의 비휘발성 도펀트의 리스트에서 또한 나타나 있다)와 산화된 실란(예를 들어, cyclo-Si5O5H10, 또는 cyclo-[SiH(OH)]5)를 포함할 수 있다.
도핑된 유전체(60-65)가 인쇄되어 있는 하나 이상의 재료의 표면은 습윤성(wetting)을 개선하고, 접착 및 유량(flow Rate)을 최적화하도록 수정될 수 있고, 도핑된 유전체 잉크 제제는 게이트 위로 정합성(conformality)을 개선하도록 최적화될 수 있다. 도핑된 유리에 대한 전구체의 예들은 종래의 스핀온 도펀트(SOD) 구조와 증가된 점성(viscosity)으로 주문생산된(예를 들어, 유사한 또는 호환가능한 고점성의 용매로 종래의 구조에서 용매를 대체하거나 또는 희석하는 것에 의해 "주문생산된") 버젼을 포함하고, 증착 후에 낮은 온도(예를 들어 400℃ 이하)에서 산화될 수 있는 도핑된 분자 실리콘 잉크 제제(예를 들어, cyclo-Si5H9PR2 (여기서 R은 저급 [C1-C4] 알킬(alkyl), 페닐(phenyl) 또는 페닐을 치환한 C1-C4-alkyl, 제제에 있어 도펀트 전구체(예를 들어,털트-부틸 포스핀(turt-butyl phosphine))와 같은, 하나 이상의 도펀트 치환기를 포함할 수 있는 고리형, 선형, 분지형 실란 올리고머 또는 폴리머), 산화되고 도핑된 분자 실리콘 잉크 제제(예를 들어, 제제 내의 도펀트 전구체(예를 들어, mono-, di-, 또는 tri-tert-butylphosphine 또는 이들의 산화 유사물)또는 그 안의 도펀트 치환기를 가지는 고리형, 선형, 분지형 실란 올리고머 또는 폴리머(예를 들어, cyclo-Si5O5H10)의 산화된 버젼), 인 또는 붕소 화합물(예를 들어, tri-butylborate와 같은 di-n-butylphosphate, 또는 organoborates와 같은 organophosphates,등)을 포함하는 유리 형성 제제(예를 들어, sol-gel 제제)를 포함한다.
대안으로, 도펀트(들)를 포함하는 유전체는 드라이브인/어닐링 후에 제거될 수 있다(예를 들어, 에칭에 의해). 이러한 실시예에서 적절한 유전체는 인쇄 후에, 반도체 및/또는 게이트, 본질적으로 어느 한쪽의, 표면 상에(예를 들어, 고체의 전구체를 포함하는 용해제(solution)의 인쇄에 의해) 또는 액체-상 전구체의 변환(예를 들어, 산화, 가수분해(hydrolysis), 열분해(thermal decomposition), 조사(irradiation), 등)에 의해 비휘발성 박막(예를 들어, 산화물)을 형성하는 것들과 위에서 언급한 것들을 포함한다. 이러한 실시예에서 가능한 유전체는 인, (실리콘, 탄소 수소 및/또는 질소를 또한 포함할 수 있는)산소, (또한 실리콘, 탄소, 수 소, 산소 및/또는 질소를 포함할 수 있는)붕소, 비소(arsenic) 및/또는 (실리콘, 탄소, 수소 및/또는 산소를 또한 포함할 수 있는 것 중 어느 하나) 안티몬(antimony), 등을 포함하는 화합물 및/또는 폴리머를 포함한다. 예시적인 인-함유 유전체는 다음을 포함한다:
ㆍ 무기 옥소인(oxophosphorous) 화합물 및 산(예를 들어, P203, P205, POCl3,등);
ㆍ 포스포실리케이트(phosphosilicate);
ㆍ 단량체(monomeric), 이량체(dimeric) 및/또는 올리고머(oligomeric) 인산염(phosphate) (예를 들어, 메타- 및/또는 폴리인산염);
ㆍ 유기인산염(phosphonate), 포스핀산염(phosphinate), 및 포스핀(phosphine);
ㆍ 유기 옥소인 화합물 및 산(예를 들어, 알킬(alkyl)(아릴(aryl) 인산염, 유기인산염(phosphonate), 포스핀산염(phosphinate) 및 이들에 의한 축합물( condensation product); 및
ㆍ 알킬- 및/또는 아릴포스폰산(arylphosphonic acid) 및/또는 -포스핀산(phosphinic acid).
예시적인 붕소-함유 유전체는 다음을 포함한다:
ㆍ 무기 붕소 화합물 및 산(예를 들어, 붕산(boric acid), B2O3);
ㆍ 붕규산염(borosilicate), 보라졸 (borazole), 이들의 폴리머;
ㆍ 붕소 할로겐화물(halogenide)(예를 들어, BBr3);
ㆍ 보레인(borane)(예를 들어, B10H10), 및 실라(sila)- 및/또는 아자보레인(azaborane); 및
ㆍ 유기 붕소 화합물 및 산(예를 들어 알킬/아릴 보론산(boronic acid), 붕산염(borate), 보록신(boroxine), 및 보라졸(borazole), 보레인 첨가 복합 등).
예시적인 비소(arsenic) 및/또는 안티몬(antimony)-함유 유전체는 다음을 포함한다:
ㆍ As2O3 및 Sb2O3와 같은, 위의 화합물의 옥소(oxo)- 및/또는 아자(aza)-유사체(analog); 및
ㆍ cyclo-As5(SiH3)5와 같은, 아시노실란(arsinosilane).
도핑된 유리 패턴 및 게이트 유전체의 에칭은 HF 계 습식 에천트(예를 들어 완충 산화막 에칭(Buffered Oxide Etch[BOE]), native oxide etch[NOE], aq.피리딘(pyridine):HF, 등), HF계 또는 HF 생산 증기 또는 가스, 플라즈마 에칭 등을 포함하나, 제한되지는 않는, 하나 이상의 적절한 에천트(Etchant)로 노출에 의해 이루어진다. 에천트는 반도체층(30)과 게이트 금속(50)의 치환기 제거 없이 (요구된 /또는 기설정된 양에서) 도핑된 유리의 충분히 완벽한 제거를 가능하게 하기 위해 게이트 유전체(40)와 도핑된 유리층(60 및/또는 65)의 에칭율이 반도체 층(30)(예를 들어 실리콘) 및 기판금속층(50)의 에칭율 보다 충분히 크도록 선택될 수 있다.
에칭, 및 임의의 세정 단계 후, 도 7에 나타난 바와 같이, 금속층(예를 들어, 금속 배선(80-86)을 포함하는)은 개별적으로, 각각의 노출된 소스/드레인 부분(32-33 및 36-37)과, 각각의 게이트(50-55)의 상부 표면과(도시되지 않음) 접촉하여 형성된다. 바람직하게는 금속층(80-86)은 소스/드레인 단자(32-33 및 36-37)의 노출된 표면, 게이트(들)(50-55)의 노출된 표면(도시되지 않음), 그리고 적절하게, 제 1 유전체층(60) 및 (선택가능한) 제 2 유전체층(65) 상에 금속 잉크를 인쇄하는 것을 포함한다. 바람직하게는, 금속층은 노출된 게이트(들)의 상부 표면 및 반도체 아일랜드의 노출된 부분(들)과 접촉하고 있다. 금속층(80-86)은 바람직하게 알루미늄, 은, 금, 구리, 파라듐 또는 플라티늄을 포함한다. 금속층(80-86)은 또한 인쇄된 금속/도전성 시드 층으로 전기- 또는 비전기 증착에 의해 형성될 수 있다(예를들어, 2007년 7월 17일에 출원된, "Printing of Contact and Local Interconnect Metal" 명칭의 미국 가특허 출원. 60/959,977[대리인 Docket IDR1051]을 참고).
바람직한 실시예에서, 도 7에 나타나 바와 같이, 금속 배선(80-86)은 노출된 소스/드레인 콘택 상에 인쇄된다. 또한, 이 금속 배선은 또한 다이오드 접속 트랜지스터(diode connected transistor)를 형성하기 위해 게이트 금속(도시되지 않음)과 접촉할 수 있다. 인쇄된 금속 배선은 동일한 층의 내부로 트랜지스터를 접촉하고 비아 구조(via structure)에 대한 낮은 저항(또는 더 얕은) 콘택 영역을 제공하기 위해 사용된다. 금속 배선의 저항은 바람직하게는 10 Ohm/square 보다 작다. 따라서, 회로는 개방 비아 홀(open via hole)(70-74)에서 각각의 콘택 영역을 연결하는 배선 금속을 인쇄함으로써 완성될 수 있다. 게이트(50)에 대해 위에서 언급된 동일한 기술과 물질은 금속 배선을 인쇄하는데 사용될 수 있으나(예를 들어 2004년 7월 6일, 2005년 4월 11일 및 2005년 10월 3일에 각각 출원된, 미국 특허 출원 10/885,283, 11/104,375 및 11/243,460[대리인 Docket IDR0121, IDR0312 및 IDR0272]을 참고한다.) 실리콘층을 인쇄에 적합한 실시예는 일반적으로 금속 실리사이드의 다음의 구조에 대한 시드층의 구조에도 적용가능하다.
배선 금속의 인쇄 및/또는 형성은 적절한 배선 금속 전구체(예를 들어, 금속 나도 입자들 도는 유기 금속 화합물(들))를 인쇄하는 것과 그것을 배선 금속으로 변환하는 것을 포함한다. 대안으로, 시드층의 전구체는 위에서 언급한 바와 같이 콘택 영역 상에 인쇄될 수 있으며, 배선 금속(예를 들어, Ag, Au, Cu, Pd, Pt, 등)시드층에 전기 또는 비전기로 도금될 수 있다. 대안으로, 배선 금속을 패턴하는 것은 배선 금석 전구체를 경화 또는 인쇄하는 것 및 그것을 레이저 방사로 국부적으로 노출하는 것을 포함하여, 노출된 영역에서 그것의 용해도 특성을 변경할 수 있다. 필요하지 않은 영역을 세척하여버리면, 배선 금속 전구체는, 일반적으로 추가적인 경화 또는 어닐링 단계 후 배선 금속을 형성하기 위해 뒤에 남게 된다. 이 실시예는 직접적인 인쇄 방법으로 직접적으로 얻을수 있는 상대적으로 고 해상도 금속 배선의 패터닝에 대한 이점을 제공할 수 있다.
양호한 콘택을 보장하기 위해, 구조는 또한 실리콘으로 인터페이스에, 또는 배선 금속과 실리콘 사이의 콘택 영역의 전체 막 두께 전부에 실리사이드를 형성하기 위해 어닐될 수 있다. 금속을 형성하는 적절한 실리사이드는 Al, Ni, Pd, Pt, Mo, W, Ti, Co 등을 포함하나, 이에 제한되지 않는다. 배선 금속은 금속을 형성하는 이러한 실리사이드로부터 선택될 수 있다. 대안으로, 배선 금속 전구체 잉크는 실리사이드를 형성하는 첨가제를 포함할 수 있다. 예를 들어, Ni 유기금속 화합물로 도핑된 은 잉크는 은 배선과 도핑된 실리콘 소스/드레인 콘택 사이의 콘택 저항을 낮추는 것으로 관측되어 있다. 분석에 의하면, 이와 같은 잉크의 Ni가 실리콘 인터페이스로 분리되어서, 아마 실리사이드를 형성하게 되는 것을 나타내고 있다.
소스/드레인 단자 또는 게이트 단자 중 하나와 통신하는 도체는 또한 도체의 다른 하나와 짝을 이루거나 또는 연관되어 있을 수 있다. 예를 들어, 다이오드로 구성된 트랜지스터에서, 도체는 하나의 소스/드레인 단자 및 게이트와 전기적으로 연결되어 있을 수 있다. 커패시터로 구성된 트랜지스터에서, 도체는 소스/드레인 단자 둘다와 전기적으로 연결되어 있을 수 있다. 대안으로, 얇은 유전체층은 소스/드레인 단자 위로 형성될 수 있으며, 그 밑에 있는 소스/드레인 단자와 용량성으로 짝을 이룬 도체는 그 위로 형성될 수 있다.
배선 금속을 인쇄한 후, 도핑된 유전체가 제거된다면, 층간 유전체층(interlayer dielectric)(표시되지 않음)은 임의의 노출된 활성 영역(예를 들어, 게이트 및 소스/드레인 영역)을 덮기 위해 인쇄될 수 있으나, 적당한 영역 내에서 비아홀이 남는다. 층간 유전체층 전구체는 유리를 형성하는 제제(예를 들어, [organo]-silicate 또는 - siloxane와 같은 스핀-온-유리 제제), 유기 유전체(예를 들어 폴리마이드(polymide), BCB, 등), 산화된 실리콘 전구체(예를 들어, Si05H10와 같은 산화된 실란, 등), 또는 분자 및/또는 나노입자 계 실리콘 제제(인쇄 후 산화될 수 있는)를 포함할 수 있다.
일 면에서, 본 발명은 2 개의 다양한 유전체 도펀트(예를 들어, 그 안의 상보적인 도펀트 유형을 가지는 액체-상 스핀-온 도펀트)의 동시 잉크젯팅을 사용한다. 본 발명은 또한 상대적으로 느슨한 설계 규칙을 허용하기 위해, 그리고 현 잉크젯팅 능력을 사용하여(예를 들어, 적당한 정렬마진(alignment margin)을 가지는, 최소 해상도), 도 8에 도시된 바와 같이(아래에서 언급됨) "게이트 어레이" 스타일 구성을 유리하게 사용할 수 있다. 여기서 언급된 기술(들)은 RFID 태크(예를 들어, 상보적인 도펀트를 포함하는 유전체가 인쇄되는 장소)와 디스플레이 장치(예를 들어, 디스플레이의 일부가 도핑된 유전체의 단 하나의 유형으로 인쇄될 수 있는 평면 패널 디스플레이 및/또는 플라즈마 디스플레이)를 포함하는, 다양한 생산품을 제조하는 데 유용하다.
다음의 테이블에서 보이는 바와 같이, 본 발명의 방법은 다음의 유리한 개선점을 가진다: 즉 관련된 세정 및/또는 선행 공정 단계에 따라, 가장 현저하게, 최소한 6 가지의 공정 단계가 경감된다.
종래 기술 본 발명
1. N+ 마스크 잉크젯 N+, P+ 도펀트
2. N+ 임플란트 --
3. 애쉬(ash)/스트립(strip) --
4. P+ 마스크 --
5. P+ 임플란트 --
6. 애쉬(ash)/스트립(strip) --
7. 활성화 퍼네이스 활성화
8. ILD 증착 --
본 발명에 따르는 박막 트랜지스터에 대한 예시적인 공정 흐름은 다음의 단계를 포함한다:
ㆍ 비결정질 Si 박막 아일랜드를 형성하도록 약하게 도핑되거나 또는 도핑되지 않은 실란의 증착 단계
ㆍ (선택가능) 비결정질 Si의 탈수소 단계
ㆍ 약하게 도핑되거나 또는 도핑되지 않은 Si의 결정화 단계(예를 들어, Excimer 레이터 처리 EH는 처네이스 처리에 의해)
ㆍ 게이트 산화물의 증착, 성장 또는 그렇지 않은 경우 형성 단계
ㆍ 게이트 금속의 증착 단계
ㆍ (선택가능) 게이트 산화물의 노출된 영역의 에칭 단계
ㆍ 도핑된 유리의 증착에 의한 소스 및 드레인 영역의 인쇄 또는 그렇지 않은 경우 패턴 단계
ㆍ 소스 및 드레인 영역 상으로 도펀트의 활성화 및/또는 확산 단계(예를 들어 열 처리에 의해)
ㆍ 콘택 홀 개구 단계
ㆍ 금속간(intermetal) 연결의 인쇄 단계
ㆍ 종래의 어닐링 단계
ㆍ 수소 첨가(hydrogenation) 단계(선택가능)
ㆍ 테스팅 단계(선택가능)
일반적으로, 층간 유전체층(ILD)과 같은 적소에 있는 반도체 층(30)상에 인쇄된 도핑된 유전체막(60-65)을 남겨둘 수 있다(그리고 일반적으로 남겨둔다). 위의 비교에 의해 나타난 바와 같이, 본 발명은 복수의 도구 및 복수의 공정 단계를 제거하고, 결점과 사이클 시간(예를 들어, 공정을 위한 엔지니어-시간 및/또는 테크니션-시간)을 감소하며, 재고를 제거하거나 또는 감소시킬 수 있다.
일 실시예에서, 반도체 아일랜드 또는 층은 기판 상에 인쇄되며, 제 1 유전체층은 반도체 아일랜드 또는 층의 제 1 서브세트 위의 적어도 일부에 인쇄되고, 제 2 유전체층은 반도체 아일랜드 또는 층의 제 2 서브세트 위의 적어도 일부에 인쇄된다. 일반적으로 본 방법은 반도체 아일랜드 또는 층의 제 1 서브세트 위로 제 1 도펀트와 반도체 아일랜드 또는 층의 제 2 서브세트 위로 제 2 도펀트를 충분히 확산하도록 유전체층(들)과 반도체 아일랜드 또는 층의 어닐링을 포함한다. 본 방법은 특히, 콘택홀(70)이 제 1 유전체층과 제 2 유전체층의 일부분을 제거함으로써 형성되는 경우, 콘택홀(70) 내의 실리콘 및/또는 금속을 포함하는 잉크를 인쇄하는 것을 또한 포함할 수 있다. 바람직한 실시예에서, 기판 위의 반도체 아일랜드는 트랜지스터 게이트를 형성하기 이전에 행해진다. 일 실시예에서, 제 1 도펀트는 N형 도펀트를 포함하며, 바람직하게는 제 1 도펀트는 인을 포함한다. 그 결과, 제 2 도펀트는 일반적으로 붕소를 포함한다.
본 발명은 잉크젯 인쇄의 강도에 이점을 가진다. 일 실시예에서, 잉크젯 헤드의 2개의 세트( 각각의 세트에서 1 개 이상의 헤드), N+ - P+ 공간에 의한 오프셋(또는 반도체 아일랜드(30) 사이의 복수의 최소 간격; 도 8 참고)은 동시 공정에 사용되어, 이에 의해 정렬 문제를 최소화하고 작동 소자를 제조하기 위한 복수의 도구를 감소한다. 따라서, 다양한 실시예에서, 반도체 잉크는 반도체 아일랜드의 어레이를 형성하는 패턴에서 인쇄될 수 있고(예를 들어, 행렬의 x-y 어레이에서, 여기서 x와 y는 독립적으로 적어도 2,3,4,8, 또는 그 이상의 정수), 제 1 및 제 2 유전체층은 인접한 반도체 아일랜드의 제 1 및 제 2 그룹(예를 들어, 블록, 행 및/또는 열) 위에(on or over) 인쇄될 수 있다(도 8 참고). 도 8에 나타난 바와 같이, "배가(doubling up)" N-N 및P-P 도핑된 유전체 스트라이프(160-165)는 상대적으로 넓은 잉크젯 인쇄 스와스(swath)를 고려한다. 도핑된 유전체 스트라이프(160-165)를 인쇄하는 것은 복작합 형태 및 습윤 문제를 최소화한다. 유리하게, 비록 일반적으로 필요하지 않아도, N+ - P+ 공간(168)에서 다른 도핑된 유전체는 서로 겹쳐진다. 도핑된 유전체가 서로 겹쳐지는 경우에, 금속 라우팅은 N+ - P+ 공간(168)에서 행해질 수 있다. 따라서, 15 ㎛에 달하는 폭을 가지는 N+ - P+ 공간(168)은 약간의 상업적인 응용에 대한 소자 성능에 상당히 반대로 작용하지 않을 것이다.
도 8에 도시된 바와 같이, 실리콘 아일랜드(131a-b, 135a-b)는 그 위에(on or over) 게이트(예를 들어 150,155)를 가진다. 하나 이상의 게이트(150, 및/또는 155)는 겹쳐있는 신호 선(188 및/또는 189)에 전기적으로 짝을 이룰 수 있다. 콘택홀(도시되지 않음)이 존재하거나 또는 게이트와 신호 선 사이(예를 들어, 게이트(150)과 신호선(189) 사이 또는 게이트(155)와 신호선(188)사이에서)에 형성되는 경우, 콘택홀은 일반적으로 대응하는 실리콘 아일랜드(예를 들어, 135a) 위에 형성되지 않는다. 일 실시예에서, 도핑된 유전체 스트라이프(160)는 N-형 도펀트를 포함하고, 도핑된 유전체 스트라이프(165)는 P-형 도펀트를 포함하고, 신호 선(188)은 제 1 전력원을 공급하며(예를 들어, Vdd 또는 Vcc), 신호 선(189)은 제 2 전력원을 공급한다.(예를 들어, 접지 또는 Vss)
본 방법의 일 면은 반도체 아일랜드 또는 층의 서브세트로 도펀트를 충분히 확산하기 위해 유전체층(들) 및 반도체 아일랜드 또는 층을 어닐링하는 것을 포함한다. 바람직한 소자는 복수의 제 1 및 제 2 반도체 아일랜드와 제 1 및 제 2 유전체막을 포함하며, 제 1 도펀트는 n-형 도펀트를 포함하고, 제 2 도펀트는 p-형 도펀트를 포함한다. 바람직하게는, 제 1 도펀트는 인을 포함하고, 제 2 도펀트는 붕소를 포함한다.
본 발명은 신뢰성이 있는, 상업적으로 수용될 수 있는 특성(예를 들어, 온/오프 속도 및 비율, 캐리어 이동도, Vt's,등)을 가지는, 도핑된 유전체막을 사용하는 MOS 또는 박막 집적 회로의 제조에 있어 소스/드레인(S/D)에 대한 인쇄 접근을 위한 낮은 비용의 방법을 유리하게 제공한다. 인쇄된 및/또는 방사선으로 형성된(radiation-defined) 반도체 구조(및, 선택가능한, 인쇄된 및/또는 방사선으로 형성된 도체 구조)는 더욱 종래 접근에 의해 형성된 구조와 유사한 결과를 제공할 것이나, 종래의 공정 기술보다 휠씬 더 낮은 비용과 더 높은 효율(주 단위에서 월 단위인 것에 반하여, 시간 단위에서 일 단위에 속하게)로, 그리고 작동 소자를 제조하는데 사용되는 공정 도구의 수를 감소한다.
본 발명의 구체적인 실시예에 대한 기재는 예시와 설명의 목적으로 기재되어 있다. 이들 설명은 개시되어 있는 특정의 형태로 본 발명을 제한하려는 것이 아니며, 많은 변경과 변화는 상술한 본 발명의 기술사상을 미루어 보아 가능할 것이 명백하다. 실시예는 본 발명의 기술사상과 이것의 실제적인 응용을 가장 잘 설명하고, 이에 의해 생각하고자하는 특정 용도에 적절하게 본 발명과 다양한 변경을 가지는 여러가지 실시예를 당업자가 가장 잘 이용할 수 있기 위해 선택되고 기술되어 있다. 본 발명의 범위는 이에 첨부된 청구항과 이들의 등가물에 의해 한정되도록 의도되어있다.
도 1 내지 도 7은 게이트 유전체로 덮여진 실리콘 아일랜드 위로 인쇄된 게이트와, 분리된 MOS 소자 위 또는 바로 위로 제 1 및 제 2 인쇄 도핑된 유전체막을 가지는, 실시예의 공정 흐름의 여러 단계에서, 본 발명의 CMOS 소자의 실시예 구현에 대한 단면도를 나타낸다.
도 8은 본 발명의 복수의 인쇄된 MOS 장치를 포함하는 게이트 어레이 구조의 실시예의 포괄적인 도면을 나타낸다.

Claims (18)

  1. a) 전기 기능성 기판 위에 복수의 반도체 아일랜드를 형성하는 단계;
    b) 반도체 아일랜드(island)의 제 1 서브세트(subset) 위에(on or over) 제 1 도펀트를 포함하는 제 1 유전체층과 상기 반도체 아일랜드의 제 2 서브세트 위에(on or over) 제 1 도펀트와 다른 제 2 도펀트를 포함하는 제 2 유전체층을 인쇄(printing)하는 단계;
    c) 상기 반도체 아일랜드의 제 1 서브세트 안으로 상기 제 1 도펀트와 상기 반도체 아일랜드의 제 2 서브세트 안으로 상기 제 2 도펀트를 충분히 확산하기 위해 상기 유전체층(들), 상기 반도체 아일랜드 및 기판을 어닐링(annealing)하는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 아일랜드를 형성하는 단계는 반도체 잉크를 인쇄하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 잉크는 상기 잉크의 1 ~ 50 wt.%의 양의 실란(silane)과 상기 실란이 용해될 수 있는 용매(solvent)를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  4. 제 2 항에 있어서,
    상기 반도체 잉크는 상기 반도체 아일랜드의 어레이(array)를 형성하는 패턴으로 인쇄되고, 상기 제 1 유전체층은 인접한 반도체 아일랜드의 제 1 그룹 위에(on or over) 인쇄되며, 상기 제 2 유전체층은 인접한 반도체 아일랜드의 제 2 그룹 위에(on or over) 인쇄되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  5. 제 1항에 있어서,
    복수의 상기 반도체 아일랜드 중 적어도 하나의 서브셋 위에(on or over) 게이트 유전체층을 형성하는 단계를 더 포함하는 MOS 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    각각의 상기 게이트 유전체층 위에 게이트 전구체 잉크를 인쇄하는 단계와 게이트 전구체로부터 게이트를 형성하는 단계를 더 포함하는 MOS 트랜지스터 제조 방법.
  7. 제 1 항에 있어서,
    상기 어닐링 단계는 소스/드레인 단자를 형성하기에 충분한 온도 및 시간 동안 수행되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 유전체층 및 상기 제 2 유전체층을 인쇄한 후, (ⅰ) 게이트의 상부 표면의 적어도 일부 및 (ⅱ) 적어도 부분적으로 노출된 게이트의 양쪽 위의 반도체 아일랜드 일부분을 노출하여, 상기 제 1 유전체층과 상기 제 2 유전체층 내에 콘택홀을 형성하는 단계를 더 포함하는 MOS 트랜지스터 제조 방법.
  9. 제 8항에 있어서,
    상기 제 1 유전체층 및 상기 제 2 유전체층과 인쇄된 금속 잉크로부터 금속층을 형성하는 게이트와 반도체 아일랜드의 노출된 표면 위에 금속 잉크를 인쇄하는 단계를 더 포함하는 MOS 트랜지스터 제조 방법.
  10. (a) 기판 위에(on or over) 복수의 트랜지스터 게이트를 형성하는 단계;
    (b) 상기 트랜지스터 게이트의 제 1 서브세트 위에(on or over) 제 1 도펀트를 포함하는 제 1 유전체층과 상기 트랜지스터 게이트의 제 2 서브세트 위에(on or over) 제 1 도펀트와 다른 제 2 도펀트를 포함하는 제 2 유전체층을 인쇄하는 단계;
    (c) 각각의 트랜지스터 게이트의 상부 표면을 노출하여, 상기 제 1 유전체층과 상기 제 2 유전체층의 각각에 콘택홀(contact hole)을 형성하는 단계;및
    (d) 상기 콘택 홀을 충분히 넓히기 위해 상기 제 1 유전체층과 상기 제 2 유전체층을 에칭(etching)하는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  11. 제 10항에 있어서,
    상기 콘택홀을 형성하는 단계는 상기 제 1 유전체층과 상기 제 2 유전체층의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  12. 제 10항에 있어서,
    상기 제 1 유전체층 및 상기 제 2 유전체층을 인쇄하는 단계는 상기 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  13. a) 기판;
    b) 제 1 확산가능 도펀트를 포함하는, 기판 위의 복수의 제 1 반도체 아일랜드;
    c) 제 1 확산가능 도펀트와 다른 제 2 확산가능 도펀트를 포함하는, 기판 위의 복수의 제 2 반도체 아일랜드;
    d) 상기 제 1 확산가능 도펀트를 포함하고 상기 제 2 확산가능 도펀트를 포함하지 않는, 상기 반도체 아일랜드의 제 1 서브세트 위의 제 1 유전체막;
    e) 상기 제 2 확산가능 도펀트를 포함하고 상기 제 1 확산가능 도펀트를 포함하지 않으며, 상기 제 2 반도체 아일랜드 상에서 상기 제 1 유전체막에 측방향으로 인접한 제 2 유전체막; 및
    d) 상기 제 1 반도체 아일랜드 및 제 2 반도체 아일랜드와 전기적으로 접촉하는 금속층을 포함하는 전기 소자.
  14. 제 13 항에 있어서,
    상기 각각의 반도체 아일랜드는 IVA족 원소를 포함하는 것을 특징으로 하는 전기 소자.
  15. 제 14 항에 있어서,
    상기 IVA족 원소는 실리콘을 포함하는 것을 특징으로 하는 전기 소자.
  16. 제 13 항에 있어서,
    각각의 복수의 상기 제 1 및 제 2 반도체 아일랜드의 적어도 하나의 서브셋 위에(on or over) 게이트 유전체층과 게이트 유전체층 위의 게이트를 더 포함하는 전기 소자.
  17. 제 13 항에 있어서,
    상기 제 1 유전체막 및 상기 제 2 유전체막이 겹쳐지는 것을 특징으로 하는 전기 소자.
  18. 제 13 항에 있어서,
    밑에 있는 게이트의 상부 표면 중 적어도 일부와 각각의 적어도 부분적으로 노출된 게이트의 양측 위로 각각의 반도체 아일랜드의 일부분을 노출시키는, 상기 제 1 유전체막 및 상기 제 2 유전체막의 적어도 하나의 서브세트에 콘택홀을 더 포함하며, 상기 금속층은 상기 노출된 게이트(들)의 상부 표면 및 상기 반도체 아일랜드의 노출된 부분(들)과 접촉하고 있는 것을 특징으로 하는 전기 소자.
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