KR100960477B1 - 반도체 소자의 ｓｔｉ 형성 방법 - Google Patents

반도체 소자의 ｓｔｉ 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 STI 형성 방법에 관한 것으로, 소정의 하부 구조를 구비하는 반도체 기판 상부에 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 마스크로 소정 두께의 반도체 기판을 식각하여 소자분리영역으로 예정된 부위에 측벽이 수직한 트렌치를 형성하는 단계와, 상기 트렌치 측벽에 플라즈마 처리 공정을 수행하여 플라즈마 산화막을 형성하는 단계와, 상기 트렌치를 매립하는 산화막을 전체 표면 상부에 형성하는 단계와, 상기 결과물에 평탄화 공정을 수행하는 단계를 포함한다.

Description

반도체 소자의 ＳＴＩ 형성 방법{Method for Forming Shallow Trench Isolation of Semiconductor Device}
도 1a 내지 도 1e 는 종래 기술에 따른 반도체 소자의 STI 형성 방법을 도시하는 단면도이다.
도 2 는 STI 식각 프로파일 및 리세스 게이트 식각 후 혼(H)의 모습을 나타낸다.
도 3a 및 도 3b 는 종래 기술에 따른 다른 반도체 소자의 STI 형성 방법을 도시하는 단면도이다.
도 4a 내지 도 4f 는 본 발명에 따른 반도체 소자의 STI 형성 방법을 도시하는 단면도이다.
도 5 는 본 발명에 따른 반도체 소자의 STI 형성 방법에 의해 형성되는 결과물을 도시하는 SEM 사진이다.
< 도면의 주요부분에 대한 부호의 설명 >
10, 20 : 반도체 기판 12, 22 : 질화막 패턴
14, 24 : 트렌치 16, 26 : STI 산화막
18, 28 : STI형 소자 분리막 30 : 플라즈마 산화막
본 발명은 반도체 소자의 STI 형성 방법에 관한 것으로, 보다 상세하게는 3차원 구조의 트랜지스터를 위한 STI 형성시 소자의 집적도 및 동작 신뢰성을 향상시킬 수 있는 방법에 관한 것이다.
메모리 소자의 고집적화에 따라 채널의 길이를 증가시키기 위하여 3차원 구조의 셀을 형성하는데, 특히 게이트 부분을 활성 영역에 넣는 리세스 게이트 구조를 형성함으로써, 채널 길이를 길게 하고 있다.
상기 구조에서 가장 중요한 부분 중 하나는 반도체 기판 상의 활성 영역과 소자분리 영역의 경계 부분에서 활성 영역쪽의 반도체 기판이 뾰족하게 남아 있는 혼 (horn)을 제어하는 방법이다.
도 1a 내지 도 1e 는 종래 기술에 따른 반도체 소자의 STI 형성 방법을 도시하는 단면도이다.
도 1a 를 참조하면, 열 산화 공정을 수행하여 반도체 기판(10) 상부에 패드 산화막(미도시) 및 상기 패드 산화막 상부에 트렌치 식각시 하드 마스크로 사용되는 패드 질화막(미도시)을 형성한다.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 패드 질화막을 선택적으로 식각하여 질화막 패턴(12)을 형성한 다음, 질화막 패턴(12)을 하드마스크로 상기 패드 산화막 및 반도체 기판(10)을 식각하여 소자분리영역으로 예정된 부위에 트렌치(14)를 형성한다.
도 1b 를 참조하면, 트렌치(14)를 매립하는 STI 산화막(16)을 상기 결과물 전체 표면 상부에 형성한다.
도 1c 를 참조하면, STI 산화막(16)을 CMP 공정으로 평탄화하여 STI형 소자분리막(18)을 형성한다.
도 1d 를 참조하면, HF 또는 BOE (Buffered Oxide Etchant, NH4F + HF)를 이용하여 습식 식각 공정을 수행하여 질화막 패턴(12)을 제거한다.
도 1e 를 참조하면, 리세스 게이트 형성을 위해 플라즈마를 이용하여 반도체 기판(10)을 이방성 식각을 한다. 그 결과, 반도체 기판(10)의 위쪽이 아래쪽보다 크기가 작아 활성 영역과 소자분리 영역의 경계 부분에서 활성 영역쪽의 반도체 기판(10)이 뾰족하게 되는 혼(H)이 발생한다. 도 2 는 STI 식각 프로파일 및 리세스 게이트 식각 후 혼(H)의 모습을 나타낸다.
그런데, 상기 혼(H)의 높이 증가로 인해 문턱 전압 (threshold voltage)이 증가하고 또한 트랜지스터 동작 특성의 열화가 발생한다.
이에 따라, 혼(H)을 감소시키기 위하여 반도체 기판(10)을 식각하여 트렌치(14)를 형성함에 있어, 반도체 기판(10)의 활성 영역의 형상이 오목한 프로파일이 되도록 형성하였다.
도 3a 및 도 3b 는 종래 기술에 따른 다른 반도체 소자의 STI 형성 방법을 도시하는 단면도이다.
도 3a 를 참조하면, 반도체 기판(10)을 식각하여 트렌치(14)를 형성함에 있 어, 식각 가스인 염소 가스 (Cl2), 브롬화 수소 가스 (HBr) 및 산소 가스 (O2)의 양을 조절하고, 플라즈마 소스 파워 (plasma source power) 및 비아스 파워 (bias power)를 조절하여, 반도체 기판(10)의 활성 영역의 형상이 오목한 프로파일이 되도록 형성한다.
도 3b 를 참조하면, 상기 결과물 전면에 STI 산화막(16)을 증착한 결과, 갭 필 (gap fill)이 되지 않아 보이드(V)가 발생한다. 상기 보이드(V)에 의해 트랜지스터간의 분리가 제대로 되지 않아 트랜지스터가 동작하지 않는다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, STI 산화막 갭 필시 보이드를 발생시키지 않으면서, 후속 공정인 리세스 게이트 형성 공정시에도 혼을 발생시키지 않기 위한 반도체 소자의 STI 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 하기 단계를 포함하는 반도체 소자의 STI 형성 방법을 제공한다:
소정의 하부 구조를 구비하는 반도체 기판 상부에 질화막 패턴을 형성하는 단계와,
상기 질화막 패턴을 마스크로 소정 두께의 반도체 기판을 식각하여 소자분리영역으로 예정된 부위에 측벽이 수직한 트렌치를 형성하는 단계와,
상기 트렌치 측벽에 플라즈마 처리 공정을 수행하여 플라즈마 산화막을 형성하는 단계와,
상기 트렌치를 매립하는 산화막을 전체 표면 상부에 형성하는 단계와,
상기 결과물에 평탄화 공정을 수행하는 단계.
상기 트렌치를 형성하는 단계는 반응로의 압력을 5 내지 30mT 로 유지하고, 브롬화 수소 가스, 염소 가스 및 산소 가스의 혼합 가스를 식각 가스로 이용하는데, 상기 식각 가스는 상기 브롬화 수소 가스 100 부피부에 대하여 염소 가스를 10 내지 50 부피부, 산소 가스를 1 내지 25 부피부를 포함하며, 상기 식각 가스 중 브롬화 수소 가스의 양을 줄이고, 염소 가스의 양을 늘림으로써 상기 트렌치의 형상이 볼록한 형상에서 오목한 형상으로 변환되는 것을 특징으로 한다.
또한, 상기 트렌치를 형성하는 단계는 플라즈마 소스 파워를 500 내지 1500W 로 조절하고, 비아스 파워를 0 내지 500W 로 조절하고, 상기 플라즈마 소스 파워를 늘리고, 상기 비아스 파워는 줄임으로써, 상기 트렌치의 형상이 볼록한 형상에서 오목한 형상으로 변환되는 것을 특징으로 한다.
또한, 상기 플라즈마 산화막을 형성하는 단계는 마이크로웨이브 플라즈마 또는 전자 사이클로트론 공명 플라즈마를 이용하고, 반응로의 압력을 100 내지 1000mT 로 유지하며, 산소 가스, 질소 가스 및 불소 함유 가스의 혼합 가스를 산화 가스로 이용하는데, 상기 산화 가스는 상기 산소 가스 100 부피부에 대하여 질소 가스를 1 내지 10 부피부, 불소 함유 가스를 0.1 내지 5 부피부를 포함하는 것을 특징으로 한다.
또한, 상기 플라즈마 산화막을 형성하는 단계는 플라즈마 소스 파워를 500 내지 1500W 로 조절하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.
도 4a 내지 도 4f 는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다.
도 4a 를 참조하면, 열 산화 공정을 수행하여 반도체 기판(20) 상부에 패드 산화막(미도시)을 형성하고, 상기 패드 산화막 상부에 트렌치 식각시 하드 마스크로 사용되는 패드 질화막(미도시)을 형성한다.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 패드 질화막을 선택적으로 식각하여 질화막 패턴(22)을 형성한 다음, 질화막 패턴(22)을 마스크로 상기 패드 산화막 및 반도체 기판(20)을 식각하여 소자분리영역으로 예정된 부위에 측벽이 수직한 트렌치(24)를 형성한다.
이때, 트렌치(24)를 형성하기 위한 식각 공정시 반응로의 압력은 5 내지 30mT 로 유지한다.
상기 트렌치(24)를 형성하기 위한 식각 가스로는 브롬화 수소 가스, 염소 가스 및 산소 가스의 혼합 가스를 이용하는 것이 바람직하고, 그 사용량은 상기 브롬화 수소 가스 100 부피부에 대하여 염소 가스는 10 내지 50 부피부를, 산소 가스는 1 내지 25 부피부를 사용하는 것이 바람직하다.
본 발명에서는 상기 브롬화 수소 가스의 양을 줄이고, 염소 가스의 양을 늘 림으로써, 트렌치(24)의 형상을 측벽이 볼록한 형상에서 수직 형상에서 오목한 형상으로 변환시킬 수 있으므로, 상기한 부피 범위내에서 브롬화 수소 가스 및 염소 가스의 양을 적절히 조절하여 측벽이 수직한 트렌치(24)를 형성할 수 있다.
한편, 상기 산소 가스의 양을 조절함으로써 트렌치(24)의 바닥면을 둥근 형상으로 만들 수 있다.
또한, 본 발명에서는 플라즈마 소스 파워를 500 내지 1500W 로 조절하고, 비아스 파워를 0 내지 500W 로 조절하는 것이 바람직하다.
본 발명에서는 상기 플라즈마 소스 파워는 늘리고, 상기 비아스 파워는 줄임으로써, 트렌치(24)의 형상을 측벽이 볼록한 형상에서 수직 형상에서 오목한 형상으로 변환시킬 수 있으므로, 상기한 범위내에서 플라즈마 소스 파워 및 비아스 파워를 적절히 조절하여 측벽이 수직한 트렌치(24)를 형성할 수 있다.
도 4b 를 참조하면, 플라즈마 처리 공정을 수행하여 트렌치(24) 측벽에 플라즈마 산화막(30)을 형성한다.
이때, 플라즈마 처리시 마이크로웨이브 플라즈마 또는 전자 사이클로트론 공명 플라즈마를 이용할 수 있고, 반응로의 압력은 100 내지 1000mT 로 유지하는 것이 바람직하다.
상기 플라즈마 처리시 산화 가스로는 산소 가스, 질소 가스 및 불소 함유 가스의 혼합 가스를 이용하는 것이 바람직하고, 그 사용량은 상기 산소 가스 100 부피부에 대하여 질소 가스는 1 내지 10 부피부를, 불소 함유 가스는 0.1 내지 5 부피부를 사용하는 것이 바람직하다.
상기 불소 함유 가스로는 사불화탄소 가스, 육불화황 가스 또는 삼불화메탄 가스를 사용할 수 있다.
또한, 본 발명에서는 상기 플라즈마 처리시 플라즈마 소스 파워를 500 내지 1500W 로 조절하는 것이 바람직하다.
그 결과, 본 발명에서는 수직 형상의 트렌치(24)의 측벽에 있어서 상단과 하단 부분에서는 플라즈마 산화막(30)이 얇게 형성되고, 중간 부분은 두껍게 형성되기 때문에, 반도체 기판(20)의 활성 영역의 모양은 오목한 형상으로 된다.
도 4c 를 참조하면, 상기 트렌치(24)를 매립하는 STI 산화막(26)을 전체 표면 상부에 형성한 결과, 갭 필에 의해 보이드가 발생하지 않는다.
도 4d 를 참조하면, STI 산화막(26)을 CMP 공정으로 평탄화하여 STI형 소자분리막(28)을 형성한다.
도 4e 를 참조하면, HF 또는 BOE(Buffered Oxide Etchant, NH4F + HF)를 이용하여 습식 식각 공정을 수행하여 질화막 패턴(22)을 제거한다.
도 4f 를 참조하면, 리세스 게이트 형성을 위해 플라즈마를 이용하여 반도체 기판(20)을 이방성 식각한 결과, 활성 영역과 소자분리 영역의 경계 부분에서 활성 영역쪽의 반도체 기판(20)이 뾰족하게 되는 혼이 발생하지 않는다.
도 5 는 본 발명에 따른 반도체 소자의 STI 형성 방법에 의해 형성되는 결과물을 도시하는 SEM 사진이다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 STI 형성 방법에 따르면, 3차원 구조의 트랜지스터를 위한 STI 형성시에 STI 산화막 증착 공정시 보이드를 발생시키지 않고, 아울러 후속 공정인 리세스 게이트 형성 공정시에도 혼을 발생시키지 않기 때문에, 소자의 집적도 및 동작 신뢰성이 향상되어 생산성 및 수율 개선을 가져올 수 있다.

Claims (13)

  1. 하부 구조를 구비하는 반도체 기판 상부에 질화막 패턴을 형성하는 단계와,
    상기 질화막 패턴을 마스크로 소정 두께의 반도체 기판을 식각하여 소자분리영역으로 예정된 부위에 측벽이 수직한 트렌치를 형성하는 단계와,
    상기 트렌치 측벽에 플라즈마 처리 공정을 수행하여 상기 트렌치의 상단과 하단 부분에서는 제 1 두께로 형성되고 상기 트렌치의 중간 부분은 상기 제 1 두께보다 두꺼운 제 2 두께로 형성되는 플라즈마 산화막을 형성하는 단계와,
    상기 트렌치를 매립하는 산화막을 전체 표면 상부에 형성하는 단계와,
    상기 결과물에 평탄화 공정을 수행하는 단계를 포함하는 반도체 소자의 STI 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 반응로의 압력을 5 내지 30mT 로 유지하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 브롬화 수소 가스, 염소 가스 및 산소 가스의 혼합 가스를 식각 가스로 이용하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  4. 제 3 항에 있어서,
    상기 식각 가스는 상기 브롬화 수소 가스 100에 대하여 염소 가스를 10 내지 50 부피분율, 산소 가스를 1 내지 25 부피분율을 갖는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  5. 제 4 항에 있어서,
    상기 식각 가스 중 브롬화 수소 가스의 양을 줄이고, 염소 가스의 양을 늘림으로써 상기 측벽이 수직한 트렌치를 기준으로 오목한 형상으로 변환되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 플라즈마 소스 파워를 500 내지 1500W 로 조절하고, 바이어스 파워를 0 내지 500W 로 조절하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 소스 파워를 늘리고, 상기 바이어스 파워는 줄임으로써, 상기 측벽이 수직한 트렌치를 기준으로 오목한 형상으로 변환되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  8. 제 1 항에 있어서,
    상기 플라즈마 산화막을 형성하는 단계는 마이크로웨이브 플라즈마 또는 전자 사이클로트론 공명 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  9. 제 1 항에 있어서,
    상기 플라즈마 산화막을 형성하는 단계는 반응로의 압력을 100 내지 1000mT 로 유지하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  10. 제 1 항에 있어서,
    상기 플라즈마 산화막을 형성하는 단계는 산소 가스, 질소 가스 및 불소 함유 가스의 혼합 가스를 산화 가스로 이용하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  11. 제 10 항에 있어서,
    상기 불소 함유 가스는 사불화탄소 가스, 육불화황 가스 및 삼불화메탄 가스로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  12. 제 10 항에 있어서,
    상기 산화 가스는 상기 산소 가스 100에 대하여 질소 가스를 1 내지 10 부피분율, 불소 함유 가스를 0.1 내지 5 부피분율을 포함하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  13. 제 1 항에 있어서,
    상기 플라즈마 산화막을 형성하는 단계는 플라즈마 소스 파워를 500 내지 1500W 로 조절하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
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