KR100946020B1 - 하드마스크를 사용하여 금속-절연막-금속 커패시터를알루미늄 금속 배선 레벨과 동시에 형성하는 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 25
- 239000002184 metal Substances 0.000 title claims abstract description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title 1
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000004020 conductor Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 35
- 230000009977 dual effect Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 75
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
금속-절연막-금속(MIM) 커패시터를 제조하는 방법이 개시된다. 이 방법에서, 유전체 층(102, 106)은 하부 도전체 층(100) 위에 형성되고, 상부 도전체 층(104, 108)은 유전체 층 위에 형성된다. 다음으로, 본 발명은 상부 도전체 층 및 유전체 층 위에 에치스톱 층(200)을 형성하고, 에치스톱 층 위에 하드마스크(202)(실리콘 산화물 하드마스크, 실리콘 질화물 하드마스크 등)을 형성한다. 다음으로, 포토레지스트(300)가 하드마스크 위에 패터닝되어, 하드마스크, 에치스톱 층, 유전체 층 및 하부 도전체 층이 포토레지스트를 통해 에칭될 수 있도록 한다.
금속-절연막-금속 커패시터, MIMCap, 하드마스크
Description
본 발명은 일반적으로 금속-절연막-금속(MIM; metal-insulator-metal) 커패시터의 제조방법에 관한 것으로서, 하드마스크가 커패시터 위에 형성되고, 포토레지스트가 하드마스크 위에 패터닝되어 커패시터의 상부 플레이트의 손상없이 포토레지스트를 통해 커패시터 및 대응되는 배선층이 동시에 에칭될 수 있다.
커패시터는 집적 회로 기술에 널리 사용된다. 주지된 커패시터의 한 종류로는 금속-절연막-금속 커패시터(MIMCap)가 있다. 이 종류의 커패시터는 유전체에 의해 분리되어 있는 하부 도전성 플레이트 및 상부 도전성 플레이트를 갖는다. 금속-절연막-금속 커패시터를 제조할 때에, 유전체 및 상부 플레이트는 도전성 층 상에 패터닝된다. 다음으로, 하부 도전성 플레이트 내에 도전성 층을 패터닝하기 위해 포토레지스트가 유전체 및 상부 플레이트 위에 형성된다. 그러나, 상부 플레이트의 가장자리(corners)에서 포토레지스트가 종종 너무 얇아서, 그 아래에 놓인 도전성막을 패터닝하는 동안 상부 플레이트의 가장자리가 침식되는(둥글게되는(rounded)) 바람직하지 않은 결과를 야기한다.
이 문제를 극복하기 위해, 더 두꺼운 포토레지스트가 사용될 수 있다. 그러나, 포토레지스트가 두꺼워짐에 따라, 더 두꺼운 포토레지스트에 의해 패터닝될 수 있는 구조들(커패시터들, 인접 배선 등) 간의 간격이 증가하게 되므로, 배선의 피치(pitch)가 증가하게 되어 바람직하지 않다. 라인들의 피치가 증가할 때(더 두꺼운 레지스트로 인한 더 넓은 라인과 간격에 의해 야기됨), 그 레벨의 배선 밀도는 감소한다. 이는 배선성(wirability)의 손실을 보상하기 위한 부가 레벨을 필요로 하게 하므로, 덜 매력적이고 더 많은 비용이 들게 하는 기술이 되어 버린다.
다른 방법으로, 이 문제는 이미 더 넓은 피치를 갖는 집적 회로 구조 내에 있는 하나의 레벨로 모든 MIMCap들을 이동시킴으로써 극복될 수 있다. 그러나, 이 역시 MIMCap들을 갖는 설계를 위해 더 넓은 피치 레벨이 있어야 하므로 비용과 복잡도를 증가시켜 매력적이지 못하다.
이하에서 설명되는 본 발명은 포토레지스트의 두께를 증가시키지 않고, 실제로 훨씬 얇은 포토레지스트를 사용하도록 함으로써 이 문제를 해결한다. 따라서, 본 발명은 배선 피치의 증가 없이 상부 플레이트 가장자리의 라운딩(rounding) 문제를 극복한다.
본 발명은 금속-절연막-금속(MIM) 커패시터를 제조하는 방법을 포함한다. 이 방법에서, 유전체 층은 하부 도전체 층 위에 형성되고, 상부 도전체 층은 유전체 층 위에 형성된다. 상부 도전체 층은 우선 포토리소그래픽 공정 후 에칭 공정을 사용하여 패터닝된다. 다음으로, 본 발명은 상부 도전체 층 및 유전체 층 위에 에치스톱(etch stop) 층을 형성하고, 에치스톱 층 위에 하드마스크(실리콘 산화물 하드마스크, 실리콘 질화물 하드마스크 등)를 형성한다. 다음으로, 포토레지스트가 하드마스크 위에 패터닝되어, 하드마스크, 에치스톱 층, 유전체 층 및 하부 도전체 층이 포토레지스트를 통해 에칭될 수 있도록 한다.
이 에칭 공정은 하부 도전체 층의 하부 커패시터 플레이트와 배선 패턴을 동시에 패터닝한다. 또한, 에칭 공정은 하드마스크, 상부 도전체, 유전체 층, 에치스톱, 하부 도전체 중 하나 이상을 패터닝하기 위해 상이한 에칭이 사용되는 다단계(multi-step) 에칭 공정을 포함할 수 있다. 하드마스크는 에칭 공정 동안 상부 도전체를 가장자리 라운딩(corner rounding)으로부터 보호한다.
상부 도전체 층의 패터닝된 영역은 커패시터의 상부 플레이트를 포함하고, 상부 플레이트 아래 하부 도전성 층의 패터닝된 영역은 커패시터의 하부 플레이트를 포함하며, 상부 플레이트와 하부 플레이트 사이의 유전체 층의 패터닝된 영역은 커패시터 유전체를 포함한다.
본 발명은 하드마스크가 형성되기 전에, 상부 도전체 층 위에 제2 유전체 층을 형성하고 상부 도전체 층 위에 제3 도전체 층을 패터닝함으로써 듀얼(dual) MIM 커패시터를 형성할 수도 있다.
이 방법은 적어도 하나의 하부 커패시터 플레이트 및 적어도 하나의 배선 레벨을 포함하는 하부 도전체 층을 구비한 MIM 커패시터를 생산한다. 이 구조는 또한 커패시터 플레이트 위의 적어도 하나의 커패시터 유전체 및 커패시터 유전체 위의 적어도 하나의 상부 커패시터 플레이트를 포함한다. 본 발명은 상부 커패시터 플레이트 상의 에치스톱 층 및 에치스톱 층 상의 하드마스크를 사용할 수 있으며, 에치스톱 층은 생략될 수도 있다. 에치스톱 층(또는 하드마스크)은 상부 커패시터 플레이트의 상부 및 측면을 따라서 위치한다.
하드마스크는 하부 도전체 층 내의 에칭된 패턴에 부합하는 패턴을 갖는다. 하부 커패시터 플레이트, 커패시터 유전체 및 상부 커패시터 플레이트는 금속-절연막-금속 커패시터를 형성한다. 금속-절연막-금속 커패시터는 하나의 단일한 금속-절연막-금속 커패시터 또는 듀얼 금속-절연막-금속 커패시터가 될 수 있다. 듀얼 금속-절연막-금속 커패시터는 제2 커패시터 유전체 및 제2 상부 플레이트를 포함할 것이다. 최종 구조에서 절연체 층은 하드마스크를 덮는다. 그러나, 하드마스크는 절연체 층으로부터 구분된다(distinct). 하드마스크는 절연체 층으로부터 화학적으로 구분될 수 있거나, 화학적으로는 유사하더라도 구조적으로 상이할 수 있다(상이한 공정으로 형성됨).
또한, 본 발명은 하드마스크를 사용하기 때문에, 하드마스크 및 그 아래의 도전체 층들을 패터닝하기 위해 훨씬 얇은 포토레지스트가 사용될 수 있다. 이는 더 두꺼운 포토레지스트를 이용하여야 형성될 수 있었던 훨씬 작은 형상들을 본 발명을 통해 형성할 수 있도록 한다. 예를 들어, 본 발명은 배선 패턴에서 배선들 간의 간격을 상부 커패시터 플레이트의 높이의 약 3분의 1만큼 작게 할 수 있다.
그러므로, 본 발명은 MIMCap의 바닥 플레이트와 배선 레벨을 동시에 패터닝하기 위해 하드마스크를 사용하고, 유전체 하드마스크를 원하는 미세한 피치로 패터닝하기 위해 더 얇은 레지스트를 사용할 수 있다. 하드마스크는 MIMCap을 위한 보다 나은 보호를 제공하므로, 본 발명은 아래에 놓인 도전성 층을 패터닝하기 위해 하드마스크 패터닝으로부터의 잔여 레지스트를 사용한다. 또한, 본 발명은 공정 복잡도 및 비용을 더 감소시키기 위해 에치스톱을 하드마스크와 통합한다. 그러므로, 본 발명은 본 발명은 주목할만한 토포그래피(topography)와 매우 미세한 피치 구조로 큰 구조들을 동시에 패터닝하며, 이는 본 발명 이전에는 가능하지 않았다.
본 발명의 이러한 그리고 다른 측면들 및 목적들은 이하의 설명과 첨부된 도면과 관련하여 보다 잘 이해될 수 있을 것이다. 그러나, 이하의 설명들은 본 발명의 바람직한 실시예들 및 그 다수의 특정 상세들을 나타내고 있으나 예시로서 주어진 것이며 한정하고 있는 것이 아님을 이해하여야 한다. 많은 변경 및 수정이 본 발명의 사상에서 벗어나지 않고도 본 발명의 범위 내에서 이루어질 수 있으며, 본 발명은 그러한 모든 변경들을 포함한다.
본 발명은 도면과 관련하여 이하 상세한 설명으로부터 잘 이해될 수 있을 것이다.
도 1은 본 발명에 따른 부분적으로 완성된 집적 회로 구조의 개략적인 단면도.
도 2는 본 발명에 따른 부분적으로 완성된 집적 회로 구조의 개략적인 단면도.
도 3은 본 발명에 따른 부분적으로 완성된 집적 회로 구조의 개략적인 단면 도.
도 4는 본 발명에 따른 부분적으로 완성된 집적 회로 구조의 개략적인 단면도.
도 5는 본 발명에 따른 부분적으로 완성된 집적 회로 구조의 개략적인 단면도.
도 6은 본 발명에 따른 부분적으로 완성된 집적 회로 구조의 개략적인 단면도.
도 7은 절연막과 하드마스크 사이의 구분을 도시하는 마이크로그래프.
도 8은 본 발명의 바람직한 방법을 도시한 흐름도.
본 발명 및 본 발명의 다양한 특징들과 유리한 세부사항들은 첨부된 도면 및 이하 설명의 세부사항에 설명된 비한정적인 실시예들과 관련하여 보다 충분히 설명된다. 도면에 도시된 형상들은 반드시 축척에 맞추어 그려진 것은 아님을 유의하여야 한다. 공지된 컴포넌트 및 공정 기술들은 본 발명을 불필요하게 모호하게 하지 않기 위해 생략되었다. 본 명세서에 사용되는 예시들은 본 발명이 실시될 수 있는 방법들의 이해를 용이하게 하고, 당업자가 본 발명을 실시할 수 있도록 하기 위한 것일 뿐이다. 따라서, 예시들은 본 발명의 범위를 제한하는 것으로 생각되어서는 안된다.
앞에서 언급한 바와 같이, MIMCap 종류의 커패시터는 유전체에 의해 분리되어 있는 하부 도전성 플레이트와 상부 도전성 플레이트를 갖는다. 듀얼 MIMCap(Dual MIMCap)은 동일한 하부 도전성 플레이트, 유전체 및 상부 도전성 플레이트를 가지며, 제2 유전체(상부 도전성 플레이트 위에 위치함) 및 제2 유전체 위에 제2 상부 도전성 플레이트를 더 포함한다. 이러한 구조 모두는 이하 도면에 도시되어있다.
도 1에 도시된 바와 같이, 유전체 층(102)이 하부 도전체 층(100) 위에 형성되고, 상부 도전체 층(104)이 유전체 층(102) 위에서 패터닝된다. 도면부호(110)는 기판을 나타낸다. 이와 비슷하게, 듀얼 금속-절연막-금속 커패시터가 형성될 영역을 위해, 제2 유전체(106)가 패터닝되고, 제1 상부 도전체 플레이트가 패터닝되기 전에 제2 상부 도전체 플레이트(108) 역시 패터닝된다. 이러한 구조를 형성하기 위해 사용되는 물질 및 공정은 당업자에게 공지되어 있으며, 본 발명의 두드러진 특징에 초점을 맞추기 위해 이에 대한 자세한 논의는 하지 않기로 한다.
도 2에 도시된 바와 같이, 다음으로 본 발명은 상부 도전체 층(104, 108) 및 유전체 층(102, 106) 위에 (질화물 등과 같은) 에치스톱 층(etch stop layer; 200)을 선택적으로 형성하고, 열 성장(thermal growth), 화학기상증착(CVD), 플라즈마기상증착(PVD) 등과 같은 임의의 통상적인 공정을 사용하여 에치스톱 층(200) 위에 하드마스크(202)(실리콘 산화물 하드마스크, 실리콘 질화물 하드마스크 등)을 형성한다. 다음으로, 도 3에 도시된 바와 같이, 포토레지스트(300)가 하드마스크(202) 위에 패터닝된다. 아래에 보여지는 바와 같이, 하드마스크(202), 에치스톱 층(200), 유전체 층(102) 및 하부 도전체 층(100)은 포토레지스트(300)를 통해 에칭될 것이다.
다음으로, 도 4에 도시된 바와 같이 하드마스크(202)의 영역들을 제거하기 위해 (선택적 반응성 이온 에칭(RIE)과 같은) 임의의 통상적인 에칭 공정이 부분적으로 에치스톱 층(200) 위까지 또는 완전히 관통하도록 수행된다. 이는 개구(402)를 형성한다. 이 공정은 도 4의 화살표(400)로 표시된 것과 같이 포토레지스트(300)의 일부 침식을 야기한다. 하드마스크(202)는 에칭 공정 동안 상부 도전체 층(104)을 가장자리 라운딩으로부터 보호한다.
포토레지스트(300)와 비교할 때의 하드마스크(202)의 에칭 선택성은, 일반적인 하드마스크 에칭 공정을 위한 포토레지스트(300)와 비교한 도전체(104, 108)의 에칭 선택성보다 높다. 그러므로, 더 얇은 포토레지스트(300)가 적절한 위치의 하드마스크(202)에 사용될 수 있다. 그렇지 않다면, 감소된 에칭 선택성 때문에, 하드마스크(202) 없이는 산화물(102) 또는 도전체(100)를 에칭할 때 더 두꺼운 포토레지스트(300)가 필요하게 될 것인데, 이는 포토레지스트(300)의 더 많은 부분이 에칭 공정에서 소비될 것이기 때문이다. 하드마스크(202)를 사용함으로써, 더 많은 하드마스크(202) 물질이 소비되고 더 적은 포토레지스트(300)가 소비되므로, 포토레지스트(300)가 더 얇아질 수 있다. 더 얇은 포토레지스트가 사용되는 경우, 더 작은 개구가 패터닝될 수 있게 되어 형상들이 보다 근접하게 위치할 수 있게 되며, 이로 인해 임의의 배선 패턴의 피치를 감소시킬 수 있다.
이 에칭 공정은 하부 도전체 층(100)에서 하부 커패시터 플레이트 및 배선 패턴을 동시에 패터닝할 수 있다. 에칭 공정은 단일 에칭 공정 또는 하드마스크(202), 상부 도전체, 유전체 층(102), 에치스톱(200) 및/또는 하부 도전체(100) 등을 패터닝하기 위해 서로 다른 에칭이 사용되는 다단계(multi-step) 에칭 공정을 포함할 수 있다. 일 예시에서, 도 4의 하드마스크 개구 절차(HMO; hardmask opening procedure)로부터의 잔여 레지스트가 후속의 금속 에칭(도 5 참조) 동안 측벽을 중합하는데(polymerize) 사용되어 방향성 및 적절한 프로파일(profile)을 제공하게 된다. 얼마나 많은 상이한 에칭 공정들이 필요한지에 대한 구분은, 사용되는 상이한 물질들 및 사용되는 상이한 종류의 에칭 공정들에 따라 변화한다.
도 5는 하부 도전체 층(100)까지 에칭이 완료된 후의 구조를 도시한다. 이러한 에칭 공정들은 개구(502)를 생성한다. 화살표(500)에 의해 도시된 바와 같이 부가적인 에칭 공정은 포토레지스트(300)을 더 침식함에 유의한다. 이 에칭 공정은 하드마스크(202)의 일부마저 제거할 수 있으나, 상부 도전체 플레이트(104, 108)는 에칭 공정에 의해 영향받지 않으며 배경기술에서 논의된 가장자리 라운딩 문제를 겪지 않는다. 이 공정은 하부 도전체 층(100)으로부터 하부 도전체 플레이트(504) 뿐 아니라 배선 패턴들(506)을 동시에 형성한다.
도 6에 도시된 바와 같이, 본 발명은 적어도 하나의 하부 커패시터 플레이트(504) 및 적어도 하나의 배선 패턴(506)을 포함하는 하부 도전체 층(100)을 구비한 MIM 커패시터를 생산한다. 이 구조는 또한 커패시터 플레이트 위의 적어도 하나의 커패시터 유전체(102, 106) 및 커패시터 유전체 위의 적어도 하나의 상부 커패시터 플레이트(104, 108)를 포함한다. 본 발명은 상부 커패시터 플레이트 상의 에치스톱 층(200) 및 에치스톱 층(200) 상의 하드마스크(202)를 사용할 수 있고, 또는 에치스톱 층(200)은 생략될 수도 있다. 에치스톱 층(200) 또는 하드마스 크(202)는 상부 커패시터 플레이트의 상부 및 측면을 따라 위치한다.
하드마스크(202)는 하부 도전체 층(100) 내에 에칭된 패턴과 부합하는 패턴을 갖는다. 하부 커패시터 플레이트(504), 커패시터 유전체(102, 106) 및 상부 커패시터 플레이트(104, 108)는 단일한 금속-절연막-금속 커패시터 또는 듀얼 금속-절연막-금속 커패시터 중 하나를 형성할 수 있다. 듀얼 금속-절연막-금속 커패시터는 제2 커패시터 유전체(106) 및 제2 상부 플레이트(108)를 포함한다. 또한, 에치스톱 층(200)은 구조에 남아있다.
최종 구조에서 절연막(600)(예컨대, 층간 절연막(ILD))은 하드마스크(202)를 덮는다. 그러나, 하드마스크(202)는 절연막(600)과는 구분된다. 하드마스크(202)는 절연막(600)으로부터 화학적으로 구분될 수 있거나, 화학적으로 유사하더라도 구조적으로 상이할 수 있다(상이한 공정으로 형성됨). 절연막(600)과 하드마스크(202) 사이의 구분(700; distinction)은 도 7의 마이크로그래프 형태에서 볼 수 있다.
상기 공정이 도 8의 흐름도에 도시된다. 보다 구체적으로, 단계(800)에서 본 발명은 하부 도전체 층 위에 유전체 층을 형성하여 시작되며, 단계(802)에서 상부 도전체 층이 유전체 층 위에 형성된다. 다음으로, 본 발명은 상부 도전체 층 및 유전체 층 위에 에치스톱 층을 형성하고(804), 단계(806)에서 에치스톱 층 위에 하드마스크를 형성한다. 다음으로, 단계(808)에서 포토레지스트가 하드마스크 위에 패터닝되어 하드마스크, 에치스톱 층, 유전체 층 및 하부 도전체 층이 포토레지스트를 통해 에칭될 수 있도록 한다.
이 에칭 공정은 하부 도전체 층(810)으로부터 하부 커패시터 플레이트 및 배선 패턴을 동시에 패터닝한다. 에칭 공정(810)은 하드마스크, 상부 도전체, 유전체 층, 에치스톱, 하부 도전체 등 중에 하나 이상을 패터닝하기 위해 상이한 에칭이 사용되는 다단계 에칭 공정을 포함할 수 있다. 하드마스크는 에칭 공정 동안 상부 도전체 층을 가장자리 라운딩으로부터 보호한다.
위에서 설명된 바와 같이, 본 발명은 하드마스크를 사용하기 때문에 하드마스크 및 그 아래에 놓인 도전체 층들을 패터닝하기 위해 훨씬 얇은 포토레지스트(300)가 사용될 수 있다. 이는 본 발명으로 하여금 더 두꺼운 포토레지스트(300)를 이용하여 형성되는 것보다 훨씬 더 작은 형상들을 형성할 수 있게 한다. 예를 들어, 본 발명은 배선 패턴(506)의 배선들간 간격을 상부 커패시터 플레이트(하부 플레이트의 바닥 위) 높이의 약 3분의 1만큼 작게할 수 있다.
그러므로, 본 발명은 MIMCap의 바닥 플레이트 및 배선 레벨을 패터닝하기 위해 하드마스크(202)를 사용하고, 원하는 미세한 피치로 유전체 하드마스크(202)를 패터닝하기위해 더 얇은 레지스트를 사용할 수 있다. 하드마스크(202)가 MIMCap를 위한 보다 나은 보호를 제공하기 때문에, 본 발명은 아래에 놓인 도전성 층을 패터닝 하기 위하여 하드마스크(202) 패터닝으로부터의 잔여 레지스트를 사용한다. 또한, 본 발명은 공정 복잡도와 비용을 더 줄이기 위해 에치스톱을 하드마스크(202)에 통합한다. 그러므로, 본 발명은 주목할만한 토포그래피(topography)와 매우 미세한 피치 구조로 큰 구조들을 동시에 패터닝하며, 이는 본 발명 이전에는 가능하지 않았다.
본 발명이 바람직한 실시예들에 의하여 설명되었으나, 당업자는 본 발명이 첨부된 청구항들의 사상과 범위 내에서 변경되어 실시될 수 있음을 인지할 것이다.
Claims (28)
- 금속-절연막-금속 커패시터(metal-insulator-metal capacitor) 구조체로서,적어도 하나의 하부 커패시터 플레이트(plate) 및 적어도 하나의 배선 패턴을 포함하는 하부 도전체 층;상기 하부 커패시터 플레이트 위의 적어도 하나의 커패시터 유전체;상기 커패시터 유전체 위의 적어도 하나의 상부 커패시터 플레이트; 및상기 상부 커패시터 플레이트 위의 하드마스크(hardmask)를 포함하는 금속-절연막-금속 커패시터 구조체.
- 제1항에 있어서,상기 하드마스크는 상기 상부 커패시터 플레이트의 상부 및 측면을 따라 위치하는 구조체.
- 제1항에 있어서,상기 하드마스크는 상기 하부 도전체 층 내의 에칭된 패턴에 부합하는(matching) 패턴을 갖는 구조체.
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- 제1항에 있어서,상기 금속-절연막-금속 커패시터 구조체는 적어도 하나의 듀얼(dual) 금속-절연막-금속 커패시터를 더 포함하며, 상기 듀얼 금속-절연막-금속 커패시터는 제2 커패시터 유전체 및 제2 상부 플레이트를 포함하는 구조체.
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- 금속-절연막-금속 커패시터 구조체로서,적어도 하나의 하부 커패시터 플레이트 및 적어도 하나의 배선 패턴을 포함하는 하부 도전체 층;상기 하부 커패시터 플레이트 위의 적어도 하나의 커패시터 유전체;상기 커패시터 유전체 위의 적어도 하나의 상부 커패시터 플레이트;상기 상부 커패시터 플레이트 상의 에치스톱 층(etch stop layer); 및상기 에치스톱 층 상의 하드마스크를 포함하는 구조체.
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- 금속-절연막-금속 커패시터를 제조하는 방법으로서,하부 도전체 층 위에 유전체 층을 형성하는 단계;상기 유전체 층 위에 상부 도전체 층을 패터닝하는 단계;상기 상부 도전체 층 및 상기 유전체 층 위에 하드마스크를 형성하는 단계;상기 하드마스크 위에 포토레지스트를 패터닝하는 단계; 및상기 하드마스크, 상기 유전체 층 및 상기 하부 도전체 층을 상기 포토레지스트를 통해 에칭하는 단계를 포함하는 방법.
- 제15항에 있어서,상기 에칭하는 단계는 상기 하부 도전체 층의 하부 커패시터 플레이트 및 배선 패턴을 동시에 패터닝하는 방법.
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- 제15항에 있어서,상기 에칭하는 단계는 상기 하드마스크, 상기 상부 도전체 층, 상기 유전체 층 및 상기 하부 도전체 중 하나 이상에 대해 상이한 에칭이 사용되는 다단계(multi-step) 에칭 단계를 포함하는 방법.
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- 제15항에 있어서,상기 하드마스크는 실리콘 산화물 하드마스크 및 실리콘 질화물 하드마스크 중 하나를 포함하는 방법.
- 금속-절연막-금속 커패시터를 제조하는 방법으로서,하부 도전체 층 위에 유전체 층을 형성하는 단계;상기 유전체 층 위에 상부 도전체 층을 패터닝하는 단계;상기 상부 도전체 층 및 상기 유전체 층 위에 에치스톱 층을 형성하는 단계;상기 에치스톱 층 위에 하드마스크를 형성하는 단계;상기 하드마스크 위에 포토레지스트를 패터닝하는 단계; 및상기 하드마스크, 상기 에치스톱 층, 상기 유전체 층 및 상기 하부 도전체 층을 상기 포토레지스트를 통해 에칭하는 단계를 포함하는 방법.
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/709,907 US7301752B2 (en) | 2004-06-04 | 2004-06-04 | Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask |
| US10/709,907 | 2004-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070028392A KR20070028392A (ko) | 2007-03-12 |
| KR100946020B1 true KR100946020B1 (ko) | 2010-03-09 |
Family
ID=35449523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067025149A KR100946020B1 (ko) | 2004-06-04 | 2005-05-26 | 하드마스크를 사용하여 금속-절연막-금속 커패시터를알루미늄 금속 배선 레벨과 동시에 형성하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US7301752B2 (ko) |
| EP (1) | EP1792343A4 (ko) |
| JP (1) | JP4900831B2 (ko) |
| KR (1) | KR100946020B1 (ko) |
| CN (1) | CN1954263B (ko) |
| TW (1) | TW200603370A (ko) |
| WO (1) | WO2005122245A2 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060091496A1 (en) * | 2004-10-28 | 2006-05-04 | Hewlett-Packard Development Company, Lp | Metal-insulator-metal device |
| KR100824627B1 (ko) * | 2006-12-22 | 2008-04-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP4600687B2 (ja) * | 2007-03-29 | 2010-12-15 | Ｔｄｋ株式会社 | 電子部品およびその製造方法 |
| US8629488B2 (en) * | 2008-04-23 | 2014-01-14 | Semiconductor Components Industries, Llc | Method for manufacturing an energy storage device and structure therefor |
| TWI382523B (zh) * | 2008-07-09 | 2013-01-11 | United Microelectronics Corp | 金屬－金屬電容及其製法 |
| US8445991B2 (en) | 2008-12-24 | 2013-05-21 | Magnachip Semiconductor, Ltd. | Semiconductor device with MIM capacitor and method for manufacturing the same |
| KR101090932B1 (ko) | 2008-12-24 | 2011-12-08 | 매그나칩 반도체 유한회사 | 캐패시터 및 그의 제조방법 |
| US8191217B2 (en) * | 2009-08-05 | 2012-06-05 | International Business Machines Corporation | Complimentary metal-insulator-metal (MIM) capacitors and method of manufacture |
| US10497773B2 (en) | 2014-03-31 | 2019-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to improve MIM device performance |
| US9412806B2 (en) | 2014-06-13 | 2016-08-09 | Invensas Corporation | Making multilayer 3D capacitors using arrays of upstanding rods or ridges |
| US9548349B2 (en) * | 2014-06-25 | 2017-01-17 | International Business Machines Corporation | Semiconductor device with metal extrusion formation |
| US9793339B2 (en) * | 2015-01-08 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing copper contamination in metal-insulator-metal (MIM) capacitors |
| US9397038B1 (en) | 2015-02-27 | 2016-07-19 | Invensas Corporation | Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates |
| US11114373B1 (en) * | 2020-02-26 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal structure |
| CN113725164B (zh) | 2020-05-26 | 2023-07-04 | 长鑫存储技术有限公司 | 电容孔形成方法 |
| US11961880B2 (en) | 2021-05-06 | 2024-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-insulator-metal structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319767B1 (en) * | 2001-03-05 | 2001-11-20 | Chartered Semiconductor Manufacturing Ltd. | Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors via plasma ashing and hard masking technique |
| US6461914B1 (en) * | 2001-08-29 | 2002-10-08 | Motorola, Inc. | Process for making a MIM capacitor |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5736448A (en) * | 1995-12-04 | 1998-04-07 | General Electric Company | Fabrication method for thin film capacitors |
| DE19625520C1 (de) | 1996-06-26 | 1997-06-12 | Reishauer Ag | Verfahren und Vorrichtung zum Feinbearbeiten von Stirnzahnrädern |
| CA2193905A1 (en) | 1996-12-24 | 1998-06-24 | Luc Ouellet | Integrated processing for an etch module |
| US5827766A (en) * | 1997-12-11 | 1998-10-27 | Industrial Technology Research Institute | Method for fabricating cylindrical capacitor for a memory cell |
| US5998264A (en) * | 1998-03-06 | 1999-12-07 | Wu; Shye-Lin | Method of forming high density flash memories with MIM structure |
| US6150707A (en) * | 1999-01-07 | 2000-11-21 | International Business Machines Corporation | Metal-to-metal capacitor having thin insulator |
| KR100280288B1 (ko) | 1999-02-04 | 2001-01-15 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| JP3608990B2 (ja) * | 1999-10-19 | 2005-01-12 | 新光電気工業株式会社 | 多層回路基板およびその製造方法 |
| JP2002064184A (ja) * | 2000-06-09 | 2002-02-28 | Oki Electric Ind Co Ltd | コンデンサ部を備えた半導体装置の製造方法 |
| JP2002141472A (ja) * | 2000-11-06 | 2002-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6284590B1 (en) | 2000-11-30 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors |
| US6528366B1 (en) * | 2001-03-01 | 2003-03-04 | Taiwan Semiconductor Manufacturing Company | Fabrication methods of vertical metal-insulator-metal (MIM) capacitor for advanced embedded DRAM applications |
| US6271084B1 (en) * | 2001-01-16 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process |
| US6750113B2 (en) | 2001-01-17 | 2004-06-15 | International Business Machines Corporation | Metal-insulator-metal capacitor in copper |
| JP3842111B2 (ja) | 2001-11-13 | 2006-11-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2003158190A (ja) * | 2001-11-22 | 2003-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3994017B2 (ja) * | 2002-02-28 | 2007-10-17 | 富士通株式会社 | 半導体装置の製造方法 |
| US6972265B1 (en) * | 2002-04-15 | 2005-12-06 | Silicon Magnetic Systems | Metal etch process selective to metallic insulating materials |
| US6583491B1 (en) * | 2002-05-09 | 2003-06-24 | Taiwan Semiconductor Manufacturing Co., Ltd | Microelectronic fabrication having microelectronic capacitor structure fabricated therein |
| US6593185B1 (en) | 2002-05-17 | 2003-07-15 | United Microelectronics Corp. | Method of forming embedded capacitor structure applied to logic integrated circuit |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US6720232B1 (en) * | 2003-04-10 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure |
| JP2005079513A (ja) * | 2003-09-03 | 2005-03-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7038266B2 (en) * | 2004-03-01 | 2006-05-02 | Taiwan Semiconductor Manufacturing Co Ltd | Metal-insulator-metal (MIM) capacitor structure formed with dual damascene structure |
| JP2005311299A (ja) * | 2004-03-26 | 2005-11-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
2004
- 2004-06-04 US US10/709,907 patent/US7301752B2/en not_active Expired - Fee Related
-
2005
- 2005-05-26 JP JP2007515330A patent/JP4900831B2/ja not_active Expired - Fee Related
- 2005-05-26 CN CN2005800153580A patent/CN1954263B/zh active Active
- 2005-05-26 KR KR1020067025149A patent/KR100946020B1/ko not_active IP Right Cessation
- 2005-05-26 EP EP05754954A patent/EP1792343A4/en not_active Withdrawn
- 2005-05-26 WO PCT/US2005/018521 patent/WO2005122245A2/en active Application Filing
- 2005-06-01 TW TW094118000A patent/TW200603370A/zh unknown
-
2007
- 2007-08-15 US US11/838,939 patent/US7511940B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319767B1 (en) * | 2001-03-05 | 2001-11-20 | Chartered Semiconductor Manufacturing Ltd. | Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors via plasma ashing and hard masking technique |
| US6461914B1 (en) * | 2001-08-29 | 2002-10-08 | Motorola, Inc. | Process for making a MIM capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1792343A2 (en) | 2007-06-06 |
| EP1792343A4 (en) | 2009-11-11 |
| WO2005122245A3 (en) | 2006-10-05 |
| US20080019077A1 (en) | 2008-01-24 |
| KR20070028392A (ko) | 2007-03-12 |
| US7301752B2 (en) | 2007-11-27 |
| CN1954263B (zh) | 2010-07-21 |
| TW200603370A (en) | 2006-01-16 |
| JP2008502144A (ja) | 2008-01-24 |
| US20050272219A1 (en) | 2005-12-08 |
| CN1954263A (zh) | 2007-04-25 |
| WO2005122245A2 (en) | 2005-12-22 |
| JP4900831B2 (ja) | 2012-03-21 |
| US7511940B2 (en) | 2009-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |