KR100943489B1 - 금속 블리스터 디펙트를 개선할 수 있는 반도체 소자의제조 방법 - Google Patents

금속 블리스터 디펙트를 개선할 수 있는 반도체 소자의제조 방법 Download PDF

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Abstract

금속 블리스터 디펙트를 개선할 수 있는 반도체 소자의 제조 방법이 개시된다. 반도체 소자의 제조 방법은 금속 배선을 갖는 반도체 기판 위에 층간 절연막을 형성하는 단계, 콘텍 홀의 영역을 정의하는 포토레지스터 패턴을 형성하는 단계, 포토레지스터 패턴을 마스크로 이용하여 플루오르가 포함된 가스에 의하여 층간 절연막을 식각하여 콘택 홀을 형성하는 단계, 및 형성된 콘택 홀 표면에 식각 후에 잔류하는 플루오르 반응 생성물을 수소 플라즈마 처리하여 제거하는 단계를 포함한다. 반도체 소자의 제조 방법은 금속 배선을 갖는 반도체 기판 위에 층간 절연막을 형성하고, 층간 절연막에 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 층간 절연막 위에 장벽 금속막을 형성하는 단계, 장벽 금속막 위에 도전체 물질을 증착하고, 플러그를 형성하는 단계, 및 수소 플라즈마 처리을 이용하여 도전체 물질 증착시 발생한 플루오르 반응 생성물을 제거하는 단계를 포함한다.
반도체 소자의 금속 배선(metal line of semiconductor device)

Description

금속 블리스터 디펙트를 개선할 수 있는 반도체 소자의 제조 방법{Method of manufacturing semiconductor device to improve metal blister defect}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 금속 블리스터 디펙트를 개선할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서 플루오르 가스(Fluorine gas)는 콘택 홀 식각 공정, 후처리 공정(Clean Reactive Ion etching), 및 콘택 홀 내의 텅스텐 증착 공정(W-Fill)에서 유용하게 사용되고 있다.
그러나 플루오르 가스를 과도하게 사용하거나 후속 습식 세정 공정(Wet Cleaning)에서 플루오르 함유량이 많은 폴리머(Fluorine Rich Polymer)의 제거 능력이 떨어질 경우 후속 열공정(thermal process) 진행 후 이종 막질 계면, 즉 텅스텐 플러그와 장벽 티타늄(Ti) 막 사이의 계면에서 플루오르와 티타늄(Ti)이 반응하여 휘발성 물질인 TiF4의 발생이 가능하며 이로 인하여 상기 텅스텐 플러그와 장벽 티타늄 막 사이의 유착(adhesion)을 열화시키는 금속 블리스터 디펙트가 발생될 수 있다.
도 1a 내지 도 1c는 웨이퍼의 금속 블리스터 디펙트(metal blister defect)의 양상을 나타내며, 도 2a 및 2b는 웨이퍼 상에서 금속 블리스터 디펙트의 발생 지역의 디자인 룰(design rule)을 나타내고, 도 3은 금속 블리스터 디펙트 발생 지역의 옵티컬 이미지 및 X-sem 이미지를 나타낸다.
도 1a 내지 도 1c를 참조하면, 웨이퍼의 에지 부분은 금속 블리스터 디펙트에 취약하고 다이(Die) 내 일정 패턴에서 발생한다. 도 2a 및 도 2b를 참조하면, 다이(die)내 하부 콘택 홀 밀도가 높은 지역일수록 플루오르의 잔류량이 많아 상기 금속 블리스터 디펙트가 더 많이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자 제조 공정 중에 사용된 플루오르에 의하여 발생될 수 있는 금속 블리스터 디펙트를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 소자의 제조 방법은 금속 배선을 갖는 반도체 기판 위에 층간 절연막을 형성하는 단계, 콘텍 홀의 영역을 정의하는 포토레지스터 패턴을 형성하는 단계, 포토레지스터 패턴을 마스크로 이용하여 플루오르가 포함된 가스에 의하여 층간 절연막을 식각하여 콘택 홀을 형성하는 단계, 및 형성된 콘택 홀 표면에 식각 후에 잔류하는 플루오르 반응 생성물을 수소 플라즈마 처리하여 제거하는 단 계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 금속 배선을 갖는 반도체 기판 위에 층간 절연막을 형성하고, 층간 절연막에 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 층간 절연막 위에 장벽 금속막을 형성하는 단계, 장벽 금속막 위에 도전체 물질을 증착하는 단계, 및 수소 플라즈마 처리을 이용하여 상기 도전체 물질 증착시 발생한 플루오르 반응 생성물을 제거하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 소자의 금속 블리스터 디펙트의 원인이 되는 잔류 플루오르를 수소 플라즈마 처리를 통하여 감소시킴으로써 금속 블리스터 디펙트를 방지하는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸다. 먼저 도 4a에 도시된 바와 같이, 반도체 기판(310)에 금속 배선(312)을 형성하고, 금속 배선(312)이 형성된 반도체 기판(310) 위에 층간 절연막(315)을 형성한다. 상기 층간 절연막(315)은 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition, PE-CVD)에 의해 증착될 수 있다.
다음으로 도 4b에 도시된 바와 같이 콘텍 홀의 영역을 정의하는 포토레지스터 패턴(325)을 형성한다. 즉 상기 층간 절연막(315) 위에 반사 방지막(320)을 형성한 후 형성된 반사 방지막(320) 상에 포토레지스터 패턴(325)을 형성하기 위하여 포토리소그래피(Photolithography)를 이용한 사진 공정을 수행한다.
다음으로 도 4c에 도시된 바와 같이 반응성 이온 식각(reactive ion etching)에 의하여 상기 포토레지스터 패턴(325)에 따라 콘택 홀(330)을 형성한다.
상기 반응성 이온 식각은 이온 충격을 이용한 반응성 화학 공정과 물리적 공정에서 웨이퍼 표면에서 물질을 제거하는 기술이다. 콘택 홀(330) 형성을 위한 반응성 이온 식각 공정에서 사용되는 플루오르 가스(예컨대, C4F8 또는 C5F8)에 의하여 반응성 이온 식각 공정 후 상기 콘택 홀(330) 내부에 잔류하는 플루오르에 의하여 플루오르 반응 생성물(예컨대, SiO2 + CxF4 → SiF4 + CO2 + CO + CxFy(polymer형성)이 발생될 수 있다. 여기서 x 및 y는 화학 반응식에서 C와 F의 반응비를 나타낸다. 이러한 플루오르 반응 생성물(예컨대, CxFy 또는 SixOyFz))은 후속 공정(예컨대, 후술하는 텅스텐 플러그 형성 공정)에 영향을 주어 금속 블리스터 디펙트를 야기할 수 있다.
도 4c에 도시된 반응성 이온 식각 공정 후 도 4d에 도시된 바와 같이 수소 플라즈마 처리(H2 plasma treatment)하여 잔류하는 플루오르 반응 생성물(예컨대, CxFy)을 제거한다. 잔류하는 플루오르 반응 생성물은 수소 플라즈마 처리에 의하여 HF로 휘발됨으로써 제거될 수 있다.
상기 수소 플라즈마 처리는 수소 가스량은 130 ~ 170 SCCM 또는 200~400 SCCM, 전원 전력(source power)은 250~500와트, 바이어스 전력(bias power)은 100와트 이하, 압력(pressure)은 50 미리 토르(mmTorr) 이하, 척 온도(chuck temperature)는 섭섭씨 20~50도인 조건에서 수행될 수 있다.
도 4e에 도시된 바와 같이 수소 플라즈마 처리 공정 후 애셔(asher) 공정을 수행함으로써 포토리지스트(photoresist, 325) 및 반사 방지막(320)을 제거하고, 습식 세정에 의하여 콘택 홀(330) 주변의 잔류물(미도시)을 제거한다.
도 5a 내지 도 5f는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸다.
먼저 도 5a에 도시된 바와 같이 금속 배선(312)을 갖는 반도체 기판(310) 위에 층간 절연막(315)을 형성하고, 상기 층간 절연막(315)에 콘택 홀(330)을 형성한다.
다음으로 도 5b에 도시된 바와 같이 상기 콘택 홀(330)이 형성된 층간 절연막(315) 위에 장벽 금속막(barrier metal layer, 410)을 형성한다. 상기 장벽 금속막(410)은 티타늄 나이트라이드(TiN)이거나 또는 티타늄(Ti) 막 위에 티타늄 나이트라이드(TiN) 막이 적층되도록 형성될 수 있다.
상기 장벽 금속막(410)은 물리적 기상 증착(physical vapor deposition, 이하 PVD라 한다) 또는 화학적 기상 증착(chemical vapor deposition, 이하 CVD라 한다)에 의해 수행될 수 있으나, PVD인 스퍼터링(sputtering) 방식이 주로 사용된다.
다음으로 도 5c에 도시된 바와 같이 상기 장벽 금속막(410) 위에 도전체 물질(415)을 증착하며, 도 5d에 도시된 바와 같이 증착된 텅스텐을 화학적 기계적 연 마(chemical mechanical planarization, CMP)에 의하여 평탄화한다. 상기 도전체 물질(415)은 텅스텐일 수 있다.
상기 텅스텐은 CVD에 의하여 증착될 수 있으며, 이를 위하여 2단계의 증착 공정이 수행된다. 제1 단계는 핵 생성 단계(2WF + 3SiH4 → 2W(s) + 3SiF4 + 6H2 + SiFx(s))이며, 제2 단계는 텅스텐을 증착하는 벌크 증착(bulk deposition) 단계(WF6 + 3H2 →W(s) + 6HF + SiFx(s))이다.
텅스텐을 CVD로 증착할 경우 WF6 가스에 함유되어 있는 플루오르(F)가 실리콘 기판 또는 불균일하게 증착된 장벽 금속막의 티타늄(Ti)과 반응성이 매우 좋아 쉽게 플루오르 반응 생성물(예컨대, SiFx 또는 TiF4)이 생성된다. 이러한 플루오르 반응 생성물은 콘택 홀의 접촉 저항을 증가시키거나 후속 열공정(예컨대, 어닐링 공정(annealing process))시 팽창하여 금속 블리스터 디펙트의 문제점을 야기시킬 수 있다.
그래서 도 5e에 도시된 바와 같이 상기 텅스텐 증착시 발생한 플루오르 반응 생성물(예컨대, SiFx 또는 TiF4)을 수소 플라즈마 처리을 이용하여 제거한다. 상기 플루오르 반응 생성물(예컨대, SiFx 또는 TiF4)은 수소 플라즈마 처리에 의하여 HF로 휘발됨으로써 제거될 수 있다.
도 5f에 도시된 바와 같이 상기 층간 절연막(315) 위에 잔존하는 금속 장벽막(410)을 제거하고, 터치-업(Touch-up) 공정을 통하여 텅스텐 플러그(415')를 형성한다.
도 5e에 도시된 수소 플라즈마 처리는 본 발명의 실시 예와 같이 상기 텅스 텐 플러그 전에 수행될 수도 있으나 이에 한정되는 것은 아니며, 도 5f에 도시된 상기 텅스텐 플러그(415') 형성 후 수행될 수 있다. 이로 인하여 상기 텅스텐 증착시 발생한 플루오르 반응 생성물(예컨대, SiFx 또는 TiF4)은 HF로 휘발됨으로써 제거될 수 있다.
도 6은 수소 플라즈마 처리 유무에 따른 잔류 플루오르의 농도의 유의차(significant difference)를 나타내는 AES 분석 결과이다. 도 6에 따르면, AES(Auger electron spectroscopy) 분석 결과 수소 플라즈마 처리하지 않은 웨이퍼(REFERENCE)와 수소 플라즈마 처리한 웨이퍼(PET_H2) 사이에 플루오르 농도 유의차가 있음을 나타낸다. 여기서 상기 AES 분석 결과를 나타내는 그래프의 종축은 플루오르의 농도를, 횡축은 수소 플라즈마 처리 후 경과 시간을 나타낸다.
상기 수소 플라즈마 처리는 수소 가스량은 230 ~ 270 SCCM 또는 200~400 SCCM, 전원 전력은 350~600와트, 바이어스 전력은 100와트 이하, 압력(pressure)은 50 미리 토르(mmTorr) 이하, 척 온도는 섭씨 20~50도인 조건에서 수행될 수 있다.
도 7a 및 도 7b는 수소 플라즈마 처리 전후 웨이퍼에 대한 TEM 분석 결과를 나타낸다. TEM(Transmission Electron Microscope) 분석 결과에 따르면, 금속 블리스터 디펙트가 도 7a에 도시된 수소 플라즈마 처리하지 않은 웨이퍼에 비하여 도 7b에 도시된 수소 플라즈마 처리된 웨이퍼가 개선됨을 볼 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1c는 웨이퍼의 금속 블리스터 디펙트의 양상을 나타낸다.
도 2a 및 2b는 웨이퍼 상에서 금속 블리스터 디펙트의 발생 지역의 디자인 룰을 나타낸다.
도 3은 금속 블리스터 디펙트 발생 지역의 옵티컬 이미지 및 X-sem 이미지를 나타낸다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸다.
도 5a 내지 도 5f는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸다.
도 6은 수소 플라즈마 처리 유무에 따른 잔류 플루오르의 농도의 유의차를 나타내는 AES 분석 결과이다.
도 7a 및 도 7b는 수소 플라즈마 처리 전후 웨이퍼에 대한 TEM 분석 결과를 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
310: 반도체 기판, 312: 금속 배선,
315: 층간 절연막, 330: 콘택 홀,
320: 반사 방지막, 325: 포토리지스트,
410: 장벽 금속막, 415: 도전체 물질,
415': 텅스텐 플러그.

Claims (5)

  1. 삭제
  2. 삭제
  3. 금속 배선을 갖는 반도체 기판 위에 층간 절연막을 형성하고, 상기 층간 절연막에 콘택 홀을 형성하는 단계;
    콘택 홀이 형성된 층간 절연막 위에 장벽 금속막을 형성하는 단계;
    플루오르를 포함하는 가스를 이용하는 CVD(Chemical Vapor Deposition)에 의하여 상기 장벽 금속막 위에 도전체 물질을 증착하는 단계;
    상기 도전체 물질 증착시 발생하는 플루오르 반응 생성물을 수소 플라즈마 처리을 이용하여 제거하는 단계;
    증착된 도전체 물질을 화학적 기계적 연마(chemical mechanical planarization, CMP)에 의하여 평탄화하는 단계; 및
    상기 평탄화 공정 수행 후 층간 절연막 위에 잔류하는 장벽 금속막을 제거하고 터치-업(touch-up) 공정을 통하여 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 플루오르 반응 생성물은 CVD 증착시 이용하는 플루오르가 상기 반도체 기판 또는 상기 장벽 금속막과 반응하여 생기는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 장벽 금속막은 티타늄 나이트라이드이거나 또는 티타늄 막 위에 티타늄 나이트라이드 막을 적층한 것이고, 상기 도전체 물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 제조 방법.
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