KR100914301B1 - 표면 거침도가 개선된 텅스텐층 형성 방법 - Google Patents
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Abstract
반도체 기판 상에 제1텅스텐층을 제1증착하고, 제1텅스텐층을 불소(F) 이온 또는 염소(Cl) 이온을 포함하는 플라즈마(plasma) 식각소스를 이용하여 표면 건식 식각을 수행하여 제1텅스텐층 표면의 거침도를 완화시키고, 제1텅스텐층 상에 제2텅스텐층을 제2증착하는 단계를 포함하는 텅스텐층 형성 방법을 제시한다. 이때, 표면 건식 식각 후 퍼지(purge) 단계를 수행하고, 제1증착, 표면 건식 식각, 퍼지 및 제2증착 단계들은 동일한 화학기상증착 챔버(chamber) 내에서 인시튜(insitu)로 2회 내지 4회 반복하여 평탄한 텅스텐층을 구현할 수 있다.
텅스텐, 표면 거침도, CVD
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 표면 거침도(surface roughness)가 개선된 텅스텐층 형성 방법에 관한 것이다.
반도체 소자를 구성하는 회로 패턴의 크기가 급격히 축소됨에 따라, 회로 신호를 전달하는 배선의 크기 또한 크게 축소되고 있다. 50㎚ 기술 이하의 반도체 소자의 경우 소자에서 요구되는 보다 낮은 저항 특성을 충족시키기 위해서, 저저항 텅스텐(low resistivity W)을 적용하여 비트 라인(bit line)과 같은 배선을 형성하는 시도가 이루어지고 있다.
반도체 소자를 구성하는 회로 또는 배선 패턴의 크기가 축소됨에 따라, 배선층을 증착한 후 배선층을 패터닝하는 식각 과정에 표면 거침도에 따른 문제가 유발되고 있다. 50㎚ 급 이하 디자인 룰(design rule)이 적용되는 반도체 소자의 경우, 비트 라인의 선폭 대비 텅스텐층의 표면 거침도는 상대적으로 커지게 된다. 이와 같이 상대적으로 크게 영향을 미치게 된 텅스텐층 표면 거침도는, 텅스텐층의 패터닝을 위한 마스크(mask)를 패터닝하는 노광 과정에 상대적으로 큰 영향을 미치게 된다.
50㎚ 급 이하 디자인 룰을 적용하여 소자를 제조할 때, 저저항 텅스텐층이나 화학기상증착(CVD)에 의한 텅스텐층은 다소의 차이는 있으나 상당한 표면 거침도를 가지는 것으로 평가되고 있다. 따라서, 텅스텐층 상에 형성되는 하드 마스크(hard mask)나 포토레지스트층은 이러한 텅스텐층 표면의 프로파일(profile)에 영향을 받아, 텅스텐층의 표면 프로파일을 따르는 표면 프로파일을 가지게 증착 또는 도포된다. 이는 증착이나 도포 시에 하지막 의존성이 증착되는 층이나 도포되는 층에 영향을 미치기 때문이다. 이에 따라, 포토레지스트층을 정교하게 노광 및 현상하기 어려워지고 있어, 텅스텐층이 패터닝을 위한 마스크의 형성이 상대적으로 어려워지고 있다.
도 1은 종래의 텅스텐층의 표면 거침도를 설명하기 위해서 개략적으로 제시한 단면도이다. 도 1을 참조하면, 반도체 기판(10) 상에 층간 절연층(20)과 같은 하부층이 도입되고, 하부층 상에 텅스텐층(30)이 비트 라인(bit line)과 같은 배선층으로 증착된다. 텅스텐층(30)은 저저항 텅스텐층이나 화학기상증착(CVD)로 형성될 수 있다.
텅스텐층(30)의 증착은 실질적으로 핵생성(nucleation)된 시드(seed)들로부터 텅스텐 그레인(grain)이 성장하고 합쳐져 하나의 층으로 증착되는 증착 메커니즘(mechanism)으로 해석될 수 있다. 따라서, 텅스텐층(30)의 표면은 이러한 그레인들 간의 계면(interface) 등에 의해 굴곡진 프로파일(profile)을 가지게 된다. CVD 텅스텐층은 저저항 텅스텐층의 경우에 비해 상대적으로 다수의 핵입자 생성 및 다 수의 그레인들 성장에 의해 상대적으로 작은 크기의 그레인 성장이 수반되므로, 상대적으로 평탄한 표면 프로파일을 보일 수 있다. 그럼에도 불구하고, 텅스텐층(30) 표면의 굴곡진 부분의 산(peak)과 골(valley) 사이의 높이 차이(D)는, 텅스텐층(30)이 패터닝된 후의 패턴 선폭(CD)을 50㎚ 정도로 고려할 때 상대적으로 상당히 큰 차이로 평가된다.
이와 같은 텅스텐층(30)의 표면 거침도는, 텅스텐층(30) 상에 형성되는 하드 마스크(hard mask)를 위한 층이나 그 상에 형성되는 포토레지스트층(40)에 전이되게 된다. 따라서, 거친 표면을 가지는 포토레지스트층(40)의 표면에 노광 광이 입사될 경우, 포토레지스트층(40)의 표면이나 하부의 하드 마스크를 위한 층과의 계면이나 또는 하부의 텅스텐층(30) 표면과의 계면에서의 난반사의 증가에 의해 정상적인 선택적 노광이 수행되기 어려워지고 있다. 이에 따라, 포토레지스트 패턴의 형성 시 불량이 유발될 수 있고, 이는 곧 텅스텐층(30)의 패터닝 시 패턴 불량 또는 선폭 불균일을 유발하는 원인으로 작용할 수 있다.
이와 같은 텅스텐층(30)의 표면 거침도를 완화하기 위한 방법으로 텅스텐층(30)을 증착한 후, 텅스텐층(30) 표면을 화학기계적연마(CMP) 과정을 도입하려는 시도가 고려될 수 있다. 그런데, 이러한 CMP 과정으로 산과 골 사이의 높이 차이(D)를 줄일 수 있으나, 텅스텐층(30)에 대해 적합한 CMP 과정의 개발 및 CMP 과정의 도입에 의한 공정 단계의 증가, 이에 따른 공정 단가의 상승 및 공정 진행 시간의 증가가 유발될 수 있다. 따라서, 텅스텐층(30)의 표면 거침도를 완화할 수 있는 새로운 방법의 개발이 요구되고 있다.
본 발명은 반도체 소자의 배선으로 사용되는 텅스텐층의 표면 거침도를 개선할 수 있는 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 제1텅스텐층을 제1증착하는 단계; 상기 제1텅스텐층을 표면 건식 식각하여 상기 제1텅스텐층 표면의 거침도를 완화시키는 단계; 및 상기 제1텅스텐층 상에 제2텅스텐층을 제2증착하는 단계를 포함하는 텅스텐층 형성 방법을 제시한다.
상기 제1증착, 표면 건식 식각 및 제2증착은 화학기상증착 챔버(chamber) 내에서 인시튜(insitu)로 수행될 수 있다. 상기 표면 건식 식각 이후에 상기 챔버 내를 퍼지(purge)하는 단계를 더 포함할 수 있다.
상기 표면 건식 식각은 상기 제1텅스텐층 표면에 불소(F) 이온을 포함하는 플라즈마(plasma) 식각소스를 제공하여 상기 식각소스와 상기 제1텅스텐층과의 반응에 의해 상기 표면이 식각되게 수행될 수 있다.
상기 표면 건식 식각은 상기 제1텅스텐층 표면에 염소(Cl) 이온을 포함하는 플라즈마(plasma) 식각소스를 제공하여 상기 식각소스와 상기 제1텅스텐층과의 반응에 의해 상기 표면이 식각되게 수행될 수 있다.
상기 제1증착, 표면 건식 식각 및 제2증착 단계를 인시튜로 2회 내지 4회 반복할 수 있다.
본 발명의 실시예는, 본 발명은 반도체 소자의 배선으로 사용되는 텅스텐층의 표면 거침도를 개선할 수 있는 방법을 제시할 수 있어, 화학기계적연마(CMP) 과정의 추가 도입을 배제할 수 있다. 이에 따라, 공정 비용을 증가를 억제하고 공정 수행에 요구되는 시간의 증가를 억제하며, 보다 평탄한 표면을 가지는 텅스텐층을 제공할 수 있다. 따라서, 텅스텐층을 패터닝하는 과정에서 표면 거침도에 의한 악영향의 발생을 억제하여, 보다 미세한 선폭의 텅스텐층 패턴을 형성할 수 있다.
본 발명의 실시예에서는, 텅스텐을 1차 증착하고 증착된 제1텅스텐층의 표면에 건식 식각을 수행하여 표면을 식각한다. 이러한 식각에 의해 표면의 산과 골의 차이가 완화될 수 있다. 이때, 식각 과정은 불소 이온(F-) 또는 염소 이온(Cl-)을 포함하는 식각소스(etchant)를 이용하여 수행될 수 있다. 이후에, 표면의 거침도가 완화되어 보다 평탄화된 제1텅스텐층에 제2텅스텐층을 증착한다. 이때, 제2텅스텐층은 하지막 의존성에 의해 보다 완화된 표면 거침도를 가지게 성장된다. 요구되는 표면 거침도를 가지게 텅스텐층을 형성하기 위해서, 이러한 증착 - 표면 식각 - 증착 과정을 다수 번, 예컨대, 2회 내지 4회 반복 수행할 수 있다.
도 2 내지 도 5는 본 발명의 실시예에 따른 표면 거침도가 개선된 텅스텐층 형성 방법을 설명하기 위해서 개략적으로 제시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 층간절연층(200)과 같은 하부층을 형성한 후, 층간절연층(200) 상에 제1텅스텐층(310)을 제1증착한다. 이때, 제1텅스텐층(310)의 제1증착은 화학기상증착(CVD) 과정으로 수행된다. CVD 과정은 상대적으로 핵생성에 의한 시드(seed)들이 더 촘촘하게 형성될 수 있다. 시드들이 촘촘하게 형성된 경우, 시드들로부터 성장하는 그레인(grain)들의 크기가 상대적으로 작은 크기로 성장될 수 있어, 제1텅스텐층(310) 표면에 유발되는 표면 거침도를 상대적으로 완화시킬 수 있다.
이때, 제1증착 시 적용하는 증착 온도를 상대적으로 낮추어 주면, 텅스텐 원자의 열 확산(diffusion)을 억제할 수 있다. 이에 따라, 그레인의 성장을 억제하여 그레인들의 크기를 보다 작은 크기로 제한할 수 있다. 이러한 경우 증착 온도는 대략 상온 보다 높게 설정되나 395℃ 미만의 낮은 온도로 진행하는 것이 유효하다. 이러한 CVD 과정은 육불화황(WF6)과 같은 텅스텐소스와, 실란(SiH4) 또는 수소(H2)와 같은 환원소스를 CVD 챔버 내에 제공하여 반응시킴으로써, 텅스텐이 시드로부터 성장하게 유도할 수 있다.
이와 같이 CVD 제1증착 과정으로 제1텅스텐층(310)을 형성하더라도, 표면 거침도는 다소 크게 유발될 수 있다. 이는 텅스텐층을 패터닝하여 형성할 패턴의 선폭이 상대적으로 작게, 예컨대, 50㎚ 이하로 설정되므로, 이러한 선폭에 비해 표면 거침도가 상대적으로 큰 것으로 평가될 수 있다. 따라서, 이러한 표면 거친 정도를 완화시키는 과정이 요구된다.
도 3을 참조하면, 제1텅스텐층(310)의 표면에 대해 표면 건식 식각을 수행한 다. 제1텅스텐층(310)의 표면에 유발된 거침도를 완화시키기 위해서, 제1텅스텐층(310) 표면에 대한 표면 식각을 수행한다. 이때, 표면 식각은 가스 상(phase)의 식각소스를 제1텅스텐층(310)의 증착이 수행된 CVD 챔버 내에 공급하고, 식각소스를 플라즈마(plasma)로 여기시킨다. 식각소스의 공급 시 CVD 챔버 내에 증착소스의 공급은 중단되고, 이러한 증착소스를 대신하여 식각소스가 공급된다. 따라서, 제1텅스텐층(310)의 CVD 증착에 인시튜(insitu)로 표면 식각 과정이 수행될 수 있다.
식각 과정은 불소 이온(F-) 또는 염소 이온(Cl-)을 포함하는 식각소스(etchant)를 이용하여 수행될 수 있다. 예컨대, 불소(F)나 염소(Cl)를 포함하는 화학 가스(chemical gas)를 챔버 내에 공급하고, 플라즈마로 여기시킴으로써 제1텅스텐층(310) 표면에 제공될 수 있다. 식각소스로는 텅스텐층의 선택적 식각 또는 패터닝 시 사용되는 건식 식각 가스, 예컨대, 삼불화질소(NF3)나 사불화탄소(CF4), 사염화탄소(CCl4) 또는 육불화황(SF6)과 같은 불소(F) 또는 염소(Cl)를 포함하는 화학 가스를 이용할 수 있다.
이때, 식각 과정은 제1텅스텐층(310)이 CVD되는 챔버 내에서 인시튜로 수행될 수 있다. 인시튜로 표면 식각 과정이 수행되므로, 증착 과정과 식각 과정 사이에 진공 단절(vacuum break)이 배제되어, 제1텅스텐층(310)의 표면에 대한 원하지 않는 오염이나 산화를 억제시킬 수 있다. CVD 과정에서 제공되는 증착소스, 예컨대, 육불화황(WF6)과 같은 텅스텐소스와, 실란(SiH4) 또는 수소(H2)와 같은 환원소스 대신에 식각소스를 제공하고 플라즈마로 여기시킴으로써, 표면 식각 과정이 인 시튜로 수행될 수 있다. 또한, 식각에 따라 발생되는 잔류 부산물은 식각 후 챔버를 퍼지(purge)시킴으로써 억제시킬 수 있다. 불소 이온의 경우 텅스텐소스도 역시 불소 이온을 포함하고 있으므로, 실질적으로 잔류 부산물에 의한 오염은 억제될 수 있다.
한편, 불소 이온에 비해 염소 이온의 크기가 상대적으로 크기 때문에, 표면 거침도를 완화하는 효과를 보다 더 기대할 수 있다. 염소 이온은 상대적으로 좁은 표면의 골 부분 내로 도달하기 어려워, 표면의 산 부분에 집중적으로 도달하여 이러한 산 부분에 식각 반응을 집중적으로 수행하게 된다. 이에 따라, 산 부분이 선택적으로 식각 제거되므로, 제1텅스텐층(310)의 표면의 산과 골의 차이를 보다 유효하게 줄어들게 된다. 이러한 표면 건식 식각에 의해 제1텅스텐층(310) 표면의 산과 골의 차이(도 1의 D)가 도 4에 제시된 바와 같이 완화될 수 있다. 이와 같이 산과 골의 차이(도 1의 D)가 완화된 제1텅스텐층(311) 상에 후속 증착과정을 수행한다.
도 5를 참조하면, 표면 거침도, 특히, 표면의 산과 골의 차이가 완화된 제1텅스텐층(311) 상에 제2텅스텐층(330)을 CVD 증착한다. 이때, 제1텅스텐층(311) 상에 CVD 과정은 핵생성 과정이 생략된 벌크(bulk) 성장 과정으로 수행될 수 있다. 예컨대, 육불화황(WF6)과 같은 텅스텐소스와, 실란(SiH4) 또는 수소(H2)와 같은 환원소스를 CVD 챔버 내에 제공하고 반응시킴으로써 제1텅스텐층(311) 표면에서 제2텅스텐층(330)이 성장되도록 할 수 있다. 이때, 증착 온도는 상온 보다 높은 대략 395℃ 미남의 상대적으로 낮은 온도로 유지하는 것이 표면 거침도의 완화에 보다 유리하다. CVD 증착되는 제2텅스텐층(330)은 증착 시 하지막 의존성에 의해서, 실질적으로 하지막인 제1텅스텐층(311)의 표면 프로파일(profile)에 영향을 받게 된다. 제1텅스텐층(311) 표면이 표면 식각에 의해 거침도가 완화된 상태이므로, 제2텅스텐층(330)은 상대적으로 평탄한 표면을 가진 상태로 증착 성장하게 된다. 후속의 패터닝 과정에서 요구되는 표면 거침도를 가지게 텅스텐층(311, 330)을 형성하기 위해서, 이러한 증착 - 표면 식각 - 증착 과정을 다수 번, 예컨대, 2회 내지 4회 반복 수행할 수 있다.
이와 같이 본 발명의 실시예에서는 제2텅스텐층(330)의 표면 거침도가 상대적으로 완화된 평탄한 표면을 구현할 수 있다. 따라서, 텅스텐층(311, 330)을 증착한 후 수행되는 포토레지스트 패턴 노광 과정이나 텅스텐층(311, 330) 식각 과정에서 거친 표면에 의한 문제들을 개선할 수 있다. 예컨대, 포토레지스트층 노광 시 거친 표면에 의한 난반사에 따른 노광 불량을 억제할 수 있다. 이에 따라, 보다 정교한 선폭의 포토레지스트 패턴을 얻을 수 있고, 포토레지스트 패턴을 마스크로 이용한 식각 과정에 의해 보다 정교한 선폭의 텅스텐 패턴을 형성할 수 있다.
본 발명의 실시예에서는 상대적으로 표면 거침도가 완화되어 평탄한 표면을 가지는 텅스텐층(311, 330)을 구현할 수 있어, 평탄한 표면을 위해 텅스텐층 표면에 CMP를 수행하는 과정을 생략할 수 있다. 따라서, CMP 도입에 따른 생산 비용 증가를 억제하고 또한 공정 시간 증가를 억제할 수 있다. 따라서, 반도체 소자의 양산성 증대를 구현할 수 있다.
도 1은 종래의 텅스텐층의 표면 거침도를 설명하기 위해서 개략적으로 제시한 단면도이다.
도 2 내지 도 5는 본 발명의 실시예에 따른 텅스텐층 형성 방법을 설명하기 위해서 개략적으로 제시한 단면도들이다.
Claims (4)
- 화학기상증착 챔버(chamber) 내에 장착된 반도체 기판 상에 제1텅스텐층을 제1증착하는 단계;상기 챔버 내에서 상기 제1증착에 인시튜(insitu)로 상기 제1텅스텐층 표면에 불소(F) 이온 또는 염소(Cl) 이온을 포함하는 플라즈마(plasma) 식각소스를 제공하여, 상기 식각소스와 상기 제1텅스텐층과의 표면 반응에 의해 상기 표면이 식각되게 하여 상기 제1텅스텐층 표면의 거침도를 완화시키는 단계;상기 챔버 내를 퍼지(purge)하는 단계;상기 제1텅스텐층 상에 제2텅스텐층을 상기 챔버 내에서 인시튜로 제2증착하는 단계; 및상기 제1증착, 표면 건식 식각 및 제2증착 단계를 인시튜로 2회 내지 4회 반복하는 단계를 포함하는 텅스텐층 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101464173B1 (ko) | 2013-07-23 | 2014-11-21 | 영남대학교 산학협력단 | 전이금속 칼코겐화합물 박막 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050118476A (ko) * | 2004-06-14 | 2005-12-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR20070089058A (ko) * | 2006-02-27 | 2007-08-30 | 어플라이드 머티어리얼스, 인코포레이티드 | 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법 |
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2008
- 2008-03-27 KR KR1020080028628A patent/KR100914301B1/ko not_active IP Right Cessation
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