KR100929795B1 - 전압 제어 발진기용 프로그램 가능 커패시터 뱅크 - Google Patents

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Abstract

프로그램가능 커패시터 뱅크는 다중 동조 엘리먼트들(510y)를 포함한다. 각각의 동조 엘리먼트는 두개의 동조 커패시터들(512y, 514y), 및 공통 노드들(V1z, Vrz, V1y, Vry)로 커패시터들을 전기적으로 접속하고 상기 공통 노드로부터 상기 커패시터들을 전기적으로 분리하는 패스 트랜지스터(516y)를 포함한다. 온도계 디코딩된 커패시터 뱅크에 대하여, 모든 동조 엘리먼트들에 대한 동조 커패시터들은 동일한 커패시턴스(Ct)를 가진다. 각각의 동조 엘리먼트는 패스 트랜지스터에 대한 높은 바이어스 전압을 제공하는 적어도 하나의 풀-업 트랜지스터(522y, 524y), 및 패스 트랜지스터에 대한 낮은 바이어스 전압을 제공하는 적어도 하나의 풀-다운 트랜지스터(526y, 528y)를 포함한다. 다중 동조 엘리먼트들은 (1) 동조 엘리먼트들이 사다리의 한 단부로부터 시작하여 사다리의 다른 단부쪽으로 진행하는 순차 순서로 턴온되고 (2) 각각의 동조 엘리먼트가 전위 동조 엘리먼트로부터 바이어싱을 수신하고 후위 동조 엘리먼트로 바이어싱을 제공하도록 사다리 토폴로지로 배열될 수 있다. 커패시터 뱅크는 VCO들 및 다른 회로들을 위하여 사용될 수 있다.

Description

전압 제어 발진기용 프로그램 가능 커패시터 뱅크{PROGRAMMABLE CAPACITOR BANK FOR A VOLTAGE CONTROLLED OSCILLATOR}
본 출원은 "전압 제어 발진기의 개략적 동조를 위한 온도계 디코딩된 커패시터 뱅크"이라는 명칭으로 2004년 3월 29일에 출원된 미국가출원번호 제60/557,782호의 우선권을 주장한다.
본 발명은 일반적으로 회로들, 특히 전압 제어 발진기(VCO) 및 다른 회로들에 사용하기 위한 디지털적으로 프로그램가능 커패시터 뱅크에 관한 것이다.
VCO들은 많은 전자회로들의 일체형 부분이며 통신회로들에 특히 중요하다. 예컨대, VCO들은 종종 주파수 상향 변환 및 하향 변환을 위하여 송신기 및 수신기 부시스템들에 의하여 사용되는 국부 발진기(LO)를 생성하기 위하여 사용된다. VCO들은 동기 회로들(예컨대, 플립-플롭들)에 대한 클록 신호를 생성하기 위하여 사용된다. 무선 통신 시스템에서 무선장치(예컨대, 셀룰라 전화)는 송신기 및 수신기 회로에 대한 LO 신호들을 생성하고 디지털 회로에 대한 클록 신호들을 생성하기 위하여 다중 VCO들을 사용할 수 있다.
VCO는 전형적으로 특정 주파수 또는 특정 범위의 주파수들에서 동작하도록 설계된다. VCO에 대한 발진 주파수는 회로 컴포넌트 허용오차들, 집적회로(IC) 처리 변화들, 회로 컴포넌트 에이징 등과 같은 다양한 인자들로 인하여 공칭 설계값으로부터 벗어날 수 있다. 발진 주파수는 온도, 전력 공급 변화 등과 같은 다양한 인자들로 인하여 정상 동작동안 변화할 수 있다. VCO는 전형적으로 적정 주파수로 VCO를 동작시키기 위하여 발진 주파수를 조절하는데 사용되는 하나 이상의 가변 커패시터들(버랙터들)을 사용한다. VCO에 대한 동조 범위는 전체 조절 범위에 걸쳐 버랙터(들)을 가변시킴으로써 달성된 발진 주파수들의 범위를 언급한다. VCO는 앞서 언급된 모든 인자들로 인한 발진 주파수의 예측된 변화를 커버하는 충분히 넓은 동조 범위를 가지도록 설계될 수 있다. 그러나, 넓은 동조범위는 위상 잡음 성능을 저하시킬 수 있다. 위상 잡음은 발진기 신호의 단기간 랜덤 주파수 변동들을 지칭하며 발진기 신호의 품질을 기술하기 위하여 사용되는 파라미터이다.
동조 범위 요건을 감소시키기 위하여, VCO는 발진 주파수를 조절하기 위하여 프로그램가능 커패시터 뱅크를 사용할 수 있다. 커패시터 뱅크는 개별적으로 스위칭 온 또는 오프될 수 있는 동조 커패시터들의 뱅크를 포함한다. 각각의 동조 커패시터는 스위칭 온될 때 발진 주파수를 감소시킨다. 동조 커패시터는 전형적으로 2진 가중 커패시턴스들을 가지며, 이는 뱅크의 제 1동조 커패시터가 단위 커패시턴스를 가지며 각각의 다음 동조 커패시터가 전위 동조 커패시터의 커패시턴스의 두배를 가진다는 것을 의미한다. 다른 전체 동조 커패시턴스들은 순차적인 큰 이산 스텝들에서 적절한 동조 커패시터(들)을 스위칭 온시킴으로써 획득될 수 있다. 커패시터 스텝은 두개의 인접하는 이산 스텝들에 대한 동조 커패시턴스의 차이이다. 2진 가중 동조 커패시터들에 있어서, 커패시턴스 스텝은 뱅크의 커패시터가 스위칭 온되는지의 여부에 따라 넓게 변화할 수 있다. 커패시턴스 스텝들의 큰 변화는 VCO에 대한 주파수 조절을 복잡하게 할 수 있으며 위상 잡음 성능을 저하시킨다.
따라서, VCO 및 다른 회로들에 대한 개선된 성능을 제공할 수 있는 프로그램 가능 커패시터 뱅크에 대한 필요성이 요구된다.
양호한 성능을 가진 디지털적으로 프로그램가능 커패시터 뱅크가 여기에 기술된다. 프로그램가능 커패시터 뱅크는 다중 동조 엘리먼트들을 포함한다. 일 실시예에서, 각각의 동조 엘리먼트는 두 개의 동조 커패시터들 및 패스 트랜지스터를 포함하며, 이들은 직렬로 접속된다. 패스 트랜지스터는 두 개의 동조 커패시터들사이에 배치되며 공통 노드들로부터 커패시터들을 전기적으로 접속하거나 또는 분리하도록 동작한다. 온도계 디코딩 커패시터 뱅크에 대하여, 모든 동조 엘리먼트들에 대한 동조 커패시터는 동일한(또는 단위) 커패시턴스를 가진다. 일반적으로, 커패시터 뱅크의 동조 엘리먼트들은 동일한 또는 다른 커패시턴스들을 가질 수 있다. 각각의 동조 엘리먼트는 패스 트랜지스터에 대한 높은 바이어스 전압을 제공하기 위하여 사용된 적어도 하나의 풀-업 트랜지스터 및 패스 트랜지스터에 대한 낮은 바이어스 전압을 제공하기 위하여 사용되는 적어도 하나의 풀-다운 트랜지스터를 포함한다. 커패시터 뱅크의 다중 동조 엘리먼트들은 동조 엘리먼트들이 사다리의 한 단부로부터 시작하여 사다리의 다른 단부쪽으로 진행하는 순차 순서대로 턴온된다. 각각의 동조 엘리먼트는, 이하에 기술된 바와같이, 동조 엘리먼트와 동일한 ON 또는 OFF 상태를 가진 "전위" 동조 엘리먼트로부터 바이어싱을 수신하고 "후위" 동조 엘리먼트에 바이어싱을 제공할 수 있다. 온도계 디코딩된 커패시터 뱅크 및 사다리 토폴로지는 2진 디코딩된 커패시터 뱅크에 비하여 다양한 장점들을 제공한다.
여기에 기술된 프로그램가능 커패시터 뱅크는 VCO들, 동조가능 필터들, 디지털-아날로그 변환기들(DAC) 등과 같은 다양한 회로들을 위하여 사용될 수 있다. 본 발명의 다양한 양상들 및 실시예들은 이하에서 더 상세히 기술될 것이다.
본 발명의 특징들 및 성질들은 유사한 도면부호가 유사한 엘리먼트들을 나타내는 도면들과 함께 이하의 상세한 설명을 참조할때 더욱더 명백해질 것이다.
도 1A 및 도 1B는 두개의 VCO 설계들을 도시한 도면.
도 2는 전형적인 CMOS VCO 설계를 도시한 도면.
도 3은 프로그램가능 커패시터 뱅크를 도시한 도면.
도 4는 프로그램가능 커패시터 뱅크내의 동조회로를 도시한 도면.
도 5, 도 7A, 도 7B 및 도 7C는 사다리 토폴로지로 배열된 동조 엘리먼트들을 가진 프로그램 가능 커패시터 뱅크의 4가지 실시예들을 도시한 도면들.
도 6은 트랜지스터들에 의하여 제공된 바이어싱을 갖는 동조 엘리먼트를 도시한 도면.
도 8A 및 도 8B는 온도계 디코딩된 커패시터 뱅크 및 2진 디코딩된 커패시터 뱅크에 대한 커패시턴스 스텝들 및 품질 인자(Q)의 플롯들을 도시한 도면.
도 9는 무선 장치의 블록도.
용어 "전형적으로"는 "예로서의 사용"을 의미하는 것으로 여기에서 사용된다. "전형적으로"로 여기에서 기술된 임의의 실시예 또는 설계가 반드시 다른 실시예들 또는 설계들에 비하여 바람직하거나 또는 유리한 것으로 해석되지는 않는다.
VCO는 종래에 공지된 다양한 설계들로 구현될 수 있다. 일부 VCO 설계들은 무선 주파수(RF)에 더 적합하며, 일부 VCO 설계들은 IC상에 제조하기에 더 적합하며, 일부 VCO 설계들은 양호한 위성 잡음 성능 등을 제공할 수 있다. 일부 전형적인 VCO 설계들은 이하에 기술된다.
도 1A는 제 1설계에 대한 VCO(100)의 개략도를 도시한다. VCO(100)는 네거티브 저항 엘리먼트(110) 및 공진기 탱크 회로(120)를 포함하며, 공진기 탱크 회로(120)는 인덕터(130) 및 조절가능 커패시터(104)로 구성된다. 네거티브 저항 엘리먼트(110)는 발진을 위하여 필요한 신호 이득(또는 동일하게는, 네거티브 저항)을 제공한다. 네거티브저항 엘리먼트(110) 및 공진기 탱크 회로(120)는 발진을 위하여 필요한 360° 위상 시프트를 제공한다. VCO(100)는 fosc의 기본 주파수를 가진 발진기 신호(Osc)를 제공한다. 발진 주파수 fosc는 주로 인덕터(103)의 인덕턴스(L) 및 커패시터(140)의 커패시턴스(C)에 의하여 결정되며 다음과 같이 표현된다.
Figure 112008030812714-pct00001
수식(1)
도 1B는 제 2 설계를 위한 VCO(150)의 개략도를 도시한다. VCO(150)는 네거티브 저항 엘리먼트(160) 및 공진기 탱크 회로(170)를 포함하며, 공진기 탱크 회로(170)는 인덕터(180) 및 조절가능 커패시터들(190, 192)로 구성된다. 네거티브 저항 엘리먼트(160)는 발진을 위하여 필요한 네거티브 저항을 제공한다. 네거티브 저항 엘리먼트(160) 및 공진기 탱크 회로(170)는 발진을 위하여 필요한 위상 시프트를 제공한다. 발진 주파수 fosc는 주로 수식(1)에 기술된 바와같이, 인덕터(180) 및 커패시터들(190, 192)의 값들에 의하여 주로 결정된다.
도 1A 및 도 1B는 두개의 전형적인 VCO 설계들을 도시한다. 다른 설계들이 VCO를 위하여 사용될 수 있다. 단순화를 위하여, 도 1A 및 도 1B는 단지 VCO(100, 150)의 기본 회로 컴포넌트들을 도시한다. VCO는 전형적으로 도 1A 및 도 1B에 도시되지 않은, 바이어싱, 주파수 제어 등을 제공하기 위한 다른 지원 회로를 포함한다.
VCO들(100, 150)은 다양한 방식들로 구현될 수 있으며, 상보형 금속-산화물 반도체(CMOS), 바이폴라 접합 트랜지스터(BJT), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs) 등과 같은 다양한 IC 프로세스 기술들을 사용하여 제조될 수 있다.
도 2는 도 1A에서의 VCO(100)에 대한 전형적인 CMOS 설계인 VCO(100a)의 개략도를 도시한다. 도 1A에 도시된 바와같이, VCO(100a)는 네거티브 저항 엘리먼트(110a) 및 공진기 탱크 회로(120a)를 포함하며, 공진기 탱크 회로(120a)는 네거티브 저항 엘리먼트(110) 및 저항기 탱크 회로(120)의 실시예이다. VCO(100a)는 CMOS IC상에 제조될 수 있다.
도 2에 도시된 실시예에 있어서, 네거티브 저항 엘리먼트(110a)는 두개의 N-채널 MOS(N-MOS) 트랜지스터들(120a, 210b)로 구성된다. 트랜지스터(210a)는 전류 소스(212)에 접속된 소스, 노드
Figure 112006079198813-pct00002
에 접속된 드레인 및 트랜지스터(210b)의 드레인에 접속된 게이트를 가진다. 트랜지스터(210b)는 전류 소스(212)에 접속된 소스, 노드
Figure 112006079198813-pct00003
에 접속된 드레인 및 트랜지스터(210a)의 드레인에 접속된 게이트를 가진다. 트랜지스터(210a)는 제 1반전 증폭기를 형성하며, 트랜지스터(210b)는 제 2반전 증폭기를 형성한다. 두개의 반전 증폭기들은 하나의 반전 증폭기의 출력이 다른 반전 증폭기의 입력에 접속하도록 교차 접속된다.
Figure 112006079198813-pct00004
및
Figure 112006079198813-pct00005
가 VCO(100a)의 차동 출력을 나타낸다는 것에 유의해야 한다. 전류 소스(212)는 트랜지스터들(210a, 210b)에 대한 바이어스 전류를 제공한다.
공진기 탱크 회로(120a)는 인덕터(203), 가변 커패시터(버랙터)(240) 및 프로그램가능 커패시터 뱅크(250)로 구성되며, 이들 소자들은 병렬로 그리고 노드들
Figure 112006079198813-pct00006
및
Figure 112006079198813-pct00007
사이에 접속된다. 인덕터(203) 및 버랙터(240)는 온-칩상에 제조될 수 있거나 또는 외부 회로 컴포넌트들로 구현될 수 있다. 인덕터(230)는 전력 공급원 VDD에 접속된 중심 탭을 가진다. 따라서, 전력은 인덕터(230)를 통해 트랜지스터들(210a, 210b)에 제공된다. 버랙터(240)는 VCO(100a)에 대한 적정 발진 주파 수를 획득하기 위하여 아날로그 제어 전압에 기초하여 조절될 수 있다. 버랙터(240)는 (1) 온도, 전력 공급의 변화들로 인한 주파수 드리프트를 고려하고 (2) 수신된 RF 신호의 입력 주파수를 추적하기 위하여 사용될 수 있다. 버랙터(240)는 커패시턴스의 넓은 범위 및 VCO(110a)에 대한 넓은 동조 범위를 획득하기 위하여 직렬로 또는 병렬로 접속될 수 있는 다중 버랙터들을 포함할 수 있다.
프로그램 가능 커패시터 뱅크(250)는 VCO(100a)의 발진 주파수를 변화시키기 위하여 이산 단계들로 사용될 수 있다. 커패시터 뱅크(250)는 버랙터(240)의 동조 범위 요건을 감소시키기 위하여 사용될 수 있으며, 이는 위상 잡음 성능을 개선할 수 있다. 커패시터 뱅크(250)는 다른 동작 주파수들 또는 다른 동작 주파수 대역들을 선택하기 위하여 사용될 수 있다. 제어기(270)는 커패시터 뱅크(250)에 대한 L-비트 제어 신호 S[1...L]을 제공하며, 여기서 L>1이다.
도 2는 특정 CMOS VCO 설계를 도시한다. 여러 다른 설계들이 VCO를 위하여 사용될 수 있다. VCO의 엘리먼트들의 각 엘리먼트는 다른 방식들로 구현될 수 있다. 예컨대, 네거티브 저항 엘리먼트(110a)는 도 2에 도시된 것과 다른 회로들로 설계될 수 있다.
도 3은 VCO(110a)에 대한 프로그램 가능 커패시터 뱅크(250)의 개략도를 도시한다. 커패시터 뱅크(250)는 L 동조 엘리먼트들(310a 내지 310l)의 뱅크를 포함한다. 각각의 동조 엘리먼트(310)는 제어기(270)로부터의 각각의 S[x] 제어 신호에 의하여 제어되며, 여기서 x=1...L이다. 각각의 동조 엘리먼트(310)는 동조 커패시터들(312, 314) 및 N-MOS 패스 트랜지스터(316)를 포함하며, 이들 모두는 직렬로 그리고
Figure 112009019376784-pct00008
및
Figure 112009019376784-pct00009
사이에서 접속된다. 동조 커패시터들(312, 314)은 금속 절연체 금속(MIM) 커패시터들로서 구현될 수 있다. 패스 트랜지스터(316)는 동조 커패시터들(213, 314)의 중간에 배치되며, 이들 커패시터들을 노드들
Figure 112009019376784-pct00010
및
Figure 112009019376784-pct00011
에 전기적으로 접속하거나 또는 노드들
Figure 112009019376784-pct00012
및
Figure 112009019376784-pct00013
부터 전기적으로 분리하기 위하여 스위치로서 동작한다. 이러한 구성에 있어서, 최소 전압 스윙은 스위칭 온될 때 패스 트랜지스터(316) 양단에 존재한다. 패스 트랜지스터(316)는 패스 트랜지스터를 인에이블 또는 디스에이블하는 S[x] 제어 신호를 수신한다. 패스 트랜지스터(316)가 인에이블될때, 동조 커패시터들(312, 314)을 통하는 신호 경로는 폐쇄되며, 이들 커패시터들은 노드들
Figure 112009019376784-pct00014
및
Figure 112009019376784-pct00015
사이에 접속되며 VCO(100a)의 발진 주파수에 직접 영향을 미친다.
도 3에 도시된 실시예에 있어서, L 동조 엘리먼트들(310a 내지 310l)는 선형 디코딩이라 칭할 수 있는 온도계 디코딩으로 구현될 수 있다. 온도계 디코딩을 위하여, L 동조 엘리먼트들의 각 엘리먼트에 대한 동조 커패시터들(312, 314)는 CT의 동일한 단위 커패시턴스를 가진다. 따라서, 각각의 동조 엘리먼트(310)는 인에이블될 때 동일한 동조 커패시턴스를 제공하며, 전체 동조 커패시턴스 Ctotal는 인에이블되는 동조 엘리먼트들의 수에 비례한다.
2진 디코딩을 위하여, 동조 엘리먼트(310a)에 대한 커패시터들(312a, 314a) 은 CT의 커패시턴스를 가지고, 동조 엘리먼트(310b)에 대한 커패시터들(312b, 314b)은 2CT의 커패시턴스를 가지며, 동조 엘리먼트(310l)에 대한 커패시터들(312l, 314l)은
Figure 112006079198813-pct00016
Figure 112006079198813-pct00017
CT를 가진다. 2진 디코딩을 위하여, 동조 엘리먼트(310a)는 최하위 비트(LSB)와 관련하여 가장 작은 커패시턴스를 가지며, 동조 엘리먼트(310l)는 최상위 비트(MSB)와 관련되며 가장 큰 커패시턴스를 가진다.
일반적으로, 커패시터 뱅크(250)의 L 동조 엘리먼트들(310a 내지 310l)은 동일한 커패시턴스 또는 다른 커패시턴스를 가질 수 있다. 예컨대, L 동조 엘리먼트들은 개별적으로 변화하는 커패시턴스들을 가질 수 있다. 만일 커패시터 뱅크가 VCO에서 사용되면, 발진 주파수는 수식(1)에 도시된 바와같이 커패시턴스의 제곱근과 역비례한다. 만일 동조 엘리먼트들이 동일한 커패시턴스들을 가지면, VCO는 제곱근 관계와 관련한 문제로 인하여 비동일 주파수 스텝들을 가진다. 동조 엘리먼트들은 예컨대 이들 동조 엘리먼트들을 사용하여 VCO에 대한 동일한 주파수 스텝들을 달성하기 위하여 다른 커패시턴스들로 설계될 수 있다.
단순화를 위하여, 도 3은 프로그램가능 커패시터 뱅크(250)에 대한 기본적인 회로 컴포넌트들만을 도시한다. 패스 트랜지스터들을 바이어싱하고 제어하는 다른 회로는 도 3에 도시되지 않는다.
도 4는 도 3에서 L 동조 엘리먼트들(310a 내지 310l)의 각각의 엘리먼트들을 위하여 사용될 수 있는 동조 엘리먼트(310x)의 개략도를 도시한다. 동조 엘리먼트(310x)는 직렬로 그리고
Figure 112008030812714-pct00018
및
Figure 112008030812714-pct00019
사이에서 접속되는 동조 커패시터들(312x, 314x) 및 패스 트랜지스터(316x)를 포함한다. 동조 엘리먼트(310x)는 저항기들(322x, 324x) 및 인버터(326x)를 더 포함한다. 저항기들(322x, 324x)은 인버터(326x)의 출력에 접속된 한 단부와 패스 트랜지스터(316x)의 소스 및 드레인에 접속된 다른 단부를 가진다. 패스 트랜지스터(316x)가 스위치로서 사용되기 때문에, 소스 및 드레인은 상호 교환가능하며, 트랜지스터에 대한 단순히 두개의 채널 단말들로서 고려될 수 있다. 저항기들(322x, 324x)은 패스 트랜지스터(316x)에 대한 바이어싱을 제공한다. 인버터(326x)는 S[x] 제어 신호를 수신하고 저항기들(322x, 324x)을 구동시킨다. S[x] 제어 신호는 패스 트랜지스터(316x)의 게이트를 구동시킨다.
동조 엘리먼트(310x)는 다음과 같이 동작한다. S[x] 제어 신호가 논리 하이(high)(예컨대, VDD)일때, 패스 트랜지스터(316x)의 게이트는 논리 하이이며, 인버터(326x) 및 저항기들(322x, 324x)의 출력은 논리 로우(low)(예컨대, VSS)이다. 패스 트랜지스터(316x)는 턴온되며, 동조 커패시터들(312x, 314x)는 노드들
Figure 112009019376784-pct00020
및
Figure 112009019376784-pct00021
사이에서 스위칭된다. 역으로, S[x] 제어 신호가 논리 로우일때, 패스 트랜지스터(316x)의 게이트는 논리 로우이며, 인버터(326x) 및 저항기들(322x, 324x)의 게이트는 논리 하이이다. 패스 트랜지스터(316x)는 턴오프되며, 동조 커패시터들(312x, 324x)은 플로팅 상태에 있으며, 노드들
Figure 112009019376784-pct00022
및
Figure 112009019376784-pct00023
로부터 스위칭된다. 패스 트랜지스터(316x)의 소스 및 드레인 접합은 패스 트랜지스터가 턴오프될 때 역바이어싱된다. 이러한 역 바이어스 전압은 패스 트랜지스터(316x)가 완전하게 턴오프되도록 하며 OFF 상태에서 패스 트랜지스터의 기생 접합 커패시턴스를 추가로 감소시킨다.
도 4에 도시된 설계에 대하여, 패스 트랜지스터(316x)의 소스 및 드레인은 저항기들(322x, 324x)에 의하여 ON 상태에서 논리 로우로 그리고 OFF 상태에서 논리 하이로 바이어싱된다. 이러한 바이어싱은 저접합 커패시턴스를 OFF 상태로 되게 한다. 한 쌍의 저항기들(322x, 324x)이 도 3에서 L 동조 엘리먼트들(310a 내지 310l) 각각의 엘리먼트를 위하여 사용될 수 있다. 2진 디코딩된 커패시터 뱅크에 대하여, L은 비교적 작은 값일 수 있으며, L 동조 엘리먼트들에 대한 2L 저항기들은 IC 다이 상에서 적절한 크기를 가진 영역에 제조될 수 있다. 그러나, L은 온도계 디코딩된 커패시터 뱅크에 대해 비교적 큰 값일 수 있다. 2L 저항기들은 IC 다이상에 제조하기 위하여 비교적 큰 영역을 필요로 하며, 온도계 디코딩된 커패시터 뱅크에 대한 거대 영역 페널티를 나타낸다.
L 동조 엘리먼트들(310a 내지 310l)의 뱅크는 사다리 토폴로지로 구성될 수 있다. 온도계 디코딩된 커패시터 뱅크에 대하여, L 동조 엘리먼트들은 사다리의 제 1단부에서 시작하여 사다리의 제 2단부에서 끝나는 순차 순서로 인에이블될 수 있다. 많은 동조 엘리먼트들은 적정 전체 동조 커패시턴스 Ctotal을 획득하기 위하여 필요에 따라 인에이블된다. 만일 0<Ctotal<L
Figure 112006079198813-pct00024
CT이면, 사다리의 제 1단부로부터 시작하는 제 1의 일련의 동조 엘리먼트들(310a 내지 310i)은 턴온될 수 있으며, 사다리의 제 2단부에서 끝나는 제 2의 일련의 동조 엘리먼트들(310j 내지 310L)은 턴오프될 수 있다. 동조 엘리먼트들(310i, 310j)는 서로에 인접하고, 전체 동조 커패시턴스 Ctotal에 따라 L 동조 엘리먼트들중 일부 엘리먼트들일 수 있다.
도 5는 VCO(110a)에 대한 프로그램 가능 커패시터 뱅크(250)의 실시예인 프로그램 가능 커패시터 뱅크(250a)의 개략도를 도시한다. 커패시터 뱅크(250a)는 사다리 토폴로지로 배열된 L 동조 엘리먼트들(510a 내지 510l)의 뱅크를 포함한다. 각각의 동조 엘리먼트(510)는 동조 커패시터들(512, 514) 및 N-MOS 패스 트랜지스터(516)를 포함하며, 이들 모두는 직렬로 그리고
Figure 112006079198813-pct00025
및
Figure 112006079198813-pct00026
사이에 접속된다. 각각의 동조 엘리먼트(510)에 대한 동조 커패시터들(512, 514) 및 패스 트랜지스터(516)는 도 3의 각각의 동조 엘리먼트(310)에 대하여 동조 커패시터들(312, 314) 및 패스 트랜지스터(316)에 대응하며 또한 이와 동일한 방식으로 동작한다.
도 5에 도시된 실시예에 대하여, 각각의 동조 엘리먼트(510)는 두개의 P-채널 MOS(P-MOS) 풀-업 트랜지스터들(522, 524)(문자 "p"를 둘러싸는 원들에 의하여 표현됨) 및 두개의 N-MOS 풀-다운 트랜지스터들(526, 528)(문자 "n"을 둘러싸는 원들에 의하여 표현됨)를 더 포함한다. 문자 "p"를 가진 원에 의하여 표현되는 각각의 P-MOS 풀-업 트랜지스터에 대하여, 소스는 원의 상부에 배치되고, 게이트는 원의 측면에 배치되며, 드레인은 원의 하부에 배치된다. 문자 "n"을 가진 원에 의하여 표현된 각각의 N-MOS 풀-다운 트랜지스터에 대하여, 소스는 원의 하부에 배치되며, 게이트는 원의 측면에 배치되며, 드레인은 원의 상부에 배치된다. 각각의 동조 엘리먼트(510)의 풀-업 트랜지스터들(522, 524)은 동조 엘리먼트를 디스에이블하는 바이어싱을 제공한다. 각각의 동조 엘리먼트(510)의 풀-다운 트랜지스터들(526, 528)은 동조 엘리먼트를 인에이블하기 위한 바이어싱을 제공한다. 저항기들(532, 534)은 높은 바이어스 전압 Vbias에 접속하며, 사다리 토폴로지의 상부/마지막 동조 엘리먼트(501l)에 대한 풀-업 트랜지스터들(522l, 524l)의 소스들에 접속한다. 높은 바이어스 전압은 VDD 또는 VDD보다 낮은 전압일 수 있다. VDD의 높은 바이어스 전압은 VCO에 VDD 이상의 전압이 걸릴때 P-MOS 트랜지스터들(522, 524)의 접합 다이오드들에 순방향 바이어스가 걸리도록 한다. VDD 이하의 높은 바이어스 전압은 이러한 순방향 바이어스 현상을 방지한다. 저항기(536)는 사다리 토폴로지의 하부/제 1 동조 엘리먼트(510a)에 대하여 낮은 바이어스 전압(예컨대, VSS)에 접속된 한 단부 및 풀-다운 트랜지스터들(526a, 528a)의 소스들에 접속된 다른 단부를 가진다.
사다리 토폴로지는 커패시터 뱅크에 대한 양호한 품질(Q) 인자와 같은 임의의 장점들을 제공한다. 결과적으로, 커패시터 뱅크를 사용하는 공진기 탱크의 Q 인자는 개선된다. 보다 양호한 공진기 탱크(Q)는 VCO에 대하여 저잡음 및/또는 저전력을 야기한다.
도 6는 도 5에서 L 동조 엘리먼트들(510a 내지 510l)의 각각의 엘리먼트를 위하여 사용될 수 있는 동조 엘리먼트(510y)의 개략도를 도시한다. 동조 엘리먼트(510y)는 직렬로 그리고 노드들
Figure 112009019376784-pct00027
및
Figure 112009019376784-pct00028
사이에 접속되는 동조 커패시터들(512y, 514y) 및 패스 트랜지스터(516y)를 포함한다. 동조 엘리먼트(510y)는 두개의 P-MOS 풀-업 트랜지스터들(522y 524y) 및 두개의 N-MOS 풀-다운 트랜지스터들(526y, 528y)를 포함한다. 풀-업 트랜지스터들(522y, 524y)는 동조 엘리먼트(510y)내에서 각각 VLz 및 VRz에 각각 접속된 소스들, 서로 접속하고 S[x] 제어 신호를 수신하는 게이트들, 및 내부 노드들 VLy 및 VRy에 접속된 드레인들을 가진다. 풀-다운 트랜지스터들(526y, 528y)은 노드들 VLx 및 VRx에 각각 접속되는 소스들, ㅅ서로 접속하고 S[x] 제어 신호를 수신하는 게이트들 및 내부 노드들 VLy 및 VRy에 각각 접속된 드레인들을 가진다. 풀-업 트랜지스터들(522y, 524y) 및 풀-다운 트랜지스터들(526y, 528y)은 단지 바이어싱을 제공하기 위하여 사용되고 이에 따라 작은 트랜지스터 크기들로 구현될 수 있다.
노드들 VLy 및 VRy는 동조 엘리먼트(510y)에 대한 패스 트랜지스터(516y)의 소스 및 드레인에 대응한다. 노드들 VLx 및 VRx는 사다리 토폴로지에서 동조 엘리먼트(510y) 바로 아래에 있는 동조 엘리먼트에 대한 패스 트랜지스터의 소스 및 드레인에 각각 대응한다. 만일 동조 엘리먼트(510y)가 하부/제 1 동조 엘리먼트이면, 노드들 VLx 및 VRx는 저항기(536)에 대응한다. 노드들 VLz 및 VRz는 사다리 토폴로지 에서 동조 엘리먼트(510y) 바로 위에 배치된 동조 엘리먼트에 대한 패스 트랜지스터의 소스 및 드레인에 각각 대응한다. 만일 동조 엘리먼트(510y)가 상부/마지막 동조 엘리먼트이면, 노드들 VLz 및 VRz는 각각 저항기들(532, 534)에 대응한다.
동조 엘리먼트(510y)는 다음과 같이 동작한다. S[x] 제어 신호에 대한 논리 하이는 동조 엘리먼트(510y)를 인에이블하며, 논리 로우는 동조 엘리먼트(510y)를 디스에이블한다. 만일 S[x] 제어 신호가 논리 하이이면, 풀-다운 트랜지스터들(526y, 528y)은 노드들 VLx및 VRx가 이하에 기술된 이유로 인하여 논리 로우이기 때문에 인에이블된다. 인에이블된 풀-다운 트랜지스터들(526y, 528y)은 노드들 VLy 및 VRy를 논리 로우로 전환한다. 그 다음에, 패스 트랜지스터(516y)는 그것의 게이트에서 논리 하이에 의하여 인에이블되며 그것의 소스 및 드레인에서 논리 로우에 의하여 인에이블된다. S[x] 제어 신호의 논리 하이는 풀-업 트랜지스터들(522y, 524y)을 디스에이블한다.
역으로, 만일 S[x] 제어 신호가 논리 로우이면, 풀-업 트랜지스터들(522y, 524y)는 VLz 및 VRz가 이하에 기술된 이유로 인하여 논리 하이이기 때문에 인에이블된다. 인에이블된 풀-업 트랜지스터들(522y, 524y)은 노드들 VLy 및 VRy를 논리 하이로 전환시킨다. 패스 트랜지스터(516y)는 그것의 게이트에서 논리 로우에 의하여 디스에이블되며 그것의 소스 및 드레인에서 논리 하이로 디스에이블된다. S[x]제어 신호에 대한 논리 로우는 또한 풀-다운 트랜지스터(526y, 528y)를 디스에이블 한다.
따라서, S[x] 제어 신호는 임의의 주어진 시간에 풀-업 트랜지스터들(522y, 524y) 또는 풀-다운 트랜지스터들(526y, 528y)을 인에이블한다. 만일 풀-업 트랜지스터들(522y, 524y)이 인에이블되면, 노드들 VLy 및 VRy는 논리 하이로 풀-업되며 동조 엘리먼트(510y) 바로 아래에 배치된 다음 동조 엘리먼트를 위한 노드들 VLx 및 VRx에 논리 하이 바이어싱을 제공한다. 역으로, 만일 풀-다운 트랜지스터들(526y, 528y)가 인에이블되면, 노드들 VLy 및 VRy는 논리 로우로 풀-다운되며, 동조 엘리먼트(510y) 바로 위에 배치된 다음 동조 엘리먼트를 위한 노드들 VLz 및 VRz에 논리 로우 바이어싱을 제공한다.
도 5를 다시 참조하면, 사다리 토폴로지에 대하여, 동조 엘리먼트들은 사다리의 하부로부터 사다리의 상부로 순차 순서로 인에이블된다. 따라서, 동조 엘리먼트(510a)가 먼저 인에이블되며, 동조 엘리먼트(510b)는 그 다음에 인에이블되며, 동조 엘리먼트(510l)는 마지막으로 인에이블된다. 턴온되는 제 1의 일련의 동조 엘리먼트들은 사다리의 하부로부터 사다리의 상부쪽으로 진행한다. 이들 동조 엘리먼트들의 각각의 엘리먼트는 턴온된 풀-다운 트랜지스터들을 가지며 턴오프된 풀-업 트랜지스터들을 가진다. 톤오프된 제 2의 일련의 동조 엘리먼트들은 사다리의 상부로부터 사다리의 하부쪽으로 실행된다. 이들 동조 엘리먼트의 각각은 턴온된 풀-업 트랜지스터들 및 턴오프된 풀-다운 트랜지스터들을 가진다.
만일 동조 엘리먼트(510y)가 인에이블되면(여기서, y=1,...,L), 동조 엘리먼트(510y) 아래의 모든 동조 엘리먼트들(존재하는 경우에)은 인에이블되어 턴온된 풀-다운 트랜지스터들을 가지며, 이는 동조 엘리먼트(510y)에 대한 풀-다운 트랜지스터들에 논리 로우 바이어스를 제공한다. 동조 엘리먼트(510y)에 대한 풀-다운 트랜지스터들은 턴온되며, 동조 엘리먼트(510y) 바로 위의 동조 엘리먼트에 논리 로우 바이어스를 제공한다.
만일 동조 엘리먼트(510y)가 디스에이블되면, 동조 엘리먼트(510y) 위의 모든 동조 엘리먼트들(존재하는 경우에) 디스에이블되어 턴온된 풀-업 트랜지스터들을 가지며, 이는 동조 엘리먼트(510y)에 대한 풀-업 트랜지스터들에 논리 하이 바이어스를 제공한다. 동조 엘리먼트(510y)에 대한 풀-업 트랜지스터들은 또한 턴온되며, 동조 엘리먼트(510y) 바로 아래에 있는 동조 엘리먼트에 논리 하이 바이어스를 제공한다.
각각의 동조 엘리먼트(510y)(여기서, y=1...L)는 동조 엘리먼트(510y) 위 또는 아래에 있을 수 있는 동조 엘리먼트(510y)와 동일한 ON 또는 OFF 상태를 가진 "전위" 동조 엘리먼트로부터 바이어싱을 수신한다. 각각의 동조 엘리먼트(510y)는 동조 엘리먼트(510y) 위 또는 아래에 있을 수 있는 동조 엘리먼트(510y)와 동일한 ON 또는 OFF 상태를 가진 "전위" 동조 엘리먼트에 바이어싱을 제공한다. ON 상태에 있는 동조 엘리먼트는 바로 아래에 있는 전위 동조 엘리먼트의 풀-다운 트랜지스터들로부터 바이어싱을 수신하며, 바로 위에 있는 전위 동조 엘리먼트의 풀-다운 트랜지스터들에 바이어싱을 제공한다. OFF 상태에 있는 동조 엘리먼트는 바로 위에 있는 전위 동조 엘리먼트의 풀-업 트랜지스터들로부터 바이어싱을 수신하고 바로 아래에 있는 전위 동조 엘리먼트의 풀-업 트랜지스터에 바이어싱을 제공한다.
도 7A는 VCO(110a)에 대한 프로그램 가능 커패시터 뱅크(250)의 다른 실시예인 프로그램 가능 커패시터 뱅크(250b)의 개략도를 도시한다. 커패시터 뱅크(250b)는 도 5에 도시된 것과 유사한 사다리 토폴로지로 배열되는 L 동조 엘리먼트들(510a 내지 510l)의 뱅크를 포함한다. 각각의 동조 엘리먼트(510)는 도 6에 도시된 바와같이 구현될 수 있다. 커패시터 뱅크(250b)는 도 5의 커패시터 뱅크(250a)와 동일한 방식으로 동작한다.
도 7A에 도시된 실시예에서, 각각의 동조 엘리먼트의 좌측 및 우측의 풀-업 트랜지스터들(522, 524)의 소스들은 바로 위에 있는 동조 엘리먼트의 내부 노드들 VR 및 VL에 각각 교차 접속한다. 예컨대, 동조 엘리먼트(510a)의 풀-업 트랜지스터들(522a, 524a)의 소스들은 바로 위에 있는 동조 엘리먼트(510b)의 노드들(VRb, VLb)에 접속한다. 각각의 동조 엘리먼트의 좌측 및 우측의 풀-다운 트랜지스터들(526, 528)의 소스들은 바로 아래에 있는 동조 엘리먼트의 내부 노드들 VR 및 VL에 각각 교차 접속한다. 예컨대, 동조 엘리먼트(510b)의 풀-다운 트랜지스터들(526b, 528b)의 소스들은 바로 아래에 있는 동조 엘리먼트(510a)의 노드들(VRa, VLa)에 접속한다. 인접 동조 엘리먼트들간의 바이어싱의 교차 접속은 임의의 유리한 장점들(예컨대 임의의 회로 레이아웃들에 대한 라우팅의 용이성, 양호한 매칭 등)을 제공할 수 있다.
도 7B는 VCO(110a)에 대한 프로그램가능 커패시터 뱅크(250)의 또 다른 실시예인 프로그램 가능 커패시터 뱅크(250c)의 개략도를 도시한다. 커패시터 뱅크(250c)는 사다리 토폴로지로 배열되는 L 동조 엘리먼트들(710a 내지 710l)의 뱅크를 포함한다. 각각의 동조 엘리먼트(710)는 우측의 N-MOS 풀-다운 트랜지스터(528)를 제외하고 도 6에 도시된 엘리먼트들의 모두를 포함한다. 각각의 동조 엘리먼트(710)에 대한 풀-다운 트랜지스터(526)는 동조 엘리먼트가 ON 상태에 있는 경우에 인에이블된다. 이 경우에, 동조 엘리먼트가 턴온되는 패스 트랜지스터(516)는 턴온되며, 노드들 VR 및 VL에 대한 전압은 거의 동일하며, 하나의 풀-다운 트랜지스터(526)는 바로 위에 있는 동조 엘리먼트에 바이어싱을 제공할 수 있다. 이러한 실시예는 패스 트랜지스터들(516)에 대한 바이어싱을 제공하기 위하여 사용되는 풀-다운 트랜지스터들의 수를 감소시킨다. 커패시터 뱅크(250c)는 도 5의 커패시터 뱅크(150a)와 유사한 방식으로 동작한다.
도 7C는 VCO(110a)에 대한 프로그램가능 커패시터 뱅크(250)의 또 다른 실시예인 프로그램가능 커패시터 뱅크(250d)의 개략도를 도시한다. 커패시터 뱅크(250d)는 사다리 토폴로지로 배열된 L 동조 엘리먼트들(712a 내지 712l)의 뱅크를 포함한다. 각각의 동조 엘리먼트(712)는 하나의 N-MOS 풀-다운 트랜지스터를 뺀, 도 6에 도시된 엘리먼트들의 모두를 포함한다. 모든 다른 동조 엘리먼트는 좌측에서 하나의 풀-다운 트랜지스터(526)를 가지며, 각각의 나머지 동조 엘리먼트는 우측에서 하나의 풀-다운 트랜지스터(528)을 가진다. 따라서, 풀-다운 트랜지스터들 은 사다리에서 좌측 및 우측사이에서 스태거링된다. 각각의 동조 엘리먼트에 대한 풀-다운 트랜지스터는 도 7C에 도시된 바와같이 바로 아래에 있는 동조 엘리먼트의 양 측면상의 내부 노드에 접속될 수 있다. 예컨대, 동조 엘리먼트(712b)에서 풀-다운 트랜지스터(528b)의 소스는 바로 아래에 있는 동조 엘리먼트(712a)의 노드 VLa에 접속된다. 각각의 동조 엘리먼트에 대한 풀-다운 트랜지스터는 하로 아래에 있는 동조 엘리먼트의 동일한 측면상의 내부 노드에 접속될 수 없다(도 7C에 도시안됨). 예컨대, 동조 엘리먼트(712b)의 풀-다운 트랜지스터(528b)의 소스는 바로 아래에 있는 동조 엘리먼트(712a)의 노드 VRa에 접속될 수 있다. 다른 내부 접속들은 다른 회로 설계들 및/또는 레이아웃들에 대하여 여러 장점들을 제공할 수 있다.
도 5, 도 7A, 도 7B 및 도 7C에 도시된 바와같이, 3개의 저항기들(532, 534, 536)은 낮은 바이어스 전압(예컨대, 논리 접지 VSS) 및 높은 바이어스 전압(예컨대, 논리 하이 VDD 또는 VDD보다 낮은 전압)에 L 동조 엘리먼트들(510a 내지 510l)를 접속하기 위하여 사용될 수 있다. 고정 수의 3개의 저항기들은 사다리에서 동조 엘리먼트들의 수와 무관하게 사다리 토폴로지에 대하여 사용된다. 대조적으로, 2L 저항기들은 도 4에서 동조 엘리먼트(310x)를 사용하여 프로그램가능 커패시터 뱅크를 위하여 필요하다. 저항기가 트랜지스터보다 더 넓은 IC 다이 영역을 점유하기 때문에, 다이 영역의 실질적인 절약은 단지 3개의 저항기들이 사용되기 때문에 사다리 토폴로지를 통해 수행될 수 있다. 이러한 다이 영역의 절약은 온도계 디코딩 논리를 구현하기 위하여 사용되는 임의의 추가 다이 영역을 더 많이 형성할 수 있다. 따라서, 전체 온도계 디코딩 커패시터 뱅크(저항기들 및 트랜지스터들 포함) 및 이와 연관된 제어 논리는 비교가능한 2진 디코딩된 커패시터 뱅크보다 작은 영역을 가질 수 있다.
사다리 토폴로지를 가진 프로그램가능 커패시터 뱅크의 4개의 실시예들은 도 5, 도 7A, 도 7B 및 도 7C에서 앞서 기술되었다. 사다리 토폴로지에 대하여, 각각의 동조 엘리먼트는 바로 위에 있는 다른 동조 엘리먼트(존재하는 경우에)에 접속되고 바로 아래에 있는 다른 동조 엘리먼트(존재하는 경우에)에 접속될 수 있다. 일반적으로, 패스 트랜지스터들에 대한 바이어싱은 다양한 방식으로 제공될 수 있다. 적어도 하나의 풀-업 트랜지스터는 패스 트랜지스터에 대한 높은 바이어스 전압(예컨대, VDD 또는 이 이하의 전압)을 제공하기 위하여 사용되며, 적어도 하나의 풀-다운 트랜지스터는 패스 트랜지스터에 대한 낮은 바이어스 전압(예컨대, VSS)을 제공하기 위하여 사용된다. 두개의 풀-업 트랜지스터들은 패스 트랜지스터가 턴오프되도록 높은 바이어싱을 위하여 사용된다. 각각의 동조 엘리먼트에 대한 풀-업 트랜지스터(들) 및/또는 풀-다운 트랜지스터(들)는 적어도 하나의 다른 동조 엘리먼트에 접속되고 또한 적어도 하나의 다른 종조 엘리먼트로부터 바이어싱을 수신한다. 다양한 토폴로지들은 이러한 상호접속을 달성하기 위하여 사용될 수 있다. 예컨대, L 동조 엘리먼트들은 두개 이상의 그룹들로 배열될 수 있으며 동조 엘리먼트들의 각 그룹은 사다리 토폴로지에 접속될 수 있다. 이는 레이아웃 및/또는 다른 고려사항들에 대하여 유리하게 될 수 있다.
전형적인 5-비트 온도계 디코딩된 커패시터 뱅크의 성능은 비교가능 5비트 2진 디코딩된 커패시터 뱅크와 대비하여 평가된다. 5-비트 온도계 디코딩된 커패시터 뱅크는 31개의 동조 엘리먼트를 가지며, 각각의 동조 엘리먼트는 두개의 동조 커패시터들을 가지며 각각의 동조 커패시터는 CT femto-Farad(fF)의 단위 커패시턴스를 가진다. 5-비트 2진 디코딩된 커패시터 뱅크는 5개의 동조 엘리먼트들을 가지며, 이들 5개의 동조 엘리먼트들에 대한 동조 커패시터들은 CT, 2CT, 4CT, 8CT, 및 16CT의 커패시턴스를 가진다. 각각의 커패시터 뱅크는 0 내지 31의 동조 코드를 수신하며, 순차적으로 높은 코드 값은 더 많은 전체 동조 커패시턴스에 대응한다. 0의 코드값은 0 fF(이상적으로)의 가장 작은 전체 동조 커패시턴스에 대응하며, 31의 코드값은 31CT의 가장 큰 전체 동조 커패시턴스에 대응한다. 특정 구현에서, 턴오프되는 각각의 동조 엘리먼트는 엘리먼트를 통해 임의의 일련의(또는 "OFF") 커패시턴스를 가진다. 따라서, 0의 코드값에 대하여, 모든 오프 커패시턴스들의 합은 거의 무시가능한 커패시턴스일 수 있다.
도 8A는 5-비트 온도계 디코딩된 커패시터 뱅크 및 5-비트 2진 디코딩된 커패시터 뱅크에 대한 커패시턴스 스텝들의 플롯들을 도시한다. 0 내지 31의 각각의 코드 값 k에 대하여, 코드값 k에 대한 전체 동조 커패시턴스 Ctotal(k)는 결정된후, 코드값에 대한 커패시턴스 스텝(또는 커패시턴스의 변화) ΔC(k) 또는 ΔC(k)=Ctotal(k)-Ctotal(k-1)를 획득하기 위하여 이전 값 k-1에 대한 전체 동조 커패시 턴스 Ctotal(k-1)로부터 감사된다. 이상적인 커패시터 뱅크에 대하여, 커패시턴스 스텝은 모든 코드값들에 대하여 동일하거나 또는 ΔC(1)=ΔC(2)=,...,ΔC(31)이다.
플롯(810)은 5-비트 온도계 디코딩된 커패시터 뱅크에 대한 코드 값들 1 내지 31에 대한 커패시턴스 스텝을 도시한다. 플롯(810)은 온도계 디코딩된 커패시터 뱅크에 대한 커패시턴스 스텝들이 매우 유사하다는 것을 지시한다. 플롯(812)은 5-비트 이진 디코딩된 커패시터 뱅크에 대한 코드값 1 내지 31의 커패시턴스 스텝들을 도시한다. 플롯(812)은 2진 디코딩된 커패시터 뱅크에 대한 커패시턴스 스텝들이 모든 코드값들에 대하여 일정하지 않다는 것을 지시한다. 가장 큰 커패시턴스 스텝은 MSB가 15 내지 16으로 진행하도록 스위칭되고 공칭 커패시턴스 커패시턴스 스텝의 거의 2배일때 발생한다.
다른 비선형성(DNL)은 커패시턴스 스텝들의 변화에 대한 측정치이며 온도계 디코딩된 커패시터 뱅크보다 2진 디코딩된 커패시터 뱅크에 대하여 더 크다. 이진 디코딩된 커패시터 뱅크에 대한 큰 DNL은 이러한 커패시터 뱅크의 전형적인 구현때문이다. 각각의 패스 트랜지스터는 OFF 상태에서 0이 아닌 동조 엘리먼트에 대하여 동조 커패시턴스를 야기하는 기생 커패시터들(즉, 벌크 및 게이트 중첩까지의 확산 영역)을 가진다. 큰 동조 커패시턴스에 대하여 동일한 Q를 달성하기 위하여, 패스 트랜지스터의 저항은 수식(2)에 기술된 바와같이 감소될 필요가 있다. 이는 단위 커패시턴스에 K배인 동조 커패시턴스에 대하여 K 패스 트랜지스터들을 병렬로 수행함으로써 달성될 수 있다. 그러나, OFF 상태 기생 커패시턴스를 최소화하고 공진기 탱크에 결합되는 비선형 커패시턴스를 감소시키기 위하여, 이들 K 패스 트랜지스터들은 공유된 소스 및 드레인으로 구현된다. 이는 기생 커패시턴스에 K배 이하인 집중 패스 트랜지스터를 야기한다. 결과적으로, 이러한 동조 엘리먼트에 대한 전체(동조 및 기생) 커패시턴스는 단위 커패시턴스를 가진 동조 엘리먼트에 대한 전체(동조 및 기생) 커패시턴스에 K배 이하이며, 이에 따라 DNL이 야기된다. 온도계 디코딩된 커패시터 뱅크에 대하여, 동조 커패시터들 및 패스 트랜지스터들은 모든 L 동조 엘리먼트들에 대하여 동일한 방식으로 크기를 가지며 DNL은 본래 양호하다.
VCO는 정밀 주파수 동조를 위하여 버랙터 및 개략적 주파수 동조를 위한 프로그램가능 커패시터 뱅크를 사용할 수 있다. 그 다음에, 버랙터는 모든 코드값들에 대하여 가장 큰 커패시턴스 스텝을 커버하는 커패시턴스 범위를 가지도록 선택된다. 따라서, 큰 커패시턴스 스텝에 대하여 큰 버랙터가 필요하다. 큰 버랙터는 버랙터가 기저대역 잡음을 공진기 탱크로 상향 변환하여 VCO의 위상 잡음을 저하시키는 비선형 커패시터이기 때문에 바람직하지 않다. 일반적으로, 위상 잡음은 버랙터의 크기가 증가할때 저하된다(즉, 증가한다). 도 8A에 도시된 바와같이, 2진 디코딩된 커패시터 뱅크에 대한 가장 큰 커패시턴스 스텝은 온도계 디코딩된 커패시터 뱅크에 대한 큰 커패시턴스 스텝의 대략 2배이다. 따라서, 2진 디코딩된 커패시터 뱅크는 온도계 디코딩된 커패시터 뱅크의 크기에 두배 이상인 버랙터를 필요로하며 이에 따라 불량한 위상 잡음 성능을 가진다.
도 8B는 5-비트 온도계 디코딩된 커패시터 뱅크의 품질 인자(Q)에 대한 플롯 (820) 및 모든 코드값들에 대한 5-비트 이진 디코딩된 커패시터 뱅크에 대한 플롯(822)을 도시한다. 도 8B로부터, 온도계 디코딩된 커패시터 뱅크의 최소 Q가 2진 디코딩된 커패시터 뱅크의 최대 Q와 대략 동일하다는 것을 알 수 있다. 온도계 디코딩된 커패시터 뱅크의 높은 Q는 위상 잡음 성능을 개선시킬 수 있다.
온도계 디코딩 커패시터 뱅크는 2진 디코딩된 커패시터 뱅크에 비하여 임의의 중요한 장점들을 가진다. 첫째, 온도계 디코딩된 커패시터 뱅크는 작은 버랙터를 사용할 수 있도록 하여 위상 잡음 성능을 개선할 수 있는 2진 디코딩된 커패시터 뱅크보다 낮은 DNL을 가진다. 둘째, 온도계 디코딩된 커패시터 뱅크는 2진 디코딩된 커패시터 뱅크보다 높은 Q를 가지며, 이는 위상 잡음 성능을 개선할 수 있다. 사다리 토폴로지를 사용하면, 온도계 디코딩된 커패시터 뱅크는 다이 페널티가 존재하지 않도록 2진 디코딩된 커패시터 뱅크와 대략 동일한 다이 영역상에서 구현될 수 있다.
여기에 기술된 프로그램가능 커패시터 뱅크는 VCO들, 전류 제어 발진기들(ICO), 전압 제어 수정 발진기들(VCXO) 등과 같은 다양한 타입의 발진기들과 관련하여 사용될 수 있다. 프로그램가능 커패시터 뱅크는 동조가능 필터들, DAC들 등과 같은 다른 타입의 회로를 위하여 사용될 수 있다. 프로그램가능 커패시터 뱅크 및 VCO는 무선 주파수 IC들(RFIC) 및 디지털 IC들과 같은 다양한 타입의 IC를 위하여 사용될 수 있다. 프로그램가능 커패시터 뱅크 및 VCO는 디지털 신호 프로세서들(DSP), 주문형 집적회로들(ASIC), 프로세서들, 제어기들 등을 위하여 사용될 수 있다.
여기에 기술된 프로그램 가능 커패시터 뱅크 및 VCO는 통신, 네트워킹, 컴퓨팅, 가전제품 등과 같은 다양한 시스템 및 애플리케이션들에서 사용될 수 있다. 프로그램가능 커패시터 뱅크 및 VCO는 코드분할다중접속(CDMA) 시스템, 시분할 다중접속(TDMA) 시스템, 범유럽 이동통신(GSM) 시스템, 차세대 이동전화 시스템(AMPS) 시스템, 위성위치확인시스템(GPS), 다중입력 다중출력(MIMO) 시스템, 직교 주파수 분할 다중화(OFDM) 시스템, 직교 주파수 분할 다중접속(OFDMA) 시스템, 무선 근거리통신망(WLAN) 등과 같은 무선 통신 시스템에서 사용될 수 있다. 무선 통신을 위하여 프로그램 가능 커패시터 뱅크를 가진 VCO들의 사용은 이하에 기술된다.
도 9는 무선 통신을 위하여 사용될 수 있는 무선장치(900)의 블록도를 도시한다. 무선장치(900)는 셀룰라 전화, 사용자 단말, 핸드셋, 또는 임의의 다른 장치 또는 디자인일 수 있다. 무선장치(900)는 송신경로 및 수신경로를 통해 양방향 통신을 제공할 수 잇다.
송신경로상에서, 디지털 신호 프로세서(DSP)(910)는 트래픽 데이터를 처리하고, 트랜시버 유닛(920)에 칩들의 스트림을 제공한다. 트랜시버 유닛(920)내에서, 하나 이상의 DAC들(922)은 하나 이상의 아날로그 신호들로 칩들의 스트림을 변환시킨다. 아날로그 신호(들)은 필터(924)에 의하여 필터링되고, 가변 이득 증폭기(VGA)(926)에 의하여 증폭되며, 혼합기(928)에 의하여 기저대역으로부터 RF로 주파수 상향 변환되어 RF 신호를 생성한다. 주파수 상향변환은 VCO(930)로부터 상향변환 LO 신호로 수행된다. RF 신호는 필터(932)에 의하여 필터링되고, 전력 증폭기 (PA)(934)에 의하여 증폭되며, 듀플렉서(D)(936)를 통해 라우팅되며 안테나(940)로부터 전송된다.
수신경로상에서, 변조된 신호는 안테나(940)에 의하여 수신되고, 듀플렉서(936)을 통해 라우팅되며, 저잡음 증폭기(LAN)(944)에 의하여 증폭되며, 필터(946)에 의하여 필터링되며, 혼합기(948)에 의하여 RF로부터 기저대역으로 주파수 하향 변환되어 VCO(950)로부터 하향변환 LO 신호가 생성된다. 하향변환된 신호는 버퍼(952)에 의하여 버퍼링되고, 필터(954)에 의하여 필터링되며, 하나 이상의 아날로그-디지털 변환기들(ADC)(956)에 의하여 디지털화되어 샘플들의 하나 이상의 스트림들을 획득한다. 샘플 스트림(들)은 처리를 위하여 디지털 신호 프로세서(910)에 제공된다.
도 9는 특정 트랜시버 디자인을 도시한다. 전형적인 트랜시버에서, 각각의 경로에 대한 신호 컨디셔닝은 공지된 바와같이 증폭기, 필터, 혼합기 등의 하나 이상의 스테이지들에 의하여 수행될 수 있다. 도 9는 신호 컨디셔닝을 위하여 사용될 수 있는 회로 블록들중 일부를 도시한다.
도 9에 도시된 실시예에 있어서, 트랜시버 유닛(920)은 송신을 위하여 두개의 VCO(930, 950)을 포함하며 각각 경로를 수신한다. VCO(930, 950)는 도 2에 도시된 디자인과 같은 다양한 VCO 디자인들로 구현될 수 있다. 각각의 VCO는 특정 주파수 또는 특정 주파수 범위에서 동작하도록 설계될 수 있다. 예컨대, VCO(930, 950)는 이하의 주파수 대역중 하나 이상의 정수배에서 동작하도록 설계될 수 있다.
Figure 112006079198813-pct00029
1850 내지 1990MHz의 개인통신 시스템(PCS) 대역,
Figure 112006079198813-pct00030
824 내지 894 MHz의 셀룰라 대역,
Figure 112006079198813-pct00031
1710 내지 1880 MHz의 디지털 셀룰라 시스템(DCS) 대역,
Figure 112006079198813-pct00032
890 내지 960 MHz의 GSM900 대역,
Figure 112006079198813-pct00033
1920 내지 2170 MHz의 국제 이동 원격통신-2000(IMT-2000),
Figure 112006079198813-pct00034
1574.4 내지 1576.4 MHz의 위성위치확인시스템(GPS) 대역.
VCO들(930, 950)은 프로그램 가능 커패시터 뱅크에 충분한 동조 커패시터들을 제공함으로써 다중 주파수 대역에서 동작하도록 설계될 수 있다. 위상동기루프(PLL)(960)는 DSP(910)로부터 제어 정보를 수신하고 VCO(930)를 제어하여 상향변환 LO 신호를 생성한다. 유사하게, PLL(962)는 DSP(910)로부터 제어 정보를 수신하고 VCO(950)에 대한 제어를 제공하여 하향변환 LO 신호를 생성한다.
기술된 실시예들의 이전 설명은 당업자가 본 발명의 실시 또는 이용할 수 있도록 하기 위하여 제공된다. 이들 실시예들에 대한 다양한 수정들은 당업자에게 명백할 것이며, 여기에 기술된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기에 기술된 실시예들에 제한되지 않고 여기에 기술된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따른다.

Claims (26)

  1. 다수의 동조 엘리먼트들을 포함하는 집적회로로서,
    상기 각각의 동조 엘리먼트는,
    제 1 동조 커패시터(512);
    상기 제 1 동조 커패시터(512)에 접속되며, 제 1 공통 노드(VL)에 상기 제 1 동조 커패시터(512)를 전기적으로 접속하거나 또는 상기 제 1 공통 노드(VL)로부터 상기 제 1 동조 커패시터(512)를 전기적으로 분리하도록 동작할 수 있는 패스 트랜지스터(516);
    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 1 바이어스 전압을 제공하도록 동작할 수 있는 풀-업 트랜지스터(522); 및
    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 2 바이어스 전압을 제공하도록 동작할 수 있는 풀-다운 트랜지스터(526)를 포함하며,
    상기 풀-업 트랜지스터(522) 및 상기 풀-다운 트랜지스터(526)는 제어 신호의 논리 값에 따라서 각각 인에이블되거나 또는 디스에이블되고,
    상기 각각의 동조 엘리먼트에 대한 제 1 바이어스 전압 또는 제 2 바이어스 전압이 다른 동조 엘리먼트를 통해 획득되는, 집적회로.
  2. 제 1항에 있어서, 상기 다수의 동조 엘리먼트들은 사다리 토폴로지로 접속되며, 상기 사다리 토폴로지의 제 1 단부로부터 시작하여 상기 사다리 토폴로지의 제 2 단부에서 끝나는 순차적인 순서로 인에이블되는, 집적회로.
  3. 제 2항에 있어서, 상기 사다리 토폴로지의 제 1 및 제 2 단부들에 있는 동조 엘리먼트들을 제외하고, 상기 제 1 및 제 2 단부들 사이에 있는 동조 엘리먼트의 풀-업 트랜지스터(522)는 상기 동조 엘리먼트의 한 측면에 배치되는 제 1 인접 동조 엘리먼트에 접속되고, 상기 제 1 및 제 2 단부들 사이에 있는 상기 동조 엘리먼트의 풀-다운 트랜지스터(526)는 상기 동조 엘리먼트의 다른 측면에 배치되는 제 2 인접 동조 엘리먼트에 접속되는, 집적회로.
  4. 제 1항에 있어서, 상기 다수의 동조 엘리먼트들 각각은,
    상기 동조 엘리먼트의 패스 트랜지스터(516)에 접속된 제 2 동조 커패시터(514) ― 상기 패스 트랜지스터(516)는 제 2 공통 노드(VR)에 상기 제 2 동조 커패시터(514)를 전기적으로 접속하거나 또는 상기 제 2 공통 노드(VR)로부터 상기 제 2 동조 커패시터(514)를 전기적으로 분리하도록 동작가능함 ―;
    상기 패스 트랜지스터(516)에 접속되고, 상기 패스 트랜지스터(516)에 제 1 바이어스 전압을 제공하도록 동작할 수 있는 풀-업 트랜지스터(524); 및
    상기 패스 트랜지스터(516)에 접속되고, 상기 패스 트랜지스터(516)에 제 2 바이어스 전압을 제공하도록 동작할 수 있는 풀-다운 트랜지스터(528)를 더 포함하는, 집적회로.
  5. 제 4항에 있어서, 상기 각각의 동조 엘리먼트에 대한 상기 풀-업 트랜지스터(522)는 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스 및 인접 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스에 접속되고, 상기 각각의 동조 엘리먼트에 대한 풀-업 트랜지스터(524)는 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 드레인 및 상기 인접 동조 엘리먼트에 대한 패스 트랜지스터(516)의 드레인에 접속되는, 집적회로.
  6. 제 4항에 있어서, 상기 각각의 동조 엘리먼트에 대한 풀-업 트랜지스터(522)는 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스 및 인접 동조 엘리먼트의 패스 트랜지스터(516)의 드레인에 접속되고, 상기 각각의 동조 엘리먼트에 대한 풀-업 트랜지스터(524)는 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 드레인 및 상기 인접 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스에 접속되는, 집적회로.
  7. 제 4항에 있어서, 상기 각각의 동조 엘리먼트에 대한 풀-다운 트랜지스터들(526, 528)은 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스 및 드레인에 각각 접속되며, 또한 인접 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스 및 드레인에 각각 접속되는, 집적회로.
  8. 제 1항에 있어서, 상기 다수의 동조 엘리먼트들 각각은,
    상기 동조 엘리먼트에 대한 패스 트랜지스터(516)에 접속된 제 2 동조 커패시터(514) ― 상기 패스 트랜지스터(516)는 제 2 공통 노드(VR)에 상기 제 2 동조 커패시터(514)를 전기적으로 접속하거나 또는 상기 제 2 공통 노드(VR)로부터 상기 제 2 동조 커패시터(514)를 전기적으로 분리하도록 동작할 수 있음 ―; 및
    상기 패스 트랜지스터(516)에 접속되고, 상기 패스 트랜지스터(516)에 제 1 바이어스 전압을 제공하도록 동작할 수 있는 풀-업 트랜지스터(524)를 더 포함하는, 집적회로.
  9. 제 8항에 있어서, 상기 각각의 동조 엘리먼트에 대한 풀-업 트랜지스터(522)는 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스에 접속되며, 또한 인접 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스에 접속되는, 집적회로.
  10. 제 8항에 있어서, 상기 각각의 동조 엘리먼트에 대한 풀-업 트랜지스터(522)는 상기 동조 엘리먼트에 대한 패스 트랜지스터(516)의 소스에 접속되며, 또한 인접 동조 엘리먼트에 대한 패스 트랜지스터(516)의 드레인에 접속되는, 집적회로.
  11. 제 1항에 있어서, 상기 다수의 동조 엘리먼트들에 대한 다수의 제 1 동조 커패시터들(512)은 동일한 커패시턴스를 가지는, 집적회로.
  12. 제 1항에 있어서, 상기 다수의 동조 엘리먼트에 대한 다수의 제 1 동조 커패시터들(512)은 상이한 커패시턴스을 가지는, 집적회로.
  13. 제 1항에 있어서, 상기 다수의 동조 엘리먼트들에 대한 다수의 제 1 동조 커패시터들(512)은 2진 가중 커패시턴스들을 가지는, 집적회로.
  14. 제 1항에 있어서, 상기 각각의 동조 엘리먼트에 대한 패스 트랜지스터(516), 풀-업 트랜지스터(522), 및 풀-다운 트랜지스터(526)는 금속-산화물 반도체(MOS) 트랜지스터들로 구현되는, 집적회로.
  15. 제 14항에 있어서, 상기 풀-업 트랜지스터(522)는 패스 트랜지스터(516)에 높은 바이어스 전압을 제공하도록 동작할 수 있는 P-채널 MOS(P-MOS) 트랜지스터이며, 상기 풀-다운 트랜지스터(526)는 패스 트랜지스터(516)에 낮은 바이어스 전압을 제공하도록 동작할 수 있는 N-채널 MOS(N-MOS) 트랜지스터인, 집적회로.
  16. 제 1항에 있어서, 상기 풀-업 트랜지스터(522) 또는 상기 풀-다운 트랜지스터(526)는 다수의 동조 엘리먼트들 각각에 대하여 인에이블되는, 집적회로.
  17. 제 1항에 있어서, 상기 각각의 동조 엘리먼트에 대한 패스 트랜지스터(516), 풀-업 트랜지스터(522), 및 풀-다운 트랜지스터(526)는 동조 엘리먼트에 대한 제어 신호를 수신하도록 동작할 수 있는, 집적회로.
  18. 발진기에 네거티브 저항을 제공하도록 동작할 수 있는 네거티브 저항 엘리먼트; 및
    상기 네거티브 저항 엘리먼트에 접속되며, 다수의 동조 엘리먼트를 포함하는 커패시터 뱅크를 포함하며,
    상기 각각의 동조 엘리먼트는,
    제 1 동조 커패시터(512),
    상기 제 1 동조 커패시터(512)에 접속되며, 상기 발진기의 제 1 공통 노드(VL)에 상기 제 1 동조 커패시터(512)를 전기적으로 접속하거나 또는 상기 제 1 공통 노드(VL)로부터 상기 제 1 동조 커패시터(512)를 전기적으로 분리하도록 동작할 수 있는 패스 트랜지스터(516),
    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 1 바이어스 전압을 제공하도록 동작할 수 있는 풀-업 트랜지스터(522), 및
    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 2 바이스 전압을 제공하도록 동작할 수 있는 풀-다운 트랜지스터(526)를 포함하며,
    상기 풀-업 트랜지스터(522) 및 상기 풀-다운 트랜지스터(526)는 제어 신호의 논리 값에 따라서 각각 인에이블되거나 또는 디스에이블되고,
    상기 각각의 동조 엘리먼트에 대한 제 1 바이어스 전압 또는 제 2 바이어스 전압은 다른 동조 엘리먼트를 통해 획득되며,
    상기 발진기에 대한 발진 주파수는 상기 다수의 동조 엘리먼트에 대한 다수의 제 1 동조 커패시터들(512) 중 선택된 동조 커패시터들을 제 1 공통 노드(VL)에 전기적으로 접속함으로써 조절되는, 집적회로.
  19. 제 18항에 있어서, 상기 다수의 동조 엘리먼트들 각각은,
    상기 동조 엘리먼트에 대한 패스 트랜지스터(516)에 접속된 제 2 동조 커패시터(514) ― 상기 패스 트랜지스터(516)는 상기 발진기의 제 2 공통 노드(VR)에 상기 제 2 동조 커패시터(514)를 전기적으로 접속하거나 또는 상기 제 2 공통 노드(VR)로부터 상기 제 2 동조 커패시터(514)를 전기적으로 분리하도록 동작할 수 있음 ―; 및
    상기 패스 트랜지스터(516)에 접속되고, 상기 패스 트랜지스터(516)에 제 1 바이어스 전압을 제공하도록 동작할 수 있는 풀-업 트랜지스터(524)를 더 포함하며;
    상기 발진 주파수는 다수의 동조 엘리먼트들에 대한 다수의 제 2 동조 커패시터들(514) 중 선택된 동조 커패시터들을 상기 제 2 공통 노드(VR)에 전기적으로 접속함으로써 또한 조절되는, 집적회로.
  20. 제 18항에 있어서, 상기 다수의 제 1 동조 커패시터들(512)은 동일한 커패시턴스를 가지는, 집적회로.
  21. 제 18항에 있어서, 각각의 동조 엘리먼트에 대한 상기 패스 트랜지스터(516), 풀-업 트랜지스터(522), 및 풀-다운 트랜지스터(526)는 금속-산화물 반도체(MOS) 트랜지스터들로 구현되는, 집적회로.
  22. 제 18항에 있어서, 상기 네거티브 저항 엘리먼트에 접속되며 상기 발진 주파수를 조절하기 위하여 동작할 수 있는 가변 커패시터(버랙터)를 더 포함하는, 집적회로.
  23. 제 22항에 있어서, 상기 버랙터는 상기 다수의 제 1 동조 커패시터들(512)에 대한 커패시턴스 스텝들에 기초하여 결정된 크기를 가지는, 집적회로.
  24. 발진기에 네거티브 저항을 제공하도록 동작할 수 있는 네거티브 저항 엘리먼트; 및
    상기 네거티브 저항 엘리먼트에 접속되며, 다수의 동조 엘리먼트들을 포함하는 커패시터 뱅크를 포함하며,
    상기 각각의 동조 엘리먼트는,
    제 1 동조 커패시터(512),
    상기 제 1 동조 커패시터(512)에 접속되며, 상기 발진기의 제 1 공통 노드(VL)에 상기 제 1 동조 커패시터(512)를 전기적으로 접속하거나 또는 상기 제 1 공통 노드(VL)로부터 상기 제 1 동조 커패시터(512)를 전기적으로 분리하도록 동작하는 패스 트랜지스터(516),
    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 1 바이어스 전압을 제공하도록 동작할 수 있는 풀-업 트랜지스터(522), 및
    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 2 바이어스 전압을 제공하도록 동작할 수 있는 풀-다운 트랜지스터(526)를 포함하며,
    상기 풀-업 트랜지스터(522) 및 상기 풀-다운 트랜지스터(526)는 제어 신호의 논리 값에 따라서 각각 인에이블되거나 또는 디스에이블되고,
    상기 각각의 동조 엘리먼트에 대한 상기 제 1 바이어스 전압 또는 상기 제 2 바이어스 전압은 다른 동조 엘리먼트를 통해 획득되며,
    상기 발진기에 대한 발진 주파수는 다수의 동조 엘리먼트에 대한 다수의 제 1 동조 커패시터들(512) 중 선택된 동조 커패시터들을 상기 제 1 공통 노드(VL)에 전기적으로 접속함으로써 조절되는, 집적회로.
  25. 제 24항에 있어서, 상기 다수의 제 1 동조 커패시터들(512)은 동일한 커패시턴스를 가지는, 집적회로.
  26. 발진기에 네거티브 저항을 제공하도록 동작할 수 있는 네거티브 저항 엘리먼트; 및
    상기 네거티브 저항 엘리먼트에 접속되고, 다수의 동조 엘리먼트를 포함하는 커패시터 뱅크를 포함하며;
    상기 각각의 동조 엘리먼트는,
    제 1 동조 커패시터(512),
    상기 제 1 동조 커패시터(512)에 접속되며, 상기 발진기의 제 1 공통 노드(VL)에 상기 제 1 동조 커패시터(512)를 전기적으로 접속하거나 또는 상기 제 1 공통 노드(VL)로부터 상기 제 1 동조 커패시터(512)를 전기적으로 분리하도록 동작할 수 있는 패스 트랜지스터(516),
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    상기 패스 트랜지스터(516)에 접속되며, 상기 패스 트랜지스터(516)에 제 2 바이어스 전압을 제공하도록 동작할 수 있는 풀-다운 트랜지스터(526)를 포함하며,
    상기 풀-업 트랜지스터(522) 및 상기 풀-다운 트랜지스터(526)는 제어 신호의 논리 값에 따라서 각각 인에이블되거나 또는 디스에이블되고,
    상기 각각의 동조 엘리먼트에 대한 상기 제 1 바이어스 전압 또는 상기 제 2바이어스 전압은 다른 동조 엘리먼트를 통해 획득되며,
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