KR19990072548A

KR19990072548A - 매치드필터뱅크

Info

Publication number: KR19990072548A
Application number: KR1019990004595A
Authority: KR
Inventors: 슈우쪼메이; 슈우쿄쿠헤이; 스즈키쿠니히코; 쪼우쇼우코우; 토마츠타카시
Original assignee: 다까또리 스나오; 카부시키가이샤 요잔
Priority date: 1998-02-12
Filing date: 1999-02-10
Publication date: 1999-09-27
Also published as: EP0936748A2; KR100324259B1; CN1231545A; US6512785B1; EP0936748A3

Abstract

복수의 매치드필터와 전체 매치드필터에 의해 일반적으로 사용되는 샘플홀드회로군을 포함하는 매치드필터뱅크에 관한 것이다. 그러므로, 상기 회로크기는 감소된다.

입력커패시턴스와 입력커패시턴스의 출력에 접속된 반전증폭기와 상기 반전증폭기의 입력과 출력 사이에 접속된 복수의 귀환커패시턴스를 포함하는 가변이득을 얻는 매치드필터용 반전증폭기를 제공한다. 복수의 스위치는 반전증폭기의 입력과 기준전압에 귀환커패시턴스를 택일적으로 접속하기 위해 상기 귀환커패시턴스의 입력측에 접속된다. 상기 기준전압에 접속된 상기 귀환커패시턴스는 귀환커패시턴스의 합성커패시턴스의 측면에서 볼 때 무효하고, 증폭기에는 아무런 영향을 주지 않는다.

Description

매치드필터뱅크{MATCHED FILTER BANK}

본 발명은 매치드필터뱅크에 관한 것이고, 특히 DS-CDMA셀룰러시스템의 신호수신장치에서 사용되는 매치드필터뱅크에 관한 것이다.

최근에, 이동통신의 사용자들이 DS-CDMA셀룰러시스템에 관심이 집중되는 이유는 DS-CDMA셀룰러시스템의 용량이 크기 때문이다. DS-CDMA시스템에서, 전송측에서, 전송데이터가 PN코드에 의해 변조되고 나서 확산된다. 그리고, 수신측에서, 수신된 신호는 전송데이터가 재생되도록 PN코드에 의해 역확산된다. 슬라이딩상관기나 매치드필터는 역확산에 사용된다. 상기 슬라이딩상관기는 회로규모는 작지만, 상관연산을 하는데 긴 시간이 필요하다. 반면에, 상기 매치드필터는 회로규모는 크지만 상관연산의 속도가 빠르다.

기존의 매치드필터는 CCD(Charge Coupled Device)나 SAW(Surface Acoustic Wave) 장치 혹은 디지털회로로 구성되어 있다. 또한, 본 출원인은 특개평06-164320호 공보에서, 저소비전력 및 고정밀도연산을 가능하게 하는 아날로그/디지털 매치드필터를 제안하고 있다. 이 매치드필터는 불특정데이터로서 복수의 입력아날로그신호를 유지하기 위한 샘플홀드회로와, 순환시프트되도록 하여 승산기에 의해 상기 아날로그신호를 승산하기 위한 복수의 승산회로와 상기 승산된 데이터를 가산하는 가산기로 이루어져 있다.

최근에, 전송비율이 서로 다른 복수의 신호는 멀티미디어통신이 필요하다. 그러므로, 확산비율이 가변(가변확산비율시스템:variable spreading ratio system)으로 되거나, 둘 또는 그 이상의 확산코드는 병렬로 사용(멀티코드시스템:multi-code system)된다. 이러한 시스템들은, 탭수가 다른 복수의 매치드필터가 필요하다. 이것은 회로의 크기를 더욱 크게 하고, 소비전력도 증가시킨다.

본원 발명의 발명자들에 의해 제안된 상기 아날로그형의 매치드필터는 도 12에 나타내듯이 반전증폭기를 사용한다. 상기 반전증폭기는 CMOS인버터를 기수단 직렬로 구성하는, 이득(gain)이 큰 증폭기(AMP)를 포함한다. 상기 증폭기(AMP)는 복수의 입력커패시턴스(CI1,CI2)를 그 입력에 접속한다. 복수의 귀환커패시턴스(Cf1∼Cf6)는 상기 증폭기(AMP)의 입력과 출력의 사이에 접속되어 있다. 상기 귀환커패시턴스(Cf1∼Cf6)는, 상기 증폭기의 출력에 귀환커패시턴스를 접속하거나 기준전압(Vref)을 접속하는 스위치(MUX1∼MUX6)를 거쳐 상기 증폭기(AMP)의 출력에 접속된다. 예컨대, 상기 귀환커패시턴스(Cf1∼Cf6)는 각각 2⁰, 2¹, 2², 2³, 2⁴, 2⁵로 비례하는 용량을 가지며, 여러 혼합용량은 상기 스위치(MUX1∼MUX6)를 제어하는데 사용될 수 있다. 상기 스위치는, 리프레쉬신호(REF)가 더욱 수신되는 OR-게이트(G1∼G6)를 거쳐 제어신호(S1∼S6)에 의해 제어된다. 상기 제어신호(S1∼S6)는 OR-게이트에서 반전되어 입력된다. OR-게이트의 출력이 하이레벨일 때, OR-게이트의 출력은 로레벨로 되고, 그러면 상기 귀환커패시턴스는 증폭기(AMP)의 출력에 접속된다. 리프레쉬신호(REF)가 하이레벨이거나 제어신호가 로레벨일 때, OR-게이트의 출력은 하이레벨로 되고, 그러면 상기 귀환커패시턴스는 기준전압에 접속된다. 상기 입력커패시턴스(CI1,CI2)는 그들의 입력측에 입력리프레쉬스위치(MUXR1)가 접속되고, 증폭리프레쉬스위치(SWR)는 증폭기(AMP)의 입력과 출력 사이에 접속된다. 상기 입력리프레쉬스위치(MUXR1)와 증폭리프레쉬스위치(SWR)는 리프레쉬신호(REF)에 의해 제어된다. 리프레쉬되었을 때, 상기 증폭기(AMP)의 입력과 출력은 단락되고, 입력커패시턴스(CI1,CI2)는 기준전압에 접속된다.

상기 증폭기(AMP)가 무한한 이득을 갖는 다고 가정했을 때, 상기 증폭기의 입력은 Vref이고, 입력전압은 CI1과 CI2에 의해 VI1과 VI2이며, 상기 증폭기의 출력은 Vo이고, 수학식 1과 같이 가산이 실시된다.

실제의 증폭기에서, 입력전압은 Vref가 아니고, 이득은 유한하다. 이득이 A일 때, 실효귀환커패시턴스의 총합은 CVf이고, 그리고 무효귀환커패시턴스의 총합은 CIf이며, 그 출력(Vo1)은 수학식 2와 같이 나타내어진다.

수학식 2에서 명백하듯이, 출력의 오차는 주로 유한이득-대역(GB)에 의한 것이다. CIf의 용량이 증가함에 따라, 오차도 커진다.

본 발명은, 저소비전력과 함께 회로의 소형화를 도모하는 확산비율이 다른 매치드필터뱅크를 제공하는 것을 목적으로 한다.

본 발명은 간단하고, 매우 정확하며, 빠른 응답성을 가진 매치드필터용의 반전증폭회로를 제공하는 것을 또한 목적으로 한다.

본 발명에 따른 매치드필터뱅크는 복수의 매치드필터에 의해 일반적으로 사용되는 샘플홀드회로를 가지고 있다.

본 발명에 따른 반전증폭회로는 혼합의 유효귀환커패시턴스를 제어하기 위한 증폭기의 입력이나 기준전압에 접속되는 복수의 귀환커패시턴스를 포함한다.

도 1은, 본 발명에 따른 매치드필터뱅크의 제1실시예를 나타내는 블록도이다.

도 2는, 본 발명에 따른 매치드필터뱅크의 제2실시예를 나타내는 블록도이다.

도 3은, 제1실시예에서의 샘플홀드레지스터를 나타내는 블록도이다.

도 4는, 제1실시예에서의 PN부호레지스터를 나타내는 블록도이다.

도 5는, 다른 승수가 입력되는 PN부호레지스터의 블록도이다.

도 6은, 마스크레지스터와 입력레지스터를 나타내는 블록도이다.

도 7은, 마스크레지스터의 변화를 나타내는 블록도이다.

도 8은, 매치드필터의 제3실시예를 나타내는 블록도이다.

도 9는, 가변이득반전증폭회로를 나타내는 블록도이다.

도 10은, 본 발명에 따른 스칼라회로를 나타내는 블록도이다.

도 11은, 도 9의 회로와 종래의 회로의 출력특성을 비교한 그래프이다.

도 12는, 종래의 가변이득반전증폭회로를 나타내는 회로도이다.

도 13은, 실제의 증폭기의 등가회로이다.

도 1은 본 발명에 따른 매치드필터뱅크의 제1실시예를 나타내는 블록도이다. 이 매치드필터뱅크에서, 입력신호샘플은 PN부호가 순환시프트되는 것에 의해, 시프트되지 않는다. 상기 매치드필터뱅크는 역확산용의 PN코드와 같이 어떠한 길이의 계수데이터라도 상관연산을 할 수 있다. 상기 매치드필터뱅크는 매치드필터의 수에 관계없이 수용할 수 있다. 이 실시예에서는, 각각 4칩길이와 256칩길이를 갖는 PN코드의 두가지 형태이며, 이 매치드필터의 두가지 형태는 각각 PN부호에 대응한다.

도 1에서, 11은, 안테나를 거쳐 수신된 신호로부터 생성된 베이스밴드신호를 받는 아날로그입력단자이다. 12는, 일반적으로 아날로그신호입력단자에 접속된 복수의 샘플홀드회로(SH1∼SH256)를 포함하는 샘플홀드회로군이다. 상기 샘플홀드회로는, 상기 샘플홀드회로군(12)위의 "1"과 "0"으로 나타내듯이, 상기 신호가 "1"일 때 제어신호에 응답하여 입력신호를 수신한다. 상기 제어신호는 오른쪽으로 매 샘플링클럭(CL)마다 시프트된다.

최초에, 제1단계의 샘플홀드회로(SH1)용의 제어신호는, 아날로그신호입력단자(11)로부터 아날로그입력신호가 SH1에 의해 유지되도록 "1"로 된다. 다음의 샘플링타이밍에서, 제2의 샘플홀드회로(SH2)용의 제어신호는 "1"로 되고, 다른 제어신호는 "0"이다. 그러므로, 제2의 샘플홀드회로(SH2)는 입력신호를 수신한다. 상기 입력신호는 순차적으로 샘플홀드회로(SH3,SH4,...)에 의해 수신된다. 최후의 샘플홀드회로(SH256)가 아날로그입력신호를 수신한 후, 다시 제1의 샘플홀드회로(SH1)로부터 샘플링을 시작한다.

13은, 이 실시예에서, 제1PN코드(PN1∼PN256)의 256칩을 저장하는 PN코드레지스터이다. 상기 PN코드레지스터는 상기 샘플링클럭(CL)에 동기하여 시프트클럭(CL1)에 응답하여 순환하는 데이터를 시프트하는 순환시프트레지스터이다. 상기 데이터는 매 샘플링타이밍에서 시프트된다. 14₁∼14₂₅₆는 PN코드레지스터(13)의 총단계에서의 출력과 샘플홀드회로(SH1∼SH256)의 전체로부터의 출력을 승산하는 승산회로이다.

그러므로, 상기 PN코드레지스터(13)의 단계에서 저장된 상기 256칩 데이터는 통상 디지털데이터이고, 승산회로(14₁∼14₂₅₆)는 각각 디지털데이터에 의해 아날로그입력신호를 승산하는 아날로그/디지털 승산회로이다. 그런 아날로그/디지털 승산회로는 본 발명의 발명자에 의해 이미 제안되고 있다.

15는, 상기 승산회로(14₁∼14₂₅₆)로부터의 출력을 가산하는 아날로그가산기이다. 상관관계는 PN코드레지스터(13)에서 256칩을 가진 샘플홀드회로군(12)에서의 256개의 수신된 신호샘플의 출력이다. 본 발명의 발명자에 의해 제안된 상기 아날로그/디지털 승산회로는 전력소비와 연산정확도의 측면에서 유리하다.

작동의 시작 후에, 아날로그신호입력단자(11)에 상기 아날로그신호입력이 샘플홀드회로(SH1∼SH256)에 의해 연속적으로 샘플링되고 홀딩된다. 256샘플링클럭이 샘플홀드회로군(12)으로 입력되었을 때, 전체 샘플홀드회로(SH1∼SH256)는 256신호샘플로 채워진다. 이때, 상기 승산회로(14₁∼14₂₅₆)는 PN코드(PN1∼PN256)에 의해 샘플홀드회로(SH1∼SH256)에서 상기 샘플(S1∼S256)을 승산하고, (PN1 ×S1 + PN2 ×S2 + …+ PN256 ×S256)의 총합이 연산된다.

샘플링클럭(CL)의 257번째 펄스가 샘플홀드회로군(12)으로 입력되었을 때, 샘플홀드회로(SH1)에서의 가장 최초 데이터는 새로운 샘플(S257)로 대체된다. 상기 샘플(S257)의 샘플링에 동기하여, 하나의 시프트클럭(CL1)은 PN코드레지스터(13)가 1단계 오른쪽으로 상기 코드를 시프트하도록 PN코드레지스터(13)에 입력된다. 그러면, PN256은 제1단계에서 유지되고, PN1은 제2단계에서 유지되며, PN2는 제3단계에서 유지되며, 그리고 일반적으로 PNi(i〈255)는 제i+1단계에서 유지된다. 상기 가산기(15)의 출력은, (PN256 ×S257 + PN1 ×S2 + …+ PN255 ×S256)이다.

그 후, 아날로그입력신호는 매 샘플링클럭(CL)마다 순차적으로 샘플홀드회로(SH2∼SH256)에 의해 연속적으로 샘플링된다. 그 것과 함께 동기하여, PN코드레지스터(13)에서 상기 PN코드는 시프트클럭(CL1)의 매 입력마다 순환된다. 상기 입력신호샘플과 상기 PN코드결과의 상관결과는 가산기(15)로부터 연속적으로 출력된다.

16은, 256단계를 포함하는 제2PN코드레지스터이다. 이것은 4칩주기의 주기적인 PN코드결과에 의해 상관을 연산한다. PN코드(PN'1∼PN'4)의 4칩은 PN코드레지스터(16)에 반복적으로 저장된다. 상기 PN코드(PN'1∼PN'4)는 최초의 제4단계에 저장되고, 제5 내지 제8단계로 순차적으로 저장된다. 유사하게, PN코드의 4칩은 9단계부터 4단계마다 순서대로 저장된다. 제2의 시프트클럭(CL2)은 PN코드를 순환적으로, 또한 오른쪽으로 시프트하는 제2의 PN레지스터에 입력된다. 상기 제2의 시프트클럭(CL2)은 제1의 시프트클럭(CL1)과 동일하다.

17₁∼17₂₅₆은, PN코드레지스터(16)에서 상기 PN코드를 승산하는 아날로그/디지털 승산회로이고, 상기 샘플홀드회로군(12)에서 상기 입력신호샘플이 저장된다.

18은, 도 1에서 나타내듯이, 256단계의 순환형 마스크레지스터이다. "1"은 마스크레지스터(18)의 4단계에 연속적으로 저장되고, "0"은 다른 단계에 저장된다. 이들 데이터는 오른쪽으로 시프트된다. 이 실시예에서, "1"은 253번째에서 256번째 단계에 저장되고, "0"은 처음의 252단계에 저장된다. 상기 시프트클럭(CL2)이 마스크레지스터(18)에 4번 입력될 때, "1"은 처음 네번째 단계로 이동되고, 다른 단계는 "0"으로 채워진다.

상기 마스크레지스터(18) 단계의 출력은 제어신호에 의해 멀티플렉서(MUX20₁∼MUX20₂₅₆)에 대응하여 입력된다.

19는 아날로그 가산기(21)에 "0"을 입력하기 위한 상수 "0"의 입력단자이다. 상기 멀티플렉서(MUX20₁∼MUX20₂₅₆)는 마스크레지스터(18)의 제어신호에 따라 승산회로(17₁∼17₂₅₆)의 출력이나 "0"신호입력단자(19)를 거쳐 "0"신호를 선택적으로 출력한다. 제어신호가 "1"일 때, 각 멀티플렉서(MUX20₁∼MUX20₂₅₆)는 상응하는 승산회로(17₁∼17₂₅₆)로부터의 출력을 출력하고, "0"일 때, 각 멀티플렉서는 "0"신호입력단자(19)를 거쳐 "0"신호를 출력한다.

21은 PN부호의 4칩과 수신된 신호샘플의 4샘플 사이의 상관관계를 출력하도록 멀티플렉서(MUX20₁∼MUX20₂₅₆)로부터의 출력을 가산하는 아날로그 가산기(21)이다.

상술한 바와 같이, "1"은 마스크레지스터(18)의 연속적인 4단계에서 저장되고, 이들 단계에 상응하는 상기 멀티플렉서(MUX20₁∼MUX20₂₅₆)는 상기 가산기(21)에 상응하는 승산회로(17₁∼17₂₅₆)의 출력을 출력한다. "0"을 저장하는 단계에 상응하는 멀티플렉서(MUX20₁∼MUX20₂₅₆)는 "0"신호입력단자(19)로부터 "0"신호에 상응하는 신호를 출력한다. 그러므로, 상기 가산기(21)는 4칩에 상응하는 상술한 4개의 승산회로의 출력의 총합을 출력한다.

샘플링클럭(CL)이 최초부터 4번 입력되었을 때, 상기 수신된 샘플(S1∼S4)은 샘플홀드회로군(12)의 샘플홀드회로(SH1∼SH4)에 저장된다. 이들 샘플은 승산회로 (17₁∼17₄)에서 PN코드레지스터(16)의 첫 4단계에서 저장된 PN코드(PN'1∼PN'4)에 의해 승산된다. 상기 마스크레지스터(18)는 최초의 4단계에서 "1"을 나머지 단계에서 "0"을 저장한다. 상기 멀티플렉서(MUX20₁∼MUX20₄)는 승산회로(17₁∼17₄)의 상응하는 출력을 선택하고, 나머지 멀티플렉서(MUX20₅∼MUX20₂₅₆)는 "0"신호입력단자(19)를 통하여 상수입력"0"을 선택한다. 상기 가산기는 승산회로(17₁∼17₄)의 출력의 총합, 즉 (S1 ×PN'1 + S2 ×PN'2 + S3 ×PN'3 + S4 ×PN'4)를 출력한다.

다음의 샘플링클럭(CL)에 의해, 5번째로 수신된 신호샘플(S5)은 저장된다. 임시로, 상기 시프트클럭(CL2)이 한번 입력되면, 상기 PN코드레지스터(16)와 마스크레지스터(18)에서 상기 PN코드는 한단계 오른쪽으로 시프트된다. 그러면, 상기 승산회로(17₂∼17₅)의 출력은 멀티플렉서(MUX20₂∼MUX20₅)에 의해 선택되고, 다른 멀티플렉서(MUX20₁,MUX20₆∼MUX20₂₅₆)는 "0"을 출력한다. 상기 승산회로(17₂)는 PN코드레지스터(16)의 제2단계에서 제2의 샘플(S2)과 PN코드(PN'1)의 승산결과를 출력하고, 상기 승산회로(17₃)는 제3의 샘플(S3)과 PN코드(PN'2)의 승산결과를 출력하고, 상기 승산회로(17₄)는 제4의 샘플(S4)과 PN코드(PN'3)의 승산결과를 출력하고, 상기 승산회로(17₅)는 제5의 샘플(S5)과 PN코드(PN'4)의 승산결과를 출력한다. 상기 이들 승산결과의 총합은 가산기(21)로부터 출력된다. 그런 후에, 상기 클럭(CL,CL2)에 동기하여, 수신된 신호샘플과 4칩의 PN코드(PN'1∼PN'4)는 상기와 유사하게 가산기(21)로부터 출력된다. 상기 256번째의 샘플링클럭(CL)과 상기 샘플홀드회로(SH256)가 256번째 신호샘플을 저장한 후에, 257번째 신호샘플(S257)은 257번째 샘플링클럭(CL)에 상응하여 제1의 샘플홀드회로에 저장되며, 상관관계는 가산기(21)로부터 출력된다.

샘플홀드회로군(12), 상기 PN코드레지스터(16), 승산회로(17₁∼ 17₂₅₆), 멀티플렉서(MUX20₁∼MUX20₂₅₆)와 가산기(21)에 의해 4칩의 상관출력을 얻을 수 있다.

상술한 바와 같이, 제1실시예에서, 샘플홀드회로군(12)은 256칩과 4칩의 매치드필터를 일반적으로 사용한다. 회로의 크기는 총 매치드필터에 상응하는 독립적인 샘플홀드회로군을 가진 매치드필터뱅크보다 작게 된다. 또한, 전력소비도 줄어든다.

상기 입력아날로그신호의 출력은 샘플홀드회로군에서 시프트되지 않지만, 디지털 PN코드는 순환시프트되어 샘플의 전송오차를 줄인다.

그러나, 제1실시예는 256칩과 4칩 2개의 다른 확산율의 신호를 수신하는 경우를 예로 들어 설명하지만, 이것에 한정되는 것은 아니고, 3종 이상의 확산율, 예컨대 256칩, 128칩, 64칩, 32칩, 16칩, 8칩 및 4칩 등의 각종의 확산율을 사용하는 경우에도 상기 샘플홀드회로군을 공용으로 사용하는 것에 의해 동일하게 구성할 수 있다.

또, 상술한 실시예에서 256단의 레지스터로 구성했지만, 이 단수도, 각각의 PN부호의 칩수에 대응한 단수로 할 수 있다.

제2실시예의 매치드필터뱅크는 도 2를 참조하여 설명한다. 제2실시예는 샘플홀드회로군(12)이 복수의 PN코드용으로 사용되는 샘플링시프트레지스터(32)로 대체되는 것만이 제1실시예와 다르다. 256칩과 4칩 2개의 PN코드는 제1실시예와 유사하게 설명된다.

도 2에서 31은, 아날로그신호입력단자이고, 32는, 복수의 샘플홀드회로(SH1 ∼SH256)로 구성된 샘플링시프트레지스터이다. 상기 샘플링시프트레지스터(32)는 아날로그신호입력단자(31)로부터 아날로그신호를 입력받아 샘플링하고, 리딩 (Leading)단계에서 트레일링(trailing)단계까지 샘플링된 데이터를 시프트한다. 이 실시예에서 33은, PN코드(PN1∼PN256)의 256칩을 저장하는 제1PN코드레지스터이다. 34₁∼34₂₅₆은 제1PN코드레지스터(33)에서 PN코드(PN1∼PN256)에 의해 샘플링시프트레지스터(32)의 총 단계로부터 출력을 승산하는 승산회로이다. 이 예에 있어서는 상기 샘플링시프트레지스터(32)의 각 단으로부터 출력되는 샘플링된 수신신호는 아날로그데이터이고, 상기 제1PN코드레지스터(33)에 저장되어 있는 각 PN부호는 디지털로 되어 있으므로, 상기 각 승산회로(34₁∼34₂₅₆)는, 상술한 실시예에 있어서의 각 승산기와 동일하게, 아날로그데이터와 디지털데이터의 승산을 실행하는 아날로그/디지털 승산기이다.

35는, 승산회로(34₁∼34₂₅₆)로부터의 출력을 가산하는 아날로그가산기이다. 제1PN코드레지스터(33)에서 256칩의 PN코드와 샘플링시프트레지스터 (32)에서 256개의 수신된 신호샘플의 상관연산결과가 상기 아날로그가산기(35)로부터 출력된다.

아날로그신호입력단자(11)에 입력되는 상기 아날로그신호는 제1단계의 샘플홀드회로(SH1)에 의해 샘플링되고, 샘플링클럭(CL)에 상응하는 최종단계를 향하여 전송된다. 256개의 샘플링클럭이 샘플링시프트레지스터(32)에 입력될 때, 제1의 샘플링된 신호(S1)는 256번째의 최종단계의 샘플홀드회로(SH256)에서 저장된다. 동시에, 상기 256번째 입력신호샘플은 제1PN코드레지스터(33)에서 저장된 256번째 PN코드(PN256)에 의해 승산회로(34₁)에서 승산된다. 승산회로(34₂)에서, 255번째의 입력신호샘플(S255)은 255번째 PN코드(PN255)에 의해 승산된다. 유사하게, 최초의 샘플(S1)은 제1의 PN코드(PN1)에 의해 승산된다. 상기 아날로그가산기(35)는 상관관계를 출력하고 그 것은 다음과 같다.

(PN1 ×S1 + PN2 ×S2 + .... + PN256 ×S256)

257번째 펄스의 샘플링클럭(CL)이 샘플링시프트레지스터(32)에 입력되었을 때, 상기 257번째 샘플(S257)은 샘플링시프트레지스터(32)의 최초단계에 저장되고, 두번째 샘플(S2)은 최종단계(SH256)에 저장된다. 따라서, 가산기(15)의 출력은,

(PN1 ×S2 + PN2 ×S3 + .... + PN256 ×S257)로 된다.

그러므로, 상기 아날로그신호입력단자(31)를 거쳐 입력신호의 상기 샘플의 상관연산과 상기 PN코드는 상기 가산기(35)로부터 연속적으로 출력된다.

36은, 256단계를 포함하는 제2의 PN코드레지스터이고, 제1의 PN코드레지스터 (33)와 유사하다. 이 실시예에서, 4칩주기의 PN코드는 제2의 PN코드레지스터(36)에 저장된다. 상기 PN코드(PN'1∼PN'4)는 제1단계의 4번째까지 저장되고, "0"은 제5단계를 포함하는 이후의 단계에 포함된다. 37₁∼37₂₅₆은 제2의 PN코드레지스터(36)에서 상기 PN코드를 승산하는 아날로그/디지털 승산회로이고, 상기 샘플에 저장된 입력신호샘플은 샘플홀드회로(SH1∼SH256)에 유지된다.

38은, 256단계의 순환형 마스크레지스터이다. 상기 순환형 마스크레지스터(38)의 총 단계로부터의 출력은 멀티플렉서(MUX40₁∼MUX40₂₅₆)용의 선택제어신호이다. "1"은 순환형 마스크레지스터(38)에서 제1내지 제4단계에 저장되고, "0"은 제5내지 제256단계에 저장된다. 39는, "0"입력용의 상수"0"의 입력단자이다. 상기 멀티플렉서(MUX40₁∼MUX40₂₅₆)는 각각 승산회로(37₁∼37₂₅₆)의 출력을 출력하거나, 순환형 마스크레지스터(38)의 제어신호에 따라 "0"신호입력단자(39)를 거쳐 "0"신호를 출력한다. 제어신호가 "1"일 때, 각 멀티플렉서(MUX40₁∼MUX40₂₅₆)는 승산회로(37₁∼37₂₅₆)에 따른 출력을 출력하고, 제어신호가 "0"일 때, 각 멀티플렉서는 "0"신호입력단자(39)를 거쳐 "0"신호를 출력한다. 41은, 멀티플렉서(MUX40₁∼MUX40₂₅₆)로부터의 출력을 합산하는 아날로그 가산기이다.

샘플링클럭(CL)이 샘플링시프트레지스터(32)로 입력되기 시작했을 때, 아날로그신호입력단자(31)로부터의 아날로그신호는 샘플홀드회로(SH1)에 의해 연속적으로 샘플링되고 유지면서 최종단계를 향하여 시프트된다. 상기 샘플링클럭(CL)이 4번 입력되었을 때, 입력신호샘플(S1,S2,S3,S4)은 샘플홀드회로(SH4,SH3,SH2,SH1)에 각각 저장된다. 이 때, 승산회로(37₄∼37₁)는 PN'1 ×S1, PN'2 ×S2, PN'3 ×S3 및 PN'4 ×S4를 출력하고, 승산회로(37₅∼37₂₅₆)는 제2의 PN코드레지스터(36)의 단계에 따른 데이터이므로 "0"을 출력한다.

상술하듯이, "1"은 순환형 마스크레지스터(38)에서 제1내지 제4단계에 저장되며, "0"은 제5내지 최종단계에 저장된다. 상기 멀티플렉서(MUX40₁∼MUX40₄)는 승산회로(37₁∼37₄)에 상응하여 출력하고, 나머지 멀티플렉서(MUX40₅∼MUX40₂₅₆)는 "0"신호입력단자(39)로부터 "0"에 상응하는 신호를 출력한다. 승산회로(37₁∼37₄)의 승산결과와 "0"신호입력단자(39)로부터의 "0"신호의 출력은 아날로그가산기(41)에 입력되고, 승산결과의 총합, 즉 (PN'1 ×S1 + PN'2 ×S2 + PN'3 ×S3 + PN'4 ×S4)를 출력한다.

제5의 샘플링클럭(CL)이 샘플홀드회로군(12)에 입력되었을 때, 제5의 입력신호샘플(S5)은 샘플홀드회로(SH1)에 저장되고, S4는 SH2에, S3는 SH3에, S2는 SH4에, S1은 SH5에 각각 저장된다. 이 때, 승산회로(37₁)는 PN'4 ×S5를 연산하고, 승산회로(37₂)는 PN'3 ×S4를, 승산회로(37₃)는 PN'2 ×S3를, 승산회로(37₄)는 PN'1 ×S2를 각각 연산한다. 상기 승산회로(37₅∼37₂₅₆)의 승산결과는 이들 승산회로가 "0"에 상응하는 데이터이므로 "0"이다. 그러므로, 상기 아날로그가산기(41)는 (PN'1 ×S2 + PN'2 ×S3 + PN'3 ×S4 + PN'4 ×S5)를 출력한다. 그런 후에, 상기 아날로그가산기(41)는 입력신호샘플의 상관출력과 4칩주기를 가진 상기 제2의 PN코드를 출력한다.

상술하듯이, 샘플링시프트레지스터(32)는 일반적으로 256칩과 4칩의 매치드필터가 사용된다.

상기 PN코드가 4칩과 다른 "m"주기를 가졌을 때, PN코드(PN'm∼PN'1)는 제1내지 제m단계에 저장되며, "0"은 나머지 단계에 저장된다. "1"은 제1내지 제m단계에 저장되며, "0"은 순환형 마스크레지스터(38)의 나머지 단계에 저장된다. 그러므로, PN코드의 어떤 주기든지 이용할 수 있다. PN코드레지스터의 단계들은 상술한 실시예에서는 256단계이지만, 어떤 수의 단계로도 적용할 수 있다.

상술한 실시예에서, 상기 샘플링시프트레지스터(32)가 사용되고, 그것은 입력신호샘플이 아날로그신호로 시프트되지만, 또한 입력신호샘플을 디지털데이터로 변환하고 그 디지털데이터를 시프트할 수도 있다. 이 경우, 상기 승산은 디지털 대 디지털로 된다. 상기 승산회로(34₁∼34₂₅₆)는 디지털승산회로이다. 상기 승산회로(37₁∼37₂₅₆)의 출력은 순환형 마스크레지스터(38)에 의해 제어되는 멀티플렉서(MUX40₁∼MUX40₂₅₆)를 거쳐 아날로그가산기(41)로 입력된다.

도 3은 도 1에서 샘플링회로군용의 샘플홀드제어회로로서 샘플홀드레지스터 (SHR)를 나타낸다. 상기 샘플홀드레지스터(SHR)는 하나의 "1"과 255개의 "0"을 저장하는 샘플홀드회로와 유사한 순환시프트레지스터이다. 상기 데이터는 샘플홀드타이밍에 동기하여 시프트되고 순환된다. 상기 데이터"1"은 샘플링용의 제어신호이다.

도 4에서, PN코드레지스터(13)와 같은 수의 입력PN레지스터(INP-REG)는 그에 상응하는 단계에서 PN코드레지스터(13)(도 1)와 접속된다. 상기 입력PN레지스터 (INP-REG)는 최종단계를 향하여 계수데이터(PNi)를 전송하기 위한 시프트레지스터이다. 상관연산이 심벌주기에서 PN코드에 의해 연산될 때, 다음 심벌주기의 다음 PN코드는 다음 심벌주기 바로 전에 상기 PN코드레지스터로 전송하는 입력PN레지스터(INP-REG)로 입력된다. 상기 PN코드는 입력PN레지스터에서 빨리 로드된다. 이것은 하나의 심벌주기로 긴 주기의 연속적인 로딩을 위해 효율적이다. 도 3은, 동일 데이터가 입력PN레지스터에서의 데이터로서 PN코드레지스터에 저장되어 전송된 후의 상태를 나타낸다. 상기 클럭입력은 가능한한 빨리 데이터가 입력되도록, 상기 샘플링클럭으로부터 독립적으로 세팅될 수 있다.

도 5는 복수의 병렬래치들로 구성된 입력PN레지스터의 다른 실시예를 나타낸다. 상기 데이터는 이들 래치에 병렬로 입력되고, 래치들 중 어느 하나는 클럭신호(CK1∼CK256)에 따라 데이터를 수신한다. 상기 수신은 샘플홀드탭의 샘플홀드레지스터에서 데이터 "1" 또는 "0"에 의해 제어된다. "1"일 때, 데이터는 수신되고, "0"일 때, 데이터는 수신되지 않는다. 도 5에서, 4데이터는 사용된다. 샘플홀드레지스터(SHR)의 제1의 탭에는 "1"이, 나머지 탭에는 "0"이 저장될 때, 제1의 칩의 입력은 INP-REG의 제1의 탭에 입력된다. 4번째 클럭에서, SHR의 제4의 탭은 "1"로 되고 다른 탭드은 "0"으로 된다. 제4의 탭입력은 INP-REG의 제4탭에 입력된다. 상기 가산은 도 1에서 상기 마스크레지스터의 제어에 따라 4샘플을 실시하고, 나머지 데이터는 무한대로 된다..

도 6에서, 마스크레지스터(18)단계수와 동일한 입력마스크레지스터(INM-REG)는 각 단계에 상응하는 마스크레지스터(18:도 1)에 접속되어 있다. 상기 입력마스크레지스터(INM-REG)는 제1의 단계로부터 최종단계를 향한 제어신호(CNTi) 전송용의 시프트레지스터이다. 심벌주기에서 상기 가산기가 상기 마스크레지스터(18)에 의해 제어될 때, 다음 심벌주기의 다음 제어신호는 상기 다음 심벌주기 바로전에 마스크레지스터로 전송되는 입력마스크레지스터(INM-REG)에 입력된다. 상기 제어신호는 입력마스크레지스터에서 준비를 위해 빨리 로드된다. 그 입력마스크레지스터로의 클럭입력은 가능한한 빨리 데이터를 입력하도록 샘플링클럭(CL)으로부터 독립적으로 세팅될 수 있다.

도 7은 복수의 병렬래치들을 구성하는 입력마스크레지스터(도 6)의 변형예이다. 그 제어신호입력라인은 입력마스크레지스터의 단계들에 병렬로 접속되고, 각 래치 탭은 샘플홀드레지스터(SHR)의 제어신호에 따라 데이터를 수신한다. 상기 가산기가 심벌주기에서 마스크레지스터(18)에 의해 제어될 때, 다음 심벌주기의 다음 제어신호는 상기 다음 심벌주기의 바로 전에 마스크레지스터로 전송되는 입력마스크레지스터(INM-REG)로 입력된다. 상기 제어신호들은 입력마스크레지스터에서 준비를 위해 어느 타이밍에서 빨리 로드된다. 도 6은 입력마스크레지스터에서의 데이터로서 그 마스크레지스터에 저장되는 동일 데이터인 그 제어신호의 전송 직후의 상태를 나타낸다.

도 8은, 1개의 가산기(15)가 도 1에서의 회로와는 다르게 복수의PN코드레지스터(13),(16)에 의해 진행하는 데 사용되는 매치드필터회로의 제3실시예를 나타낸다. 상기 승산회로(14₁∼14₂₅₆)로부터의 출력과 승산회로(17₁∼17₂₅₆)로부터의 출력은 승산회로(14₁∼14₂₅₆),(17₁∼17₂₅₆)로부터의 출력을 가산기에 선택적으로 출력하는 멀티플렉서(MUX7)에 입력된다. 그러므로, 1개의 가산기는 복수의 승산결과에 일반적으로 사용되고, 회로규모는 작게 된다. 더 많은 수의 승산회로를 선택할수록 회로규모는 그 기능면에서 더욱 작게 된다. 그러나, 선택가능한 승산회로의 수는 매치드필터의 출력이 동일 타이밍에서 얻어져야 하므로 1팁시간 사이에 총 승산결과를 출력하는 데에는 한계가 있다.

가산기(15)의 출력은 승산회로(14₁∼14₂₅₆),(17₁∼17₂₅₆)의 군에 상응하는 아날로그레지스터 REG71과 REG72에 접속된 출력이 셀렉터(SEL7)에 입력된다. 상기 셀렉터(SEL7)는 승산회로(14₁∼14₂₅₆)로부터 상기 레지스터(REG71)로 출력을 입력하고, 상기 승산회로(17₁∼17₂₅₆)로부터 레지스터(REG72)로 출력을 입력한다. 상기 승산결과는 유지되고, 매치드필터(MF71,MF72)를 출력하는데 다소의 잉여시간에서 이용할 수 있다.

상술한 실시예에서, 상기 PN부호는 다른 코드길이를 가지지만, 본 발명에 따른 상기 매치드필터뱅크는 같은 길이의 다른 PN코드에도 적용할 수 있다.

DS-CDMA통신시스템용의 역확산보다 복수의 상관결과의 다른 연산은 상술한 매치드필터에 의해 실시될 수 있다.

상기 매치드필터뱅크는 실수형이지만, 복소형으로도 손쉽게 적용할 수 있다.

다음에, 상술한 매치드필터뱅크의 승산회로에서 사용되는 반전증폭회로의 실시예는 도 9를 참조하여 설명한다.

도 9에서, 반전증폭회로가 그것의 이득이 가변이고, 입력전압(VI1,VI2) 수신용의 입력커패시턴스(CI1,CI2)를 각각 포함하고 있다. 입력커패시턴스(CI1,CI2)의 출력은 증폭기(AMP)의 입력에 일반적으로 접속되어 있다. 상기 증폭기(AMP)는 입력커패시턴스(CI1,CI2)의 반전입력에 접속된 작동증폭기와 기수단의 CMOS인버터의 직렬회로나 반전증폭기의 다른 회로로 구성되어 있다. 복수의 귀환커패시턴스(Cf1∼Cf6)는 증폭기(AMP)의 입력과 출력 사이에 접속되어 있고, 그 출력은 통상 리프레쉬스위치(MUXRO)에 접속되어 있다. 상기 귀환커패시턴스 (Cf1∼Cf6)의 입력들은 증폭기(AMP)의 입력이나 기준전압(Vref)에 상기 귀환커패시턴스(Cf1∼Cf6)를 접속하기 위한 귀환멀티플렉서(MUX1∼MUX6)에 각각 접속되어 있다. 증폭리프레쉬스위치(SWR)는 증폭기(AMP)의 입력과 출력을 단락하기 위해 증폭기(AMP)의 입력과 출력 사이에 접속되어 있다. 리프레쉬스위치(MUXRI)는 상기 입력전압(VI1,VI2)이나 기준전압(Vref)을 선택하기 위한 입력커패시턴스(CI1,CI2)의 입력에 접속되어 있다. 기준전압(Vref)은 리프레시 시에 선택된다. 상기 멀티플렉서(MUX1∼MUX6)는 귀환커패시턴스(Cf1∼Cf6)의 유효성을 제어하기 위한 제어신호(S1∼S6)에 따라 스위칭된다. 귀환커패시턴스(Cf1∼Cf6)의 입력은 무효로 되었을 때, 증폭기의 플로팅노드로부터 단락되고, 기준전압(Vref)에 접속접속된다. 상기 무효귀환커패시턴스는 증폭기(AMP)의 입력(플로팅노드)에 영향을 주지 않는다.

상기 리프레쉬스위치(MUXRO)는 리프레쉬 시에, 기준전압(Vref)에 접속되어 리프레쉬스위치가 닫힌다. 상기 리프레쉬스위치(MUXRI)는 입력커패시턴스(CI1,CI2)에 기준전압을 접속한다. 이 실시예의 출력실행은 수학식(3)과 같이 수학식 (1)과 유사한 값이 얻어진다.

수학식 4에 나타내듯이, 가변귀환커패시턴스의 합성용량(CIf)은 사라지고, 출력의 정확성이 매우 향상된다. 이것은, 플로팅노드로부터 가변커패시턴스의 단락에 기인한다. 상기 가변귀환커패시턴스는 일반적인 증폭기와는 다르게 증폭기(AMP)의 출력에 접속이 유지되고 있다. 도 13에 보이듯이, 실제의 증폭기는 이상증폭기(IAMP)의 출력에 접속된 출력임피던스로서 이상증폭기(IAMP)와 저항(Ro)으로 구성된 회로로 간주한다. 로드(load)커패시턴스가 CL일 때, 입력 VAI와 출력 VAOI1의 사이에 관계가 수학식 4로서 알 수 있다.

수학식 (4)에서, "s"는 라플라스 트랜스폼의 연산자이다. 도 9에서, 유사 공식은 상기 입력과 출력이 VAI'와 VAO2'로 각각 저장한다.

수학식(6)은 수학식 (4)와 (5)로부터 얻어진다.

그러므로, 도 9의 회로는 기존 회로보다 적은 에러를 가지고 있다. 그러므로 기존회로(도 12)로부터 제공된 리프레쉬스위치는 불필요하게 되므로, 회로규모도 작게 된다.

도 9에서 회로의 이득이 유한이득대역(GB) 산물로 표현될 때, 회로의 세팅시간이 수학식 (7)로 표현된다.

상기 수학식 (2)와 (3)은 상기 공식 (7)로 대체되고, 수학식 (8)과 (9)가 얻어진다.

상기 개별응답의 세팅시간(τ)이 라이즈타임(τ_r: Rise Time), 출력전압지연과 슬루비율(SR:Slew Rate)로 수학식 (10)으로 표현된다.

여기서, τ_r는 SR에 기인한 지연시간이다. 위상보정용량이 CP이고, 최대공급전류가 Io일 때, SR은 수학식 (11)로 된다.

상기 수학식 (10)에서 우측 첫항은 상수이다. 제1의 전달함수 H(s)는 수학식 (12)로 나타낸다.

상기 라이즈타임(τ_r)은, 수학식 (13)에서 보인 바와 같이, 수학식 (12)에서의 p1과 대략 동일하다.

수학식 (8), (9)와 (10)을 비교하면, 라이즈타임이 수학식 (8)과 (9)에서 연산자 "s"의 비교로부터 평가할 수 있음을 알 수 있다.

파라미터들은 표 1과 같이 설정되고, 세팅타임은 연산된다.

지연시간(τ_d1),(τ_d2)과 라이즈타임(τ_r1),(τ_r2)이 추측될 때, 수학식 (14) 내지 (17)이 얻어진다.

상기 세팅타임(τ_r1),(τ_r2)은 수학식 (18)과 (19)로부터 얻어진다.

상기 세팅타임(τ₂)은, 가변커패시턴스의 합성용량이 증가함에 따라 통상의 세팅타임(τ₁)과 비교하여 더욱 짧게 된다. 이것은 수학식 (20)으로 나타내어 진다.

도 11은 실시예와 종래예의 과도응답을 나타내는 도면이다. 실시예의 출력전압은 실선(Vo2)와 파선(Vo1)으로 나타내어지고, 종래예의 출력전압은 짧은 파선(Vo4)과 점선(Vo3)으로 나타내어진다. 출력전압 Vo1과 Vo3는 4유닛 커패시턴스의 입력커패시턴스의 합성용량과 4유닛 커패시턴스의 합성가변귀환용량에 상응한다. 출력전압 Vo2와 Vo4는 8유닛 커패시턴스의 입력커패시턴스의 합성용량과 8유닛 커패시턴스의 합성가변귀환용량에 상응한다. 일점쇄선(V1)은 입력전압이고, REF는 리프레쉬주기이다. 상기 입력전압은 최대전압이고, 리프레쉬주기는 최대전압의 주기에 속한다. Vo1과 Vo2의 세팅타임은 각각 Vo3와 Vo4의 세팅타임보다 짧다.

도 10은 도 9에서의 회로상에 근거한 스칼라회로이다. 상기 스칼라회로는 대역이득변화가 가능하도록 가변합성용량에서 가변인 입력커패시턴스를 가진다. 도 9와 동일한 구성요소에 대하여 도 10에서 동일부호를 붙인다.

도 10에서, 복수의 입력커패시턴스(CI1∼CI6)는 통상 리프레쉬스위치(MUXRI)를 거쳐 입력전압(VI1)에 접속된다. 상기 리프레쉬스위치(MUXRI)는, 리프레쉬 시에, 기준전압(Vref)에 입력커패시턴스(CI1∼CI6)의 입력을 접속하고, 그 외에는 입력전압(VI)에 접속한다. 입력커패시턴스의 출력은 각각 멀티플렉서(MUX11∼MUX16)에 접속되고, 이들 멀티플렉서(MUX11∼MUX16)는 증폭기(AMP)나 기준전압(Vref)의 입력에 접속된다.

상기 멀티플렉서(MUX11∼MUX16)는 입력커패시턴스의 유효성을 제어하는 제어신호(S11∼S16)에 따라 스위칭된다. 상기 입력커패시턴스(CI1∼CI6)의 출력은, 무효로 될 때, 증폭기의 플로팅노드로부터 단락되고 기준전압(Vref)에 접속된다. 무효귀환커패시턴스는 증폭기(AMP)의 입력(플로팅노드)에 영향을 줄 수 없다. 도 9의 회로와 유사하게 복수의 귀환커패시턴스(Cf1∼Cf6)는 증폭기(AMP)의 입력과 출력 사이에 접속되고, 통상 리프레쉬스위치(MUXRO)에 접속되어 출력한다. 귀환커패시턴스(Cf1∼Cf6)의 입력은 각각 증폭기(AMP)의 입력이나 기준전압(Vref)에 귀환커패시턴스(Cf1∼Cf6)를 접속하기 위해, 귀환멀티플렉서(MUX21∼MUX26)에 접속된다. 증폭리프레쉬스위치(SWR)는 증폭기(AMP)의 입력과 출력을 단락시키기 위해, 증폭기(AMP)의 입력과 출력 사이에 접속된다. 리프레쉬스위치(MUXRI)는, 입력전압(VI1,VI2)이나 기준전압(Vref)을 선택하기 위해, 입력커패시턴스(CI1,CI2)의 입력에 접속한다. 기준전압(Vref)은 리프레쉬 시에 선택된다. 상기 멀티플렉서(MUX21∼MUX26)는 귀환커패시턴스(Cf1∼Cf6)의 유효성을 제어하기 위한 제어신호(S21∼S26)에 따라 스위칭된다. 귀환커패시턴스(Cf1∼Cf6)의 입력은, 무효성일 때, 증폭기(AMP)의 플로팅노드로부터 단락되고, 기준전압(Vref)에 접속된다. 상기 무효귀환커패시턴스는 증폭기(AMP)의 입력(플로팅노드)에 전혀 영향을 주지 않는다. 유효입력커패시턴스의 합성용량이 CV1이고, 무효입력커패시턴스의 합성용량이 CII일 때, 스칼라회로의 출력전압(VO)은 수학식 (21)로 주어진다.

상기 스칼라회로는 도 9에서의 회로와 유사하게 정확하고 또한, 고속이다.

상기 증폭기(AMP)는 커패시턴스로 반전입력하여 접속된 연산증폭기나, CMOS인버터의 기수단 직렬회로나 혹은 반전증폭기의 다른 회로로 구성된 반전증폭기이다.

게다가 상술한 실시예에 의하면, 이 회로는 합성입력커패시턴스에서만 가변이고, 귀환커패시턴스는 고정되었다.

상기 가변이득 반전증폭기는 상술한 매치드필터 뿐만 아니라 반전증폭기를 사용하는 다른 회로도 사용될 수 있다.

이상 설명하듯이, 본 발명의 매치드필터뱅크에 의하면, 복수의 매치드필터에 공통으로 샘플홀드회로를 사용하고 있으므로, 회로규모를 작게 할 수 있음과 아울러, 소비전력을 작게 할 수 있다. 따라서, CDMA이동통신시스템 등에 있어서 확산율 가변방식을 채용한 경우에, 휴대기 등을 소형화하는 것이 가능하게 된다.

Claims

"m"(m은 2이상의 정수)개의 입력신호를 순차적으로 샘플링하고 유지하는 샘플홀드회로군과; 각각 계수데이터가 저장되는 "n"개(n은 2이상의 정수)의 "m"단 구성의 순환형시프트레지스터형의 PN부호레지스터와; 상기 샘플홀드회로들 중 하나의 출력과 상기 PN코드레지스터들 중 하나의 출력을 각각 승산하는 승산회로를 포함하고, 상기 각 PN코드레지스터의 상기 단계에 따라 상기 "m"개의 승산회로를 포함하고 또한, 상기 PN코드레지스터에 상응하는 상기 "n"개의 승산회로군과; 그리고, 상기 계수데이터의 길이에 대응하는 수의 상기 승산회로의 출력을 선택적으로 가산하는 1 또는 그 이상의 가산기를 구비한 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 계수데이터의 길이에 대응하는 상기 승산회로의 출력을 선택하기 위한 제어신호를 저장하는 "m"단 구성의 마스크레지스터와; 그리고, 상기 "m"개의 승산회로에 대응하고, 상기 승산회로나 "0"에 대응하는 출력을 선택적으로 출력하는 "m"개의 멀티플렉서를 더욱 구비하고, 상기 승산회로로부터의 출력은, 상기 계수데이터의 길이에 대응하여 선택적으로 가산되는 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 샘플홀드회로군은 "m"개의 샘플홀드회로로 구성된 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 샘플홀드회로군은 "m"단 구성의 샘플홀드레지스터로 구성된 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 계수데이터의 길이에 대응하는 상기 승산회로의 출력을 선택하는 제어신호들을 저장하는 "m"단 구성의 마스크레지스터와; 그리고, 상기 마스크레지스터에서의 제어신호에 따라 상기 가산기로, 상기 "m"개의 승산출력 중 하나 혹은 그 이상의 출력을 선택적으로 출력하는 멀티플렉서를 더욱 구비한 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 다음의 심벌주기에서 상기 PN코드레지스터에 저장되는 상기 계수데이터를 각각 저장하고, 다음의 심벌주기 바로전에 상기 PN코드레지스터에 대응하여 병렬로 상기 계수데이터를 전송하며, 상기 PN코드레지스터의 하나 혹은 그 이상에 대응하는 입력PN코드레지스터를 더욱 구비한 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 마스크레지스터에 대응하며, 다음의 심벌주기에서의 상기 마스크레지스터에 저장된 상기 제어신호를 저장하고, 다음의 심벌주기 직전에 상기 마스크레지스터로, 상기 제어신호를 병렬로 전송하는 입력마스크레지스터를 더욱 구비한 것을 특징으로 하는 매치드필터뱅크.
제6항에 있어서, 상기 입력PN레지스터는 병렬인 "m"개의 래치로 이루어진 것을 특징으로 하는 매치드필터뱅크.
제7항에 있어서, 상기 입력마스크레지스터는 병렬인 "m"개의 래치로 이루어진 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 샘플홀드회로군을 제어하는 샘플홀드제어회로를 더욱 구비한 것을 특징으로 하는 매치드필터뱅크.
제6항 또는 제10항에 있어서, 상기 샘플홀드제어회로는, 상기 샘플홀드회로군이 입력신호를 샘플링하고, 홀딩할 때, 그 타이밍에 동기하여 상기 계수데이터가 상기 입력PN코드레지스터로 입력되도록 상기 입력PN코드레지스터를 제어하는 것을 특징으로 하는 매치드필터뱅크.
제7항 또는 제10항에 있어서, 상기 샘플홀드제어회로는, 상기 샘플홀드회로군이 상기 입력신호를 샘플링하고, 홀딩할 때, 그 타이밍에 동기하여 상기 입력마스크레지스터로 상기 제어신호가 입력되도록 상기 입력마스크레지스터를 제어하는 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 가산기의 수는 상기 승산회로의 "n"군의 수에 대응하는 "n"개이고, 상기 가산기는, 상기 대응하는 승산회로의 "m"개의 출력으로부터 상기 계수데이터의 길이에 상응하는 수의 승산회로의 출력을 각각 가산하는 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 가산기의 수는 하나이고, 시분할방법에 의해, 상기 가산기는, 승산회로군들 중 하나에 선택적으로 접속되도록 하는 멀티플렉서를 거쳐 전체 승산회로군에 접속되는 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 승산회로군에 대응하는 복수의 레지스터와 상기 복수의 레지스터 중 하나에 상기 가산기의 출력을 선택적으로 접속하도록 하는 셀렉터를 더욱 구비한 것을 특징으로 하는 매치드필터뱅크.
제1항에 있어서, 상기 승산회로는, 1 또는 그 이상의 입력커패시턴스를 가지고, 상기 입력커패시턴스는 입력전압이 접속되는 입력과 출력을 가지며; 상기 입력커패시턴스의 출력에 접속되는 입력과 출력을 가진 반전증폭기와; 상기 반전증폭기의 출력에 접속되어 입력과 출력을 가지며, 1 또는 그 이상인 귀환커패시턴스와; 그리고, 복수개 설치되어 있는 입력커패시턴스 또는 귀환커패시턴스는, 각각, 일단자가 멀티플렉서에 의해 증폭기입력 또는 기준전압에 접속되는 것을 특징으로 하는 이득가변반전증폭회로.
제16항에 있어서, 복수의 상기한 입력커패시턴스가 제공되고, 상기 스위치는 상기 입력커패시턴스에 대응하며, 상기 반전증폭기의 입력 또는 기준전압으로 상기 대응하는 입력커패시턴스의 상기 출력을 각각 접속하는 복수의 입력스위치인 것을 특징으로 하는 매치드필터뱅크.
제16항에 있어서, 복수의 상기한 귀환커패시턴스가 제공되고, 상기 스위치는 상기 귀환커패시턴스에 대응하며, 상기 반전증폭기의 입력 또는 기준전압으로 상기 대응하는 귀환커패시턴스의 상기 입력을 각각 접속하는 복수의 귀환스위치인 것을 특징으로 하는 매치드필터뱅크.