JPH11205193A

JPH11205193A - マッチドフィルタバンク

Info

Publication number: JPH11205193A
Application number: JP4618098A
Authority: JP
Inventors: Nagaaki Shu; 長明周; Teruhei Shu; 旭平周; Kunihiko Suzuki; 邦彦鈴木
Original assignee: Yozan Inc
Current assignee: Yozan Inc
Priority date: 1997-11-14
Filing date: 1998-02-12
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】複数のマッチドフィルタを少ない回路規模で
実現する。【解決手段】信号入力端子１１からの入力信号はサン
プルホールド回路ＳＨ＃，1＃'〜ＳＨ＃，256＃'に順次
サンプルホールドされる。このサンプルホールド回路Ｓ
Ｈ＃，1＃'〜ＳＨ＃，256＃'の出力は、乗算器１４＃，
1＃'〜１４＃，256＃'および乗算器１７＃，1＃'〜１７
＃，256＃'に入力される。乗算器１４＃，1＃'〜１４
＃，256＃'ではＰＮ符号レジスタ１３からの＃，256＃'
チップの第１のＰＮ符号とそれぞれ乗算され、加算器１
５から第１のＰＮ符号に対する相関演算結果が出力され
る。乗算器１７＃，1＃'〜１７＃，256＃'では、４チッ
プの第２のＰＮ符号が繰り返し格納されているＰＮ符号
レジスタ１６の各段の出力との乗算が実行され、加算制
御レジスタ１８により制御されるマルチプレクサ２０
＃，1＃'〜２０＃，256＃'を介して、加算器１７＃，1
＃'〜１７＃，256＃'の乗算結果の４チップ分が加算器
２１で加算され、第２のＰＮ符号に対する相関が出力さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のマッチドフ
ィルタの集合体（以下、マッチドフィルタバンクとい
う）に関する。

【０００２】

【従来の技術】近年、移動無線システムや無線ＬＡＮな
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。スペクトラム拡散通信方式においては、情報
変調された送信データをさらにＰＮ符号を用いて拡散変
調して送信し、受信側においては該スペクトラム拡散変
調された信号と前記ＰＮ符号との相関をとって逆拡散を
行い、さらに情報復調してもとの送信データを復調する
ように構成されている。この逆拡散を行う手段として
は、スライディング相関器あるいはマッチドフィルタが
用いられている。スライディング相関器は回路規模は小
さいが相関演算を実行するために多くの時間を必要とす
る。一方、マッチドフィルタは回路規模は大きくなる
が、高速に相関処理を実行することができる。

【０００３】一般に、マッチドフィルタとしては、ＣＣ
Ｄ（Charge Coupled Device）やＳＡＷ（Surface Acous
tic Wave）フィルタを用いたもの、あるいは、デジタル
ＩＣ回路によるものなどが知られている。また、本出願
人は、低消費電力化および高精度演算を可能とするアナ
ログデジタルマッチドフィルタを提案している（特開平
０６−１６４３２０号公報）。このマッチドフィルタ
は、入力アナログ信号を複数個のサンプルホールド回路
に順次サンプルホールドして記憶し、係数データを順次
循環シフトするようにして、離散化されたサンプル信号
とデジタルの係数データとをアナログデジタル乗算器に
より乗算し加算するようにしたものであり、低消費電力
および高精度の相関演算を実行することができるように
したものである。

【０００４】

【発明が解決しようとする課題】近年のマルチメディア
伝送に対する要求の増大に応じて、伝送レートが異なる
複数種類の信号を伝送できるようにすることが求められ
ている。ＤＳ−ＣＤＭＡ通信方式において、このような
マルチメディア伝送を実現するための手法として、拡散
率を可変として信号を伝送する可変拡散率伝送方式と、
複数の異なる符号を用いて並列に伝送するマルチコード
伝送方式が知られている。

【０００５】上述した可変拡散率伝送方式を用いた場合
には、伝送されるスペクトラム拡散信号の拡散率にそれ
ぞれ対応した逆拡散を行うことが必要とされるため、前
記スペクトラム拡散信号の逆拡散にマッチドフィルタを
用いた場合には、それぞれの拡散率に対応した異なるタ
ップ数を有するマッチドフィルタを別個に設けることが
必要であった。しかしながら、マッチドフィルタは回路
規模が大きく、このようなマッチドフィルタをそれぞれ
の拡散率に対応した個数だけ設けることは、非常に回路
規模が大きくなるとともに、消費電力の点でも不利なも
のとなってしまう。

【０００６】そこで、本発明は、複数のマッチドフィル
タを有しているにもかかわらず、回路規模が小さく消費
電力が少ないマッチドフィルタバンクを提供することを
目的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマッチドフィルタバンクは、入力信号を順
次サンプルホールドするｍ個（ｍは２以上の整数）のサ
ンプルホールド回路を有するサンプルホールド回路群
と、それぞれ係数データが格納されるｎ個（ｎは２以上
の整数）のｍ段構成の循環型シフトレジスタ型のＰＮ符
号レジスタと、前記ｎ個のＰＮ符号レジスタにそれぞれ
対応して設けられたｎ個の乗算回路群であって、該各乗
算回路群は前記サンプルホールド回路群における各サン
プルホールド回路の出力と対応する前記ＰＮ符号レジス
タの各段の出力との乗算を行うｍ個の乗算回路を有して
いるｎ個の乗算回路群と、各乗算回路群に属するｍ個の
乗算回路の出力から当該係数データの長さに対応する数
の出力を選択して加算する加算回路とを有するものであ
る。

【０００８】また、前記ｍ個の乗算回路の出力から当該
係数データの長さに対応する数の出力を選択するための
制御信号が格納されたｍ段構成の循環型シフトレジスタ
型のマスクレジスタと、該マスクレジスタの出力に応じ
て前記ｍ個の乗算回路の出力あるいは「０」に対応する
信号を選択的に前記加算回路に出力するｍ個のマルチプ
レクサとを有し、前記ｍ個の乗算回路の出力から当該係
数データの長さに対応する数の出力を選択して加算する
ようになされているものである。

【０００９】さらに、本発明の他のマッチドフィルタバ
ンクは、入力信号サンプルを順次シフトしながら格納す
るｍ段（ｍは２以上の整数）構成の入力信号サンプルシ
フトレジスタと、それぞれ係数データが格納されるｎ個
（ｎは２以上の整数）のｍ段構成のＰＮ符号レジスタ
と、前記ｎ個のＰＮ符号レジスタにそれぞれ対応して設
けられたｎ個の乗算回路群であって、該各乗算回路群は
前記入力信号サンプルシフトレジスタの各段の出力と対
応する前記ＰＮ符号レジスタの各段の出力との乗算を行
うｍ個の乗算回路を有しているｎ個の乗算回路群と、各
乗算回路群に属するｍ個の乗算回路の出力から当該係数
データの長さに対応する数の出力を選択して加算する加
算回路とを有するものである。

【００１０】さらにまた、前記ｍ個の乗算回路の出力か
ら当該係数データの長さに対応する数の出力を選択する
ための制御信号が格納されたｍ段構成のマスクレジスタ
と、該マスクレジスタの出力に応じて前記ｍ個の乗算回
路の出力あるいは「０」に対応する信号を選択的に前記
加算回路に出力するｍ個のマルチプレクサとを有し、前
記ｍ個の乗算回路の出力から当該係数データの長さに対
応する数の出力を選択して加算するようになされている
ものである。

【００１１】１個または複数のＰＮ符号レジスタに対応
して、ｍ個の係数データを保持し得る入力ＰＮレジスタ
を設け、ＰＮ符号レジスタによる相関演算に際して次の
係数データを入力ＰＮレジスタに入力し、次の相関演算
開始直前に係数データをＰＮ符号レジスタに並列転送す
る。これによってＰＮ符号レジスタへの係数データ入力
を高速化でき、ロングコードにも対応できる。

【００１２】マスクレジスタに対応したｍ段構成の入力
マスクレジスタをさらに備え、あるシンボル周期におい
て、対応するマスクレジスタに次のシンボル周期に格納
すべき制御信号を入力マスクレジスタに入力し、次のシ
ンボル周期開始の直前に入力マスクレジスタ内の制御信
号を並列にマスクレジスタに転送する。

【００１３】入力ＰＮレジスタは係数データに並列接続
されたラッチとされ、入力信号のサンプリングタイミン
グとは独立に各ラッチの取り込みタイミングを設定し得
る。

【００１４】入力マスクレジスタは制御信号に並列接続
されたラッチとされ、入力信号のサンプリングタイミン
グとは独立に各ラッチの取り込みタイミングを設定し得
る。

【００１５】サンプルホールド回路群はサンプルホール
ド制御回路によって制御されていずれか１個のサンプル
ホールド回路が入力信号をサンプルホールドするように
なっており、前記サンプルホールド制御回路は入力ＰＮ
レジスタにおける各ラッチの制御に兼用され、これによ
ってサンプルホールドに同期して制御信号が入力される
ようになっている。

【００１６】サンプルホールド回路群はサンプルホール
ド制御回路によって制御されていずれか１個のサンプル
ホールド回路が入力信号をサンプルホールドするように
なっており、前記サンプルホールド制御回路は入力マス
クレジスタにおける各ラッチの制御に兼用され、これに
よってサンプルホールドに同期して制御信号が入力され
るようになっている。

【００１７】加算回路はｎ個の乗算回路群にそれぞれ対
応してｎ個設けられ、各加算回路は対応する乗算回路群
に属するｍ個の出力から当該係数データの長さに対応す
る数の出力を選択して加算するように構成され、これに
よってすべてのマッチドフィルタ出力をリアルタイムで
出力し得る。

【００１８】あるいは、加算回路は複数の乗算回路群に
対して１個設けられ、加算回路はマルチプレクサを介し
て択一的に対応する乗算回路群に接続され、加算回路に
おいて時分割演算を行うことにより、回路の小規模化が
図られている。

【００１９】加算回路の出力はセレクタに接続され、セ
レクタは加算回路の出力を乗算回路群に対応して設けら
た複数のレジスタに択一的接続し、これによって各マッ
チドフィルタ出力をそれぞれ保持し得る。

【００２０】

【発明の実施の形態】図１は本発明のマッチドフィルタ
バンクの第１の実施の形態の全体構成を示すブロック図
である。この実施の形態は、前述した入力信号サンプル
はシフトせずに、ＰＮ符号を循環シフトするタイプのマ
ッチドフィルタに本発明を適用した実施の形態である。
また、本発明のマッチドフィルタバンクはいかなる長さ
の係数データ（逆拡散に使用する場合は、ＰＮ符号）の
場合にも適用することができるものであり、また、該マ
ッチドフィルタバンクに収容されるマッチドフィルタの
個数も任意の個数とすることができるものであるが、こ
こでは、それぞれ４チップのＰＮ符号と２５６チップの
ＰＮ符号の２種類のＰＮ符号に対応する２つのマッチド
フィルタを有するマッチドフィルタバンクを例にとって
説明する。

【００２１】図１において、１１はアナログ信号入力端
子であり、例えば図示しないアンテナで受信されベース
バンドに変換された受信信号が入力される。１２は複数
個（この例においては２５６個）のサンプルホールド回
路（ＳＨ＃，1＃'〜ＳＨ＃，256＃'）からなるサンプル
ホールド回路群であり、各サンプルホールド回路ＳＨ
＃，1＃'〜ＳＨ＃，256＃'は前記アナログ信号入力端子
１１に並列に接続されている。各サンプルホールド回路
ＳＨ＃，1＃'〜ＳＨ＃，256＃'は、図中各サンプルホー
ルド回路ＳＨ＃，1＃'〜ＳＨ＃，256＃'の上部に１ある
いは０で示されているサンプルホールド制御信号が
「１」のときに前記信号入力端子１１から入力されるア
ナログ信号をサンプルホールドするように制御されてお
り、前記サンプルホールド制御信号はサンプリングクロ
ックＣＬにより、各サンプリングタイミングごとに順次
右シフトするように構成されている。

【００２２】すなわち、動作開始時においては第１のサ
ンプルホールド回路ＳＨ＃，1＃'のサンプルホールド制
御信号が「１」とされ、該サンプルホールド回路ＳＨ
＃，1＃'に前記入力端子１１からのアナログ信号がサン
プルホールドされる。そして、次のサンプリングタイミ
ングでは第２のサンプルホールド回路ＳＨ＃，2＃'のサ
ンプルホールド制御信号が「１」、他のサンプルホール
ド回路のサンプルホールド制御信号が「０」となり、第
２のサンプルホールド回路ＳＨ＃，2＃'に入力信号がサ
ンプルホールドされる。以下、各サンプリングタイミン
グごとに順次、ＳＨ＃，3＃'、ＳＨ＃，4＃'、・・・の
順で、入力信号がサンプルホールドされていく。そし
て、最終段のサンプルホールド回路ＳＨ＃，256＃'に入
力信号がサンプルホールドされると、次は、前記第１の
サンプルホールド回路から再びサンプルホールドされる
ようになされている。

【００２３】１３は第１のＰＮ符号レジスタであり、こ
の例においては２５６チップ周期の第１のＰＮ符号（Ｐ
Ｎ＃，1＃'〜ＰＮ＃，256＃'）が格納されている。図示
するように、この第１のＰＮ符号レジスタは循環型シフ
トレジスタ構成とされており、各段の内容はシフトクロ
ックＣＬ１に同期して循環シフトするように構成されて
いる。このシフトクロックＣＬ１は前記サンプリングク
ロックＣＬと同期した信号であり、各サンプリングタイ
ミング毎にＰＮ符号レジスタを順次シフトするようにク
ロックが供給される。また、１４＃，1＃'〜１４＃，25
6＃'は乗算器であり前記第１のＰＮ符号レジスタ１３の
各段の出力と前記サンプルホールド回路群１２の各サン
プルホールド回路ＳＨ＃，1＃'〜ＳＨ＃，256＃'の出力
とを乗算する。

【００２４】なお、前記第１のＰＮ符号レジスタ１３の
各段に格納されている２５６チップのＰＮ符号は通常は
デジタルデータであり、前記乗算器１４＃，1＃'〜１４
＃，256＃'としてアナログの入力信号サンプルとデジタ
ルデータとを乗算しアナログの乗算結果を出力するアナ
ログデジタル乗算器が用いられる。このようなアナログ
デジタル乗算器は、本出願人により既に提案されてい
る。１５は前記各乗算器１４＃，1＃'〜１４＃，256＃'
からの各乗算結果の総和を算出するアナログ加算器であ
る。これにより、加算器１５からは前記サンプルホール
ド回路群１２に格納された２５６個の受信信号サンプル
と前記第１のＰＮ符号レジスタ１３に格納されている２
５６チップのＰＮ符号との相関出力が得られることにな
る。なお、前記アナログ加算器１５として、本出願人に
より提案されているニューロ演算回路を使用したアナロ
グ演算回路を使用すると消費電力および演算精度の点で
好適である。

【００２５】さて、動作開始後、前記サンプリングクロ
ックＣＬが入力されるごとに前記信号入力端子１１に入
力されているアナログ信号が前記サンプルホールド回路
ＳＨ＃，1＃'〜ＳＨ＃，256＃'に順次サンプルホールド
されていく。そして、前記サンプリングクロックＣＬが
２５６個入力されたときには、前記サンプルホールド回
路ＳＨ＃，1＃'〜ＳＨ＃，256＃'の全てに対応するサン
プリングタイミングにおける入力信号のサンプル値Ｓ
＃，1＃'〜Ｓ＃，256＃'が格納される。このとき、前記
乗算器１４＃，1＃'〜１４＃，256＃'において、前記第
１のＰＮ符号レジスタ１３のそれぞれ対応する段に格納
されているＰＮ符号（ＰＮ＃，1＃'〜ＰＮ＃，256＃'）
と前記サンプルホールド回路ＳＨ＃，1＃'〜ＳＨ＃，25
6＃'に格納されている各サンプル値（Ｓ＃，1＃'〜Ｓ
＃，256＃'）との乗算が実行され、前記加算器１５から
各乗算結果の総和（ＰＮ＃，1＃'×Ｓ＃，1＃'＋ＰＮ
＃，2＃'×Ｓ＃，2＃'＋・・・＋ＰＮ＃，256＃'×Ｓ
＃，256＃'）が算出される。

【００２６】次に、前記サンプリングクロックＣＬの第
２５７個目のパルスが入力される。このときは、最も古
いデータを格納している前記第１のサンプルホールド回
路ＳＨ＃，1＃'に入力信号がサンプルホールドされる
（Ｓ＃，257＃'）。また、前述のようにサンプリングク
ロックＣＬに同期して、各サンプリングタイミング毎に
ＰＮ符号レジスタ１３を順次シフトするようにシフトク
ロックＣＬ１が供給されるため、入力信号Ｓ＃，257＃'
がサンプルホールドされるのと同期して、前記第１のＰ
Ｎ符号レジスタ１３にもシフトクロックＣＬ１が１個入
力される。これにより、前記第１のＰＮ符号レジスタ１
３の各段の内容は１段ずつ右にシフトされ、その第１段
にはＰＮ＃，256＃'、第２段にはＰＮ＃，1＃'、第３段
にはＰＮ＃，2＃'の順に第１のＰＮ符号が格納される。
したがって、前記加算器１５からは（ＰＮ＃，256＃'×
Ｓ＃，257＃'＋ＰＮ＃，1＃'×Ｓ＃，2＃'＋・・・＋Ｐ
Ｎ＃，255＃'×Ｓ＃，256＃'）が出力される。

【００２７】以下、前記サンプリングクロックＣＬおよ
び前記シフトクロックＣＬ１が入力されるごとに、前記
サンプルホールド回路ＳＨ＃，2＃'〜ＳＨ＃，256＃'に
順次入力信号がサンプルホールドされ、これと同期して
前記第１のＰＮ符号レジスタ１３の内容が循環シフトさ
れることにより、前記加算器１５から入力信号サンプル
と前記第１のＰＮ符号との相関演算結果が出力される。
このようにして、前記サンプルホールド回路群１２、第
１のＰＮ符号レジスタ１３、乗算器１４＃，1＃'〜１４
＃，256＃'および加算器１５により、256チップのＰＮ
符号（ＰＮ＃，1＃'〜ＰＮ＃，256＃'）に対応する相関
出力を得ることができる。

【００２８】また、１６は第２のＰＮ符号レジスタであ
り、このＰＮ符号レジスタ１６も２５６段の循環シフト
レジスタ構成とされている。この例では、４チップ周期
のＰＮ符号との相関を検出するものとされているため、
この第２のＰＮ符号レジスタ１６には、当該４チップの
ＰＮ符号（ＰＮ’＃，1＃'〜ＰＮ’＃，4＃'）が繰り返
し格納されている。すなわち、前記第２のＰＮ符号レジ
スタ１６の第１段〜第４段に当該４チップのＰＮ符号Ｐ
Ｎ’＃，1＃'〜ＰＮ’＃，4＃'が順次格納されており、
第５段〜第８段には再び当該４チップのＰＮ符号ＰＮ’
＃，1＃'〜ＰＮ’＃，4＃'が順次格納されている。以
下、同様に、４チップのＰＮ符号ＰＮ’＃，1＃'〜Ｐ
Ｎ’＃，4＃'が繰り返し格納されている。また、この第
２のＰＮ符号レジスタ１６にはシフトクロックＣＬ２が
印加されており、このシフトクロックＣＬ２に応じて格
納内容が順次右方向に循環シフトされるようになされて
いる。なお、このシフトクロックＣＬ２は前記シフトク
ロックＣＬ１と同一のクロック信号とされている。

【００２９】１７＃，1＃'〜１７＃，256＃'は前記第２
のＰＮ符号レジスタ１６の各段からのＰＮ符号と前記サ
ンプルホールド回路群１２の各段に格納されている入力
信号サンプルとの乗算を実行する乗算器（アナログデジ
タル乗算器）である。また、１８は２５６段構成のマス
クレジスタであり、図示するように循環型のシフトレジ
スタ構成とされている。そして、連続する４つの段に
「１」、他の段には「０」が格納されており、シフトク
ロックＣＬ２に応じて各段の内容が順次右方向に循環シ
フトするように構成されている。この例においては、初
期状態において第２５３段〜第２５６段に「１」が格納
されており、第１段〜第２５２段には「０」が格納され
ている。そして、前記シフトクロックＣＬ２が４個入力
されたときに、図示するように、第１段〜第４段に
「１」、その他の段に「０」が格納された状態となる。
このマスクレジスタ１８の各段の出力はそれぞれ対応す
るマルチプレクサＭＵＸ２０＃，1＃'〜２０＃，256＃'
に制御信号として印加されている。

【００３０】１９は後述するアナログ加算器２１におけ
る「０」に対応する信号が供給されている定数「０」信
号入力端子であり、２０＃，1＃'〜２０＃，256＃'は前
記乗算器１７＃，1＃'〜１７＃，256＃'の出力と入力端
子１９から入力される「０」に対応する信号とを前記マ
スクレジスタ１８の対応する各段から出力される制御信
号に対応して選択して出力するマルチプレクサである。
ここで、各マルチプレクサ２０＃，1＃'〜２０＃，256
＃'は、前記マスクレジスタ１８の各段から出力される
制御信号が「１」のときは前記乗算器１７＃，1＃'〜１
７＃，256＃'の出力を選択して出力し、前記制御信号が
「０」のときは前記入力端子１９からの「０」に対応す
る信号を選択して出力するように構成されている。２１
は前記マルチプレクサ２０＃，1＃'〜２０＃，256＃'か
らの出力を加算する加算器（アナログ加算器）であり、
この加算器２１から前記４チップのＰＮ符号と４サンプ
ルの受信信号サンプルとの相関信号が出力される。

【００３１】前述のように、前記マスクレジスタ１８に
は連続する４つの段に「１」が入力されており、この
「１」が入力されている段に対応するマルチプレクサ２
０＃，1＃'〜２０＃，256＃'（図示する状態のときに
は、マルチプレクサ２０＃，1＃'〜２０＃，4＃'）から
は対応する乗算器１７＃，1＃'〜１７＃，256＃'（図示
する場合には、乗算器１７＃，1＃'〜１７＃，4＃'）の
出力が前記加算器２１に入力される。一方、前記マスク
レジスタ１８における「０」が格納されている段に対応
する前記マルチプレクサ２０＃，1＃'〜２０＃，256＃'
からは、前記入力端子１９からの「０」に対応する信号
が出力されている。したがって、前記加算器２１から
は、４チップに対応する乗算器の出力の総和が出力され
ることとなる。

【００３２】すなわち、動作開始から前記サンプリング
クロックＣＬが４個入力されると、前記サンプルホール
ド回路群１２におけるサンプルホールド回路ＳＨ＃，1
＃'〜ＳＨ＃，4＃'に順次受信信号サンプル（Ｓ＃，1
＃'〜Ｓ＃，4＃'）が格納される。これらの受信信号サ
ンプルはそれぞれ前記乗算器１７＃，1＃'〜１７＃，4
＃'において、前記第２のＰＮ符号レジスタ１６の第１
〜第４段に格納されているＰＮ符号ＰＮ’＃，1＃'〜Ｐ
Ｎ’＃，4＃'と乗算される。一方、前述のように、この
とき前記マスクレジスタ１８には図示するように第１段
〜第４段に「１」、他の段には「０」が格納された状態
とされている。したがって、前記マルチプレクサ２０
＃，1＃'〜２０＃，4＃'においてはそれぞれ対応する前
記乗算器１７＃，1＃'〜１７＃，4＃'の出力が選択さ
れ、他のマルチプレクサ２０＃，5＃'〜２０＃，256＃'
からは前記入力端子１９からの定数入力「０」が選択出
力されている。したがって、前記加算器２１からは、前
記乗算器１７＃，1＃'〜１７＃，4＃'の出力の総和（Ｓ
＃，1＃'・ＰＮ’＃，1＃'＋Ｓ＃，2＃'・ＰＮ’＃，2
＃'＋Ｓ＃，3＃'・ＰＮ’＃，3＃'＋Ｓ＃，4＃'・Ｐ
Ｎ’＃，4＃'）が出力される。

【００３３】次に、前記サンプリングクロックＣＬが１
個入力されると、前記サンプルホールド回路ＳＨ＃，5
＃'に第５番目の受信信号サンプル（Ｓ＃，5＃'）が格
納される。同時に、前記シフトクロックＣＬ２が１個入
力されるため、前記第２のＰＮ符号レジスタ１６の内容
および前記マスクレジスタ１８の内容がともに右に１段
循環シフトされる。前記マスクレジスタ１８の内容が右
に１段循環シフトされることにより、前記マルチプレク
サ２０＃，2＃'〜２０＃，5＃'において前記乗算器１７
＃，2＃'〜１７＃，5＃'の出力が選択され、他のマルチ
プレクサ２０＃，1＃'、２０＃，6＃'〜２０＃，256＃'
からは前述した「０」に対応する信号が出力されること
となる。したがって、前記乗算器１７＃，2＃'からは第
２番目の受信信号サンプル（Ｓ＃，2＃'）と前記第２の
ＰＮ符号レジスタ１６の第２段の内容（ＰＮ’＃，1
＃'）との積、前記乗算器１７＃，3＃'からは第３番目
の受信信号サンプル（Ｓ＃，3＃'）とＰＮ’＃，2＃'と
の積、前記乗算器１７＃，4＃'からは受信信号サンプル
（Ｓ＃，4＃'）とＰＮ’＃，3＃'との積、前記乗算器１
７＃，5＃'からは受信信号サンプル（Ｓ＃，5＃'）とＰ
Ｎ’＃，4＃'との積がそれぞれ出力され、これらの総和
（Ｓ＃，2＃'・ＰＮ’＃，1＃'＋Ｓ＃，3＃'・ＰＮ’
＃，2＃'＋Ｓ＃，4＃'・ＰＮ’＃，3＃'＋Ｓ＃，5＃'・
ＰＮ’＃，4＃'）が前記加算器２１から出力される。

【００３４】以下、同様にして、前記サンプリングクロ
ックＣＬおよびシフトクロックＣＬ２に同期して、受信
信号サンプルと４チップのＰＮ符号ＰＮ’＃，1＃'〜Ｐ
Ｎ’＃，4＃'との相関出力が前記加算器２１から出力さ
れる。なお、前記サンプリングクロックＣＬが２５６個
入力されて、前記サンプリングホールド回路ＳＨ＃，25
6＃'に受信信号サンプルが格納された後は、第２５７番
目のサンプリングクロックＣＬに対応して前記第１のサ
ンプリングホールド回路ＳＨ＃，1＃'に第２５７番目の
受信信号サンプル（Ｓ＃，257＃'）が格納され、前述の
場合と同様に相関出力が前記加算器２１から出力され
る。

【００３５】このようにして、前記サンプルホールド回
路群１２、第２のＰＮ符号レジスタ１６、乗算器１７
＃，1＃'〜１７＃，256＃'、マスクレジスタ１８、マル
チプレクサ２０＃，1＃'〜２０＃，256＃'および加算器
２１により、４チップのＰＮ符号（ＰＮ’＃，1＃'〜Ｐ
Ｎ’＃，4＃'）に対応する相関出力を得ることができ
る。

【００３６】以上のように、この第１の実施の形態によ
れば、２５６チップのＰＮ符号との相関を算出するマッ
チドフィルタと４チップのＰＮ符号との相関を算出する
マッチドフィルタとで、サンプルホールド回路群１２を
共用することができ、２つのマッチドフィルタを別個に
設ける場合と比較して、回路規模を小さくすることがで
き、また、消費電力を低減することができる。さらに、
入力アナログ信号をサンプリングした信号を循環シフト
せずに、デジタルのＰＮ符号を循環シフトするようにな
されているため、シフト処理による誤差の蓄積を防止す
ることができ、高精度の相関演算が可能となる。

【００３７】なお、上記実施の形態においては、２５６
チップと４チップの２つの異なる拡散率の信号を受信す
る場合を例にとって説明したが、これに限られることは
なく、３種類以上の拡散率、例えば２５６チップ、１２
８チップ、６４チップ、３２チップ、１６チップ、８チ
ップなどの各種の拡散率を用いる場合にも前記サンプル
ホールド回路群を共通に用いることにより同様に構成す
ることができる。例えば、２５６、１２８、６４、３
２、１６、８および４チップの各ＰＮ符号に対して１つ
のサンプルホールド回路を共用させることも可能であ
り、この場合には、７つのマッチドフィルタでサンプル
ホールド回路を共用することとなるため、回路規模をよ
り縮小することができる。また、上述の実施の形態にお
いて、２５６段のレジスタ構成としたが、この段数も、
それぞれのＰＮ符号のチップ数に対応した段数とするこ
とができる。

【００３８】次に、本発明のマッチドフィルタバンクの
第２の実施の形態について、図２を参照して説明する。
この実施の形態は、入力信号をサンプリングしたデータ
をシフトし、ＰＮ符号を保持するＰＮ符号レジスタの内
容と乗積するタイプのマッチドフィルタにおいて、入力
信号をサンプリングしたデータをシフトするシフトレジ
スタ（入力信号サンプルシフトレジスタ）をチップ長の
異なる複数のＰＮ符号に対して共用するようにしたもの
である。また、この実施の形態においても、前述の実施
の形態の場合と同様に、４チップと２５６チップの２つ
のＰＮ符号に対するマッチドフィルタバンクの場合を例
にとって説明する。

【００３９】図２において、３１はアナログ信号入力端
子、３２は複数段（この例においては２５６段）従属接
続されたサンプルホールド回路からなるアナログシフト
レジスタ（入力信号サンプルシフトレジスタ）であり、
前記アナログ信号入力端子３１から入力されるアナログ
信号をサンプリングクロックＣＬに同期してサンプリン
グホールドし、順次後段にシフトするように構成されて
いる。３３は第１のＰＮ符号レジスタであり、この例に
おいては２５６チップの第１のＰＮ符号（ＰＮ＃，1＃'
〜ＰＮ＃，256＃'）が格納されている。３４＃，1＃'〜
３４＃，256＃'は前記アナログシフトレジスタ３２の各
段の出力（Ｓ＃，1＃'〜Ｓ＃，256＃'）と前記第１のＰ
Ｎ符号レジスタの各段に格納されている第１のＰＮ符号
（ＰＮ＃，1＃'〜ＰＮ＃，256＃'）とをそれぞれ乗算す
る乗算器である。この例においては、前記アナログシフ
トレジスタ３２の各段から出力されるサンプリングされ
た受信信号はアナログデータであり、前記ＰＮ符号レジ
スタ３３に格納されている各ＰＮ符号はデジタルデータ
とされているため、前記各乗算器３４＃，1＃'〜３４
＃，256＃'は、前述した実施の形態における各乗算器と
同様に、アナログデータとデジタルデータとの乗算を実
行するアナログデジタル乗算器とされている。

【００４０】３５は前記２５６個の乗算器３４＃，1＃'
〜３４＃，256＃'からの各乗算結果の総和を算出するた
めの加算器であり、この加算器３５から前記２５６チッ
プ周期の第１のＰＮ符号と入力信号サンプルとの相関演
算結果が出力されることとなる。すなわち、前記サンプ
リングクロックＣＬが入力されるごとに前記入力端子３
１から入力されるアナログ信号が前記アナログシフトレ
ジスタの初段のサンプルホールド回路ＳＨ＃，1＃'にサ
ンプルホールドされ、順次、後段のサンプルホールド回
路にシフトされていく。そして、前記サンプリングクロ
ックＣＬの２５６個のパルスが印加されたときに、前記
アナログシフトレジスタ３２の第２５６段目のサンプル
ホールド回路ＳＨ＃，256＃'に最初のサンプリングされ
たアナログ信号（Ｓ＃，1＃'）が格納される。このと
き、前記乗算器３４＃，1＃'においては、第２５６番目
の入力信号サンプルＳ＃，256＃'と前記第１のＰＮ符号
レジスタ３３の初段に格納されている第１のＰＮ符号の
第２５６チップ目のデータ（ＰＮ＃，256＃'）との乗算
が実行され、前記乗算器３４＃，2＃'において、第２５
５番目の入力信号サンプルＳ＃，255＃'と第１のＰＮ符
号の第２５５チップ目のデータ（ＰＮ＃，255＃'）との
乗算が実行され、以下同様に、前記乗算器３４＃，256
＃'においては、第１番目の入力信号サンプルＳ＃，1
＃'と第１のＰＮ符号の第１チップ目のデータ（ＰＮ
＃，1＃'）との乗算が実行される。したがって、前記加
算器３５からは、ＰＮ＃，1＃'×Ｓ＃，1＃'＋ＰＮ＃，
2＃'×Ｓ＃，2＃'＋・・・＋ＰＮ＃，256＃'×Ｓ＃，25
6＃'が出力される。

【００４１】次に、前記サンプリングクロックＣＬの第
２５７番目のパルスが入力されると、前記アナログシフ
トレジスタ３２の初段のサンプルホールド回路ＳＨ＃，
1＃'に２５７番目の入力信号サンプルＳ＃，257＃'が格
納され、前記最終段のサンプルホールド回路ＳＨ＃，25
6＃'には第２番目の入力信号サンプルが格納される。し
たがって、このときには、前記加算器３５からは、ＰＮ
＃，1＃'×Ｓ＃，2＃'＋ＰＮ＃，2＃'×Ｓ＃，3＃'＋・
・・＋ＰＮ＃，256＃'×Ｓ＃，257＃'が出力される。こ
のようにして、前記加算器３５からは、前記信号入力端
子３１から入力される入力信号をサンプリングしたデー
タと前記第１のＰＮ符号との相関出力が順次出力される
こととなる。

【００４２】さて、図２において、３６は第２のＰＮ符
号レジスタであり、前記第１のＰＮ符号レジスタ３３と
同様に２５６段構成のレジスタとされている。ここで
は、この第２のＰＮ符号レジスタ３６に４チップ周期の
ＰＮ符号が格納されている場合について説明する。図示
するように、前記４チップのＰＮ符号（ＰＮ’＃，1＃'
〜ＰＮ’＃，4＃'）は前記第２のＰＮ符号レジスタ３６
の第４段〜第１段にＰＮ’＃，1＃'〜ＰＮ’＃，4＃'の
順に格納されており、第５段目以降には０が格納されて
いる。３７＃，1＃'〜３７＃，256＃'は前記アナログシ
フトレジスタ３２の各サンプルホールド回路ＳＨ＃，1
＃'〜ＳＨ＃，256＃'に格納されている入力信号サンプ
ルと前記第２のＰＮ符号レジスタ３６の各段に格納され
ている内容との乗算を実行する乗算器である。

【００４３】また、３８は２５６段構成のマスクレジス
タであり、このマスクレジスタ３８の各段の出力は後述
するマルチプレクサ４０＃，1＃'〜４０＃，256＃'にそ
れぞれ選択制御信号として入力されている。この例にお
いては、図示するように、該マスクレジスタ３８の第１
〜第４段には「１」が格納されており、第５段〜第２５
６段には「０」が格納されている。３９は「０」に対応
する信号が入力される定数「０」信号入力端子、４０
＃，1＃'〜４０＃，256＃'は前記定数「０」信号入力端
子３９から入力される「０」に対応する信号が一方の入
力とされ、前記乗算器３７＃，1＃'〜３７＃，256＃'の
出力がそれぞれ他方の入力とされているマルチプレクサ
であり、前記マスクレジスタ３８からの制御信号が
「１」のときに前記「０」信号入力端子３９からの
「０」信号を選択して加算器４１に出力し、制御信号が
「０」のときに前記対応する乗算器３７＃，1＃'〜３７
＃，256＃'の出力を選択して加算器４１に出力するよう
に構成されている。さらに、４１は前記マルチプレクサ
４０＃，1＃'〜４０＃，256＃'の出力の総和を算出する
加算器である。

【００４４】さて、前述のように、サンプリングクロッ
クＣＬの印加が開始されると、前記アナログシフトレジ
スタ３２に初段のサンプルホールド回路ＳＨ＃，1＃'に
前記入力端子３１からの入力信号がサンプルホールドさ
れ、順次後段にシフトされていく。そして、前記サンプ
リングクロックＣＬの４つのパルスが入力されると、前
記サンプルホールド回路ＳＨ４には最初の入力信号サン
プルＳ＃，1＃'が、ＳＨ＃，3＃'にはＳ＃，2＃'が、Ｓ
Ｈ＃，2＃'にはＳ＃，3＃'が、ＳＨ＃，1＃'にはＳ＃，
4＃'がそれぞれ格納される。このとき、前記乗算器３７
＃，4＃'〜３７＃，1＃'からは、ＰＮ’＃，1＃'×Ｓ
＃，1＃'、ＰＮ’＃，2＃'×Ｓ＃，2＃'、ＰＮ’＃，3
＃'×Ｓ＃，3＃'およびＰＮ’＃，4＃'×Ｓ＃，4＃'が
出力される。また、乗算器３７＃，5＃'〜３７＃，256
＃'からは、前記第２のＰＮ符号レジスタ３６の対応す
る段の内容が０であるため、０が出力されている。

【００４５】また、前述のように、マスクレジスタ３８
の第１段〜第４段には「１」が格納されており、第５段
目以降には「０」が格納されている。したがって、前記
マルチプレクサ４０＃，1＃'〜４０＃，4＃'はそれぞれ
対応する前記乗算器３７＃，1＃'〜３７＃，4＃'の出力
を選択し、他のマルチプレクサ４０＃，5＃'〜４０＃，
256＃'は前記定数「０」信号入力端子３９から入力され
る「０」に対応する信号を選択する。したがって、前記
加算器４１には前記乗算器３７＃，1＃'〜３７＃，4＃'
からの各乗算結果と前記「０」信号入力端子３９からの
（２５６−４）個の「０」に対応する信号が入力される
こととなり、結局、前記乗算器３７＃，1＃'〜３７＃，
4＃'からの乗算結果の総和、ＰＮ’＃，1＃'×Ｓ＃，1
＃'＋ＰＮ’＃，2＃'×Ｓ＃，2＃'＋ＰＮ’＃，3＃'×
Ｓ＃，3＃'＋ＰＮ’＃，4＃'×Ｓ＃，4＃'が出力される
こととなる。

【００４６】次に、前記サンプリングクロックＣＬの第
５番目のパルスが入力されたときには、前記サンプルホ
ールド回路ＳＨ＃，1＃'には第５番目の入力信号サンプ
ルＳ＃，5＃'、ＳＨ＃，2＃'にはＳ＃，4＃'、ＳＨ＃，
3＃'にはＳ＃，3＃'、ＳＨ＃，4＃'にはＳ＃，2＃'、Ｓ
Ｈ＃，5＃'にはＳ＃，1＃'が格納される。このときに
は、前記乗算器３７＃，1＃'ではＰＮ’＃，4＃'×Ｓ
＃，5＃'が演算され、乗算器３７＃，2＃'ではＰＮ’
＃，3＃'×Ｓ＃，4＃'が、乗算器３７＃，3＃'ではＰ
Ｎ’＃，2＃'×Ｓ＃，3＃'が、乗算器３７＃，4＃'では
ＰＮ’＃，1＃'×Ｓ＃，2＃'がそれぞれ演算される。な
お、乗算器３７＃，5＃'〜３７＃，256＃'における演算
結果は前記第２のＰＮ符号レジスタ３６の対応する段の
内容が０であるため、０となる。したがって、前記加算
器４１からは、ＰＮ’＃，1＃'×Ｓ＃，2＃'＋ＰＮ’
＃，2＃'×Ｓ＃，3＃'＋ＰＮ’＃，3＃'×Ｓ＃，4＃'＋
ＰＮ’＃，4＃'×Ｓ＃，5＃'が出力される。以下、前記
サンプリングクロックＣＬが入力されるごとに、前記加
算器４１から入力信号サンプルと４チップ周期の第２の
ＰＮ符号との相関出力が出力されることとなる。

【００４７】このようにして、２５６チップ周期の第１
のＰＮ符号との相関演算と、４チップ周期の第２のＰＮ
符号との相関演算を共通のアナログシフトレジスタを使
用して並列に実行することができる。なお、上述の例で
は、前記第２のＰＮ符号として４チップ周期のＰＮ符号
を採用した場合について説明したが、他の周期のＰＮ符
号、例えばｍチップ周期のＰＮ符号との相関処理を実行
する場合には、前記第２のＰＮ符号レジスタ３６の第１
段〜第ｍ段にＰＮ’ｍ〜ＰＮ’１を、第ｍ＋１段以降に
０を格納しておき、前記マスクレジスタ３８の第１段〜
第ｍ段に１、第ｍ＋１段以降に０を格納することによ
り、任意の周期のＰＮ符号に対応することが可能とな
る。また、上述した例においては、各レジスタ等を２５
６段構成として、最大２５６チップ周期のＰＮ符号との
相関処理を実行するようにしていたが、これに限られる
ことはなく、各レジスタ等の段数は任意のものとするこ
とができる。

【００４８】さらに、前記図２に示した実施の形態にお
いては、アナログシフトレジスタ３２を用い、入力信号
サンプルをアナログ信号のままシフトするようにしてい
たが、これに限られることはなく、入力信号サンプルを
アナログデジタル変換して、デジタルシフトレジスタに
入力するようにしてもよい。この場合には、前記各ＰＮ
符号との乗算はデジタルデータどうしの乗算となるた
め、前記乗算器３４＃，1＃'〜３４＃，256＃'および３
７＃，1＃'〜３７＃，256＃'にはデジタル乗算器が用い
られる。前記マスクレジスタ３８によって制御されるマ
ルチプレクサ４０＃，1＃'〜４０＃，256＃'を通して、
前記各乗算器３７＃，1＃'〜３７＃，256＃'の出力をデ
ジタルデータの加算を実行する加算器４１に入力するこ
とができる。

【００４９】図３は図１のサンプルホールド回路群のた
めのサンプルホールド制御回路としてのサンプルレホー
ルドレジスタＳＨＲを示す。サンプルホールドレジスタ
ＳＨＲはサンプルホールド回路と同一段数の循環シフト
レジスタよりなり、１個の「１」のデータと２５５個の
「０」のデータを保持している。これらデータはサンプ
ルホールド回路群のサンプルホールドタイミングに同期
して循環シフトされ、「１」のデータがサンプリングの
ための制御信号とされている。

【００５０】図４において、前記ＰＮ符号レジスタ１３
（図１）には、ＰＮ符号レジスタの段数と同一段数のシ
フトレジスタ型の入力ＰＮレジスタＩＮＰ−ＲＥＧが接
続され、入力ＰＮレジスタＩＮＰ−ＲＥＧの各段はＰＮ
符号レジスタ１３の対応段に接続されている。入力ＰＮ
レジスタはシフトレジスタとされ、係数データＰＮｉを
初段から順次後段に転送する。あるシンボル周期におい
てＰＮ符号レジスタによる相関演算を行っているとする
と、入力ＰＮレジスタでは次のシンボル周期の係数デー
タが入力され、次のシンボル周期の相関演算開始の直前
に入力ＰＮレジスタからＰＮ符号レジスタに係数データ
を転送する。このように前もって係数データを準備して
おくので、高速の係数データロードが可能であり、ロン
グコードを１シンボル周期ずつ読み込んで相関演算を行
うときに特に有効である。図３においては係数データ転
送直後の状態を示し、入力ＰＮレジスタの係数データと
同一データがＰＮ符号レジスタに格納されている。なお
ＩＮＰ−ＲＥＧに対するクロック入力はサンプルホール
ド回路のサンプリングクロックＣＬとは無関係に設定し
得るので、高速データ入力も可能である。

【００５１】図５は入力ＰＮレジスタを複数の並列なラ
ッチにより構成した変形例を示す。係数データはこれら
ラッチに並列入力され、ラッチに対するクロック入力Ｃ
Ｋ１〜ＣＫ２５６によって任意のラッチにおけるデータ
取り込みが可能である。各ラッチのデータ取込実行は、
サンプルホールドタップのサンプルホールドレジスタの
データが「１」か「０」かによって制御され、「１」の
ときに取込み、「０」のときには取込を行わない。なお
図５では４個の係数データのみを使用するケースを示し
ており、サンプルホールドレジスタＳＨＲの１タップ目
が「１」で他の全てのタップが「０」だったとき、ＰＮ
ｉの１チップ目入力はＩＮＰ−ＲＥＧの１タップ目に取
込まれる。４クロック目のときにＳＨＲの４タップ目の
が「１」になり、他のタップは全て「０」になる。ＰＮ
ｉの４タップ目入力はＩＮＰ−ＲＥＧの４タップ目に取
込まれる。図１のマスクレジスタにより所定の４サンプ
ルの受信信号とこの係数データとの演算結果のみが加算
の対象となるため、入力ＰＮレジスタのたの部分のデー
タは不定としてもよい。

【００５２】図６において、前記マスクレジスタ１８
（図１）には、マスクレジスタの段数と同一段数のシフ
トレジスタ型の入力マスクレジスタＩＮＭ−ＲＥＧが接
続され、入力マスクレジスタＩＮＭ−ＲＥＧの各段はマ
スクレジスタ１８の対応段に接続されている。入力マス
クレジスタは、図４の入力ＰＮレジスタと同じようにシ
フトレジスタとされ、制御信号ＣＮＴｉを初段から順次
後段に転送する。あるシンボル周期においてマスクレジ
スタによる加算制御を行っているとすると、入力マスク
レジスタでは次のシンボル周期の制御信号が入力され、
次のシンボル周期の相関演算開始の直前に入力マスクレ
ジスタからマスクレジスタに制御信号を転送する。この
ような構成においては入力マスクレジスタに供給するク
ロックをサンプルホールド回路のサンプリングクロック
ＣＬとは無関係に設定し得るので、高速データ入力が可
能である。

【００５３】図７は図６の回路の変形例を示す。図５と
同様に、入力マスクレジスタは並列に接続された複数の
ラッチにより構成されており、入力マスクレジスタの各
段には、制御信号入力ラインが並列に接続され、サンプ
ルホールドレジスタＳＨＲの制御信号によって、１ラッ
チタップ毎にデータが取り込まれる。あるシンボル周期
においてはマスクレジスタによる加算制御を行っている
とすると、入力マスクレジスタでは次のシンボル周期の
制御信号が入力され、次のシンボル周期の相関演算開始
の直前に入力マスクレジスタからマスクレジスタに制御
信号を転送する。このように前もって制御信号を準備し
ておくので、必要なタイミングで、高速の制御信号ロー
ドが可能である。図６においては制御信号転送直後の状
態を示し、入力マスクレジスタの制御信号と同一制御信
号がマスクレジスタに格納されている。

【００５４】図８は他の実施の形態を示し、図１の構成
において、１個の加算回路１５を複数のＰＮ符号レジス
タ１３、１６の処理に兼用している。レジスタ１３とサ
ンプルホールド回路群１２との乗算のための乗算回路群
１４＃，1＃'〜１４＃，256＃'、レジスタ１６とサンプ
ルホールド回路群１２との乗算のための乗算回路群１７
＃，1＃'〜１７＃，256＃'の出力はマルチプレクサＭＵ
Ｘ７に入力され、このマルチプレクサはいずれか一方の
乗算結果を択一的に加算回路１５に入力する。これによ
って１個の加算回路を複数の乗算結果に兼用でき、回路
規模を小さくできる。なおマルチプレクサＭＵＸ７に接
続する乗算回路群をさらに多数とすれば一層回路規模を
小さくし得る。但し、一般に同一タイミングでマッチド
フィルタ出力を得る必要があり、１チップ時間内で全て
の乗算結果を切替え出力する必要があるので、接続乗算
回路群数には限界がある。

【００５５】図８の加算回路１５の出力はセレクタＳＥ
Ｌ７に接続され、このセレクタの出力は乗算回路群１
４、１７にそれぞれ対応して設けられたアナログレジス
タＲＥＧ７１、ＲＥＧ７２に接続されている。セレクタ
は乗算回路群１４の出力をレジスタＲＥＧ７１に入力
し、乗算回路群１７の出力をレジスタＲＥＧ７２に入力
する。これによって乗算回路群１４、１７の出力を保持
でき、これら出力を比較的自由なタイミングで、マッチ
ドフィルタ出力ＭＦ７１ｏｕｔ、ＭＦ７２ｏｕｔとして
出力し得る。

【００５６】さらにまた、上述した２つの実施の形態に
おいては、各マッチドフィルタにおけるＰＮ符号長が異
なるものとして説明したが、同一の符号長の異なるＰＮ
符号に対する逆拡散処理を行う場合にも、本発明のマッ
チドフィルタバンクを適用することができることは明ら
かである。さらにまた、上述した実施の形態において
は、ＤＳ−ＣＤＭＡ通信方式における逆拡散に用いられ
るマッチドフィルタを例にとって説明したが、本発明の
マッチドフィルタバンクは、複数の相関処理を行うマッ
チドフィルタに適用することができることは明らかであ
る。さらにまた、上述した実施形態のマッチドフィルタ
バンクは実数型であったが、容易に複素数型マッチドフ
ィルタバンクに拡張し得ることはいうまでもない。

【００５７】

【発明の効果】以上説明したように、本発明のマッチド
フィルタバンクによれば、複数のマッチドフィルタに共
通にサンプルホールド回路を使用しているため、回路規
模を小さくすることができるとともに、消費電力を少な
くすることができる。したがって、ＣＤＭＡ移動通信シ
ステム等において拡散率可変方式を採用した場合に、携
帯機等を小型化することが可能となる。

【図面の簡単な説明】

【図１】本発明のマッチドフィルタバンクの第１の実
施の形態の一構成例を示すブロック図である。

【図２】本発明のマッチドフィルタバンクの第２の実
施の形態の一構成例を示すブロック図である。

【図３】第１の実施の形態におけるサンプルホールド
レジスタを示すブロック図である。

【図４】第１の実施の形態に適用される入力ＰＮレジ
スタを示すブロック図である。

【図５】同入力ＰＮレジスタに他の係数データを入力
した状態を示すブロック図である。

【図６】第１の実施の形態におけるマスクレジスタお
よび入力マスクレジスタを示すブロック図である。

【図７】図６のマスクレジスタの変形例を示すブロッ
ク図である。

【図８】マッチドフィルタバンクの他の形態を示すブ
ロック図である。

【符号の説明】

１１、３１アナログ信号入力端子１２サンプルホールド回路群１３、３３第１のＰＮ符号レジスタ１４＃，1＃'〜１４＃，256＃'、１７＃，1＃'〜１７
＃，256＃'、３４＃，1＃'〜３４＃，256＃'、３７＃，
1＃'〜３７＃，256＃' 乗算器１５、２１、３５、４１加算器１６、３６第２のＰＮ符号レジスタ１８、３８マスクレジスタ１９、３９定数「０」信号入力端子２０１〜２０＃，256＃'、４０１〜４０＃，256＃' マ
ルチプレクサＩＮＰ−ＲＥＧ入力ＰＮレジスタＩＮＭ−ＲＥＧ入力マスクレジスタＲＥＧ−ＭＵＸスイッチ回路ＭＵＸ７マルチプレクサＳＥＬ７セレクタＲＥＧ７１、ＲＥＧ７２アナログレジスタ。

【外１】

【外２】

Claims

【特許請求の範囲】

【請求項１】入力信号を順次サンプルホールドするｍ
個（ｍは２以上の整数）のサンプルホールド回路を有す
るサンプルホールド回路群と、それぞれ係数データが格納されるｎ個（ｎは２以上の整
数）のｍ段構成の循環型シフトレジスタ型のＰＮ符号レ
ジスタと、前記ｎ個のＰＮ符号レジスタにそれぞれ対応して設けら
れたｎ個の乗算回路群であって、該各乗算回路群は前記
サンプルホールド回路群における各サンプルホールド回
路の出力と対応する前記ＰＮ符号レジスタの各段の出力
との乗算を行うｍ個の乗算回路を有しているｎ個の乗算
回路群と、各乗算回路群に属するｍ個の乗算回路の出力から当該係
数データの長さに対応する数の出力を選択して加算する
加算回路とを有することを特徴とするマッチドフィルタ
バンク。
【請求項２】前記ｍ個の乗算回路の出力から当該係数
データの長さに対応する数の出力を選択するための制御
信号が格納されたｍ段構成の循環型シフトレジスタ型の
マスクレジスタと、該マスクレジスタの出力に応じて前
記ｍ個の乗算回路の出力あるいは「０」に対応する信号
を選択的に前記加算回路に出力するｍ個のマルチプレク
サとを有し、前記ｍ個の乗算回路の出力から当該係数デ
ータの長さに対応する数の出力を選択して加算するよう
になされていることを特徴とする前記請求項１に記載の
マッチドフィルタバンク。
【請求項３】入力信号サンプルを順次シフトしながら
格納するｍ段（ｍは２以上の整数）構成の入力信号サン
プルシフトレジスタと、それぞれ係数データが格納され
るｎ個（ｎは２以上の整数）のｍ段構成のＰＮ符号レジ
スタと、前記ｎ個のＰＮ符号レジスタにそれぞれ対応して設けら
れたｎ個の乗算回路群であって、該各乗算回路群は前記
入力信号サンプルシフトレジスタの各段の出力と対応す
る前記ＰＮ符号レジスタの各段の出力との乗算を行うｍ
個の乗算回路を有しているｎ個の乗算回路群と、各乗算回路群に属するｍ個の乗算回路の出力から当該係
数データの長さに対応する数の出力を選択して加算する
加算回路とを有することを特徴とするマッチドフィルタ
バンク。
【請求項４】前記ｍ個の乗算回路の出力から当該係数
データの長さに対応する数の出力を選択するための制御
信号が格納されたｍ段構成のマスクレジスタと、該マス
クレジスタの出力に応じて前記ｍ個の乗算回路の出力あ
るいは「０」に対応する信号を選択的に前記加算回路に
出力するｍ個のマルチプレクサとを有し、前記ｍ個の乗
算回路の出力から当該係数データの長さに対応する数の
出力を選択して加算するようになされていることを特徴
とする前記請求項３に記載のマッチドフィルタバンク。
【請求項５】１個または複数のＰＮ符号レジスタに対
応し、ｍ個の係数データを保持し得る１個または複数の
入力ＰＮレジスタをさらに備え、あるシンボル周期にお
いて、対応するＰＮ符号レジスタに次のシンボル周期に
格納すべき係数データを入力ＰＮレジスタに入力し、次
のシンボル周期開始の直前に入力ＰＮレジスタ内の係数
データを並列にＰＮ符号レジスタに転送するようになっ
ていることを特徴とする請求項１または３記載のマッチ
ドフィルタバンク。
【請求項６】マスクレジスタに対応したｍ段構成の入
力マスクレジスタをさらに備え、あるシンボル周期にお
いて、対応するマスクレジスタに次のシンボル周期に格
納すべき制御信号を入力マスクレジスタに入力し、次の
シンボル周期開始の直前に入力マスクレジスタ内の制御
信号を並列にマスクレジスタに転送するようになってい
ることを特徴とする請求項２または４記載のマッチドフ
ィルタバンク。
【請求項７】入力ＰＮレジスタは並列なｍ個のラッチ
よりなることを特徴とする請求項５記載のマッチドフィ
ルタバンク。
【請求項８】入力マスクレジスタは並列なｍ個のラッ
チよりなることを特徴とする請求項６記載のマッチドフ
ィルタバンク。
【請求項９】１個または複数のＰＮ符号レジスタに対
応し、ｍ個のラッチによってｍ個の係数データを保持し
得る１個または複数の入力ＰＮレジスタをさらに備え、
あるシンボル周期において、対応するＰＮ符号レジスタ
に次のシンボル周期に格納すべき係数データを入力ＰＮ
レジスタに入力し、次のシンボル周期開始の直前に入力
ＰＮレジスタ内の係数データを並列にＰＮ符号レジスタ
に転送し、前記入力ＰＮレジスタの各ラッチおよびサン
プルホールド回路群はサンプルホールド制御回路によっ
て制御され、１個のサンプルホールド回路が入力信号を
サンプルホールドするのと同期して係数データが入力Ｐ
Ｎレジスタに入力されるようになっていることを特徴と
する請求項１記載のマッチドフィルタバンク。
【請求項１０】１個または複数のＰＮ符号レジスタに
対応し、ｍ個のラッチによってｍ個の係数データを保持
し得る１個または複数の入力マスクレジスタをさらに備
え、あるシンボル周期において、対応するマスクレジス
タに次のシンボル周期に格納すべき制御信号を入力マス
クレジスタに入力し、次のシンボル周期開始の直前に入
力マスクレジスタ内の制御信号を並列にマスクレジスタ
に転送し、前記入力マスクレジスタの各ラッチおよびサ
ンプルホールド回路群はサンプルホールド制御回路によ
って制御され、１個のサンプルホールド回路が入力信号
をサンプルホールドするのと同期して制御信号が入力マ
スクレジスタに入力されるようになっていることを特徴
とする請求項２記載のマッチドフィルタバンク
【請求項１１】加算回路はｎ個の乗算回路群にそれぞ
れ対応してｎ個設けられ、各加算回路は対応する乗算回
路群に属するｍ個の出力から当該係数データの長さに対
応する数の出力を選択して加算するように構成されてい
ることを特徴とする請求項１または３記載のマッチドフ
ィルタバンク。
【請求項１２】加算回路は複数の乗算回路群に対して
１個設けられ、加算回路はマルチプレクサを介して択一
的に対応する乗算回路群に接続され、加算回路において
時分割演算を行うことを特徴とする請求項１または３記
載のマッチドフィルタバンク。
【請求項１３】加算回路の出力はセレクタに接続さ
れ、セレクタは加算回路の出力を乗算回路群に対応して
設けられた複数のレジスタに択一的接続するようになっ
ていることを特徴とする請求項１２項記載のマッチドフ
ィルタバンク。