KR100928493B1 - Formation method of thin film transistor - Google Patents
Formation method of thin film transistor Download PDFInfo
- Publication number
- KR100928493B1 KR100928493B1 KR1020030076753A KR20030076753A KR100928493B1 KR 100928493 B1 KR100928493 B1 KR 100928493B1 KR 1020030076753 A KR1020030076753 A KR 1020030076753A KR 20030076753 A KR20030076753 A KR 20030076753A KR 100928493 B1 KR100928493 B1 KR 100928493B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- ohmic contact
- contact layer
- semiconductor layer
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Abstract
본 발명은 오믹 콘택층과 반도체층간의 필링 현상을 제거하도록 한 박막트랜지스터의 형성방법에 관한 것으로서, 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 전면에 비정질 실리콘층을 형성하고 상기 오믹 콘택층보다 낮은 온도에서 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of forming a thin film transistor to remove the phenomena between the ohmic contact layer and the semiconductor layer, the step of sequentially forming a metal film and ohmic contact layer on a transparent substrate, selectively forming the ohmic contact layer and the metal film Forming a source electrode and a drain electrode at regular intervals on the transparent substrate, forming an amorphous silicon layer on the entire surface including the ohmic contact layer, and forming a semiconductor layer at a lower temperature than the ohmic contact layer; And selectively removing the semiconductor layer to form an active layer, forming a gate insulating film on the entire surface including the active layer, and forming a gate electrode on the gate insulating film.
콘택 저항, 미세결정 실리콘층, 오믹 콘택층, 박막트랜지스터Contact resistance, microcrystalline silicon layer, ohmic contact layer, thin film transistor
Description
도 1은 일반적인 액정표시장치를 나타낸 평면도1 is a plan view showing a general liquid crystal display device
도 2a 내지 도 2e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming a conventional thin film transistor.
도 3a 및 도 3b는 종래의 박막트랜지스터에서 필링부를 나타낸 SEM 사진3a and 3b is a SEM photograph showing the filling portion in a conventional thin film transistor
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도4A to 4E are cross-sectional views illustrating a method of forming a thin film transistor according to a first embodiment of the present invention.
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도5A to 5F are cross-sectional views illustrating a method of forming a thin film transistor according to a second embodiment of the present invention.
도 6a 내지 도 6f는 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도6A through 6F are cross-sectional views illustrating a method of forming a thin film transistor according to a third embodiment of the present invention.
도 7a 및 도 7b는 본 발명에 의한 박막트랜지스터를 형성할 때 필링이 발생하지 않는 결과를 나타낸 SEM 사진7a and 7b is a SEM photograph showing the result that the peeling does not occur when forming the thin film transistor according to the present invention
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 유리 기판 32a : 소오스 전극31
32b : 드레인 전극 33 : 오믹 콘택층32b: drain electrode 33: ohmic contact layer
34 : 반도체층 35 : 게이트 절연막34
36 : 금속막 36a : 게이트 전극 36
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 오믹 콘택층과 반도체층간의 계면에서 발생하는 필링(peeling) 현상을 개선하는데 적당한 박막트랜지스터의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly, to a method of forming a thin film transistor suitable for improving a peeling phenomenon occurring at an interface between an ohmic contact layer and a semiconductor layer.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms, and in recent years, liquid crystal display devices (LCDs), plasma display panels (PDPs), electro luminescent displays (ELD), and vacuum fluorescent (VFD) Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이 하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as the substitute for CRT (Cathode Ray Tube) for mobile image display device because of its excellent image quality, light weight, thinness, and low power consumption. In addition to the use of the present invention has been developed in various ways such as a monitor of a television and a computer for receiving and displaying broadcast signals.
일반적인 액정 표시 장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다. A general liquid crystal display device may be largely divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel includes first and second glass substrates bonded to each other with a predetermined space; It consists of a liquid crystal layer injected between the said 1st, 2nd glass substrate.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.Here, the first glass substrate (TFT array substrate) has a plurality of gate lines arranged in one direction at regular intervals, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing a gate line and a data line, and a plurality of thin film transistors switched by signals of the gate line to transfer the signal of the data line to each pixel electrode. Is formed.
그리고, 제 2 유리 기판(칼라 필터 어레이 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 차광층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.In the second glass substrate (color filter array substrate), a light shielding layer for blocking light in portions other than the pixel region, an R, G, and B color filter layer for expressing color colors are common to implement an image. An electrode is formed.
이와 같은 상기 제 1, 제 2 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.The first and second substrates are bonded to each other by a seal material having a predetermined space by a spacer and having a liquid crystal injection hole to inject liquid crystal between the two substrates.
한편, 상기 박막트랜지스터는 활성층으로 반도체막을 이용한다. 상기 반도체막은 비정질 실리콘 또는 결정성 실리콘으로 형성된다. 저온에서 기상 퇴적법으로 비교적 용이하게 제조될 수 있고 따라서 양산에 적합한 비정질 실리콘으로 형성된 반도체막을 가장 널리 사용했다. In the meantime, the thin film transistor uses a semiconductor film as an active layer. The semiconductor film is formed of amorphous silicon or crystalline silicon. The semiconductor film formed of amorphous silicon, which can be produced relatively easily by vapor deposition at low temperature and is suitable for mass production, was most widely used.
그러나 상기 결정성 실리콘으로 형성된 반도체막을 포함하는 박막트랜지스터는 고속 동작을 실현하도록 큰 전류에 대한 충분한 구동능력을 가지며, LCD의 주변 구동 회로가 동일 기판상에서 표시부와 일체로 형성될 수 있게 한다. 이러한 이유들 때문에, 결정성 실리콘을 포함하는 박막트랜지스터가 오늘날 주목을 받고 있다. However, the thin film transistor including the semiconductor film formed of the crystalline silicon has sufficient driving capability for a large current to realize high speed operation, and allows the peripheral driving circuit of the LCD to be formed integrally with the display portion on the same substrate. For these reasons, thin film transistors containing crystalline silicon are attracting attention today.
도 1은 일반적인 액정표시장치를 나타낸 평면도이다.1 is a plan view illustrating a general liquid crystal display device.
도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.As shown in FIG. 1, a plurality of
그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막트랜지스터가 형성된다.Each pixel region P defined by crossing the
여기서, 상기 박막 트랜지스터는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과, 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 일정한 간격을 갖고 형성되는 드레인 전극(15b)을 포함하여 구성되어 있다.Here, the thin film transistor is formed on the
여기서, 상기 드레인 전극(15b)은 상기 콘택홀(17)을 통해 상기 화소전극(16)과 전기적으로 연결되어 있다.The
한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.Meanwhile, the
여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대 응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.In this case, the upper substrate has an opening corresponding to the pixel region P formed in the
이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.The lower and
이하, 첨부된 도면을 참고하여 종래의 박막트랜지스터의 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a conventional thin film transistor will be described with reference to the accompanying drawings.
도 2a 내지 도 2e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a conventional thin film transistor.
도 2a에 도시한 바와 같이, 유리 기판(21)상에 소오스 및 드레인 전극용 금속막(22)을 형성하고, 상기 금속막(22)상에 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(23)을 약 300Å의 두께로 형성한다.As shown in FIG. 2A, a
도 2b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(23) 및 금속막(22)을 선택적으로 제거하여 상기 유리 기판(21)상에 일정한 간격을 갖는 소오스 전극(22a)과 드레인 전극(22b)을 형성한다.As shown in FIG. 2B, the
여기서, 상기 소오스 전극(22a) 및 드레인 전극(22b)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the
도 2c에 도시한 바와 같이, 상기 오믹 콘택층(23)을 포함한 절연 기판(21)의 전면에 비정질 실리콘(a-Si crystalline)층(24)을 형성한다.
As shown in FIG. 2C, an amorphous silicon (a-Si crystalline)
이어, 포토 및 식각 공정을 통해 상기 비정질 실리콘층(24)을 선택적으로 제거하여 액티브층을 형성한다.Subsequently, the
여기서, 상기 액티브층은 상기 소오스 전극(22a) 및 드레인 전극(22b)을 완전히 감싸면서 형성되어 있다. The active layer is formed to completely surround the
도 2d에 도시한 바와 같이, 상기 비정질 실리콘층(24)상에 게이트 절연막(25)을 형성하고, 상기 게이트 절연막(25)상에 게이트 전극용 금속막(26)을 증착한다.As shown in FIG. 2D, a gate
도 2e에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 금속막(26)을 선택적으로 제거하여 게이트 전극(26a)을 형성한다.As shown in FIG. 2E, the
여기서, 상기 게이트 전극(26a)의 양끝단은 상기 소오스 전극(22a) 및 드레인 전극(22b)에 소정부분이 오버랩되어 형성된다. Here, both ends of the
도 3a 및 도 3b는 종래의 박막트랜지스터에서 필링부를 나타낸 SEM 사진이다.3A and 3B are SEM photographs showing a peeling part in a conventional thin film transistor.
도 3a 및 도 3b에 도시한 바와 같이, 오믹 콘택층(23)을 패터닝하고 난 다음에 비정질 실리콘층(24)을 형성하므로 불연속 증착이 불가피하다.As shown in FIGS. 3A and 3B, since the
따라서 상기와 같이 오믹 콘택층(23)과 비정질 실리콘층(24)의 불연속 증착에 의해 오믹 콘택층(23)과 비정질 실리콘층(24)간에 필링 현상(A)이 발생한다. Therefore, the filling phenomenon A occurs between the
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 오믹 콘택층과 반도체층간의 필링 현상을 제거하도록 한 박막트랜지스터의 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of forming a thin film transistor to remove the peeling phenomenon between the ohmic contact layer and the semiconductor layer to solve the conventional problems as described above.
상기와 같은 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 전면에 비정질 실리콘층을 형성하고 상기 오믹 콘택층보다 낮은 온도에서 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of forming a thin film transistor according to a first embodiment of the present invention for achieving the above object comprises the steps of sequentially forming a metal film and an ohmic contact layer on a transparent substrate, by selectively removing the ohmic contact layer and the metal film Forming a source electrode and a drain electrode having a predetermined interval on the transparent substrate, forming an amorphous silicon layer on the entire surface including the ohmic contact layer, and forming a semiconductor layer at a lower temperature than the ohmic contact layer; Selectively removing the layer to form an active layer, forming a gate insulating film on the entire surface including the active layer, and forming a gate electrode on the gate insulating film.
여기서, 상기 오믹 콘택층은 약 390℃의 온도에서 형성하고, 상기 반도체층은 약 350℃의 온도에서 형성한다.The ohmic contact layer is formed at a temperature of about 390 ° C., and the semiconductor layer is formed at a temperature of about 350 ° C.
또한, 상기 소오스 전극 및 드레인 전극은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막으로 형성한다.The source electrode and the drain electrode may be formed of a conductive metal film such as aluminum (Al), chromium (Cr), or molybdenum (Mo).
또한, 상기 게이트 전극은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 사용한다.In addition, the gate electrode is selected from metals made of Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloys, and the like.
또한, 상기 반도체층은 비정질 실리콘층으로 형성한다.In addition, the semiconductor layer is formed of an amorphous silicon layer.
또한, 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 투명 기판상의 전면에 미세결정 실리콘층을 형성하는 단계, 상기 미세결정 실리콘층을 포함한 투명 기판상의 전면에 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the method of forming the thin film transistor according to the second embodiment of the present invention comprises the steps of sequentially forming a metal film and an ohmic contact layer on the transparent substrate, by selectively removing the ohmic contact layer and the metal film is uniform on the transparent substrate Forming a source electrode and a drain electrode having a gap; forming a microcrystalline silicon layer on the entire surface of the transparent substrate including the ohmic contact layer; and forming a semiconductor layer on the entire surface of the transparent substrate including the microcrystalline silicon layer. And selectively removing the semiconductor layer to form an active layer, forming a gate insulating film on the entire surface including the active layer, and forming a gate electrode on the gate insulating film. do.
여기서, 상기 미세결정 실리콘층은 실란 : 수소의 비를 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성한다.Here, the microcrystalline silicon layer is formed with a silane: hydrogen ratio of 1:50 to 1: 400 and RF power of 300 to 1200W.
또한, 상기 반도체층은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 하여 형성한다.In addition, the semiconductor layer is formed with a ratio of silane: hydrogen of 1: 3 to 1: 4 and an RF power of 150 to 400W.
또한, 상기 미세결정 실리콘층은 약 100Å의 두께로 형성한다. In addition, the microcrystalline silicon layer is formed to a thickness of about 100 GPa.
또한, 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 투명 기판상의 전면에 제 1 미세결정 실리콘층을 형성하는 단계, 상기 제 1 미세결정 실리콘층을 포함한 투명 기판상의 전면에 반도체층을 형성하는 단계, 상기 반도체층상에 제 2 미세결정 실리콘층을 형성하는 단계, 상기 제 1 미세결정 실리콘층, 반도체층, 제 2 미세결정 실리콘층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전 극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the method of forming the thin film transistor according to the third embodiment of the present invention comprises the steps of sequentially forming a metal film and an ohmic contact layer on the transparent substrate, by selectively removing the ohmic contact layer and the metal film is uniform on the transparent substrate Forming a source electrode and a drain electrode having a gap; forming a first microcrystalline silicon layer on a front surface of the transparent substrate including the ohmic contact layer; and a semiconductor on a front surface of the transparent substrate including the first microcrystalline silicon layer. Forming a layer, forming a second microcrystalline silicon layer on the semiconductor layer, selectively removing the first microcrystalline silicon layer, the semiconductor layer, and the second microcrystalline silicon layer to form an active layer, Forming a gate insulating film on the entire surface including the active layer, and forming a gate electrode on the gate insulating film It characterized by forming, including.
이하, 첨부된 도면을 참고하여 본 발명에 의한 박막트랜지스터의 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a thin film transistor according to the present invention will be described with reference to the accompanying drawings.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a thin film transistor according to a first embodiment of the present invention.
도 4a에 도시한 바와 같이, 투명한 유리 기판(31)상에 소오스/드레인 전극용 금속막(32)을 증착하고, 상기 금속막(32)상에 약 390℃의 온도에서 불순물이 도핑된 비정질 실리콘층을 증착하여 오믹 콘택층(33)을 형성한다.As shown in FIG. 4A, a
여기서, 상기 금속막(32)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the
도 4b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(33) 및 금속막(32)을 선택적으로 제거하여 상기 유리 기판(31)상에 일정한 간격을 갖는 소오스 전극(32a) 및 드레인 전극(32b)을 형성한다.As shown in FIG. 4B, the
여기서, 상기 잔류된 오믹 콘택층(33)은 상기 소오스 전극(32a) 및 드레인 전극(32b)의 상측과 오버랩되어 형성된다.Here, the remaining
도 4c에 도시한 바와 같이, 상기 오믹 콘택층(33)을 포함한 유리 기판(31)의 전면에 약 350℃의 온도에서 비정질 실리콘층을 증착하여 반도체층(34)을 형성한다. As illustrated in FIG. 4C, an amorphous silicon layer is deposited on the entire surface of the
여기서, 상기 오믹 콘택층(33)은 전술한 바와 같이 약 390℃의 온도에서 형성하고, 상기 반도체층(34)인 비정질 실리콘층은 상기 오믹 콘택층(33)을 형성하는 온도보다 낮은 온도인 약 350℃의 온도에서 형성한다.As described above, the
따라서 상기 반도체층(34)을 상기 오믹 콘택층(33)보다 낮은 온도에서 증착함으로써 상기 오믹 콘택층(33)상에 증착되는 반도체층(34)을 상대적으로 포러스(porous)하게 증착하여 오믹 콘택층(33)과 반도체층(34) 사이의 스트레스(stress)를 최소화함으로써 필링 현상을 제거할 수 있다.Accordingly, by depositing the
이어, 포토 및 식각 공정을 통해 상기 반도체층(34)을 선택적으로 제거하여 액티브층을 형성한다.Subsequently, the
여기서, 상기 액티브층은 상기 소오스 전극(32a) 및 드레인 전극(32b)을 완전히 감싸면서 형성되어 있다. The active layer is formed to completely surround the
도 4d에 도시한 바와 같이, 상기 선택적으로 제거된 반도체층(34)을 포함한 유리 기판(31)의 전면에 게이트 절연막(35)을 형성하고, 상기 게이트 절연막(35)상에 게이트 전극용 금속막(36)을 증착한다.As shown in FIG. 4D, a
여기서, 상기 금속막(36)은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다. Here, the
도 4e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 금속막(36)을 선택적으로 제거하여 게이트 전극(36a)을 형성한다.As shown in FIG. 4E, the
여기서, 상기 게이트 전극(36a)의 양끝단은 상기 소오스 전극(32a) 및 드레인 전극(32b)의 상측에 소정부분이 오버랩되어 형성된다.Here, both ends of the
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방 법을 나타낸 공정단면도이다.5A to 5F are cross-sectional views illustrating a method of forming a thin film transistor according to a second embodiment of the present invention.
도 5a에 도시한 바와 같이, 투명한 유리 기판(41)상에 소오스/드레인 전극용 금속막(42)을 증착하고, 상기 금속막(42)상에 약 390℃의 온도에서 불순물이 도핑된 비정질 실리콘층을 증착하여 오믹 콘택층(43)을 형성한다.As shown in FIG. 5A, a
여기서, 상기 금속막(42)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the
도 5b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(43) 및 금속막(42)을 선택적으로 제거하여 상기 유리 기판(41)상에 일정한 간격을 갖는 소오스 전극(42a) 및 드레인 전극(42b)을 형성한다.As shown in FIG. 5B, the
여기서, 상기 잔류된 오믹 콘택층(43)은 상기 소오스 전극(42a) 및 드레인 전극(42b)의 상측과 오버랩되어 형성된다.Here, the remaining
도 5c에 도시한 바와 같이, 상기 소오스 전극(42a) 및 드레인 전극(42b)을 포함한 유리 기판(41)의 전면에 미세결정 실리콘(ultra thin μc-Si)층(44)을 약 100Å 두께로 형성한다.As shown in FIG. 5C, an ultra thin μc-
여기서, 상기 미세결정 실리콘층(44)을 형성하는 조건은 실란(silane) : 수소(hydrogen)의 양을 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성한다.Here, the conditions for forming the
도 5d에 도시한 바와 같이, 상기 미세결정 실리콘층(44)을 포함한 유리 기판(41)의 전면에 비정질 실리콘층을 증착하여 반도체층(45)을 형성한다.As shown in FIG. 5D, an amorphous silicon layer is deposited on the entire surface of the
여기서, 상기 비정질 실리콘층의 형성조건은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 실시하여 형성한다. The amorphous silicon layer may be formed by performing a silane: hydrogen ratio of 1: 3 to 1: 4 and RF power of 150 to 400W.
따라서 일반적으로 비정질 실리콘층보다 느린 증착속도(13.38Å/sec이하)를 갖는 오믹 콘택층(43)상에 미세결정 실리콘층(44)을 형성함으로써 반도체층(45)과 오믹 콘택층(43)간의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.Therefore, the
이어, 포토 및 식각 공정을 통해 상기 반도체층(45)을 선택적으로 제거한다.Subsequently, the
여기서, 상기 선택적으로 제거된 반도체층(45)은 상기 소오스 전극(42a) 및 드레인 전극(42b)을 완전히 감싸면서 형성되어 액티브층으로 사용된다.In this case, the selectively removed
도 5e에 도시한 바와 같이, 상기 반도체층(45)상에 게이트 절연막(46)을 형성하고, 상기 게이트 절연막(46)상에 게이트 전극용 금속막(47)을 증착한다.As shown in FIG. 5E, a
여기서, 상기 금속막(47)은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다. Here, the metal film 47 is selected from a metal made of Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloy, etc. Deposit to thickness.
도 5f에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 금속막(47)을 선택적으로 제거하여 게이트 전극(47a)을 형성한다.As shown in FIG. 5F, the metal layer 47 is selectively removed through a photo and etching process to form a
여기서, 상기 게이트 전극(47a)의 양끝단은 상기 소오스 전극(42a) 및 드레인 전극(42b)의 상측에 소정부분이 오버랩되어 형성된다.Here, both ends of the
도 6a 내지 도 6f는 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.6A through 6F are cross-sectional views illustrating a method of forming a thin film transistor according to a third exemplary embodiment of the present invention.
도 6a에 도시한 바와 같이, 투명한 유리 기판(51)상에 소오스/드레인 전극용 금속막(52)을 증착하고, 상기 금속막(52)상에 약 390℃의 온도에서 불순물이 도핑된 비정질 실리콘층을 증착하여 오믹 콘택층(53)을 형성한다.
As shown in FIG. 6A, a
여기서, 상기 금속막(52)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the
도 6b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(53) 및 금속막(52)을 선택적으로 제거하여 상기 유리 기판(51)상에 일정한 간격을 갖는 소오스 전극(52a) 및 드레인 전극(52b)을 형성한다.As shown in FIG. 6B, the
여기서, 상기 잔류된 오믹 콘택층(53)은 상기 소오스 전극(52a) 및 드레인 전극(52b)의 상측과 오버랩되어 형성된다.Here, the remaining
도 6c에 도시한 바와 같이, 상기 소오스 전극(52a) 및 드레인 전극(52b)을 포함한 유리 기판(51)의 전면에 제 1 미세결정 실리콘(ultra thin μc-Si)층(54)을 약 100Å 두께로 형성한다.As shown in FIG. 6C, the first ultra-crystalline μc-
여기서, 상기 제 1 미세결정 실리콘층(54)을 형성하는 조건은 실란(silane) : 수소(hydrogen)의 양을 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성한다.Here, the first
도 6d에 도시한 바와 같이, 상기 제 1 미세결정 실리콘층(54)을 포함한 유리 기판(51)의 전면에 비정질 실리콘층을 증착하여 반도체층(55)을 형성한다.As shown in FIG. 6D, an amorphous silicon layer is deposited on the entire surface of the
여기서, 상기 비정질 실리콘층의 형성조건은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 실시하여 형성한다. The amorphous silicon layer may be formed by performing a silane: hydrogen ratio of 1: 3 to 1: 4 and RF power of 150 to 400W.
따라서 일반적으로 비정질 실리콘층보다 느린 증착속도(13.38Å/sec이하)를 갖는 오믹 콘택층(53)상에 제 1 미세결정 실리콘층(54)을 형성함으로써 반도체층(55)과 오믹 콘택층(53)간의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.
Therefore, the
이어, 상기 반도체층(55)상에 제 2 미세결정 실리콘층(56)을 형성하고, 포토 및 식각 공정을 통해 상기 제 2 미세결정 실리콘층(56) 및 반도체층(55) 및 제 1 미세결정 실리콘층(54)을 선택적으로 제거하여 액티브층을 형성한다.Subsequently, a second
도 6e에 도시한 바와 같이, 상기 반도체층(55)상에 게이트 절연막(57)을 형성하고, 상기 게이트 절연막(57)상에 게이트 전극용 금속막(587)을 증착한다.As shown in FIG. 6E, a
여기서, 상기 금속막(58)은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다. Here, the metal film 58 is selected from a metal made of Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloy, etc. Deposit to thickness.
도 6f에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 금속막(58)을 선택적으로 제거하여 게이트 전극(58a)을 형성한다.As shown in FIG. 6F, the metal layer 58 is selectively removed through a photo and etching process to form a
여기서, 상기 게이트 전극(58a)의 양끝단은 상기 소오스 전극(52a) 및 드레인 전극(52b)의 상측에 소정부분이 오버랩되어 형성된다.Here, both ends of the
도 7a 및 도 7b는 본 발명에 의한 박막트랜지스터를 형성할 때 필링이 발생하지 않는 결과를 나타낸 SEM 사진이다.7A and 7B are SEM photographs showing the results of no peeling when forming the thin film transistor according to the present invention.
도 7a 및 도 7b에 도시한 바와 같이, 오믹 콘택층의 증착 온도를 비정질 실리콘층의 증착 온도보다 높게 하여 형성하여 오믹 콘택층과 비정질 실리콘층 사이의 스트레스를 최소화함으로써 필링 현상을 제거할 수 있다.As shown in FIGS. 7A and 7B, the peeling phenomenon may be eliminated by minimizing the stress between the ohmic contact layer and the amorphous silicon layer by forming the deposition temperature of the ohmic contact layer higher than the deposition temperature of the amorphous silicon layer.
또한, 오믹 콘택층위에 비정질 실리콘층을 형성하기 전에 미세결정 실리콘층을 형성함으로써 오믹 콘택층과 비정질 실리콘층 사이의 스트레스를 최소화하여 필링 현상을 제거할 수 있다. In addition, by forming the microcrystalline silicon layer before forming the amorphous silicon layer on the ohmic contact layer, it is possible to minimize the stress between the ohmic contact layer and the amorphous silicon layer to eliminate the peeling phenomenon.
또한, 본 발명과 같이 형성된 박막트랜지스터의 전면에 절연막을 증착한 후 포토 및 식각 공정을 통해 드레인 전극의 표면이 소정부분 노출되도록 콘택홀을 형성하고, 상기 콘택홀을 포함한 기판의 전면에 투명한 금속막을 증착한 후 선택적으로 제거하여 상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소전극을 형성함으로써 액정표시장치를 형성할 수도 있다.In addition, after the insulating film is deposited on the entire surface of the thin film transistor formed in accordance with the present invention, a contact hole is formed to expose a predetermined portion of the surface of the drain electrode through a photo and etching process, and a transparent metal film is formed on the entire surface of the substrate including the contact hole. The liquid crystal display device may be formed by forming a pixel electrode connected to the drain electrode through the contact hole by selectively removing the substrate after deposition.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
이상에서 설명한 바와 같이 본 발명에 의한 박막트랜지스터의 형성방법은 다음과 같은 효과가 있다.As described above, the method of forming the thin film transistor according to the present invention has the following effects.
첫째, 비정질 실리콘층을 오믹 콘택층보다 낮은 온도에서 증착함으로써 반도체층과 오믹 콘택층 사이의 스트레스를 최소하여 필링 현상을 제거할 수 있다.First, the deposition of the amorphous silicon layer at a lower temperature than the ohmic contact layer may minimize the stress between the semiconductor layer and the ohmic contact layer to eliminate the peeling phenomenon.
둘째, 비정질 실리콘층을 형성하기 전에 오믹 콘택층상에 미세결정 실리콘층을 형성함으로써 반도체층과 오믹 콘택층 사이의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.Second, by forming the microcrystalline silicon layer on the ohmic contact layer before forming the amorphous silicon layer, it is possible to minimize the stress between the semiconductor layer and the ohmic contact layer to eliminate the peeling phenomenon.
Claims (13)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030076753A KR100928493B1 (en) | 2003-10-31 | 2003-10-31 | Formation method of thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030076753A KR100928493B1 (en) | 2003-10-31 | 2003-10-31 | Formation method of thin film transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050041544A KR20050041544A (en) | 2005-05-04 |
KR100928493B1 true KR100928493B1 (en) | 2009-11-26 |
Family
ID=37243009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030076753A KR100928493B1 (en) | 2003-10-31 | 2003-10-31 | Formation method of thin film transistor |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100928493B1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100749872B1 (en) * | 2005-11-30 | 2007-08-16 | 전자부품연구원 | silicon thin film transistor and method for manufacturing the same |
KR100756817B1 (en) * | 2006-04-06 | 2007-09-07 | 비오이 하이디스 테크놀로지 주식회사 | Method of manufacturing thin film transistor |
US10756118B2 (en) | 2016-11-30 | 2020-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device, display module, and electronic device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970071096A (en) * | 1996-04-30 | 1997-11-07 | 구자홍 | Method of manufacturing liquid crystal display device and structure of liquid crystal display device |
KR19990075412A (en) * | 1998-03-20 | 1999-10-15 | 윤종용 | Thin film transistor and method of manufacturing the same |
KR20020055787A (en) * | 2000-12-29 | 2002-07-10 | 구본준, 론 위라하디락사 | Array Panel used for a Liquid Crystal Display and method for fabricating the same |
KR20030030564A (en) * | 2001-10-11 | 2003-04-18 | 엘지.필립스 엘시디 주식회사 | method for fabricating a Transflective liquid crystal display device and the same |
-
2003
- 2003-10-31 KR KR1020030076753A patent/KR100928493B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970071096A (en) * | 1996-04-30 | 1997-11-07 | 구자홍 | Method of manufacturing liquid crystal display device and structure of liquid crystal display device |
KR19990075412A (en) * | 1998-03-20 | 1999-10-15 | 윤종용 | Thin film transistor and method of manufacturing the same |
KR20020055787A (en) * | 2000-12-29 | 2002-07-10 | 구본준, 론 위라하디락사 | Array Panel used for a Liquid Crystal Display and method for fabricating the same |
KR20030030564A (en) * | 2001-10-11 | 2003-04-18 | 엘지.필립스 엘시디 주식회사 | method for fabricating a Transflective liquid crystal display device and the same |
Also Published As
Publication number | Publication date |
---|---|
KR20050041544A (en) | 2005-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5874326A (en) | Method for fabricating thin film transistor | |
KR100537020B1 (en) | Manufacturing Method of Liquid Crystal Display Device for IPS Mode Thin Film Transistor | |
JP2008306167A (en) | Thin film transistor and its manufacturing method | |
KR20080084084A (en) | Method for fabricating thin film transistor and array substrate for lcd including the same | |
CN1302327C (en) | Structure for preventing broken of liquid crystal display device and its manufacturing method | |
KR100546707B1 (en) | Tin Film Transistor and method for forming the same | |
KR101308437B1 (en) | Method for manufacturing of liquid crystal display | |
KR100720445B1 (en) | contact line of liquid crystal display device and method for fabricating the same | |
KR100928493B1 (en) | Formation method of thin film transistor | |
KR101274684B1 (en) | Liquid Crystal Display and Method For Manufacturing of The Same | |
KR100539583B1 (en) | Method for crystallizing Silicon and method for manufacturing Thin Film Transistor (TFT) using the same | |
KR100809750B1 (en) | Method for manufacturing of thin film transistor | |
KR100390457B1 (en) | A structure of thin film transistor and a method for manufacturing the same | |
KR20040090302A (en) | Thin Film Transistor and method for forming the same | |
KR20040095761A (en) | method for manufacturing array substrate of the liquid crystal display device | |
KR101583602B1 (en) | Method for fabricating Cu metal Wire and an array substrate for LCD including the Cu metal Wire | |
KR100494705B1 (en) | A method for manufacturing of tft lcd | |
KR101002470B1 (en) | Method for manufacturing lcd | |
KR100202224B1 (en) | Thin film transistors and manufacturing method thereof | |
KR100928488B1 (en) | LCD and its manufacturing method | |
KR100577777B1 (en) | Method for forming transfer of TFT LCD | |
KR19980072230A (en) | Method of manufacturing thin film transistor | |
KR100977223B1 (en) | method for manufacturing of liquid crystal display device | |
KR20040103521A (en) | method for forming of TFT | |
KR101030523B1 (en) | method for manufacturing array substrate of the liquid crystal display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20141021 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20151028 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20161012 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20171016 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20181015 Year of fee payment: 10 |