KR100809750B1 - Method for manufacturing of thin film transistor - Google Patents

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KR100809750B1 KR1020010017167A KR20010017167A KR100809750B1 KR 100809750 B1 KR100809750 B1 KR 100809750B1 KR 1020010017167 A KR1020010017167 A KR 1020010017167A KR 20010017167 A KR20010017167 A KR 20010017167A KR 100809750 B1 KR100809750 B1 KR 100809750B1
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박승익
이경하
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Abstract

본 발명은 박막 트랜지스터의 성능 및 생산성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것으로, 기판에 게이트 전극을 형성하는 단계와; The present invention includes the steps of forming a to be a gate electrode on the substrate according to the method of manufacturing a thin film transistor that can improve the performance and productivity of the thin film transistor;
상기 게이트 전극상에 액티브층으로서 게이트 절연막, 반도체층, 에치 스토퍼층을 순차적으로 형성하는 공정과, 상기 반도체층이 소정부분 노출되도록 에치 스토퍼층을 선택적으로 제거하여 비아홀을 형성하는 공정과, 상기 비아홀을 포함한 에치 스토퍼층상에 선택적으로 n + 반도체층과 소오스/드레인 전극을 형성하는 전극과, 상기 소오스/드레인 전극과 연결되도록 선택적으로 픽셀 전극을 형성하는 공정을 포함하는 것을 특징으로 한다. And a step of the step of forming a gate insulating film, a semiconductor layer, an etch stopper layer as an active layer on the gate electrode in sequence, the semiconductor layer, forming a via hole by selectively removing the etch-stopper layer to expose a predetermined portion, the via hole electrodes for selectively forming the n + semiconductor layer and the source / drain electrodes on the layer of etch stopper, and including characterized in that it comprises a step of selectively forming a pixel electrode to be connected with the source / drain electrode.

Description

박막 트랜지스터의 제조방법{METHOD FOR MANUFACTURING OF THIN FILM TRANSISTOR} Method of manufacturing a thin film transistor FOR MANUFACTURING METHOD OF THIN FILM TRANSISTOR {}

도 1a 내지 도 1f는 종래의 ES 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도 Figure 1a to 1f are cross-sectional views illustrating a conventional method of manufacturing a thin film transistor of the type ES

도 2a 내지 도 2d는 종래의 BCE 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도 Figures 2a-2d are sectional views illustrating a conventional method of manufacturing a thin film transistor of the type BCE

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정 단면도 Figures 3a to 3d are sectional views illustrating a method of manufacturing a TFT according to an embodiment of the present invention

도 4는 본 발명의 일실시예에 따른 패트 부위를 나타낸 단면도 Figure 4 is a sectional view of the fat portion in accordance with an embodiment of the present invention

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

100 : 기판 101 : 게이트 전극 100: substrate 101: gate electrode

102 : 게이트 절연막 103 : 반도체층 102: Gate insulating film 103: semiconductor layer

104a : 에치 스토퍼 패턴 105 : 콘택홀 104a: etch stopper pattern 105: contact hole

106 : n + 반도체층 107a : 보호막 106: n + semiconductor layer 107a: protection film

본 발명은 박막 트랜지스터(Thin Film Transistor : TFT)의 제조방법에 관한 것으로, 특히 박막 트랜지스터의 성능 및 생산성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다. The present invention is a thin film transistor: a method for producing (Thin Film Transistor TFT) thin film transistors which can be directed to a production method, in particular improved performance and productivity of the thin film transistor of.

근래에 고품위 TV(high definition TV : HDTV) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 대두되고 있다. Recently a high-definition TV: there is emerging a need for a flat panel display as the new high-image developing device, such as (high definition TV HDTV). LCD는 평판 표시기의 대표적인 기술로써 ELD(Electro Luminescence Display), VFD(Vacuum Fluorescence Display), PDP(Plasma Display Panel) 등이 해결하지 못한 저전력화, 고속화 등의 문제를 가지고 있지 않다. LCD does not have problems such as low power screen, high speed, such as the failure to (Electro Luminescence Display), VFD (Vacuum Fluorescence Display), PDP (Plasma Display Panel) ELD as a representative technology of the flat display.

이와 같은 LCD는 크게 수동형과 능동형의 두 가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. This LCD is makin classified into two forms: passive and active matrix, active matrix LCD is in it is adapted to control the active device, such as a single one of each pixel and the thin film transistor speed, viewing angle and daejobi (contrast), a much more passive LCD excellent are used as the most appropriate indicator for HDTV, which require more than a million pixel resolution. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다. Thus, while highlighting the importance of the TFT it has been intensified research and development for them.

현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 TFT에 대한 연구개발은 수율 향상 및 생산성 개선에 의한 제조 코스트의 절감에 초점을 맞추어 TFT의 구조개선, 비정질 또는 다결정 실리콘의 특성향상, 전극의 오옴성 접촉저항 및 단선/단락 방지 등에 집중되고 있다. Research and development for the current TFT is used as an electrical switching device for selectively driving the pixel electrode, etc. LCD will yield and improved manufacturing savings structure improvement, amorphous or improved characteristics of the polycrystalline silicon of the TFT with a focus on the cost of the productivity, It has been concentrated on the contact resistance and the ohmic property disconnection / short-circuit protection of the electrode. 이중, 비정질 실리콘 TFT의 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구가 이루어지고 있다. Among them, amorphous silicon TFT technology has made further study a large area, low cost, mass production reasons.

일반적으로 제조라인에서 사용되는 비정질 TFT는 게이트의 구조에 따라 크게 두 종류로 나누어진다. In general, the amorphous TFT used in the production line is divided into two types according to the structure of the gate. 그 하나는 역 스택형이라고도 불리 우는 바텀 게이트(bottom gate)형이며, 다른 하나는 정 스택형이라고도 불리 우는 탑 게이트(top gate)형이다. One is known as a reverse stacked disadvantage crying bottom gate (bottom gate) type, the other is referred to as a front-stacked disadvantage crying top gate (top gate) type.

상기 바텀 게이트형은 기판 상에 게이트 전극을 먼저 형성하는 것으로 주종을 이루고 있다. The bottom gate type may form the predominantly to form a gate electrode on a substrate first. 한편, 탑 게이트형은 최초에 박막 트랜지스터의 소오스/드레인 전극을 형성하는 것으로, 현실적으로 누설전류가 크고 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다. On the other hand, the top gate type as forming the source / drain electrodes of the thin film transistor on the first, there is not much practical use because of a leakage current is large and lacks the mass productivity.

상기 바텀 게이트형은 다시 두 종류로 구분된다. The bottom gate type is sub-divided into two types. 그 하나는 BCE(Back Channel Etch) 타입의 TFT이고, 다른 하나는 ES(Etch Stopper) 타입의 TFT이다. One is a TFT type (Back Channel Etch) BCE, the other is a TFT of ES (Etch Stopper) type.

이하, 첨부된 도면을 참조하여 종래의 박막 트랜지스터의 제조방법에 대하여 설명하기로 한다. With reference to the accompanying drawings, it will be explained a manufacturing method of a conventional thin film transistor.

도 1a 내지 도 1f는 종래의 ES 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다. Figure 1a to 1f are cross-sectional views showing a manufacturing method of a thin film transistor of a conventional type ES.

도 1a에 도시한 바와 같이 투명한 하부 절연 기판(10)상에 제 1 마스크를 이용하여 게이트 전극(11)을 형성하고, 상기 게이트 전극(11)을 포함한 기판(10) 전면에 게이트 절연막(12)과 비정질 실리콘층(13)을 차례로 증착한다. A transparent lower insulating substrate 10, substrate 10, gate insulating film 12 on the front, including the first mask, the gate electrode 11, the gate electrode 11 to form by using the in-phase as shown in Figure 1a and then to deposit the amorphous silicon layer 13.

도 1b에 도시한 바와 같이 상기 비정질 실리콘층(13)상에 SiN X 재질의 에치 스토퍼층(14)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 에치 스토 퍼층(14)을 선택적으로 제거하여 에치 스토퍼 패턴(14a)을 형성한다. A one after depositing the etch-stopper layer 14 of SiN X material on the amorphous silicon layer 13, the etch-testosterone peocheung 14 through an etching process using the second mask as shown in Figure 1b optionally removed to form a pattern of etch stopper (14a).

도 1c에 도시한 바와 같이 상기 기판(10) 전면을 HF 용액으로 세정하고, 상기 에치 스토퍼 패턴(14a)을 포함한 게이트 절연층(12)상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 n + 비정질 실리콘층이나 미세 결정질 실리콘층(15)을 증착한다. A substrate (10) cleaning the front with HF solution, and an insulated gate, including the etch stopper pattern (14a) layer (12), PECVD (Plasma Enhanced Chemical Vapor Deposition) in the process as shown in Figure 1c the n + amorphous and depositing a silicon layer or a micro crystalline silicon layer (15).

그리고 제 3 마스크를 이용한 식각공정을 통해 비정질 실리콘(13)과 n + 비정질 실리콘층이나 미세 결정질 실리콘층(15)을 제거하여 반도체층(13a)과 n + 반도체층(15a)을 형성한다. And through an etching process using a third mask to remove the amorphous silicon 13 and n + amorphous silicon layer or a micro crystalline silicon layer 15 to form a semiconductor layer (13a) and the n + semiconductor layer (15a).

이어, 도면에는 도시하지 않았지만 제 4 마스크를 이용한 식각공정을 통해 패드부위의 게이트 전극이 소정부분 노출되도록 콘택홀을 형성한다. Then, the figure is a gate electrode of the pad area not shown through an etching process using a fourth mask to form a contact hole to expose a predetermined portion.

도 1d에 도시한 바와 같이 상기 n + 반도체층(115a)을 포함한 게이트 절연막(12)상에 ITO층(16)을 증착하고, 제 5 마스크를 이용한 식각공정을 통해 상기 ITO층(16)을 선택적으로 제거하여 상기 게이트 절연막(12)상에 화소전극(16a)을 형성한다. The one of the n + semiconductor layer (115a), a gate insulating film (12) ITO layer on the ITO layer 16 through the etching process, depositing (16), and by using a fifth mask, including as shown in Figure 1d optionally It was removed to form a pixel electrode (16a) on the gate insulating film 12.

도 1e에 도시한 바와 같이 상기 화소전극(16a)을 포함한 전면에 스퍼터닝 공정으로 금속층(17)을 증착한 후, 제 6 마스크를 이용한 식각 공정으로 상기 에치 스토퍼 패턴(14a)이 소정부분 노출되도록 상기 금속층(17)과 n + 반도체층(5a)을 선택적으로 제거하여 소오스/드레인 전극(17a)을 형성한다. A pixel electrode and then depositing a metal layer 17 by the sputter turning process on the front, including (16a), the etch stopper pattern (14a) by an etching process using a sixth mask, as shown in Fig 1e to expose a predetermined portion by selectively removing the metal layer 17 and the n + semiconductor layer (5a) to form the source / drain electrodes (17a).

도 1f에 도시한 바와 같이 상기 소오스/드레인 전극(17a)을 포함한 기판(10) 전면에 보호층(18)을 증착하고, 제 7 마스크를 이용한 식각공정을 이용하여 보호층 패턴(18)을 형성한다. As shown in Figure 1f forming the source / drain electrodes (17a), the substrate (10) depositing a protective layer 18 on the front, and protected using an etching process using a seventh mask layer pattern 18, including do. 이때, 상기 보호층(18)은 PVX이다. In this case, the protective layer 18 is PVX.

여기서, 상기 ES 타입은 백 채널(Back Channel)부의 열화 요소가 없어 TFT 특성면에서 우수하고, 반도체층으로 이용되는 비정질 실리콘을 얇게 형성할 수 있다. Here, the ES type, it is possible to form the back channel (Back Channel) there is no deterioration element portion excellent in TFT characteristics, a thin amorphous silicon is used as a semiconductor layer.

도 2a 내지 도 2d는 종래의 BCE 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다. Figures 2a-2d are cross-sectional views showing a manufacturing method of a thin film transistor of a conventional type BCE.

도 2a에 도시한 바와 같이 투명한 하부 절연 기판(20)상에 제 1 마스크를 이용하여 게이트 전극(21)을 형성하고, 상기 게이트 전극(21)을 포함한 기판(20) 전면에 제 2 마스크를 이용한 식각 공정을 이용하여 게이트 절연층(22), 비정질 실리콘 재질의 반도체층(23)과 n + 반도체층(예컨대, n + 비정질 실리콘층이나 미세 결정질 실리콘층)(24)을 순차적으로 증착한다. Using a first mask on a transparent lower insulating substrate 20, as shown in Figure 2a to form a gate electrode 21, and using a second mask on the front substrate 20 including the gate electrode 21 using an etching process to be depositing a gate insulating layer 22, the amorphous silicon material of the semiconductor layer 23 and n + semiconductor layer (for example, n + amorphous silicon layer and a microcrystalline silicon layer) 24 in sequential order. 이때, 상기 n + 반도체층(24)은 PECVD 공정을 이용한다. At this time, the n + semiconductor layer 24 is used in a PECVD process.

도 2b에 도시한 바와 같이 상기 n + 반도체층(24)상에 금속층(25)을 증착한 후, 제 3 마스크를 이용하여 상기 금속층(25)을 식각하여 소오스/드레인 전극(25a)을 형성한다. And Fig then as shown in 2b depositing a metal layer 25 on the n + semiconductor layer 24, using the third mask, etching the metal layer 25 to form the source / drain electrodes (25a) . 그리고 상기 반도체층(23)이 소정부분 노출되도록 n + 반도체층(24)을 선택적으로 제거한다. And selectively removing the n + semiconductor layer 24 so that the semiconductor layer 23 is exposed a predetermined portion.

도 2c에 도시한 바와 같이 상기 소오스/드레인 전극(25a)을 포함한 기판(10) 전면에 보호층(26)을 증착한 후, 제 4 마스크를 이용하여 상기 소오스/드레인 전극(25a)중 어느 하나가 소정부분 노출되도록 보호층(26)을 제거하여 콘택홀(27)을 형성한다. Then also deposit a protective layer 26 as shown in 2c on the front substrate 10 including the source / drain electrodes (25a), any one using a fourth mask, the source / drain electrodes (25a) It is to remove the protective layer 26 to form a contact hole 27 to expose the predetermined portions.

도 2d에 도시한 바와 같이 상기 콘택홀(27)을 포함한 보호층(26)상에 ITO(28)을 증착한 후, 제 5 마스크를 이용하여 상기 보호층(26)상의 소정부분에 픽셀 전극(28a)을 형성한다. A pixel electrode on a predetermined portion on the said protective layer 26 by depositing a ITO (28) on the protective layer 26 including the contact hole 27, using a fifth mask, as shown in Figure 2d ( to form 28a).

따라서, BCE 타입은 제 5 마스크 공정을 이용하므로 생산성 측면에서 ES 타입보다 우수하다. Therefore, BCE type is superior in terms of productivity because the ES type using a fifth mask process.

그러나 상기와 같은 박막 트랜지스터의 제조방법에 있어서는 다음과 같은 문제점이 있었다. However, in the manufacturing method of the thin film transistor as described above it has the following problems.

ES 타입의 박막 트랜지스터는 7개의 마스크를 이용하여 공정을 진행하므로 공정 수가 늘고, 공정 진행상의 여러 가지 문제점으로 인해 양산 기술로 적용하는데 많은 제약이 있다. The transistor of the ES type, so the process proceeds using a 7 mask increasing the number of steps, there are many restrictions due to a number of problems in the process progression applied to mass production techniques.

그리고 BCE 타입의 박막 트랜지스터는 제 5 마스크 공정을 이용하므로 에치 스토퍼 타입의 박막 트랜지스터보다 생산성 측면에서 우수한 장점이 있으나 n + 반도체층 식각시 백 채널부위의 반도체층으로 이용되는 비정질 실리콘이 열화되므로 박막 트랜지스터의 성능이 떨어진다. And the transistor of the BCE type because the fifth mask process using it, but the excellent advantages in terms of productivity than the transistor of the etch stopper type n + semiconductor layer etched during the amorphous silicon is degraded for use as the semiconductor layer of the back channel region TFTs this performance falls.

또한, 비정질 실리콘층의 두께를 두껍게 형성해야하므로 광투과율이 낮아 후면 노광 진행시 어려움이 있다. In addition, since necessary to form the thickness of the amorphous silicon layer, it is difficult when the exposure proceeds back low light transmittance.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, ES 타입의 박막 트랜지스터 형성시 마스크 공정 수를 줄여 성능과 생산성을 향상시킬 수 있는 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다. An object of the present invention is to provide a method of manufacturing a thin film transistor by reducing the one that, the number of mask processes during formation of the thin film transistor of the ES type made in view of solving the same problem can improve the performance and productivity as described above.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조방법은 기판에 게이트 전극을 형성하는 단계와, 상기 게이트 전극상에 액티브층으로서 게이트 절연막, 반도체층, 에치 스토퍼층을 순차적으로 형성하는 공정과, 상기 반도체층이 소정부분 노출되도록 에치 스토퍼층을 선택적으로 제거하여 비아홀을 형성하는 공정과, 상기 비아홀을 포함한 에치 스토퍼층상에 선택적으로 n + 반도체층과 소오스/드레인 전극을 형성하는 전극과, 상기 소오스/드레인 전극과 연결되도록 선택적으로 픽셀 전극을 형성하는 공정을 포함하는 것을 특징으로 한다. Forming a gate insulating film, a semiconductor layer, an etch stopper layer as a step and, an active layer on the gate electrode to form a method for producing the gate electrode on the substrate of the transistor of the present invention for achieving the same purpose as the sequentially and, with the electrode in which the semiconductor layer selectively formed in the n + semiconductor layer and the source / drain electrodes on the layer of etch stopper, including the step of the via hole that is selectively removed to form the via hole to the etch stopper layer so as to expose a predetermined portion, It characterized in that it comprises a step of selectively forming a pixel electrode to be connected with the source / drain electrode.

이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다. It is shown a sectional view of the following, the manufacturing method of the thin film of the present invention with reference to the accompanying drawings transistor.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이고, 도 4는 본 발명의 일실시예에 따른 패트 부위를 나타낸 단면도이다. Figures 3a to 3d are sectional views illustrating a method of manufacturing a TFT according to an embodiment of the present invention, Figure 4 is a sectional view of the fat portion in accordance with an embodiment of the present invention.

도 3a에 도시한 바와 같이 투명한 하부 절연 기판(100)상에 제 1 마스크를 이용하여 게이트 전극(101)을 형성하고, 상기 게이트 전극(101)을 포함한 기판(100) 전면에 제 2 마스크를 이용하여 액티브층으로서 게이트 절연막(102), 비정질 실리콘 재질의 반도체층(103) 그리고 PVX 재질의 에치 스토퍼층(104)을 순차적으로 형성한다. A transparent lower insulating substrate 100, substrate 100, including the first mask the gate electrode 101, the gate electrode 101 to form using a on the front face, as shown in Figure 3a using the second mask, It will be as an active layer forming a gate insulating film 102, a semiconductor layer of amorphous silicon material 103 and the etch stopper layer 104 of the PVX material sequentially. 이때, 도면에는 도시하지 않았지만 오밋 콘택(Ohmi Contact) 부분만을 제외하고 상기 PVX 재질의 에치 스토퍼층(104) 형성하므로 채널 부위를 평탄화할 수 있다. At this time, although not shown in the drawings, ohmit contact (Ohmi Contact) except for the portions to form the etch stopper layer 104 of the PVX material, so it is possible to flatten the channel region.

도 3b에 도시한 바와 같이 상기 에치 스토퍼층(104)에 제 3 마스크를 이용하여 후면 노광 공정을 통해 상기 반도체층(103)이 소정부분 노출되도록 콘택홀(105)을 형성함과 동시에 에치 스토퍼 패턴(104a)을 형성한다. The said etch stopper layer 104, first at the same time as the semiconductor layer 103 through the back exposure process using a third mask to form the contact hole 105 to expose a predetermined portion of an etch stopper to the pattern as shown in Figure 3b to form a (104a). 이때, 상기 에치 스토퍼층(104)은 습식식각 공정을 이용하여 선택적으로 제거한다. At this time, the etch stopper layer 104 is selectively removed using a wet etching process.

한편, 도 4에 도시한 바와 같이 패드 부위는 게이트 전극(101)과 후 공정에서 형성될 ITO 재질의 픽셀 전극(108a)을 콘택시킨다. On the other hand, also the pad portion as shown in 4 are thus contact a pixel electrode (108a) made of ITO, it is formed after the gate electrode 101 process.

도 3c에 도시한 바와 같이 상기 기판(100) 전면에 HF 용액으로 세정한 후, 상기 콘택홀(105)을 포함한 에치 스토퍼 패턴(104a)상에 n + 반도체층(106)을 증착하고, 상기 n + 반도체층(106)상에 금속배선층(107)을 순차적으로 증착한다. As shown in Fig. 3c depositing the substrate 100 after the front washed with HF solution, n + semiconductor layer 106 to the etch stopper pattern (104a) including the contact hole 105, and the n + sequentially depositing a semiconductor layer metal wiring layer 107 on the (106).

이어, 상기 n + 반도체층(106)과 금속배선층(107)에 제 4 마스크 공정을 이용하여 상기 에치 스토퍼 패턴(104a)이 선택적으로 소정부분 노출되도록 상기 금속배선층(107)과 n + 반도체층(106)을 동시에 식각하여 소오스/드레인 전극(107a)을 형성 하고, 상기 반도체층(103)의 양 에지부상에 n + 반도체층(106)을 형성한다. Then, the n + semiconductor layer 106 and the metal wiring layer 107, a fourth mask process using the etch stopper pattern (104a) is selective to the metal wiring layer 107 to expose a predetermined portion of the n + semiconductor layer ( 106) at the same time by the etching to form the source / drain electrodes (n + semiconductor layer 106 on both edges form a portion of 107a), and the semiconductor layer 103.

도 3d에 도시한 바와 같이 상기 소오스/드레인 전극(107a)을 포함한 기판(100) 전면에 ITO(108)을 증착하고, 제 5 마스크 공정을 이용하여 상기 ITO(108)를 선택적으로 제거하여 상기 소오스/드레인 전극(107a)상의 소정부분에 픽셀 전극(108a)을 형성한다. As shown in Figure 3d the source / drain electrodes (107a), the substrate 100 on the front and depositing ITO (108), a fifth mask process using the selective removal of the ITO (108) to the source, including and forming a pixel electrode (108a) in a predetermined portion on the / drain electrodes (107a).

이상에서 설명한 바와 같이 본 발명의 박막 트랜지스터의 제조방법에 의하면, 에치 스토퍼 패턴 형성시 콘택 부위를 동시에 형성하므로 5개 마스크를 이용한 ES 타입의 박막 트랜지스터를 형성할 수 있다. According to the method for manufacturing the thin film transistor of the present invention as described above, it forms a contact area when the etch stopper pattern formed at the same time it is possible to form the thin film transistor of the ES type using five masks.

따라서, 5개의 마스크를 이용하여 에치 스토퍼를 형성하므로 BEC 타입에서 발생하는 백 채널의 열화 포커스를 제거할 수 있고, 박막 트랜지스터의 특성을 향상시킬 수 있다. Therefore, since the etch stopper is formed by using the mask 5 may remove the degradation of focus back channel generated in the BEC type, it is possible to improve the characteristics of the thin film transistor.

또한, 채널부위의 오밋 콘택 부위를 제외한 부분에 PVX 재질을 형성하여 기판을 평탄화할 수 있어 박막 트랜지스터의 성능을 향상시킬 수 있다. Further, in areas other than the contact portion of the channel region to form ohmit the PVX material it is possible to flatten the substrate can improve the performance of thin film transistors.

그리고 에치 스토퍼 형성으로 인해 반도체층으로 이용되는 비정질 실리콘의 두께를 감소시킬 수 있으므로 광투과율을 향상시킬 수 있다. And so, due to the etch stopper is formed to reduce the thickness of the amorphous silicon is used as a semiconductor layer can improve the light transmittance.

또한, 종래의 ES 타입의 박막 트랜지스터보다 공정 수를 감소시키므로 생산성을 향상시킬 수 있고, 소오스/드레인 전극상에 선택적으로 ITO 재질을 사용하므로 데이터 오픈(Data Open)을 방지할 수 있다. In addition, because it reduces the process water than a conventional thin-film transistor of the ES type it is possible to improve the productivity, since the use of selectively ITO, on the source / drain electrodes can be prevented from being open-data (Data Open).

Claims (3)

  1. 기판에 게이트 전극을 형성하는 단계와; Forming a gate electrode on a substrate;
    상기 게이트 전극상에 게이트 절연막, 반도체층, 에치 스토퍼층을 순차적으로 형성하는 단계와; And forming a gate insulating film, a semiconductor layer, an etch stopper layer on the gate electrode in sequence;
    상기 반도체층이 소정부분 노출되도록 에치 스토퍼층을 선택적으로 제거하여 비아홀을 형성하는 단계와; Step in which the semiconductor layer to form a via hole by selectively removing the etch-stopper layer to expose a predetermined portion;
    상기 비아홀을 포함한 에치 스토퍼층상에 선택적으로 n + 반도체층과 소오스/드레인 전극을 형성하는 단계와; Step of selectively forming the n + semiconductor layer and the source / drain electrodes in the etch stopper layer including the via hole and;
    상기 소오스/드레인 전극과 연결되도록 선택적으로 픽셀 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. Method of manufacturing a thin film transistor comprising the steps of: selectively forming a pixel electrode to be connected with the source / drain electrode.
  2. 제 1 항에 있어서, According to claim 1,
    상기 반도체층은 게이트 전극 상측부의 상기 게이트 절연막 소정부분에 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. The semiconductor layer manufacturing method of the thin film transistor so as to form a predetermined portion on the gate dielectric upper part gate electrode.
  3. 제 1 항에 있어서, According to claim 1,
    상기 비아홀은 에치 스토퍼층을 습식식각 공정을 이용하여 선택적으로 제거하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. The via hole method of manufacturing a thin film transistor so as to form the etch stopper layer is selectively removed by using a wet etching process.
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