KR20040103521A - method for forming of TFT - Google Patents
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Abstract
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 오믹 콘택층과 반도체층간의 콘택 저항(contact resistance)을 줄이는데 적당한 박막트랜지스터의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a liquid crystal display device, and more particularly, to a method of forming a thin film transistor suitable for reducing contact resistance between an ohmic contact layer and a semiconductor layer.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms, and in recent years, liquid crystal display devices (LCDs), plasma display panels (PDPs), electro luminescent displays (ELD), and vacuum fluorescent (VFD) Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이 하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as the substitute for CRT (Cathode Ray Tube) for mobile image display device because of its excellent image quality, light weight, thinness, and low power consumption. In addition to the use of the present invention has been developed in various ways such as a monitor of a television and computer for receiving and displaying broadcast signals.
일반적인 액정 표시 장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.A general liquid crystal display device may be largely divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel includes first and second glass substrates bonded to each other with a predetermined space; It consists of a liquid crystal layer injected between the said 1st, 2nd glass substrate.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터라인이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.Here, the first glass substrate (TFT array substrate) has a plurality of gate lines arranged in one direction at regular intervals, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing a gate line and a data line, and a plurality of thin film transistors switched by signals of the gate line to transfer the signal of the data line to each pixel electrode. Is formed.
그리고, 제 2 유리 기판(칼라 필터 어레이 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 차광층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.In the second glass substrate (color filter array substrate), a light shielding layer for blocking light in portions other than the pixel region, an R, G, and B color filter layer for expressing color colors are common to implement an image. An electrode is formed.
이와 같은 상기 제 1, 제 2 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.The first and second substrates are bonded to each other by a seal material having a predetermined space by a spacer and having a liquid crystal injection hole to inject liquid crystal between the two substrates.
한편, 상기 박막트랜지스터는 활성층으로 반도체막을 이용한다. 상기 반도체막은 비정질 실리콘 또는 결정성 실리콘으로 형성된다. 저온에서 기상 퇴적법으로 비교적 용이하게 제조될 수 있고 따라서 양산에 적합한 비정질 실리콘으로 형성된 반도체막을 가장 널리 사용했다.In the meantime, the thin film transistor uses a semiconductor film as an active layer. The semiconductor film is formed of amorphous silicon or crystalline silicon. The semiconductor film formed of amorphous silicon, which can be produced relatively easily by vapor deposition at low temperature and is suitable for mass production, was most widely used.
그러나 상기 결정성 실리콘으로 형성된 반도체막을 포함하는 박막트랜지스터는 고속 동작을 실현하도록 큰 전류에 대한 충분한 구동능력을 가지며, LCD의 주변 구동 회로가 동일 기판상에서 표시부와 일체로 형성될 수 있게 한다. 이러한 이유들 때문에, 결정성 실리콘을 포함하는 박막트랜지스터가 오늘날 주목을 받고 있다.However, the thin film transistor including the semiconductor film formed of the crystalline silicon has sufficient driving capability for a large current to realize high speed operation, and allows the peripheral driving circuit of the LCD to be formed integrally with the display portion on the same substrate. For these reasons, thin film transistors containing crystalline silicon are attracting attention today.
도 1은 일반적인 액정표시장치를 나타낸 평면도이다.1 is a plan view illustrating a general liquid crystal display device.
도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.As shown in FIG. 1, a plurality of gate lines 11 are arranged in one direction at regular intervals to define the pixel region P on the lower substrate 10, and are perpendicular to the gate lines 11. The plurality of data lines 12 are arranged at regular intervals in the direction.
그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막 트랜지스터(T)가 형성된다.Each pixel region P defined by crossing the gate line 11 and the data line 12 is switched by a pixel electrode 16 formed in a matrix form and a signal of the gate line 11, A plurality of thin film transistors T for transmitting a signal of the data line 12 to the pixel electrodes 16 are formed.
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과, 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 일정한 간격을 갖고 형성되는 드레인 전극(15b)을 포함하여 구성되어 있다.The thin film transistor T may include a gate electrode 13 protruding from the gate line 11, a gate insulating film (not shown) formed on an entire surface thereof, and a gate above the gate electrode 13. A semiconductor layer 14 formed on the insulating film, a source electrode 15a protruding from the data line 12, and a drain electrode 15b formed at regular intervals on the source electrode 15a. Consists of.
여기서, 상기 드레인 전극(15b)은 상기 콘택홀(17)을 통해 상기 화소전극(16)과 전기적으로 연결되어 있다.The drain electrode 15b is electrically connected to the pixel electrode 16 through the contact hole 17.
한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.Meanwhile, the lower substrate 10 configured as described above has a predetermined space and is bonded to the upper substrate (not shown).
여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.In this case, the upper substrate has an opening corresponding to the pixel region P formed in the lower substrate 10, and serves as a light blocking layer, and a red / green / color for implementing color. In addition to the blue (R / G / B) color filter layer and the pixel electrode (reflection electrode) 16, a common electrode for driving a liquid crystal is included.
이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.The lower and upper substrates 10 and 10 have a predetermined space by a spacer and liquid crystal is injected between two substrates bonded by a seal material having a liquid crystal injection hole.
이하, 첨부된 도면을 참고하여 종래의 박막트랜지스터의 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a conventional thin film transistor will be described with reference to the accompanying drawings.
도 2a 내지 도 2e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a conventional thin film transistor.
도 2a에 도시한 바와 같이, 유리 기판(21)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 유리 기판(21)상에 일정한 간격을 갖는 소오스 전극(22)과 드레인 전극(23)을 형성한다.As shown in FIG. 2A, a metal film is deposited on the glass substrate 21, and selectively removed from the metal film through a photo and etching process, so that the source electrode 22 has a predetermined gap on the glass substrate 21. And a drain electrode 23 are formed.
여기서, 상기 소오스 전극(22) 및 드레인 전극(23)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the source electrode 22 and the drain electrode 23 use a conductive metal film such as aluminum (Al), chromium (Cr), molybdenum (Mo), or the like.
도 2b에 도시한 바와 같이, 상기 소오스 전극(22) 및 드레인 전극(23)을 포함한 유리 기판(21)의 전면에 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(24)을 약 300Å의 두께로 형성한다.As shown in FIG. 2B, an ohmic contact layer 24 made of amorphous silicon doped on the entire surface of the glass substrate 21 including the source electrode 22 and the drain electrode 23 is formed to a thickness of about 300 GPa. .
도 2c에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(24)을 선택적으로 제거하여 분리하고, 상기 오믹 콘택층(24)을 포함한 절연 기판(21)의 전면에 미세결정 실리콘(micro crystalline)층(25)을 형성한다.As illustrated in FIG. 2C, the ohmic contact layer 24 may be selectively removed and separated through photo and etching processes, and microcrystalline silicon may be disposed on the entire surface of the insulating substrate 21 including the ohmic contact layer 24. micro crystalline) layer 25 is formed.
도 2d에 도시한 바와 같이, 상기 미세결정 실리콘층(25)상에 게이트 절연막(26)을 형성하고, 상기 게이트 절연막(26)상에 금속막(27)을 증착한다.As shown in FIG. 2D, a gate insulating film 26 is formed on the microcrystalline silicon layer 25, and a metal film 27 is deposited on the gate insulating film 26.
여기서, 상기 금속막(27)은 Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법 또는 화학기상증착법에 의해 200 ~ 4000Å의 두께로 증착한다.Here, the metal film 27 is selected from metals made of Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloys, etc., and is 200 to 200 by sputtering or chemical vapor deposition. Deposit at a thickness of 4000 mm 3.
도 2e에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 금속막(27)을 선택적으로 제거하여 게이트 전극(27a)을 형성한다.As shown in FIG. 2E, the metal layer 27 is selectively removed through photo and etching processes to form the gate electrode 27a.
이어, 포토 및 식각 공정을 통해 상기 게이트 전극(27a)보다 넓은 폭을 갖고 상기 소오스 전극(22) 및 드레인 전극(23)의 표면이 소정부분 노출되도록 상기 게이트 절연막(26), 미세결정 실리콘층(25)을 선택적으로 제거한다.Subsequently, the gate insulating layer 26 and the microcrystalline silicon layer may have a width wider than that of the gate electrode 27a and may expose portions of the surfaces of the source electrode 22 and the drain electrode 23 through photo and etching processes. Optionally remove 25).
여기서, 상기 게이트 전극(27a)의 양측단은 상기 소오스 전극(22) 및 드레인 전극(23)과 소정부분이 오버랩된다.Here, both ends of the gate electrode 27a overlap a predetermined portion of the source electrode 22 and the drain electrode 23.
그러나 상기와 같은 종래의 박막트랜지스터의 형성방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of forming the thin film transistor as described above, there are the following problems.
첫째, 미세결정 실리콘을 이용한 TFT 제조에 있어서 오믹 콘택층과 미세결정 실리콘층(반도체층)의 콘택 저항(contact resistance)이 증가하여 소자의 열화를 가져온다.First, in manufacturing TFT using microcrystalline silicon, the contact resistance of the ohmic contact layer and the microcrystalline silicon layer (semiconductor layer) increases, resulting in deterioration of the device.
둘째, 미세결정 실리콘층은 보통 수백 Å이상부터 결정 성장이 이루어지기 때문에 보통 300Å이하 정도를 사용하는 오믹 콘택층상에는 원하는 두께를 갖는 미세결정 실리콘층을 성장시키기가 어렵다.Second, since the microcrystalline silicon layer usually grows from several hundreds of microseconds or more, it is difficult to grow a microcrystalline silicon layer having a desired thickness on an ohmic contact layer that usually uses about 300 microns or less.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 촉매금속을 시드(seed)로 이용함으로써 핵 생성을 촉진시키어 오믹 콘택층인 미세결정 실리콘층을 형성함과 동시에 오믹 콘택층과 반도체층간의 콘택 저항을 줄이도록 한 박막트랜지스터의 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned conventional problems, and promotes nucleation by using a catalyst metal as a seed to form a microcrystalline silicon layer as an ohmic contact layer and at the same time between the ohmic contact layer and the semiconductor layer. It is an object of the present invention to provide a method of forming a thin film transistor to reduce the contact resistance of the transistor.
도 1은 일반적인 액정표시장치를 나타낸 평면도1 is a plan view showing a general liquid crystal display device
도 2a 내지 도 2e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming a conventional thin film transistor.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도3A to 3E are cross-sectional views illustrating a method of forming a thin film transistor according to a first embodiment of the present invention.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도4A through 4E are cross-sectional views illustrating a method of forming a thin film transistor according to a second embodiment of the present invention.
도 5a 내지 도 5f는 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도5A to 5F are cross-sectional views illustrating a method of forming a thin film transistor according to a third embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 유리 기판 32 : 소오스 전극31 glass substrate 32 source electrode
33 : 드레인 전극 34 : 촉매 금속33: drain electrode 34: catalytic metal
35 : 오믹 콘택층 36 : 반도체층35: ohmic contact layer 36: semiconductor layer
37 : 게이트 절연막 38a : 게이트 전극37 gate insulating film 38a gate electrode
상기와 같은 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 소오스 전극 및 드레인 전극을 포함한 투명 기판상에 촉매 금속을 형성하는 단계, 상기 투명 기판상에 상기 촉매 금속을 시드로 이용하여 상기 오믹 콘택층을 형성하고 선택적으로 제거하는 단계, 상기 오믹 콘택층을 포함한 전면에 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of forming a thin film transistor according to a first embodiment of the present invention for achieving the above object is to form a source electrode and a drain electrode having a predetermined interval on a transparent substrate, the transparent including the source electrode and the drain electrode Forming a catalyst metal on a substrate, forming and selectively removing the ohmic contact layer using the catalyst metal as a seed on the transparent substrate, and forming a semiconductor layer on the entire surface including the ohmic contact layer And selectively removing the semiconductor layer to form an active layer, forming a gate insulating film on the entire surface including the active layer, and forming a gate electrode on the gate insulating film. .
여기서, 상기 촉매 금속은 니켈(Ni), 철(Fe), 코발트(Co), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 주석(Sn), 인듐(In), 알루미늄(Al), 금(Au), 은(Ag), 안티몬(Sb), 구리(Cu), 비소(As) 및 인(P)으로 구성된 그룹에서 선택된 하나 이상의 재료를 사용한다.Here, the catalyst metal is nickel (Ni), iron (Fe), cobalt (Co), chromium (Cr), palladium (Pd), platinum (Pt), tin (Sn), indium (In), aluminum (Al) At least one material selected from the group consisting of gold (Au), silver (Ag), antimony (Sb), copper (Cu), arsenic (As) and phosphorus (P).
또한, 상기 소오스 전극 및 드레인 전극은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막으로 형성한다.The source electrode and the drain electrode may be formed of a conductive metal film such as aluminum (Al), chromium (Cr), or molybdenum (Mo).
또한, 상기 게이트 전극은 Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금등으로 된 금속 중에서 선택하여 사용한다.In addition, the gate electrode is selected from a metal made of Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloy, or the like.
또한, 상기 반도체층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성한다.In addition, the semiconductor layer is formed of an amorphous silicon layer or a polycrystalline silicon layer.
본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 투명 기판의 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 반도체층을 형성하는 단계, 상기 반도체층상에 촉매 금속을 형성하는 단계, 상기 촉매 금속을 시드로 이용하여 상기 게이트 절연막상에 오믹 콘택층을 형성하는 단계, 상기 오믹 콘택층 및 반도체층을 선택적으로 제거하는 단계, 상기 오믹 콘택층상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of forming a thin film transistor according to a second embodiment of the present invention comprises the steps of forming a gate electrode on a transparent substrate, forming a gate insulating film on the entire surface of the transparent substrate including the gate electrode, a semiconductor layer on the gate insulating film Forming a catalyst metal on the semiconductor layer, forming an ohmic contact layer on the gate insulating layer using the catalyst metal as a seed, and selectively removing the ohmic contact layer and the semiconductor layer. And forming a source electrode and a drain electrode on the ohmic contact layer.
여기서, 상기 반도체층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성한다.Here, the semiconductor layer is formed of an amorphous silicon layer or a polycrystalline silicon layer.
본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 투명 기판의 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 반도체층을 형성하는 단계, 상기 반도체층상에 촉매 금속을 형성하는 단계, 상기 촉매 금속을 시드로 이용하여 상기 게이트 절연막상에 오믹 콘택층을 형성하는 단계, 상기 오믹 콘택층상에 금속막을 형성하는 단계, 상기 금속막상에 포토레지스트를 도포하고 회절 노광 및 현상하여 서로 다른 두께를 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 금속막, 오믹 콘택층, 반도체층을 선택적으로 제거하는단계, 상기 포토레지스트 패턴을 애싱하여 얇은 두께를 갖는 부분의 포토레지스트 패턴을 선택적으로 제거하는 단계, 상기 애싱된 포토레지스트 패턴을 마스크로 상기 금속막 및 오믹 콘택층을 선택적으로 제거하여 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of forming a thin film transistor according to a third embodiment of the present invention comprises the steps of forming a gate electrode on a transparent substrate, forming a gate insulating film on the entire surface of the transparent substrate including the gate electrode, a semiconductor layer on the gate insulating film Forming a catalyst metal on the semiconductor layer; forming an ohmic contact layer on the gate insulating layer using the catalyst metal as a seed; forming a metal film on the ohmic contact layer; Applying photoresist on the film, diffractive exposure and developing to form photoresist patterns having different thicknesses, selectively removing the metal layer, ohmic contact layer, and semiconductor layer using the photoresist pattern as a mask; Ashing the photoresist pattern to selectively select the photoresist pattern of the portion having a thin thickness And removing the metal layer and the ohmic contact layer by using the ashed photoresist pattern as a mask to form a source electrode and a drain electrode.
여기서, 상기 반도체층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성한다.Here, the semiconductor layer is formed of an amorphous silicon layer or a polycrystalline silicon layer.
이하, 첨부된 도면을 참고하여 본 발명에 의한 박막트랜지스터의 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a thin film transistor according to the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.3A to 3E are cross-sectional views illustrating a method of forming a thin film transistor according to a first embodiment of the present invention.
도 3a에 도시한 바와 같이, 투명한 유리 기판(31)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 유리 기판(31)상에 일정한 간격을 갖는 소오스 전극(32)과 드레인 전극(33)을 형성한다.As shown in FIG. 3A, a metal film is deposited on the transparent glass substrate 31, and selectively removed from the metal film through a photo and etching process, so that the source electrode 32 has a predetermined gap on the glass substrate 31. ) And the drain electrode 33 are formed.
여기서, 상기 소오스 전극(32) 및 드레인 전극(33)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the source electrode 32 and the drain electrode 33 use a conductive metal film such as aluminum (Al), chromium (Cr), and molybdenum (Mo).
도 3b에 도시한 바와 같이, 상기 소오스 전극(32) 및 드레인 전극(33)이 형성된 유리 기판(31)상에 촉매 금속(34)을 형성한다.As shown in FIG. 3B, the catalyst metal 34 is formed on the glass substrate 31 on which the source electrode 32 and the drain electrode 33 are formed.
여기서, 상기 촉매 금속(34)은 니켈(Ni), 철(Fe), 코발트(Co), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 주석(Sn), 인듐(In), 알루미늄(Al), 금(Au), 은(Ag), 안티몬(Sb), 구리(Cu), 비소(As) 및 인(P)으로 구성된 그룹에서 선택된 하나 이상의 재료를 사용한다.Here, the catalyst metal 34 is nickel (Ni), iron (Fe), cobalt (Co), chromium (Cr), palladium (Pd), platinum (Pt), tin (Sn), indium (In), aluminum At least one material selected from the group consisting of (Al), gold (Au), silver (Ag), antimony (Sb), copper (Cu), arsenic (As) and phosphorus (P) is used.
도 3c에 도시한 바와 같이, 상기 촉매 금속(34)이 형성된 유리 기판(31)상에 상기 촉매 금속(34)을 시드로 하여 오믹 콘택층(35)을 형성하고, 포토 및 식각 공정을 통해 상기 오믹 콘택층(35)을 선택적으로 제거한 후 상기 오믹 콘택층(35)을 포함한 전면에 반도체층(36)을 형성한다.As shown in FIG. 3C, the ohmic contact layer 35 is formed by using the catalyst metal 34 as a seed on the glass substrate 31 on which the catalyst metal 34 is formed, and through the photo and etching processes. After the ohmic contact layer 35 is selectively removed, the semiconductor layer 36 is formed on the entire surface including the ohmic contact layer 35.
여기서, 상기 오믹 콘택층(35)을 형성할 때 상기 촉매 금속(34)은 시드(seed)로 작용하여 핵 생성을 촉진시키어 초기에 미세결정 실리콘층을 형성시킴과 동시에 상기 미세결정 실리콘층의 결정성을 향상시킬 수가 있다.Here, when the ohmic contact layer 35 is formed, the catalyst metal 34 acts as a seed to promote nucleation to initially form a microcrystalline silicon layer and simultaneously crystallize the microcrystalline silicon layer. It can improve sex.
또한, 상기 반도체층(36)은 비정질 실리콘층 또는 다결정 실리콘층을 사용할 수 있다.In addition, the semiconductor layer 36 may use an amorphous silicon layer or a polycrystalline silicon layer.
도 3d에 도시한 바와 같이, 상기 반도체층(36)상에 게이트 절연막(37)을 형성하고, 상기 게이트 절연막(37)상에 금속막(38)을 증착한다.As shown in FIG. 3D, a gate insulating film 37 is formed on the semiconductor layer 36, and a metal film 38 is deposited on the gate insulating film 37.
여기서, 상기 금속막(38)은 Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다.Here, the metal film 38 is selected from a metal made of Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloy, etc., and has a thickness of 200 to 4000 kPa by the sputtering method. Deposit.
도 3e에 도시한 바와 같이, 상기 금속막(38)을 선택적으로 제거하여 게이트 전극(38a)을 형성하고, 상기 게이트 전극(38a)보다 넓은 폭을 갖고 상기 소오스 전극(32) 및 드레인 전극(33)의 표면이 소정부분 노출되도록 상기 게이트 절연막(37), 반도체층(36)을 선택적으로 제거한다.As shown in FIG. 3E, the metal film 38 is selectively removed to form a gate electrode 38a, and the source electrode 32 and the drain electrode 33 have a width wider than that of the gate electrode 38a. ), The gate insulating layer 37 and the semiconductor layer 36 are selectively removed so as to expose a predetermined portion of the surface thereof.
여기서, 상기 게이트 전극(38a)의 양측단은 상기 소오스 전극(32) 및 드레인전극(33)과 소정부분이 오버랩된다.Here, both ends of the gate electrode 38a overlap a predetermined portion of the source electrode 32 and the drain electrode 33.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a thin film transistor according to a second embodiment of the present invention.
도 4a에 도시한 바와 같이, 투명한 유리 기판(41)상에 Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200~4000Å의 두께로 금속막을 증착한다.As shown in FIG. 4A, a sputtering method is selected from a metal made of Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloy, or the like on the transparent glass substrate 41. Thereby depositing a metal film at a thickness of 200 to 4000 kPa.
이어, 상기 금속막을 포토 및 식각 공정을 통해 선택적으로 에칭하여 상기 유리 기판(41)상에 게이트 전극(42)을 형성한다.Subsequently, the metal film is selectively etched through a photo and etching process to form a gate electrode 42 on the glass substrate 41.
여기서, 상기 게이트 전극(42)이 양극산화 가능한 금속일 경우에는 힐락(hillock) 방지를 위해 게이트 전극(42)을 양극 산화할 수 있다.Here, when the gate electrode 42 is a metal capable of anodizing, the gate electrode 42 may be anodized to prevent hillock.
도 4b에 도시한 바와 같이, 상기 게이트 전극(42)을 포함한 유리 기판(41)의 전면에 실리콘 질화막 또는 실리콘 산화막으로 이루어진 게이트 절연막(43)을 형성한다.As shown in FIG. 4B, a gate insulating film 43 made of a silicon nitride film or a silicon oxide film is formed on the entire surface of the glass substrate 41 including the gate electrode 42.
이어, 상기 게이트 절연막(43)상에 반도체층(비정질 실리콘층 또는 다결정 실리콘층)(44)을 형성하고, 상기 반도체층(44)상에 촉매 금속(45)을 형성한다.Subsequently, a semiconductor layer (amorphous silicon layer or polycrystalline silicon layer) 44 is formed on the gate insulating layer 43, and a catalyst metal 45 is formed on the semiconductor layer 44.
여기서, 상기 촉매 금속(45)은 니켈(Ni), 철(Fe), 코발트(Co), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 주석(Sn), 인듐(In), 알루미늄(Al), 금(Au), 은(Ag), 안티몬(Sb), 구리(Cu), 비소(As) 및 인(P)으로 구성된 그룹에서 선택된 하나 이상의 재료를 사용한다.Here, the catalyst metal 45 is nickel (Ni), iron (Fe), cobalt (Co), chromium (Cr), palladium (Pd), platinum (Pt), tin (Sn), indium (In), aluminum At least one material selected from the group consisting of (Al), gold (Au), silver (Ag), antimony (Sb), copper (Cu), arsenic (As) and phosphorus (P) is used.
도 4c에 도시한 바와 같이, 상기 촉매 금속(44)을 시드로하여 상기 비정질실리콘층(44)상에 미세결정 실리콘층으로 이루어진 오믹 콘택층(46)을 형성한다.As shown in FIG. 4C, the ohmic contact layer 46 made of a microcrystalline silicon layer is formed on the amorphous silicon layer 44 using the catalyst metal 44 as a seed.
여기서, 상기 오믹 콘택층(46)을 형성할 때 상기 촉매 금속(44)은 시드(seed)로 작용하여 핵 생성을 촉진시키어 초기에 미세결정 실리콘층을 형성시킬 수가 있다.When the ohmic contact layer 46 is formed, the catalyst metal 44 may act as a seed to promote nucleation to form a microcrystalline silicon layer initially.
도 4d에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(46) 및 반도체층(44)을 선택적으로 제거하여 액티브층을 형성한다.As shown in FIG. 4D, the ohmic contact layer 46 and the semiconductor layer 44 are selectively removed through photo and etching processes to form an active layer.
여기서, 상기 선택적으로 제거된 액티브층은 상기 게이트 전극(42)과 대응되면서 상기 게이트 전극(42)을 감싸고 형성되어 있다.Here, the selectively removed active layer is formed to cover the gate electrode 42 while covering the gate electrode 42.
도 4e에 도시한 바와 같이, 상기 유리 기판(41)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 전기적으로 분리된 소오스 전극(47)과 드레인 전극(48)을 형성한다.As shown in FIG. 4E, a metal film is deposited on the entire surface of the glass substrate 41, and the source film 47 and the drain electrode 48 are electrically separated by selectively removing the metal film through a photo and etching process. To form.
여기서, 상기 소오스 전극(47) 및 드레인 전극(48)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.Here, the source electrode 47 and the drain electrode 48 use a conductive metal film such as aluminum (Al), chromium (Cr), molybdenum (Mo), or the like.
도 5a 내지 도 5f는 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.5A to 5F are cross-sectional views illustrating a method of forming a thin film transistor according to a third embodiment of the present invention.
도 5a에 도시한 바와 같이, 투명한 유리 기판(51)상에 Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200~4000Å의 두께로 금속막을 증착한다.As shown in Fig. 5A, a sputtering method is selected from a metal made of Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al alloy, or the like on the transparent glass substrate 51. Thereby depositing a metal film at a thickness of 200 to 4000 kPa.
이어, 상기 금속막을 포토 및 식각 공정을 통해 선택적으로 에칭하여 상기 유리 기판(51)상에 게이트 전극(52)을 형성한다.Subsequently, the metal film is selectively etched through a photo and etching process to form a gate electrode 52 on the glass substrate 51.
여기서, 상기 게이트 전극(52)이 양극산화 가능한 금속일 경우에는 힐락(hillock) 방지를 위해 게이트 전극(52)을 양극 산화할 수 있다.Here, when the gate electrode 52 is an anodized metal, the gate electrode 52 may be anodized to prevent hillock.
도 5b에 도시한 바와 같이, 상기 게이트 전극(52)을 포함한 유리 기판(51)의 전면에 실리콘 질화막 또는 실리콘 산화막으로 이루어진 게이트 절연막(53)을 형성한다.As shown in FIG. 5B, a gate insulating film 53 made of a silicon nitride film or a silicon oxide film is formed on the entire surface of the glass substrate 51 including the gate electrode 52.
이어, 상기 게이트 절연막(53)상에 반도체층(비정질 실리콘층 또는 다결정 실리콘층)(54)을 증착하고, 상기 반도체층(54)상에 촉매 금속(55)을 형성한다.Subsequently, a semiconductor layer (amorphous silicon layer or polycrystalline silicon layer) 54 is deposited on the gate insulating layer 53, and a catalyst metal 55 is formed on the semiconductor layer 54.
여기서, 상기 촉매 금속(55)은 니켈(Ni), 철(Fe), 코발트(Co), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 주석(Sn), 인듐(In), 알루미늄(Al), 금(Au), 은(Ag), 안티몬(Sb), 구리(Cu), 비소(As) 및 인(P)으로 구성된 그룹에서 선택된 하나 이상의 재료를 사용한다.Here, the catalyst metal 55 is nickel (Ni), iron (Fe), cobalt (Co), chromium (Cr), palladium (Pd), platinum (Pt), tin (Sn), indium (In), aluminum At least one material selected from the group consisting of (Al), gold (Au), silver (Ag), antimony (Sb), copper (Cu), arsenic (As) and phosphorus (P) is used.
도 5c에 도시한 바와 같이, 상기 촉매 금속(55)을 시드로하여 상기 비정질 실리콘층(54)상에 미세결정 실리콘층으로 이루어진 오믹 콘택층(56)을 형성한다.As shown in FIG. 5C, an ohmic contact layer 56 made of a microcrystalline silicon layer is formed on the amorphous silicon layer 54 using the catalyst metal 55 as a seed.
여기서, 상기 오믹 콘택층(56)은 미세결정 실리콘층을 형성할 때 상기 촉매 금속(55)은 시드(seed)로 작용하여 핵 생성을 촉진시키어 초기에 미세결정 실리콘층을 형성시킬 수가 있다.Here, when the ohmic contact layer 56 forms a microcrystalline silicon layer, the catalyst metal 55 may act as a seed to promote nucleation to form a microcrystalline silicon layer initially.
도 5d에 도시한 바와 같이, 상기 오믹 콘택층(56)상에 금속막(57)을 형성한다.As shown in FIG. 5D, a metal film 57 is formed on the ohmic contact layer 56.
여기서, 상기 금속막(57)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.The metal film 57 may be formed of a conductive metal film such as aluminum (Al), chromium (Cr), or molybdenum (Mo).
이어, 상기 금속막(57)상에 포토레지스트를 도포한 후, 마스크(하프-톤 마스크)를 이용하여 노광 및 현상 공정으로 포토레지스트 패턴(58)을 형성한다. 이 때, 상기 마스크(하프-톤 마스크)는 빛을 완전히 차단하는 차단영역, 빛이 투과되는 투과영역 그리고 빛이 일정량만 조사되는 슬릿영역으로 구성되어 있다.Subsequently, after the photoresist is applied onto the metal film 57, the photoresist pattern 58 is formed by an exposure and development process using a mask (half-tone mask). In this case, the mask (half-tone mask) is composed of a blocking region that completely blocks the light, a transmission region through which light is transmitted, and a slit region where only a predetermined amount of light is irradiated.
따라서, 상기 현상된 포토레지스트 패턴(58)은 서로 다른 두께를 갖고 형성된다.Therefore, the developed photoresist pattern 58 is formed to have a different thickness.
도 5e에 도시한 바와 같이, 상기 포토레지스트 패턴(58)을 마스크로 이용하여 상기 금속막(57), 상기 오믹 콘택층(56) 및 반도체층(54)을 습식 또는 건식 식각으로 제거한다.As shown in FIG. 5E, the metal layer 57, the ohmic contact layer 56, and the semiconductor layer 54 are removed by wet or dry etching using the photoresist pattern 58 as a mask.
도 5f에 도시한 바와 같이, 상기 포토레지스트 패턴(58)을 애싱(ashing)하여 상기 포토레지스트 패턴(58) 중 상대적으로 얇은 두께를 갖는 부분을 제거한다.As shown in FIG. 5F, the photoresist pattern 58 is ashed to remove portions of the photoresist pattern 58 having a relatively thin thickness.
이때, 상기 포토레지스트 패턴(58)은 전체적으로 두께가 얇아지게 된다.In this case, the photoresist pattern 58 is thinner as a whole.
이어, 상기 애싱된 포토레지스트 패턴(58)을 마스크로 이용하여 박막트랜지스터의 채널 영역에 해당되는 상기 금속막(57) 및 상기 오믹 콘택층(56)을 식각하여 소오스 전극(57a) 및 드레인 전극(57b)을 형성한다.Subsequently, the metal layer 57 and the ohmic contact layer 56 corresponding to the channel region of the thin film transistor are etched using the ashed photoresist pattern 58 as a mask, so that the source electrode 57a and the drain electrode ( 57b).
이후 도면은 도면에 도시하지 않았지만, 상기 포토레지스트 패턴(58)을 박리한다.Since the drawings are not shown in the drawings, the photoresist pattern 58 is peeled off.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
이상에서 설명한 바와 같이 본 발명에 의한 박막트랜지스터의 형성방법은 다음과 같은 효과가 있다.As described above, the method of forming the thin film transistor according to the present invention has the following effects.
첫째, 촉매 금속을 시드로 이용하여 오믹 콘택층용 미세결정 실리콘층을 형성함으로써 초기에 미세결정 실리콘층을 형성할 수 있다.First, a microcrystalline silicon layer may be initially formed by forming a microcrystalline silicon layer for an ohmic contact layer using a catalyst metal as a seed.
둘째, 오믹 콘택층과 액티브층간의 콘택 저항을 줄일 수 있다.Second, the contact resistance between the ohmic contact layer and the active layer can be reduced.
Claims (10)
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KR1020030034465A KR20040103521A (en) | 2003-05-29 | 2003-05-29 | method for forming of TFT |
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Cited By (1)
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---|---|---|---|---|
KR100735194B1 (en) * | 2005-10-21 | 2007-07-03 | 비오이 하이디스 테크놀로지 주식회사 | Method for forming micro-crystalline silicon film |
-
2003
- 2003-05-29 KR KR1020030034465A patent/KR20040103521A/en not_active Application Discontinuation
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