KR100488933B1 - LCD and its manufacturing method - Google Patents

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Abstract

본 발명은 게이트 라인에서의 신호 지연 현상이 억제되도록 한 액정표시소자를 개시한다. 개시된 본 발명에 따른 액정표시소자는, 절연기판; 상기 절연기판 상에 매트릭스 형태로 배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차부에 형성된 박막트랜지스터; 상기 게이트 라인과 데이터 라인에 의해 한정된 화소 공간에 배치된 화소전극을 포함하며, 상기 게이트 라인의 소정 부분 상에 상기 게이트 라인과 병렬 연결되게 소정 길이의 서브 게이트 라인이 형성된 것을 특징으로 한다.The present invention discloses a liquid crystal display device in which a signal delay phenomenon in a gate line is suppressed. Liquid crystal display device according to the present invention, the insulating substrate; Gate lines and data lines arranged in a matrix form on the insulating substrate; A thin film transistor formed at an intersection of the gate line and the data line; And a pixel electrode disposed in the pixel space defined by the gate line and the data line, wherein a sub gate line having a predetermined length is formed on a predetermined portion of the gate line so as to be connected in parallel with the gate line.

Description

액정표시소자 및 그의 제조방법LCD and its manufacturing method

본 발명은 액정표시소자 및 그의 제조방법에 관한 것으로, 특히, 게이트 라인에서의 신호 지연 현상이 억제되도록 한 액정표시소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a liquid crystal display device and a method for manufacturing the same so that a signal delay phenomenon in a gate line is suppressed.

액정표시소자는 텔레비전 또는 그래픽 표시 등의 표시기구로서 사용되고 있다. 특히, 액티브 매트릭스형 액정표시소자는 고속 응답성을 지니고, 높은 화소 개수를 갖는데 적당할 뿐만 아니라, 표시화면의 고화질화, 대형화, 컬러 화면화 등을 실현하는데 적합하다. 이러한 액정표시소자의 스위칭 소자로서는 급준한 온/오프 특성을 지니는 박막트랜지스터(Thin Film Transistor)가 주로 사용된다.Liquid crystal display devices are used as display mechanisms such as televisions or graphic displays. In particular, the active matrix liquid crystal display device has high speed response and is not only suitable for having a high number of pixels, but also for realizing high quality, large size, color screen, and the like of a display screen. As a switching element of such a liquid crystal display device, a thin film transistor having sharp on / off characteristics is mainly used.

이하에서는 박막트랜지스터를 스위칭 소자로 사용한 종래의 액정표시소자를 도 1 및 도 2를 참조하여 설명하도록 한다.Hereinafter, a conventional liquid crystal display device using a thin film transistor as a switching device will be described with reference to FIGS. 1 and 2.

도 1은 액정표시소자의 평면도로서, 도시된 바와 같이, 유리기판과 같은 투명한 절연기판(1; 도2 참조) 상에 게이트 라인(20)과 데이터 라인(70)이 매트릭스 형태로 배열되어 있고, 게이트 라인(20)과 데이터 라인(70)이 교차부에는 스위칭소자인 박막트랜지스터(100)가 배치되어 있다. 또한, 게이트 라인(20)과 나란하게 공통전극 라인(20-1)이 배열되어 있다. 여기서, 화소 내에 배치되는 공통전극 라인 부분은 스토리지 전극이 된다. 그리고, 상기 게이트 라인(20) 및 데이터 라인(70)에 의해 한정된 화소 내에는 게이트 라인(10) 및 데이터 라인(20)과 이격됨과 더불어 박막트랜지스터(100)와 연결되게 화소전극(80)이 배치되어 있다. 여기서, 상기 화소전극(80)은 박막트랜지스터(100)의 소오스 전극(70b)과 콘택(C1)된다.FIG. 1 is a plan view of a liquid crystal display device. As shown in FIG. 1, a gate line 20 and a data line 70 are arranged in a matrix form on a transparent insulating substrate 1 (see FIG. 2), such as a glass substrate. The thin film transistor 100, which is a switching element, is disposed at the intersection of the gate line 20 and the data line 70. In addition, the common electrode line 20-1 is arranged in parallel with the gate line 20. Here, the portion of the common electrode line disposed in the pixel becomes a storage electrode. In the pixel defined by the gate line 20 and the data line 70, the pixel electrode 80 is spaced apart from the gate line 10 and the data line 20 and connected to the thin film transistor 100. It is. The pixel electrode 80 is in contact with the source electrode 70b of the thin film transistor 100.

도 2는 도 1의 Ⅱ-Ⅱ' 선에 따른 단면도로서, 도시된 바와 같이, 유리기판과 같은 투명한 절연기판(10) 상에 게이트 전극(20a)을 포함한 게이트 라인과 공통전극 라인(20-1)이 형성되고, 상기 게이트 전극(20a)을 포함한 게이트 라인과 공통전극 라인(20-1)이 형성된 기판(10) 전면 상에 게이트 절연막(30)이 형성된다. 그런 다음, 게이트 전극(20a)에 대응하는 게이트 절연막(30) 상에 비정질 실리콘으로 이루어진 반도체층(40)이 형성되고, 상기 반도체층(40) 상에는 에치스톱퍼(50)가 형성된다. 그리고, 에치스톱퍼(50)의 상면이 노출되도록 소오스/드레인 전극(70a, 70b)이 불순물이 도핑된 비정질 실리콘등으로 이루어진 오믹층(60)의 개재하에 반도체층(40) 상에 형성되어 박막 트랜지스터(100)가 제조된다. 여기서, 상기 소오스/드레인 전극(70a, 70b)과 함께 데이터 라인(70)이 형성되며, 상기 드레인 전극(70b)은 데이터 라인(70)으로부터 연장된다. 그 다음, 게이트 라인(20)과 데이터 라인(70)에 의해 한정된 화소 내의 게이트 절연막(30) 상에 박막트랜지스터(100)의 소오스 전극(70a)과 콘택하게 화소전극(80)이 형성된다.FIG. 2 is a cross-sectional view taken along line II-II 'of FIG. 1, and as shown, a gate line and a common electrode line 20-1 including the gate electrode 20a on a transparent insulating substrate 10 such as a glass substrate. ) And a gate insulating layer 30 is formed on the entire surface of the substrate 10 on which the gate line including the gate electrode 20a and the common electrode line 20-1 are formed. Then, a semiconductor layer 40 made of amorphous silicon is formed on the gate insulating film 30 corresponding to the gate electrode 20a, and an etch stopper 50 is formed on the semiconductor layer 40. The source / drain electrodes 70a and 70b are formed on the semiconductor layer 40 through the ohmic layer 60 made of amorphous silicon doped with impurities so that the top surface of the etch stopper 50 is exposed to form a thin film transistor. 100 is manufactured. Here, the data line 70 is formed together with the source / drain electrodes 70a and 70b, and the drain electrode 70b extends from the data line 70. Next, the pixel electrode 80 is formed on the gate insulating film 30 in the pixel defined by the gate line 20 and the data line 70 in contact with the source electrode 70a of the thin film transistor 100.

한편, 전술한 바와 같은 액정표시소자에 있어서, 종래에는 게이트 라인의 저항에 의한 게이트 신호의 지연 현상을 감소시키기 위하여, 게이트 물질로서 저저항을 갖는 알루미늄막을 이용하거나, Cr막, MoW막 또는 MoTa막을 두껍게 형성하는 방법을 이용하였다.On the other hand, in the liquid crystal display device as described above, in order to reduce the delay of the gate signal caused by the resistance of the gate line, an aluminum film having a low resistance as a gate material or a Cr film, a MoW film or a MoTa film is conventionally used. A thick formation method was used.

그러나, 게이트 물질로 알루미늄막을 이용하게 되면, 이후 진행되는 습식식각시 부식문제가 유발된다. 또한, 저저항 알루미늄막과 Cr막 또는 Mo막의 클래딩(clading) 구조로 게이트 라인을 형성하는 방법에 있어서는 공정이 복잡해진다는 단점이 있고, 특히, 게이트 물질을 두껍게 형성함에 따라 표면 토폴로지(topology)특성이 저하되어 후속에서 공정 상의 어려움이 초래된다.However, when the aluminum film is used as the gate material, corrosion problems may occur during the subsequent wet etching. In addition, the method of forming a gate line with a cladding structure of a low-resistance aluminum film, a Cr film, or a Mo film has a disadvantage in that the process is complicated. In particular, the surface topology is increased by forming a thick gate material. This deterioration results in process difficulties in the subsequent.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 표면 토폴로지 특성을 향상시키면서 게이트 라인에서의 신호 지연 현상이 감지되도록 한 액정표시소자를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device capable of detecting a signal delay phenomenon in a gate line while improving surface topology characteristics.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시소자는, 절연기판; 상기 절연기판 상에 매트릭스 형태로 배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차부에 형성된 박막트랜지스터; 상기 게이트 라인과 데이터 라인에 의해 한정된 화소 공간에 배치된 화소전극을 포함하며, 상기 게이트 라인의 소정 부분 상에 상기 게이트 라인과 병렬 연결되게 소정 길이의 서브 게이트 라인이 형성된 것을 특징으로 한다.Liquid crystal display device according to the present invention for achieving the above object, the insulating substrate; Gate lines and data lines arranged in a matrix form on the insulating substrate; A thin film transistor formed at an intersection of the gate line and the data line; And a pixel electrode disposed in the pixel space defined by the gate line and the data line, wherein a sub gate line having a predetermined length is formed on a predetermined portion of the gate line so as to be connected in parallel with the gate line.

여기서, 상기 게이트 라인은 Mo, Cr, Ti, Ta, MoTa, 또는, MoW 중에서 어느 하나로 이루어지고, 상기 서브 게이트 라인은 데이터 라인과 동일한 물질로 이루어진다.Here, the gate line is made of any one of Mo, Cr, Ti, Ta, MoTa, or MoW, and the sub gate line is made of the same material as the data line.

또한, 본 발명에 따른 액정표시소자의 제조방법은, 상부에 게이트 라인, 상기 게이트 라인으로부터 연장된 게이트, 상기 게이트 라인 상에 형성된 게이트 절연막, 상기 게이트에 대응하는 게이트 절연막 상에 형성된 반도체층과 오믹층 및 게이트에 대응하는 반도체층 상에 형성된 에치 스톱퍼를 구비한 절연기판을 제공하는 단계; 상기 게이트 라인의 소정 부분이 노출되도록 상기 게이트 절연막을 식각하는 단계; 상기 기판 전면 상에 소오스/드레인용 물질막을 형성하는 단계; 상기 소오스/드레인용 물질막을 패터닝하여 상기 게이트 라인과 매트릭스 형태로 배열되게 데이터 라인을 형성함과 아울러 상기 에치스톱퍼의 상면을 노출시킴과 더불어 오믹층과 콘택하는 소오스/드레인 전극을 형성하고, 동시에, 상기 게이트 라인 상부의 게이트 절연막 부분 상에 상기 노출된 게이트 라인과 콘택하는 소정 길이의 서브 게이트 라인을 형성하는 단계; 및 상기 게이트 라인과 데이터 라인에 의해 한정된 화소 공간 내의 게이트 절연막 부분 상에 상기 소오스 전극과 콘택되게 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a liquid crystal display device according to the present invention includes a gate line, a gate extending from the gate line, a gate insulating film formed on the gate line, and a semiconductor layer formed on the gate insulating film corresponding to the gate. Providing an insulating substrate having an etch stopper formed on the semiconductor layer corresponding to the mix layer and the gate; Etching the gate insulating film to expose a predetermined portion of the gate line; Forming a source / drain material film on the entire surface of the substrate; Patterning the source / drain material layer to form a data line arranged in a matrix form with the gate line, exposing an upper surface of the etch stopper, and forming a source / drain electrode contacting the ohmic layer. Forming a sub-gate line having a predetermined length on the gate insulating layer on the gate line and in contact with the exposed gate line; And forming a pixel electrode in contact with the source electrode on a portion of the gate insulating film in the pixel space defined by the gate line and the data line.

여기서, 상기 게이트 라인은 Mo, Cr, Ti, Ta, MoTa, 또는, MoW 중에서 어느 하나의 물질로 형성하며, 상기 게이트 절연막을 식각하는 단계는 패드 오픈 공정시 동시에 진행한다.The gate line may be formed of any one of Mo, Cr, Ti, Ta, MoTa, or MoW, and the etching of the gate insulating layer may be simultaneously performed during the pad opening process.

상기한 본 발명에 의하면, 게이트 라인의 상부에 저저항 재료로된 서브 게이트 라인을 추가 형성해줌으로써 게이트 라인의 저항을 감소시킬 수 있으며, 이에 따라, 게이트 라인에서의 신호 지연 현상을 억제시킬 수 있다. 또한, 본 발명은 게이트 라인의 저항 감소를 위해 게이트 물질을 두껍게 형성할 필요가 없으므로, 표면 토플로지 특성 저하를 방지할 수 있다.According to the present invention described above, by further forming a sub gate line made of a low resistance material on the gate line, the resistance of the gate line can be reduced, thereby suppressing a signal delay phenomenon in the gate line. In addition, the present invention does not need to form a thick gate material to reduce the resistance of the gate line, it is possible to prevent the degradation of the surface topologies.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 및 도 4는 본 발명의 실시예에 따른 액정표시소자의 평면도 및 단면도이다. 여기서, 도 1 및 도 2와 동일한 구성요소에 대해서는 동일한 도면 부호를 부여한다. 3 and 4 are a plan view and a cross-sectional view of a liquid crystal display device according to an exemplary embodiment of the present invention. 1 and 2, the same reference numerals are given to the same components.

도 3을 참조하면, 유리기판과 같은 투명한 절연기판(1; 도 3 참조) 상에 게이트 라인(200a)과 데이터 라인(70)이 매트릭스 형태로 배열되어 있고, 게이트 라인(200a)과 데이터 라인(70)의 교차부에는 스위칭 소자인 박막트랜지스터(100)가 배치되어 있다. 또한, 게이트 라인(200a)과 나란하게 공통전극 라인(20-1)이 배열되어 있다. 여기서, 상기 게이트 라인(200a)과 데이터 라인(70)에 의해 한정된 화소 공간 내에 배치되는 공통전극 라인 부분은 스토리지 전극이 된다. 상기 게이트 라인(200a)과 데이터 라인(70)에 의해 한정된 화소 내에 게이트 라인(200a) 및 데이터 라인(70)과 이격됨과 더불어 박막트랜지스터(100)와 연결되게 화소전극(80)이 배치되어 있다. 상기 화소전극(80)은 박막트랜지스터(100)의 소오스 전극(70b)과 콘택(C1)된다.Referring to FIG. 3, a gate line 200a and a data line 70 are arranged in a matrix form on a transparent insulating substrate 1 (see FIG. 3) such as a glass substrate, and the gate line 200a and the data line ( The thin film transistor 100, which is a switching element, is disposed at the intersection of 70). The common electrode line 20-1 is arranged in parallel with the gate line 200a. The common electrode line portion disposed in the pixel space defined by the gate line 200a and the data line 70 becomes a storage electrode. The pixel electrode 80 is spaced apart from the gate line 200a and the data line 70 in a pixel defined by the gate line 200a and the data line 70 and connected to the thin film transistor 100. The pixel electrode 80 is in contact with the source electrode 70b of the thin film transistor 100.

또한, 도 3에 도시된 바와 같이, 게이트 라인(20)의 소정 부분 상에는 게이트 라인(200a)과 콘택(C2)하게 소정 길이의 서브 게이트 라인(200b)이 배치되어 있다. 상기 서브 게이트 라인(200b)은 게이트 라인의 저항을 감소시키기 위한 것으로, 소오스/드레인 전극(70a, 70b)을 포함한 데이터 라인(70)과 함께 형성된다.In addition, as illustrated in FIG. 3, a sub-gate line 200b having a predetermined length is disposed on the predetermined portion of the gate line 20 to be in contact with the gate line 200a. The sub gate line 200b is to reduce the resistance of the gate line and is formed together with the data line 70 including the source / drain electrodes 70a and 70b.

이하에서는 도 4를 참조하여 본 발명에 따른 액정표시소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a liquid crystal display device according to the present invention will be described with reference to FIG. 4.

도 4를 참조하면, 유리기판과 같은 투명한 절연기판(1) 상에 게이트 물질, 예컨대, Mo, Cr, Ti, Ta, MoTa, 또는, MoW 중에서 어느 하나의 물질을 증착하고, 이를 패터닝하여 게이트 라인(200a) 및 이 게이트 라인(200a)으로부터 연장되는 게이트(20a)와, 스토리지 전극의 기능을 겸하는 공통전극 라인(20-1)을 동시에 형성한다. 그런 다음, 기판 전면 상에 게이트 절연막(30)과 비정질 실리콘막을 차례로 형성한 후, 상기 게이트 전극(20a) 상부의 비정질 실리콘막 부분 상에 에치 스톱퍼(50)를 형성한다. 이어서, 기판 결과물 상에 불순물이 도핑된 비정질 실리콘막을 형성한 후, 상기 불순물이 도핑된 비정질 실리콘막과 비정질 실리콘막을 패터닝하여 게이트 전극(20a) 상부의 게이트 절연막(30) 부분 상에 채널로서 작용하는 반도체층(40)을 형성함과 더불어 오믹층(60)을 형성한다.Referring to FIG. 4, a gate material such as Mo, Cr, Ti, Ta, MoTa, or MoW is deposited on a transparent insulating substrate 1 such as a glass substrate, and patterned to form a gate line. The gate electrode 20a extending from the gate line 200a and the common electrode line 20-1 serving as the storage electrode are simultaneously formed. Then, the gate insulating film 30 and the amorphous silicon film are sequentially formed on the entire surface of the substrate, and then the etch stopper 50 is formed on the amorphous silicon film portion above the gate electrode 20a. Subsequently, after forming an amorphous silicon film doped with an impurity on the substrate resultant, the impurity doped amorphous silicon film and the amorphous silicon film are patterned to serve as a channel on a portion of the gate insulating film 30 above the gate electrode 20a. The ohmic layer 60 is formed while the semiconductor layer 40 is formed.

그리고 나서, 도시되지는 않았지만, 게이트 절연막(30)을 식각하여 패드를 오픈시키는 패드 오픈 공정이 진행되는데, 이때 게이트 라인(200a)의 소정 부분을 동시에 노출시킨다. 그런 다음, 기판 전면 상에 소오스/드레인용 물질막을 증착한 후, 이를 패터닝하여 데이터 라인(70)을 형성함과 아울러 오믹층(60)의 개재하에 에치스톱퍼(50)의 상면을 노출시키는 소오스/드레인 전극(70a, 70b)을 형성하여 박막트랜지스터(100)를 제조한다. 동시에, 게이트 라인(200a) 상부의 게이트 절연막(30) 상에 노출된 게이트 라인 부분과 콘택하는 서브 게이트 라인(200b)을 소정 길이로 형성한다.Then, although not shown, a pad opening process of etching the gate insulating layer 30 to open the pad is performed, and at this time, a predetermined portion of the gate line 200a is simultaneously exposed. Then, a source / drain material film is deposited on the entire surface of the substrate, and then patterned to form a data line 70 and a source / drain which exposes the top surface of the etch stopper 50 under the interposition of the ohmic layer 60. The drain electrodes 70a and 70b are formed to manufacture the thin film transistor 100. At the same time, the sub-gate line 200b is formed to have a predetermined length in contact with the exposed gate line portion on the gate insulating film 30 on the gate line 200a.

일반적으로, 게이트 물질의 시트(sheet) 저항을 Rg, 소오스/드레인 물질의 시트 저항을 Rs, 게이트 라인의 폭을 W(도 3 참조)라 하고, 한 화소(pixel)의 길이를 L(도 3 참조)이라고 하면, 한 화소(pixel) 당 게이트 라인의 저항(RGL1)은 Rg ×L／W 이 된다.In general, the sheet resistance of the gate material is Rg, the sheet resistance of the source / drain material is Rs, the width of the gate line is W (see FIG. 3), and the length of one pixel is L (FIG. 3). Reference), the resistance R GL 1 of the gate line per pixel becomes Rg × L / W.

여기서, 본 발명에서와 같이 서브 게이트 라인(20)을 게이트 라인(200a)과 병렬 연결되게 형성하는 경우, 예컨데, 서브 게이트 라인(200b)의 길이를 (2／3)×L 로 형성하는 경우, 한 화소당 게이트 라인의 저항(RGL2)은 Rs 가 약 1／5 Rg인 경우 (13/18)× Rg×L／W이 된다. 따라서, 본 발명에서의 게이트 라인의 저항(RGL2)은 종래 게이트 라인의 저항(RGL1) 보다 약 30% 정도 그 값이 감소된다.Here, as in the present invention, when the sub-gate line 20 is formed to be connected in parallel with the gate line 200a, for example, when the length of the sub-gate line 200b is formed to be (2/3) × L, The resistance R GL 2 of the gate line per pixel is (13/18) × Rg × L / W when Rs is about 1/5 Rg. Therefore, the resistance R GL 2 of the gate line in the present invention is reduced by about 30% than the resistance R GL 1 of the conventional gate line.

그리고 나서, 화소 공간 내의 게이트 절연막(30) 부분 상에 게이트 라인(200a)과 이격되면서 박막 트랜지스터(100)의 소오스 전극(70a)과 콘택하는 화소전극(80)을 형성한다.Then, a pixel electrode 80 is formed on the portion of the gate insulating layer 30 in the pixel space while contacting the source electrode 70a of the thin film transistor 100 while being spaced apart from the gate line 200a.

상기 실시예에 의하면, 게이트 라인의 소정 부분 상에 소오스/드레인 물질로 이루어진 서브 게이트 라인을 개구율 등에 영향을 미치지 않으면서 게이트 라인과 콘택하는 병렬 구조로 형성된다. 이에 따라, 게이트 라인의 저항이 감소되어, 게이트 라인의 신호 지연이 감소되고, 저항의 감소를 위하여 게이트 라인을 두껍게 형성할 필요가 없으므로, 표면 토플로지 특성이 향상됨으로써, 결국 액정표시소자의 신뢰성이 향상된다.According to the above embodiment, the sub gate line made of the source / drain material is formed in a parallel structure on the predetermined portion of the gate line without contacting the gate line without affecting the aperture ratio. As a result, the resistance of the gate line is reduced, the signal delay of the gate line is reduced, and there is no need to form a thick gate line in order to reduce the resistance, so that the surface topology is improved, thereby increasing reliability of the liquid crystal display device. Is improved.

또한, 패드 오픈시 게이트 라인의 소정 부분을 오픈시키고, 소오스/드레인 물질을 이용하여 소오스/드레인의 형성시 서브 게이트 라인을 동시에 형성함으로써, 별도의 추가 공정 없이, 상기한 효과를 얻을 수 있는 장점이 있다.In addition, by opening a predetermined portion of the gate line when the pad is opened, and simultaneously forming the sub-gate line when forming the source / drain using the source / drain material, the above-described effect can be obtained without any additional process. have.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.

도 1은 종래의 액정표시소자의 평면도.1 is a plan view of a conventional liquid crystal display device.

도 2는 도 1에 도시된 액정표시소자의 Ⅱ-Ⅱ'선에 따른 단면도.FIG. 2 is a cross-sectional view taken along line II-II 'of the liquid crystal display shown in FIG. 1;

도 3은 본 발명의 실시예에 따른 액정표시소자의 평면도.3 is a plan view of a liquid crystal display device according to an exemplary embodiment of the present invention.

도 4는 도 3에 도시된 액정표시소자의 Ⅳ-Ⅳ'선에 따른 단면도.4 is a cross-sectional view taken along line IV-IV 'of the liquid crystal display shown in FIG. 3;

〔도면의 주요 부분에 대한 부호의 설명〕[Description of Code for Major Parts of Drawing]

10 : 절연기판 20a : 게이트 전극10: insulating substrate 20a: gate electrode

20-1 : 공통전극 라인 30 : 게이트 절연막20-1: common electrode line 30: gate insulating film

40 : 반도체층 50 : 에치 스톱퍼40: semiconductor layer 50: etch stopper

60 : 오믹층 70 : 데이터 라인60: ohmic layer 70: data line

70a, 70b : 소오스/드레인 전극 100 : 박막트랜지스터70a, 70b: source / drain electrode 100: thin film transistor

200a : 게이트 라인 200b : 서브 게이트 라인200a: gate line 200b: sub gate line

Claims (6)

절연기판;Insulating substrate; 상기 절연기판 상에 매트릭스 형태로 배열된 게이트 라인과 데이터 라인;Gate lines and data lines arranged in a matrix form on the insulating substrate; 상기 게이트 라인과 데이터 라인의 교차부에 형성된 박막트랜지스터;A thin film transistor formed at an intersection of the gate line and the data line; 상기 게이트 라인과 데이터 라인에 의해 한정된 화소 공간에 배치된 화소전극을 포함하며,A pixel electrode disposed in the pixel space defined by the gate line and the data line, 상기 게이트 라인의 소정 부분 상에 상기 게이트 라인과 병렬 연결되게 소정 길이의 서브 게이트 라인이 형성된 것을 특징으로 하는 액정표시소자.And a sub gate line having a predetermined length formed in parallel with the gate line on a predetermined portion of the gate line. 제 1 항에 있어서, 상기 게이트 라인은 Mo, Cr, Ti, Ta, MoTa 및 MoW로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 이루어진 것을 특징으로 하는 액정 표시소자.The liquid crystal display of claim 1, wherein the gate line is made of any one material selected from the group consisting of Mo, Cr, Ti, Ta, MoTa, and MoW. 제 1 항에 있어서, 상기 서브 게이트 라인은 상기 데이터 라인과 동일 물질로 이루어진 것을 특징으로 하는 액정표시소자.The liquid crystal display of claim 1, wherein the sub gate line is made of the same material as the data line. 상부에 게이트 라인, 상기 게이트 라인으로부터 연장된 게이트, 상기 게이트 라인 상에 형성된 게이트 절연막, 상기 게이트에 대응하는 게이트 절연막 상에 형성된 반도체층과 오믹층 및 게이트에 대응하는 반도체층 상에 형성된 에치 스톱퍼를 구비한 절연기판을 제공하는 단계;An etch stopper formed on a gate line, a gate extending from the gate line, a gate insulating film formed on the gate line, a semiconductor layer formed on the gate insulating film corresponding to the gate, an ohmic layer, and a semiconductor layer corresponding to the gate. Providing an insulating substrate provided; 상기 게이트 라인의 소정 부분이 노출되도록 상기 게이트 절연막을 식각하는 단계;Etching the gate insulating film to expose a predetermined portion of the gate line; 상기 기판 전면 상에 소오스/드레인용 물질막을 형성하는 단계;Forming a source / drain material film on the entire surface of the substrate; 상기 소오스/드레인용 물질막을 패터닝하여 상기 게이트 라인과 매트릭스 형태로 배열되게 데이터 라인을 형성함과 아울러 상기 에치스톱퍼의 상면을 노출시킴과 더불어 오믹층과 콘택하는 소오스/드레인 전극을 형성하고, 동시에, 상기 게이트 라인 상부의 게이트 절연막 부분 상에 상기 노출된 게이트 라인과 콘택하는 소정 길이의 서브 게이트 라인을 형성하는 단계; 및Patterning the source / drain material layer to form a data line arranged in a matrix form with the gate line, exposing an upper surface of the etch stopper, and forming a source / drain electrode contacting the ohmic layer. Forming a sub-gate line having a predetermined length on the gate insulating layer on the gate line and in contact with the exposed gate line; And 상기 게이트 라인과 데이터 라인에 의해 한정된 화소 공간 내의 게이트 절연막 부분 상에 상기 소오스 전극과 콘택되게 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.And forming a pixel electrode in contact with the source electrode on a portion of the gate insulating film in the pixel space defined by the gate line and the data line. 제 4 항에 있어서, 상기 게이트 라인은 Mo, Cr, Ti, Ta, MoTa 및 MoW로 구성된 그룹으로부터 선택되는 어느 하나의 물질로 형성하는 것을 특징으로 하는 액정 표시소자의 제조방법.The method of claim 4, wherein the gate line is formed of any one material selected from the group consisting of Mo, Cr, Ti, Ta, MoTa, and MoW. 제 4 항에 있어서, 상기 게이트 절연막을 식각하는 단계는 패드 오픈 공정시 동시에 진행하는 것을 특징으로 하는 액정표시소자의 제조방법.The method of claim 4, wherein the etching of the gate insulating layer is performed at the same time during the pad opening process.
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