KR100749872B1

KR100749872B1 - silicon thin film transistor and method for manufacturing the same

Info

Publication number: KR100749872B1
Application number: KR20050115946A
Authority: KR
Inventors: 이유진; 김성현; 신진국; 임굉수
Original assignee: 전자부품연구원
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-08-16
Also published as: KR20070056828A

Abstract

본 발명은 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 자세하게는 기존의 비정질, 다결정 실리콘 박막 트랜지스터의 활성층에 채널영역은 마이크로 결정질 실리콘 박막을 적용하고, 채널영역의 상,하부에는 비정질 실리콘 박막을 적용한 3중 구조로 된 실리콘 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a silicon thin film transistor and a method of manufacturing the same. More specifically, the channel region is applied to the microcrystalline silicon thin film in the active layer of the conventional amorphous, polycrystalline silicon thin film transistor, and the amorphous silicon thin film on the upper and lower portions of the channel region. The present invention relates to an applied triple structure silicon thin film transistor and a method of manufacturing the same.

본 발명은 투명한 기판; 상기 기판 상에 형성되어 있는 게이트; 상기 게이트를 덮고 있는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되어 있는 비정질 실리콘 박막/마이크로 결정질 실리콘 박막/비정질 실리콘 박막의 3중 구조로 된 실리콘 박막을 포함하는 박막 트랜지스터로 이루어짐에 기술적인 특징이 있다.The present invention is a transparent substrate; A gate formed on the substrate; A gate insulating film covering the gate; And a thin film transistor including a silicon thin film having a triple structure of an amorphous silicon thin film, a microcrystalline silicon thin film, and an amorphous silicon thin film formed on the gate insulating film.

따라서, 기존의 비정질 실리콘 박막 트랜지스터나 다결정 실리콘 박막 트랜지스터의 단점을 최소화하면서, 간단한 공정으로 마이크로결정질 실리콘 박막 트랜지스터를 제작할 수 있고, 기존의 비정질 실리콘 박막 트랜지스터에 비해 이동도 특성은 향상되고, 누설전류 특성의 저하 없이 우수한 소자를 제작할 수 있으므로,능동형 액정 디스플레이(AM-LCD)나 능동형 유기 디스플레이(AM-OLED) 등의 구동소자를 간단한 공정으로 우수한 특성을 갖도록 제작함으로써 생산 단가의 감소 및 제품 특성이 향상되는 효과가 있다.Therefore, while minimizing the disadvantages of the conventional amorphous silicon thin film transistor or the polycrystalline silicon thin film transistor, it is possible to manufacture a microcrystalline silicon thin film transistor in a simple process, and the mobility characteristics are improved compared to the conventional amorphous silicon thin film transistor, leakage current characteristics As it is possible to manufacture excellent devices without deterioration, driving devices such as active liquid crystal display (AM-LCD) and active organic display (AM-OLED) are manufactured to have excellent characteristics in a simple process, thereby reducing production cost and improving product characteristics. It is effective.

마이크로 결정질 박막, 박막 트랜지스터, 3중 구조 트랜지스터 Microcrystalline Thin Film, Thin Film Transistor, Triple Structure Transistor

Description

Silicon thin film transistor and method for manufacturing the same

도 1a 내지 도 1e는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a polycrystalline silicon thin film transistor according to the prior art.

도 2a는 본 발명에 따른 박막 트랜지스터를 나타내는 단면도이다.2A is a cross-sectional view illustrating a thin film transistor according to the present invention.

도 2b 내지 도 2d는 본 발명에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.2B to 2D are cross-sectional views illustrating a method of manufacturing the thin film transistor according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 마이크로 결정질 실리콘 박막 트랜지스터의 다른 실시예를 나타내는 단면도이다.3A and 3B are cross-sectional views illustrating another embodiment of the microcrystalline silicon thin film transistor according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판 110 : 게이트100: substrate 110: gate

120 : 게이트 절연막 130 : 비정질 실리콘 박막120: gate insulating film 130: amorphous silicon thin film

130a : 상부 비정질 실리콘 박막130a: top amorphous silicon thin film

130b : 하부 비정질 실리콘 박막 130b: bottom amorphous silicon thin film

140 : 마이크로 결정질 실리콘 박막140: microcrystalline silicon thin film

150 : 제 1 절연막 160 : N-형 마이크로 결정질 실리콘 박막150: first insulating film 160: N-type microcrystalline silicon thin film

170 : 제 2절연막 180 : 금속층170: second insulating film 180: metal layer

도 1a 내지 도 1e는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다. 도 1a와 도 1b에 도시된 바와 같이, 기판(1) 상에 제1 절연물질(2)과 비정질 실리콘(4)을 연속으로 증착하는 공정이다. 상기 제1 절연막(2)은 추후 공정에서 생성될 수 있는 기판(1) 내부의 알카리 물질의 용출을 방지하기 위함이다. 상기 비정질 실리콘(4)을 증착한 후, 레이저 결정화 방법을 사용하여 결정화시킨다. 상기 결정화된 다결정 실리콘을 액티브층의 아일랜드 (8) 형태로 패터닝한다.1A to 1E are cross-sectional views illustrating a method of manufacturing a polycrystalline silicon thin film transistor according to the prior art. 1A and 1B, the first insulating material 2 and the amorphous silicon 4 are successively deposited on the substrate 1. The first insulating layer 2 is for preventing the dissolution of the alkali material in the substrate 1 which may be generated in a later process. After the amorphous silicon 4 is deposited, it is crystallized using a laser crystallization method. The crystallized polycrystalline silicon is patterned into the island 8 form of the active layer.

도 1c에 도시된 바와 같이, 아일랜드(8) 상부에 제2 절연층으로 게이트 절연막(10)과 게이트 전극(12)을 형성한다. 상기 아일랜드(8)는 두 개의 영역으로 구분 될 수 있으며, 제1 액티브 영역(14)은 순수 실리콘 영역이고, 제2 액티브 영역(16, 17)은 불순물 영역이다. As shown in FIG. 1C, the gate insulating layer 10 and the gate electrode 12 are formed as a second insulating layer on the island 8. The island 8 may be divided into two regions, in which the first active region 14 is a pure silicon region, and the second active regions 16 and 17 are impurity regions.

상기 제2 액티브 영역(16, 17)은 제1 액티브 영역(14)의 양 가장자리에 위치하고, 게이트 절연막(10)과 게이트 전극(12)은 제1 액티브 영역(14) 상에 형성되는 것이다. 게이트 전극(12)과 게이트 절연막(10)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다. The second active regions 16 and 17 are positioned at both edges of the first active region 14, and the gate insulating layer 10 and the gate electrode 12 are formed on the first active region 14. The gate electrode 12 and the gate insulating film 10 are formed in the same pattern to reduce the number of masks.

상기 게이트 전극(12) 형성 후에 제2 액티브 영역에 저항성 접촉층을 형성하기 위해 이온도핑을 한다. 이때, 게이트 전극(12)은 제1 액티브(14) 영역에 도펀트 (Dopant) 즉, 불순물이 침투하는 것을 방지하는 이온 스타퍼(Ion-Stopper)의 역할을 한다. After the gate electrode 12 is formed, ion doping is performed to form an ohmic contact layer in the second active region. In this case, the gate electrode 12 serves as an ion stopper to prevent a dopant, that is, impurities from penetrating into the first active 14 region.

상기 이온도핑시 불순물의 종류에 따라 실리콘 아일랜드(8)의 전기적 특성이 바뀌게 되며, 상기 불순물이 붕소(Boron)를 포함하는 3족 원소가 도핑되면 P-형 반도체로 동작하고, 인(Phosphorus)을 포함하는 5족 원소가 도핑되면 N-형 반도체로 동작한다. 상기 불순물은 반도체 소자의 사용 용도에 따라 적절한 선택을 한다. 상기 이온 도핑 공정 후에 불순물을 활성화하기 위한 공정으로 소정의 온도에서 어닐링 공정(Annealing Procassing)이 진행된다.In the ion doping, the electrical characteristics of the silicon island 8 change according to the type of the impurity. When the impurity is doped with a group III element containing boron, the semiconductor element operates as a P-type semiconductor, and phosphorus (Phosphorus) When the containing group 5 element is doped, it operates as an N-type semiconductor. The impurity is appropriately selected depending on the use of the semiconductor device. After the ion doping process, annealing process (Annealing Procassing) is performed at a predetermined temperature to activate the impurities.

도 1d에 도시된 바와 같이, 게이트 전극(12)과 제2 액티브 영역(16, 17) 및 제1 절연층(2)의 전면에 걸쳐 제3 절연층인 층간 절연막(Inter layer insulator) (18)을 증착하고 패터닝한다. 상기 제2 액티브 영역(16, 17)에 각각 소스/드레인 콘택홀(15, 19)을 형성한다.As shown in FIG. 1D, an interlayer insulator 18 that is a third insulating layer over the entire surface of the gate electrode 12, the second active regions 16 and 17, and the first insulating layer 2. Is deposited and patterned. Source / drain contact holes 15 and 19 are formed in the second active regions 16 and 17, respectively.

도 1e에 도시된 바와 같이, 소스/드레인 콘택홀(15, 19)을 통해 제2 액티브 영역(16, 17)과 각각 접촉하는 소스 전극(20) 및 드레인 전극(22)을 형성한 후, 소스 전극(20)과 드레인 전극(22) 및 기판의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여 상기 드레인 전극(22) 상부 보호층(26)에 콘택홀을 형성한다.As shown in FIG. 1E, the source electrode 20 and the drain electrode 22 are formed through the source / drain contact holes 15 and 19 to contact the second active regions 16 and 17, respectively. The protective layer 26 is deposited and patterned over the electrode 20, the drain electrode 22, and the entire surface of the substrate to form a contact hole in the upper protective layer 26 of the drain electrode 22.

그리고, 투명 도전전극을 증착하고 패터닝하여 드레인 전극(22) 상부 보호층 (26)에 형성된 콘택홀을 통해 드레인 전극(22)과 전기적으로 접촉하는 화소전극(28)을 형성한다.The transparent conductive electrode is deposited and patterned to form the pixel electrode 28 in electrical contact with the drain electrode 22 through a contact hole formed in the upper protective layer 26 of the drain electrode 22.

상기와 같은 종래의 기술에서 비정질 실리콘 박막 트랜지스터는 낮은 캐리어의 이동도와 낮은 On/Off 비의 특성을 가지고 있기 때문에 원하는 특성을 얻기 위해서는 상대적으로 소자의 크기가 커야 하는 단점이 있다. 소자의 크기가 커짐에 따라 구동소자가 차지하는 면적이 커지게 되고 이에 따라 각 픽셀의 개구율이 줄어드는 단점이 있다. In the conventional technology as described above, since the amorphous silicon thin film transistor has characteristics of low carrier mobility and low on / off ratio, there is a disadvantage in that the size of the device must be relatively large to obtain desired characteristics. As the size of the device increases, the area occupied by the driving device becomes large, thereby decreasing the aperture ratio of each pixel.

다결정 실리콘 박막 트랜지스터의 경우에는 소자의 특성은 우수하나 공정이 복잡하다는 단점이 있다. 소스/드레인 형성 시 도핑공정이 필수적이고, 도펀트의 활성화를 위해 열처리 공정을 진행해야 한다. 또한, 실리콘 박막의 결정화를 위해 고온 열처리나 레이저 열처리 같은 저온 열처리 공정이 추가적으로 필요하다. 능동형 평판 디스플레이 구동소자의 적용을 위해서는 500 ℃ 이하의 저온 공정이 요구되므로 열처리로(Furnace)를 이용한 열처리는 불가능하여 레이저를 이용한 국부적인 열처리를 주로 하게 되는데 이때에도 기판에 높은 온도가 인가되는 단점이 있다. 이를 해결하기 위해 금속층을 이용한 저온 열처리 방법 등을 적용하기도 하 나 이러한 방법도 누설전류의 증가 등 소자의 특성을 저하시키는 문제점이 있다.In the case of polycrystalline silicon thin film transistors, the device characteristics are excellent, but the process is complicated. A doping process is essential when forming the source / drain, and a heat treatment process is required to activate the dopant. In addition, in order to crystallize the silicon thin film, a low temperature heat treatment process such as a high temperature heat treatment or a laser heat treatment is additionally required. Since the low temperature process below 500 ℃ is required for the application of the active flat panel display driving element, the heat treatment using the furnace is impossible, so the local heat treatment using the laser is mainly performed. have. In order to solve this problem, a low temperature heat treatment method using a metal layer may be applied, but such a method also has a problem of lowering device characteristics such as an increase in leakage current.

마이크로 결정질 실리콘 박막이 적용된 기 발명된 트랜지스터의 경우, 채널 영역을 비정질 실리콘 박막에서 마이크로 결정질 실리콘 박막으로 대체한 효과로 인하여 소자의 이동도는 증가하나 게이트 절연막과 채널의 접합면을 통해 흐르는 누설전류는 감소시킬 수 없다. 이는 마이크로 결정질 실리콘 박막의 적용에 따른 누설전류의 증가특성을 채널 하부에는 비정질 실리콘 박막을 적용하여 일부 감소시키고자 하였으나 채널 상부의 누설전류는 해결하지 못하고 있다In the case of the transistors in which the microcrystalline silicon thin film is applied, the mobility of the device increases due to the effect of replacing the channel region with the microcrystalline silicon thin film from the amorphous silicon thin film, but the leakage current flowing through the junction between the gate insulating film and the channel Cannot be reduced. This attempted to partially reduce the leakage current increase due to the application of the microcrystalline silicon thin film by applying an amorphous silicon thin film to the lower part of the channel, but the leakage current of the upper part of the channel was not solved.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 트랜지스터의 활성층 영역에 적용된 마이크로 결정질 실리콘 박막의 상,하부에 비정질 실리콘 박막을 형성하여, 캐리어의 이동도가 높고, 누설전류를 감소시키기 위한 실리콘 박막 트랜지스터 및 그 제조방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, by forming an amorphous silicon thin film on the upper and lower portions of the microcrystalline silicon thin film applied to the active layer region of the transistor, the carrier mobility is high, SUMMARY OF THE INVENTION An object of the present invention is to provide a silicon thin film transistor for reducing leakage current and a method of manufacturing the same.

본 발명의 상기 목적은 투명한 기판; 상기 기판 상에 형성되어 있는 게이트; 상기 게이트를 덮고 있는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되어 있는 비정질 실리콘 박막/마이크로 결정질 실리콘 박막/비정질 실리콘 박막의 3중 구조로 된 실리콘 박막을 포함하는 실리콘 박막 트랜지스터에 의해 달성된다.The object of the present invention is a transparent substrate; A gate formed on the substrate; A gate insulating film covering the gate; And a silicon thin film having a triple structure of an amorphous silicon thin film / micro crystalline silicon thin film / amorphous silicon thin film formed on the gate insulating film.

본 발명의 다른 목적은 기판 상부에 게이트를 증착한 후, 상기 게이트를 패터닝하는 단계; 게이트 절연막과 하부 비정질 실리콘 박막을 순차적으로 증착한 후, 상기 하부 비정질 실리콘 박막을 패터닝하는 단계; 마이크로 결정질 실리콘 박막을 증착한 후, 상기 마이크로 결정질 실리콘 박막을 패터닝하는 단계; 및 상부 비정질 실리콘 박막을 증착한 후, 상기 상부 비정질 실리콘 박막을 패터닝하는 단계를 포함하는 실리콘 박막 트랜지스터 제조방법에 의해 달성된다.Another object of the present invention is to deposit a gate on a substrate, and then patterning the gate; Sequentially depositing a gate insulating film and a lower amorphous silicon thin film, and then patterning the lower amorphous silicon thin film; After depositing a microcrystalline silicon thin film, patterning the microcrystalline silicon thin film; And after depositing the upper amorphous silicon thin film, patterning the upper amorphous silicon thin film.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a는 본 발명에 따른 박막 트랜지스터를 나타내는 단면도이다. 도 2a에 도시된 바와 같이, 투명한 기판(100), 상기 기판(100) 상에 형성되어 있는 게이트(110), 상기 게이트(110)를 덮고 있는 게이트 절연막(120), 상기 게이트 절연막(120) 상에 형성된 상부 비정질 실리콘 박막(130a)/마이크로 결정질 실리콘 박막(140)/하부 비정질 실리콘 박막(130b)의 순차적인 3중 구조로 제작된 실리콘 박막, 상기 3중 구조로 된 실리콘 박막의 소정 부분을 덮고 있는 제 1 절연막(150); 상기 제 1 절연막(150)의 소정 부분을 덮고 있는 N-형 마이크로 결정질 실리콘 박막(160); 상기 N-형 마이크로 결정질 실리콘 박막(160)의 소정 부분을 덮고 있는 제 2 절연막(170); 및 상기 제 2 절연막(170)과 N-형 마이클 결정질 실리콘 박막(160) 사이에 형성된 금속층(180)으로 구성되어 있다. 상기 기판(100)은 금속, 플라스틱, 실리콘 및 글래스 중 어느 하나를 사용한다.2A is a cross-sectional view illustrating a thin film transistor according to the present invention. As shown in FIG. 2A, the transparent substrate 100, the gate 110 formed on the substrate 100, the gate insulating layer 120 covering the gate 110, and the gate insulating layer 120 are disposed on the substrate 100. A silicon thin film made of a sequential triple structure of the upper amorphous silicon thin film 130a / microcrystalline silicon thin film 140 / lower amorphous silicon thin film 130b formed on the substrate, and covering a predetermined portion of the triple thin silicon film A first insulating film 150; An N-type microcrystalline silicon thin film 160 covering a predetermined portion of the first insulating film 150; A second insulating film 170 covering a predetermined portion of the N-type microcrystalline silicon thin film 160; And a metal layer 180 formed between the second insulating layer 170 and the N-type Michael crystalline silicon thin film 160. The substrate 100 uses any one of metal, plastic, silicon, and glass.

도 2b 내지 도 2g는 본 발명에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다. 도 2b에 도시된 바와 같이, 기판(100) 상부에 게이트(110)를 증착한 후, 상기 게이트(110) 상에 포토레지스트(미도시)를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 게이트(110)를 식각한 후, 상기 포토레지스트를 제거한다. 2B to 2G are cross-sectional views illustrating a method of manufacturing the thin film transistor according to the present invention. As shown in FIG. 2B, after the gate 110 is deposited on the substrate 100, a photoresist (not shown) is coated on the gate 110, and the photoresist is exposed to light using a mask. By doing so, a pattern is formed. After etching the gate 110 using the photoresist pattern as a mask, the photoresist is removed.

도 2c에 도시된 바와 같이, 게이트 절연막(120)과 하부 비정질 실리콘 박막(130b)을 순차적으로 증착한 후, 상기 하부 비정질 실리콘 박막(130b) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 하부 비정질 실리콘 박막(130b) 식각한 후, 상기 포토레지스트를 제거한다.As illustrated in FIG. 2C, the gate insulating layer 120 and the lower amorphous silicon thin film 130b are sequentially deposited, and then a photoresist is applied on the lower amorphous silicon thin film 130b and the photo is masked. By exposing and developing a resist, a pattern is formed. After etching the lower amorphous silicon thin film 130b using the photoresist pattern as a mask, the photoresist is removed.

또한, 마이크로 결정질 실리콘 박막(140)을 증착한 후, 상기 마이크로 결정질 실리콘 박막(140) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 마이크로 결정질 실리콘 박막(140)을 식각한 후, 상기 포토레지스트를 제거한다.In addition, after depositing the micro crystalline silicon thin film 140, a photoresist is applied on the micro crystalline silicon thin film 140, and the pattern is formed by exposing and developing the photoresist using a mask. After etching the micro crystalline silicon thin film 140 using the photoresist pattern as a mask, the photoresist is removed.

또한, 상부 비정질 실리콘 박막(130a)을 증착한 후, 상부 비정질 실리콘(130a) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 상부 비정질 실리콘(130a)을 식각한 후, 상기 포토레지스트를 제거한다.In addition, after the upper amorphous silicon thin film 130a is deposited, a photoresist is applied on the upper amorphous silicon 130a, and the pattern is formed by exposing and developing the photoresist using a mask. After etching the upper amorphous silicon 130a using the photoresist pattern as a mask, the photoresist is removed.

도 2d에 도시된 바와 같이, 제 1 절연막(150)을 증착한 후, 상기 제 1 절연 막(150) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 제 1 절연막(150)을 식각한 후, 상기 포토레지스트를 제거한다.As illustrated in FIG. 2D, after depositing the first insulating film 150, a photoresist is applied on the first insulating film 150, and the pattern is formed by exposing and developing the photoresist using a mask. do. After etching the first insulating layer 150 using the photoresist pattern as a mask, the photoresist is removed.

도 2e에 도시된 바와 같이, N-형 마이크로 결정질 실리콘 박막(160)을 증착한 후, 상기 N-형 마이크로 결정질 실리콘 박막(160) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 N-형 마이크로 결정질 실리콘 박막(160)을 식각한 후, 상기 포토레지스트를 제거한다.As shown in FIG. 2E, after depositing the N-type microcrystalline silicon thin film 160, a photoresist is applied on the N-type microcrystalline silicon thin film 160, and the photoresist is applied using a mask. By exposing and developing, a pattern is formed. After etching the N-type microcrystalline silicon thin film 160 using the photoresist pattern as a mask, the photoresist is removed.

도 2f에 도시된 바와 같이, 제 2 절연막(170)을 증착한 후, 상기 제 2 절연막(170) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 제 2 절연막(170)을 식각한 후, 상기 포토레지스트를 제거한다.As shown in FIG. 2F, after depositing the second insulating film 170, a pattern is formed by applying photoresist on the second insulating film 170 and exposing and developing the photoresist using a mask. . After etching the second insulating layer 170 using the photoresist pattern as a mask, the photoresist is removed.

도 2g에 도시된 바와 같이, 금속층(180)을 증착한 후, 상기 금속층(180) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 금속층(180)을 식각한 후, 상기 포토레지스트를 제거한다.As shown in FIG. 2G, after depositing the metal layer 180, a photoresist is applied on the metal layer 180, and the pattern is formed by exposing and developing the photoresist using a mask. After etching the metal layer 180 using the photoresist pattern as a mask, the photoresist is removed.

상기와 같은 공정을 통해 하부 게이트 구조의 마이크로 결정질 실리콘 박막 트랜지스터가 완성된다.Through the above process, a microcrystalline silicon thin film transistor having a lower gate structure is completed.

도 3a 및 도 3b는 본 발명에 따른 마이크로 결정질 실리콘 박막 트랜지스터의 다른 실시예를 나타내는 단면도이다. 도 3a는 마이크로 결정질 실리콘 박막 (140) 상부에 게이트(110)가 형성된 박막 트랜지스터의 상부 게이트 구조를 나타내고 있고, 도 3b는 마이크로 결정질 실리콘 박막(140) 상부와 하부에 이중 게이트(110)가 형성된 박막 트랜지스터의 상/하부 게이트 구조를 나타내고 있다.3A and 3B are cross-sectional views illustrating another embodiment of the microcrystalline silicon thin film transistor according to the present invention. 3A illustrates an upper gate structure of a thin film transistor in which a gate 110 is formed on the micro crystalline silicon thin film 140, and FIG. 3B illustrates a thin film in which a double gate 110 is formed on and under the micro crystalline silicon thin film 140. The upper and lower gate structures of the transistor are shown.

본 발명의 박막 트랜지스터는 기존의 비정질, 다결정 실리콘 박막 트랜지스터의 활성층과 소스/드레인층을 마이크로 결정질 실리콘 박막을 적용하여 구동소자를 제작한다. In the thin film transistor of the present invention, a microcrystalline silicon thin film is applied to an active layer and a source / drain layer of an existing amorphous and polycrystalline silicon thin film transistor to manufacture a driving device.

따라서, 상기 구동소자에 적용되는 마이크로 결정질 실리콘 박막 증착시 수소 가스의 혼합비 변화에 따라 결정화 정도를 조절할 수 있으므로 결정화를 위한 추가적인 열처리 공정이 필요하지 않게 되고, 소스/드레인층 형성시에도 P-형 또는 N-형의 도핑층을 추가적인 도핑이나 열처리 공정없이 형성할 수 있기 때문에 간단한 공정으로 제작이 가능하다.Therefore, since the degree of crystallization can be adjusted according to the mixing ratio of hydrogen gas when the micro crystalline silicon thin film is applied to the driving device, an additional heat treatment process for crystallization is not required, and even when forming a source / drain layer, a P-type or Since the N-type doped layer can be formed without additional doping or heat treatment, it can be manufactured in a simple process.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명에 따르면, 기존의 비정질 실리콘 박막 트랜지스터나 다결정 실리콘 박막 트랜지스터의 단점을 최소화하면서, 능동형 디스플레이 구동소자에 적용 가능한 마이크로 결정질 실리콘 박막 트랜지스터의 제조공정을 단순화할 수 있 다. Therefore, according to the present invention, it is possible to simplify the manufacturing process of the microcrystalline silicon thin film transistor applicable to the active display driving device while minimizing the disadvantages of the existing amorphous silicon thin film transistor or the polycrystalline silicon thin film transistor.

또한, 기존의 비정질 실리콘 박막 트랜지스터에 비해 이동도 특성은 향상되고, 누설전류 특성의 저하 없이 우수한 소자를 제작할 수 있다.In addition, compared with the conventional amorphous silicon thin film transistor, mobility characteristics are improved, and an excellent device can be manufactured without deterioration of leakage current characteristics.

따라서, 능동형 액정 디스플레이(AM-LCD)나 능동형 유기 디스플레이(AM-OLED) 등의 구동소자를 상대적으로 간단한 공정으로 우수한 특성을 갖도록 제작함으로써 생산 단가의 감소 및 제품 특성이 향상되는 효과가 있다. Accordingly, by manufacturing driving devices such as an active liquid crystal display (AM-LCD) or an active organic display (AM-OLED) to have excellent characteristics in a relatively simple process, there is an effect of reducing production cost and improving product characteristics.

Claims

Transparent substrates;

A gate formed on the substrate;

A gate insulating film covering the gate; And

A silicon thin film having a triple structure of an amorphous silicon thin film, a micro crystalline silicon thin film, and an amorphous silicon thin film formed on the gate insulating film,

And the gate is formed of a microcrystalline silicon thin film upper and lower double gates.

The method of claim 1;

A first insulating film covering a predetermined portion of the laminated silicon thin film;

An N-type microcrystalline silicon thin film covering a predetermined portion of the first insulating film;

A second insulating film covering a predetermined portion of the N-type microcrystalline silicon thin film; And

A metal layer formed between the second insulating film and the N-type microcrystalline silicon thin film

Silicon thin film transistor, characterized in that further comprises.

delete

The method of claim 1,

The substrate is a silicon thin film transistor, characterized in that using any one of metal, plastic, silicon and glass.

After depositing a gate over the substrate, patterning the gate;

After depositing a gate insulating film and a lower amorphous silicon thin film, patterning the lower amorphous silicon thin film;

After depositing a microcrystalline silicon thin film, patterning the microcrystalline silicon thin film; And

After depositing the amorphous silicon thin film, patterning the upper amorphous silicon thin film,

The gate is a silicon thin film transistor manufacturing method, characterized in that formed by the microcrystalline silicon thin film upper / lower double gate.

The method of claim 5,

After depositing a first insulating film, patterning the first insulating film;

After depositing an N-type micro crystalline silicon thin film, patterning the N-type micro crystalline silicon thin film;

After depositing a second insulating film, patterning the second insulating film; And

After depositing a metal layer, patterning the metal layer

Silicon thin film transistor manufacturing method characterized in that it further comprises.

delete

The method of claim 5,

The micro crystalline thin film is a silicon thin film transistor manufacturing method of manufacturing by adjusting the mixing ratio of hydrogen gas in the deposition gas.