KR20020076934A - Apparatus for thin film transistor liquid crystal display and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A thin film transistor liquid crystal display and a method for manufacturing the same are provided to increase operating current and decrease leakage current by controlling the thickness of first and second silicon films of an active layer, thereby obtaining the optimum characteristics of a thin film transistor. CONSTITUTION: A method for manufacturing a thin film transistor liquid crystal display includes the steps of forming a gate electrode(13a) on a transparent insulating board(11), forming a gate insulating film(15) and an active layer(17) formed of a double film of first and second silicon films(17a,17b) having different resistance, forming source and drain electrodes(21a,21b) by evaporating a metal film for source and drain electrodes and patterning the metal film thereafter, forming a protective film(23) on the transparent insulating board in which the source and drain electrodes are formed and forming a via hole disclosing a predetermined part of the source electrode, and forming a pixel electrode(25) on the protective film to be contacted with the disclosed source electrode.

Description

박막트랜지스터 액정표시장치 및 그 제조방법{Apparatus for thin film transistor liquid crystal display and method for manufacturing the same}Thin film transistor liquid crystal display and its manufacturing method {Apparatus for thin film transistor liquid crystal display and method for manufacturing the same}

본 발명은 박막트랜지스터 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 채널용 활성층을 이중막으로 형성하여 동작전류(Ion)는 높이고 누설전류(Ioff)를 낮추어 박막트랜지스터 특성을 개선한 박막트랜지스터 액정표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor liquid crystal display device and a method of manufacturing the same. More particularly, the active layer for the channel is formed as a double layer to increase the operating current (I on ) and lower the leakage current (I off ) to improve the thin film transistor characteristics. A thin film transistor liquid crystal display device and a manufacturing method thereof are provided.

일반적으로 액정표시장치에 있어서, 액티브 매트릭스형 액정표시장치는 고속응답성을 갖고, 많은 화소의 갯수를 갖는다. 이에 따라, 디스플레이 화면의 고화질화, 대형화, 컬러화면 등을 실현하는 특성을 지니며, 휴대형 텔레비전, 노트북 컴퓨터, 자동차 항법장치 등에 이용된다.In general, in a liquid crystal display device, an active matrix liquid crystal display device has high-speed response and has a large number of pixels. As a result, the display screen has high quality, large size, color screen, and the like, and is used in portable televisions, notebook computers, automobile navigation systems, and the like.

이러한 액티브 매트릭스형 액정표시장치에서 화소전극을 선택적으로 온/오프시키기 위하여 게이트 라인과 데이터 라인이 교차하는 부위에 박막트랜지스터와 같은 스위칭 소자가 배치 설계된다.In such an active matrix liquid crystal display device, a switching element such as a thin film transistor is disposed at a portion where a gate line and a data line cross each other to selectively turn on / off a pixel electrode.

이러한 관점에서 종래의 박막트랜지스터 액정표시장치 및 그 제조방법을 도 1a내지 1e를 참조하여 설명한다.In this regard, a conventional thin film transistor liquid crystal display and a manufacturing method thereof will be described with reference to FIGS. 1A to 1E.

종래의 박막트랜지스터 및 그 제조방법은, 먼저, 도 1a에 도시된 바와 같이, 투명성 절연기판, 예를 들어, 유리기판(1) 상부에 게이트 전극 배선용 금속층을 일정 두께로 증착한다. 그리고 나서, 제 1 마스크 공정을 통하여 상기 금속층의 일정부분을 패터닝하여 게이트전극(3a) 및 공통전극(3a)을 형성한다.In a conventional thin film transistor and a method of manufacturing the same, first, as shown in FIG. 1A, a metal layer for gate electrode wiring is deposited on a transparent insulating substrate, for example, a glass substrate 1, to a predetermined thickness. Then, a portion of the metal layer is patterned through the first mask process to form the gate electrode 3a and the common electrode 3a.

이어, 도 1b에 도시된 바와 같이, 상기 게이트전극(3a) 및 공통전극(3a)이 형성된 유리기판(1) 상부에 게이트 절연막(5)을 일정 두께로 증착한 후, 박막트랜지스터의 채널 역할을 비정질 활성층(7)과 도핑된 비정질 실리콘층(9)을 순차적으로 증착한다. 그 후, 제 2 마스크 공정으로 상기 비정질 활성층(7)과 도핑된 비정질 실리콘층(9)을 박막트랜지스터 예정 영역에 존재하도록 패터닝한다.Subsequently, as shown in FIG. 1B, the gate insulating film 5 is deposited to a predetermined thickness on the glass substrate 1 on which the gate electrode 3a and the common electrode 3a are formed, and then serve as a channel of the thin film transistor. The amorphous active layer 7 and the doped amorphous silicon layer 9 are sequentially deposited. Thereafter, in the second mask process, the amorphous active layer 7 and the doped amorphous silicon layer 9 are patterned to exist in the thin film transistor predetermined region.

그 다음, 도 1c에 도시된 바와 같이, 상기 게이트 절연막(5), 비정질 활성층(7) 및 도핑된 비정질 실리콘층(9)이 형성된 유리기판(1) 상부에 소오스/드레인 전극용 금속막을 증착한 후, 상기 금속막이 비정질 활성층(7) 양측에 존재하도록 제 3 마스크 공정으로 패터닝하여 소오스 전극(11a)과 드레인 전극(11a)을 형성한다. 이때, 소오스 전극 (11a)과 드레인 전극(11a)의 패터닝 공정시 그 하부의 도핑된 비정질 실리콘층(9)도 패터닝된다.Next, as shown in FIG. 1C, a metal film for source / drain electrodes is deposited on the glass substrate 1 on which the gate insulating film 5, the amorphous active layer 7, and the doped amorphous silicon layer 9 are formed. Thereafter, the metal film is patterned by a third mask process so that the metal film exists on both sides of the amorphous active layer 7 to form a source electrode 11a and a drain electrode 11a. At this time, during the patterning process of the source electrode 11a and the drain electrode 11a, the doped amorphous silicon layer 9 is also patterned.

이후, 도 1d에 도시된 바와 같이, 상기 소오스 전극 (11a)과 드레인 전극(11a)이 형성된 유리기판(1) 상부에, 예를 들어 실리콘 질화물을 사용하여 보호막(13)을 형성한다. 그 후, 상기 소오스 전극(11a)의 일정부분이 노출되도록 제 4 마스크 공정으로 상기 보호막(13)을 식각하여 비아홀(14)을 형성한다.Thereafter, as shown in FIG. 1D, the passivation layer 13 is formed on the glass substrate 1 on which the source electrode 11a and the drain electrode 11a are formed, for example, using silicon nitride. Thereafter, the passivation layer 13 is etched by a fourth mask process so that a portion of the source electrode 11a is exposed to form a via hole 14.

이어, 도 1e에 도시된 바와 같이, 상기 비아홀(h)을 통하여 노출된 소오스 전극(11b)과 콘택되도록 상기 보호막(13) 상부에 ITO(Indium Tin Oxide)막을 증착한 후, 제 5 마스크 공정을 통하여 상기 ITO막의 소정부분을 식각하여 화소전극(15)을 형성하여 박막트랜지스터를 포함하는 박막트랜지스터 액정표시장치의 하부 어레이기판을 완성하게 된다.Subsequently, as illustrated in FIG. 1E, an indium tin oxide (ITO) film is deposited on the passivation layer 13 to contact the source electrode 11b exposed through the via hole h, and then a fifth mask process is performed. A predetermined portion of the ITO film is etched to form the pixel electrode 15 to complete the lower array substrate of the thin film transistor liquid crystal display including the thin film transistor.

이러한 박막트랜지스터를 포함하는 박막트랜지스터 액정표시장치의 하부 어레이기판에 있어서, 전류가 흐르는 채널층, 즉 비정질 활성층(7)은 박막트랜지스터 액정표시장치의 특성을 결정하게 된다.In the lower array substrate of the thin film transistor liquid crystal display including the thin film transistor, the channel layer through which the current flows, that is, the amorphous active layer 7, determines the characteristics of the thin film transistor liquid crystal display.

여기서, 상기 채널층을 흐르는 전류중 동작전류(Ion)는 화소전극으로의 전하량을 결정짓고, 누설전류(Ioff)는 화면품위에 밀접한 관련이 있어, 동작전류(Ion)와 누설전류(Ioff)의 비 Ion/Ioff가 클수록 화면의 대비비(Contrast ratio)와 밝기가 우수하다.Here, the operating current I on of the current flowing through the channel layer determines the amount of charge to the pixel electrode, and the leakage current I off is closely related to the screen quality, so that the operating current I on and the leakage current ( the ratio I on / I off of I off) the greater is excellent in contrast ratio (contrast ratio) and the brightness of the screen.

종래의 박막트랜지스터 액정표시장치 및 그 제조방법에 있어서는, 비정질 활성층이 단일층이므로 일단 비정질 활성층이 형성되면, 동작전류(Ion)와 누설전류(Ioff)의 비 Ion/Ioff가 비정질 활성층의 물성에 의해 결정되어 버린다.In the conventional thin film transistor liquid crystal display device and its manufacturing method, since the film is amorphous active layer is a single layer once the amorphous active layer is formed, and the operating current (I on) and the ratio I on / I off an amorphous active layer of a leakage current (I off) It is determined by the physical properties of.

따라서, 동작전류(Ion)와 누설전류(Ioff)의 비 Ion/Ioff가 동시에 비정질 활성층의 물성에 영향을 받기 때문에 동작전류(Ion)와 누설전류(Ioff)를 개별적으로 제어할 수 없다는 문제점이 있었다.Therefore, the operating current (I on) and leakage current (I off) ratio I on / I off at the same time, the operating current (I on) and leakage current (I off) since it affects the amorphous active properties of the individually controllable There was a problem that can not be done.

이에 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 동작전류(Ion)의 증가와 누설전류(Ioff)의 감소를 통해 Ion/Ioff를 크게 개선하여 최적의 박막트랜지스터 특성을 얻을 수 있는 박막트랜지스터 액정표시장치 및 그 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the problems of the prior art, the object of the present invention is to improve the I on / I off greatly by increasing the operating current (I on ) and reducing the leakage current (I off ) The present invention provides a thin film transistor liquid crystal display device and a method of manufacturing the same, which can obtain thin film transistor characteristics.

도 1a 내지 1e는 종래 기술에 따른 박막트랜지스터 액정표시장치 및 그 제조방법을 설명하기 위한 각 공정별 단면도.1A to 1E are cross-sectional views of respective processes for explaining a thin film transistor liquid crystal display device and a method of manufacturing the same according to the prior art.

도 2a 내지 2e는 본 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법을 설명하기 위한 각 공정별 단면도.2A through 2E are cross-sectional views of respective processes for explaining a thin film transistor liquid crystal display device and a method of manufacturing the same according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

11; 투명성 절연기판13a; 게이트 전극11; Transparent insulating substrate 13a; Gate electrode

13b; 공통전극15; 게이트 절연막13b; Common electrode 15; Gate insulating film

17; 활성층17a; 제 1 실리콘막17; Active layer 17a; First silicon film

17b; 제 2 실리콘막19; 도핑된 비정질 실리콘층17b; Second silicon film 19; Doped amorphous silicon layer

21a; 소오스 전극21b; 드레인 전극21a; Source electrode 21b; Drain electrode

23; 보호막25; 화소전극23; Protective film 25; Pixel electrode

상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법은, 투명성 절연기판 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 투명성 절연기판 상부에 게이트 절연막과, 서로 다른 저항값을 갖는 제 1 실리콘막과 제 2 실리콘막의 이중막으로 구성되는 활성층을 형성하는 단계; 상기 투명성 절연기판 결과물 상부에 소오스 전극 및 드레인 전극용 금속막을 증착한 후, 상기 금속막을 패터닝하여 소오스 전극 및 드레인 전극을 형성하는 단계; 상기 소오스 전극 및 드레인 전극이 형성된 투명성 절연기판 전면상에 보호막을 형성한 다음, 상기 소오스 전극의 일정부분을 노출시키는 비아홀을 형성하는 단계; 및 상기 보호막상에 상기 비아홀을 통해 노출된 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a thin film transistor liquid crystal display device and a method of manufacturing the same; forming a gate electrode on a transparent insulating substrate; Forming an active layer including a gate insulating layer and a double layer of a first silicon layer and a second silicon layer having different resistances on the transparent insulating substrate on which the gate electrode is formed; Depositing a metal film for a source electrode and a drain electrode on the resultant of the transparent insulating substrate, and then patterning the metal film to form a source electrode and a drain electrode; Forming a protective film on an entire surface of the transparent insulating substrate on which the source electrode and the drain electrode are formed, and then forming a via hole exposing a portion of the source electrode; And forming a pixel electrode in contact with the source electrode exposed through the via hole on the passivation layer.

이하 본 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법을 첨부한 도면에 의거하여 상세히 설명한다.Hereinafter, a thin film transistor liquid crystal display and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 2e는 본 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법을 설명하기 위한 각 공정별 단면도이다.2A to 2E are cross-sectional views of respective processes for explaining a thin film transistor liquid crystal display device and a method of manufacturing the same according to the present invention.

본 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법은, 먼저, 도 2a에 도시된 바와 같이, 투명성 절연기판(11), 예를 들어, 유리기판 상부에 전기전도도가 우수한 금속을 이용하여 게이트 전극용 금속층을 일정 두께로 증착한다. 그리고 나서, 제 1 마스크 공정을 통하여 상기 금속층을 원하는 형태로 패터닝하여 게이트 전극(13a) 및 공통전극(13b)을 형성한다.In the thin film transistor liquid crystal display device and a method of manufacturing the same according to the present invention, first, as shown in FIG. 2A, a transparent insulating substrate 11, for example, a gate electrode using a metal having excellent electrical conductivity on a glass substrate. A metal layer is deposited to a certain thickness. Then, the metal layer is patterned into a desired shape through a first mask process to form a gate electrode 13a and a common electrode 13b.

이후, 도 2b에 도시된 바와 같이, 상기 게이트 전극(13a) 및 공통전극(13b)이 형성된 투명성 절연기판(11) 전면상에 게이트 절연막(15)을 일정 두께로 증착한 다음, 박막트랜지스터의 채널역할을 하는 활성층(17)과 오믹층 역할을 하는 도핑된비정질 실리콘층(19)을 순차적으로 증착한다.Thereafter, as shown in FIG. 2B, the gate insulating layer 15 is deposited to a predetermined thickness on the entire surface of the transparent insulating substrate 11 on which the gate electrode 13a and the common electrode 13b are formed, and then a channel of the thin film transistor. The active layer 17 serving as a role and the doped amorphous silicon layer 19 serving as an ohmic layer are sequentially deposited.

이어서, 제2마스크 공정으로 상기 활성층(17)과 도핑된 비정질 실리콘층(19)을 원하는 형태로 패터닝하여 백채널을 포함하는 박막트랜지스터 예정영역을 형성한다. 이때, 상기 박막트랜지스터의 채널역할을 하는 활성층(17)은 상기 게이트 절연막(15)쪽의 결정질 구조인 제 1 실리콘막(17a)과 백채널쪽의 비정질 구조의 제 2 실리콘막(17b)으로 구성된 이중막 구조로 형성한다. 상기 이중막 구조는 다음과 같이 형성한다.Subsequently, the active layer 17 and the doped amorphous silicon layer 19 are patterned to a desired shape in a second mask process to form a thin film transistor predetermined region including a back channel. At this time, the active layer 17 serving as a channel of the thin film transistor is composed of a first silicon film 17a, which is a crystalline structure on the gate insulating film 15 side, and a second silicon film 17b, which is an amorphous structure on the back channel side. It is formed into a double membrane structure. The double layer structure is formed as follows.

먼저, 상기 게이트 절연막(15) 상부에 결정질 구조를 갖는 제 1 실리콘막(17a)을 형성한다. 이 경우, 증착 물질원(species)이 기판 표면에서 높은 이동도를 가지기 위해선 비정질 구조가 아닌 규칙적인 결정질 구조가 유리하다. 따라서, 상기 증착 물질원의 증착시 결정구조를 이룰 수 있도록 증착속도를 낮추어 준다.First, a first silicon layer 17a having a crystalline structure is formed on the gate insulating layer 15. In this case, a regular crystalline structure, rather than an amorphous structure, is advantageous for the deposition material source to have high mobility at the substrate surface. Therefore, the deposition rate is lowered to achieve a crystal structure when the deposition material source is deposited.

여기서, 증착속도가 증가할수록 그에 따라 형성되는 증착층은 비정질 구조로 되고, 이와 반대로 증착속도가 감소할수록 그에 따라 형성되는 증착층은 결정질 구조로 된다. 한편, 상기 하부 저저항층(17a)이 결정질 구조, 특히 미세결정질 구조가 형성될 수 있도록 하는 증착속도는 분당 수백 Å이하, 바람직하게는 분당 수십 Å이하, 더욱 바람직하게는 분당 10Å이하이다.Here, as the deposition rate increases, the deposition layer formed accordingly becomes an amorphous structure. On the contrary, as the deposition rate decreases, the deposition layer formed accordingly becomes a crystalline structure. Meanwhile, the deposition rate at which the lower low resistance layer 17a can form a crystalline structure, particularly a microcrystalline structure, is several hundreds kPa or less, preferably several tens of kPa or less, and more preferably 10 kPa or less.

그 다음, 상기 제 1 실리콘막(17a)의 상부, 즉 백채널부 벌크(bulk)영역에 비정질 구조의 제 2 실리콘막(17b)을 형성한다. 상기 제 2 실리콘막(17b)은 소량의 물질을 불순물로 첨가하여 형성시키는데, 상기 불순물로 첨가되는 물질은 전기저항을 높일 수 있고 상기 제 2 실리콘막(17b)을 결정화시키지 않는 특성을 지니고 있어야 한다. 이러한 물질로는 헬륨이나 네온을 포함한 화학주기율표상 0족 기체인 불활성 기체, 산소, 또는 질소를 포함한다. 한편, 상기와 같은 물질은 제 2 실리콘막(17b) 형성시 적어도 약 1 중량퍼센트를 첨가하여야 본 발명에 따른 효과를 얻을 수 있다.Next, a second silicon film 17b having an amorphous structure is formed on the first silicon film 17a, that is, in the bulk region of the back channel part. The second silicon film 17b is formed by adding a small amount of material as an impurity, and the material added as the impurity should have a property of increasing electrical resistance and not crystallizing the second silicon film 17b. . Such materials include inert gases, oxygen, or nitrogen, which are Group 0 gases on the chemical periodic table including helium or neon. On the other hand, in the above material, at least about 1 weight percent must be added when forming the second silicon film 17b to obtain the effect according to the present invention.

여기서, 상기 제 1 실리콘막(17a)과 제 2 실리콘막(17b)과의 두께비는 2 대 8로 하는 것이 바람직하다. 채널층은 100 내지 200Å의 두께에 해당되므로 상기 제 1 막(17a)은 100 내지 200Å의 두께로 형성한다. 그리고, 상기 제 2 실리콘막(17b)의 두께는 800 내지 2,000Å두께, 즉 상기 제 2 실리콘막(17b)의 두께는 누설전류(Ioff)의 크기와 관련되므로 누설전류(Ioff)를 감소시키기 위해서는 전체 활성층(17)의 두께중 상기 제 1 실리콘막(17a)의 100 내지 200Å 두께만을 제외한 두께를 상기 제 2 실리콘막(17b)으로 구성하는 것이 바람직하다.Here, the thickness ratio between the first silicon film 17a and the second silicon film 17b is preferably 2 to 8. Since the channel layer corresponds to a thickness of 100 to 200 μs, the first film 17a is formed to have a thickness of 100 to 200 μs. In addition, the thickness of the second silicon film (17b) is from 800 to 2,000Å thick, that is, reducing the leakage current (I off) is related to the size of the second silicon film (17b) has a leakage current (I off) of a thickness In order to achieve this, the thickness of the entire active layer 17 is preferably composed of the second silicon film 17b except for the thickness of 100 to 200 mm 3 of the first silicon film 17a.

여기서, 상기 제 1 실리콘막(17a)의 두께가 작으면 작을수록 본 발명의 효과가 증대하나 그 두께가 100Å 미만이라면 동작전류(ION)의 크기가 감소하므로 상기 제 1 실리콘막(17a)의 두께는 적어도 100Å 이상이어야 한다.Here, the smaller the thickness of the first silicon film 17a increases the effect of the present invention, but if the thickness is less than 100 mA, the magnitude of the operating current I ON decreases. The thickness should be at least 100 mm.

상기와 같은 공정에 의해서 상기 활성층(17)은, 상대적으로 낮은 전기 저항특성을 지니며 결정질 구조, 바람직하게는 미세결정구조의 제 1 실리콘막(17a)과 상대적으로 높은 전기 저항특성을 지니며 불순물이 첨가된 비정질 구조의 제 2 실리콘막(17b)으로 구성된 이중막 구조로 형성된다.By the above process, the active layer 17 has a relatively low electrical resistance characteristic and has a relatively high electrical resistance characteristic with the first silicon film 17a of the crystalline structure, preferably the microcrystalline structure, and the impurities. It is formed in a double film structure composed of the added second silicon film 17b having an amorphous structure.

이어, 도 2c에 도시된 바와 같이, 상기 투명성 절연기판(11)의 결과물 상부에 소오스 전극 및 드레인 전극용 금속막을 일정두께로 증착한 후, 상기 금속막을 활성층(17) 양측에 존재하도록 제 3마스크 공정으로 패터닝하여, 소오스 전극(21a) 및 드레인 전극(21b)을 형성한다. 이때, 상기 소오스 전극(21a) 및 드레인 전극(21b)을 마스크로 하여 노출된 도핑된 비정질 실리콘층(19)을 패터닝하여 상기 활성층(17)을 일부 노출시킨다.Subsequently, as shown in FIG. 2C, after depositing a metal film for the source electrode and the drain electrode with a predetermined thickness on the resultant of the transparent insulating substrate 11, a third mask is disposed on both sides of the active layer 17. Patterning is performed in a step to form the source electrode 21a and the drain electrode 21b. In this case, the exposed doped amorphous silicon layer 19 is patterned using the source electrode 21a and the drain electrode 21b as a mask to partially expose the active layer 17.

그 후, 도 2d에 도시된 바와 같이, 상기 소오스 전극(21a) 및 드레인 전극(21b)이 형성된 투명성 절연기판(11) 전면상에, 예를 들면 실리콘 질화막으로 보호막(23)을 형성한다. 그리고 나서, 상기 소오스 전극(21a)의 일부분이 노출되도록 제 4 마스크 공정으로 상기 보호막(23)을 식각하여 비아홀(24)을 형성한다.Thereafter, as shown in FIG. 2D, a protective film 23 is formed of, for example, a silicon nitride film on the entire surface of the transparent insulating substrate 11 on which the source electrode 21a and the drain electrode 21b are formed. Thereafter, the passivation layer 23 is etched by a fourth mask process so that a portion of the source electrode 21a is exposed to form a via hole 24.

이어서, 도 2e에 도시된 바와 같이, 상기 비아홀(h)을 통하여 노출된 소오스 전극(21a)과 콘택되도록 보호막(23) 상부에 투명전도체, 예를 들어, ITO막을 증착한다. 그런 다음, 제 5 마스크 공정을 통하여 상기 ITO막의 일정부분을 식각하여 화소전극(25)을 형성하면 박막트랜지스터 액정표시장치의 하부 어레이기판이 완성된다.Subsequently, as illustrated in FIG. 2E, a transparent conductor, for example, an ITO film, is deposited on the passivation layer 23 so as to contact the source electrode 21a exposed through the via hole h. Subsequently, when the pixel electrode 25 is formed by etching a portion of the ITO film through a fifth mask process, the lower array substrate of the thin film transistor liquid crystal display is completed.

이하, 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법에 있어서 동작전류(ION)는 높이고 누설전류(IOFF)를 낮추게 하는 작용은 다음과 같다.Hereinafter, in the thin film transistor liquid crystal display device and a method of manufacturing the same, the operation of increasing the operating current I ON and lowering the leakage current I OFF is as follows.

게이트 전극에 양의 전압이 인가되었을 때의 동작전류(ION)는 채널층 영역에서 채널층과 게이트 절연막과의 계면을 따라서 흐르는 경향이 있고, 이와 반대로게이트 전극에 음의 전압이 인가되었을 때의 누설전류(IOFF)는 채널층 영역에서 백채널쪽의 표면을 따라서 흐르는 경향이 있다.The operating current (I ON ) when a positive voltage is applied to the gate electrode tends to flow along the interface between the channel layer and the gate insulating film in the channel layer region, and conversely, when a negative voltage is applied to the gate electrode. The leakage current I OFF tends to flow along the surface of the back channel side in the channel layer region.

상기와 같이, 동작전류(ION)는 채널층의 저항과 관련되므로 채널층을 결정질로 구성하는 것이 동작전류(ION)를 높이는데 유리하다. 즉, 결정질 구조는 비정질 구조보다 규칙적인 구조를 갖기 때문에 전류가 흐를 때 전하이동도가 비정질 구조에서의 전하이동도 보다 현저히 높다. 따라서, 채널 온(on)일 때 상기와 같은 이유로 해서 높은 동작전류(ION)의 크기를 기대할 수 있다.As described above, since the operating current I ON is related to the resistance of the channel layer, it is advantageous to make the channel layer crystalline to increase the operating current I ON . That is, since the crystalline structure has a more regular structure than the amorphous structure, the charge mobility when the current flows is significantly higher than that in the amorphous structure. Therefore, when the channel is on, a high magnitude of the high operating current I ON can be expected.

이와 반대로, 채널 오프(off)일 때 누설전류(IOFF)는 채널층의 백채널쪽 표면저항과 백채널의 벌크(bulk)저항에 의존한다. 따라서, 본 발명에 있어서는 백채널쪽이 고저항의 제 2 실리콘막(17b)으로 구성되어 있기 때문에 누설전류(IOFF)를 현저히 낮출 수 있게 된다.In contrast, when the channel is off, the leakage current I OFF depends on the surface resistance of the back channel side of the channel layer and the bulk resistance of the back channel. Therefore, in the present invention, since the back channel is made of the high resistance second silicon film 17b, the leakage current I OFF can be significantly lowered.

따라서, 상기 활성층(17)의 이중막 두께를 조절하여 동작전류(Ion), 누설전류(Ioff) 및 그 비(Ion/Ioff)를 조절할 수 있게 된다.Thus, by controlling the thickness of the double layer of the active layer 17, it is possible to adjust the operating current (I on ), leakage current (I off ) and the ratio (I on / I off ).

이상, 본 명세서에 개시된 실시예는 본 발명에 따른 박막트랜지스터 액정표시장치 및 그 제조방법을 이에 한정하려는 의도는 아니며, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.As described above, the embodiments disclosed herein are not intended to limit the thin film transistor liquid crystal display device and the method of manufacturing the same, and may be variously modified without departing from the scope of the present invention.

이상에서 설명한 바와 같이 본 발명에 따른 박막트랜지스터 액정표시장치 및그 제조방법은 다음과 같은 효과가 있다.As described above, the thin film transistor liquid crystal display device and the manufacturing method thereof according to the present invention have the following effects.

본 발명에 있어서는 채널용 활성층의 제 1 실리콘막 및 제 2 실리콘막의 두께조절로 동작전류(Ion)는 높이고 누설전류(Ioff)를 낮추어 최적의 박막트랜지스터 특성을 얻을 수 있으므로 우수한 화면품위를 갖는 박막트랜지스터 액정표시장치를 제조할 수 있다.In the present invention, the optimum thin film transistor characteristics can be obtained by increasing the operating current (I on ) and lowering the leakage current (I off ) by adjusting the thicknesses of the first silicon film and the second silicon film of the channel active layer. A thin film transistor liquid crystal display device can be manufactured.

Claims (12)

투명성 절연기판 상부에 게이트 전극을 형성하는 단계;Forming a gate electrode on the transparent insulating substrate; 상기 게이트 전극이 형성된 투명성 절연기판 상부에 게이트 절연막과, 서로 다른 저항값을 갖는 제 1 실리콘막과 제 2 실리콘막의 이중막으로 구성되는 활성층을 형성하는 단계;Forming an active layer including a gate insulating layer and a double layer of a first silicon layer and a second silicon layer having different resistances on the transparent insulating substrate on which the gate electrode is formed; 상기 투명성 절연기판 결과물 상부에 소오스 전극 및 드레인 전극용 금속막을 증착한 후, 상기 금속막을 패터닝하여 소오스 전극 및 드레인 전극을 형성하는 단계;Depositing a metal film for a source electrode and a drain electrode on the resultant of the transparent insulating substrate, and then patterning the metal film to form a source electrode and a drain electrode; 상기 소오스 전극 및 드레인 전극이 형성된 투명성 절연기판 전면상에 보호막을 형성한 다음, 상기 소오스 전극의 일정부분을 노출시키는 비아홀을 형성하는 단계; 및Forming a protective film on an entire surface of the transparent insulating substrate on which the source electrode and the drain electrode are formed, and then forming a via hole exposing a portion of the source electrode; And 상기 보호막상에 상기 비아홀을 통해 노출된 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.And forming a pixel electrode in contact with the source electrode exposed through the via hole on the passivation layer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 실리콘막은 상기 제 2 실리콘막보다 저항값이 작은 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.And wherein the first silicon film has a smaller resistance value than the second silicon film. 제 2 항에 있어서,The method of claim 2, 상기 제 1 실리콘막은 미세결정질 실리콘막이고, 상기 제 2 실리콘막은 비정질 실리콘막인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.And wherein the first silicon film is a microcrystalline silicon film and the second silicon film is an amorphous silicon film. 제 3 항에 있어서,The method of claim 3, wherein 상기 미세결정질 실리콘막과 비정질 실리콘막의 두께비는 2 대 8인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.The thickness ratio of the microcrystalline silicon film and the amorphous silicon film is 2 to 8, the manufacturing method of the thin film transistor liquid crystal display device. 제 3 항에 있어서,The method of claim 3, wherein 상기 미세결정질 실리콘막의 두께는 100 내지 200Å이고, 상기 비정질 실리콘막의 두께는 800 내지 2,000Å인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.And the thickness of the microcrystalline silicon film is 100 to 200 microseconds, and the thickness of the amorphous silicon film is 800 to 2,000 microseconds. 제 1 항에 있어서,The method of claim 1, 상기 비정질 실리콘막은 소량의 산소 또는 질소를 불순물로 첨가하여 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.The amorphous silicon film is a method of manufacturing a thin film transistor liquid crystal display device, characterized in that formed by adding a small amount of oxygen or nitrogen as an impurity. 투명성 절연기판,Transparency insulation substrate, 상기 투명성 절연기판상에 형성되는 게이트 절연막,A gate insulating film formed on the transparent insulating substrate, 상기 게이트 절연막상에 형성되어 채널부분이 노출되고, 서로 다른 저항값을갖는 제 1 실리콘막과 제 2 실리콘막의 이중막으로 구성되는 활성층,An active layer formed on the gate insulating film and exposing a channel portion, the active layer including a double film of a first silicon film and a second silicon film having different resistance values; 상기 활성층상에 형성되는 소오스 전극 및 드레인 전극,A source electrode and a drain electrode formed on the active layer, 상기 소오스 전극 및 드레인 전극상에 형성되는 보호막, 및A protective film formed on the source electrode and the drain electrode, and 상기 보호막상에 형성되고 상기 소오스 전극과 전기적으로 접속되는 화소전극을 포함하여 구성되는 박막트랜지스터 액정표시장치.And a pixel electrode formed on the passivation layer and electrically connected to the source electrode. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 실리콘막은 상기 제 2 실리콘막보다 저항값이 작은 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the first silicon film has a smaller resistance value than the second silicon film. 제 8 항에 있어서,The method of claim 8, 상기 제 1 실리콘막은 미세결정질 실리콘막이고, 상기 제 2 실리콘막은 비정질 실리콘막인 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the first silicon film is a microcrystalline silicon film, and the second silicon film is an amorphous silicon film. 제 9 항에 있어서,The method of claim 9, 상기 미세결정질 실리콘막과 비정질 실리콘막의 두께비는 2 대 8인 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the thickness ratio of the microcrystalline silicon film and the amorphous silicon film is 2 to 8. 제 10 항에 있어서,The method of claim 10, 상기 미세결정질 실리콘막의 두께는 100 내지 200Å이고, 상기 비정질 실리콘막의 두께는 800 내지 2,000Å인 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the microcrystalline silicon film has a thickness of 100 to 200 microseconds, and the amorphous silicon film has a thickness of 800 to 2,000 microseconds. 제 7 항에 있어서,The method of claim 7, wherein 상기 비정질 실리콘막은 소량의 산소 또는 질소를 불순물로 첨가하여 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치.The amorphous silicon film is formed by adding a small amount of oxygen or nitrogen as an impurity.
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