KR101128100B1 - Thin Film Transistor And Fabricating Method Thereof - Google Patents

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Abstract

본 발명은 반도체층을 구성하는 LDD 영역과 소스 드레인 영역의 계면 특성을 향상시키고, 제조 시간 및 단가를 낮출 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor capable of improving the interfacial characteristics of an LDD region and a source drain region constituting a semiconductor layer, and to lowering manufacturing time and cost.

이를 위해 기판의 상부에 형성된 소스 드레인 영역, 상기 소스 드레인 영역의 내측에 상기 소스 드레인 영역보다 낮은 농도로 도핑되어 형성된 LDD 영역 및 상기 LDD 영역의 내측에 형성된 채널 영역을 포함하는 반도체층과, 상기 반도체층의 상부에 형성되는 제 1 절연층과, 상기 제 1 절연층의 가장자리 상부에 형성되는 제 2 절연층과, 상기 제 1 절연층 및 제 2 절연층의 상부에 형성되는 게이트 전극을 포함하여 이루어지는 박막 트랜지스터가 개시된다.To this end, a semiconductor layer including a source drain region formed on an upper portion of the substrate, an LDD region formed by doping at a lower concentration than the source drain region inside the source drain region, and a channel region formed inside the LDD region; A first insulating layer formed over the layer, a second insulating layer formed over the edge of the first insulating layer, and a gate electrode formed over the first insulating layer and the second insulating layer. Thin film transistors are disclosed.

박막 트랜지스터, LDD, 이온 도핑, 자기 정렬, self align Thin Film Transistor, LDD, Ion Doping, Self Align

Description

박막 트랜지스터 및 그 제조 방법{Thin Film Transistor And Fabricating Method Thereof}Thin Film Transistor and Fabrication Method Thereof

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체층을 구성하는 LDD 영역과 소스 드레인 영역의 계면 특성을 향상시키고, 제조 시간 및 단가를 낮출 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor capable of improving the interfacial characteristics of an LDD region and a source drain region constituting a semiconductor layer and reducing manufacturing time and cost. It is about.

최근 액정 표시 장치(Liquid Crystal Display, LCD)나 능동형 유기 전계 발광 표시 장치(Active Matrix Organic Light Emit Display, AMOLED) 등의 디스플레의 이용이 증가함에 따라, 이에 적용되는 박막 트랜지스터(Thin Film Transistor)의 이용도 역시 증가하고 있다.Recently, as the use of displays such as liquid crystal displays (LCDs) and active matrix organic light emitting displays (AMOLEDs) increases, the use of thin film transistors applied thereto Also increasing.

이러한 박막 트랜지스터는 통상적으로 글래스의 상부에 형성되며, 반도체층을 형성하기 위해 실리콘 결정을 글래스에 증착하여 형성된다. 그리고 실리콘 결정은 수소화된 비정절 실리콘 또는 다결정 실리콘이 사용되고 있다.Such thin film transistors are typically formed on top of glass, and are formed by depositing silicon crystals on the glass to form a semiconductor layer. Hydrogenated amorphous silicon or polycrystalline silicon is used as the silicon crystal.

이중에서 수소화된 비정질 실리콘은 저온 공정에서 이루어질 수 있고, 저가의 절연 기판을 사용할 수 있기 때문에 많이 사용되어 왔다. 그러나 수소화된 비정질 실리콘은 원자 배열이 불규칙하게 이루어지기 때문에 약한 결합 또는 댕글링 본드(Dangling Bond)가 존재하여 빛 조사나 전계 인가시 물질의 구조가 준안정 상태(Quasi-Steady State)로 변화되기 때문에, 안정성 측면에서 문제점이 대두되었다. 또한, 이동도(Mobility) 등의 전기적 특성이 좋지 않아서, 전자 제품에 이용되는 구동 회로로 이용되기 어려운 점이 있었다.Dual hydrogenated amorphous silicon has been widely used because it can be made in a low temperature process and a low-cost insulating substrate can be used. However, because hydrogenated amorphous silicon has irregular atomic arrangements, weak bonds or dangling bonds exist, and the structure of the material changes to quasi-steady state upon light irradiation or electric field application. As a result, problems have arisen in terms of stability. In addition, the electrical characteristics such as mobility (Mobility) is not good, there was a point that it is difficult to be used as a driving circuit used in electronic products.

반면, 다결정 실리콘은 비정질 실리콘에 비해, 전류 구동 능력이 우수하고 동작 속도가 빠른 장점을 갖는다. 따라서, 결정 실리콘은 최근 전자 제품의 화소 스위칭 소자나 구동 회로를 구성하는데 많이 이용되고 있다.On the other hand, polycrystalline silicon has advantages of superior current driving capability and faster operating speed than amorphous silicon. Therefore, crystalline silicon has recently been widely used to form pixel switching elements and drive circuits for electronic products.

그런데 이러한 다결정 실리콘을 이용한 박막 트랜지스터는 일반적으로 게이트 전극을 자기 정렬(Self-Align) 마스크로 이용하여 소스 드레인 영역 형성을 위한 이온 주입 공정이 이루어지기 때문에, 소스 드레인 영역이 채널 영역과 인접하여 위치하게 된다. 그리고 이러한 구조에서는 게이트 전극에 인가되는 전압보다 소스 드레인 영역에 인가되는 전압이 높은 오프(off) 상태에서 소스 드레인 영역으로부터 게이트 전극의 방향으로 수직 전계가 발생하게 되며, 이 전계에 의해 공핍 영역에 포획된 캐리어(carrier)가 여기되고 이탈되어 누설 전류(leakage current)가 발생된다. 그리고 이러한 누설 전류는 구동 소자의 온오프 스위칭에 어려움을 주기 때문에 문제가 된다.However, in the thin film transistor using polycrystalline silicon, since an ion implantation process for forming a source drain region is generally performed using a gate electrode as a self-aligning mask, the source drain region is located adjacent to the channel region. do. In this structure, a vertical electric field is generated in the direction of the gate electrode from the source drain region in the off state in which the voltage applied to the source drain region is higher than the voltage applied to the gate electrode. Carriers are excited and dislodged to generate a leakage current. In addition, this leakage current becomes a problem because it causes difficulty in on / off switching of the driving device.

한편, 이러한 누설 전류를 줄이기 위해 드레인 전계를 분산시키기 위한 여러 구조가 제안되었다. 이 중에서 특히 LDD(Light Doped Drain) 구조는 고농도 불순물 영역(Heavily Doped Region)인 소스 드레인 영역과 채널 영역의 사이에 저농도 불순물 영역(Lightly Doped Region)을 형성하는 구조로서, 누설 전류의 흐름을 저지하는 일종의 저항으로 작용하여 누설 전류 감소를 기대할 수 있기 때문에 많이 이용되고 있다.On the other hand, in order to reduce the leakage current, various structures for dispersing the drain electric field have been proposed. Among these, LDD (Light Doped Drain) structure is a structure that forms a lightly doped region between the source drain region and the channel region, which is a heavily doped region, and prevents the flow of leakage current. It is widely used because it can act as a kind of resistance and can reduce leakage current.

그런데 이러한 LDD 구조는 소스 드레인 영역 형성을 위한 고농도 불순물 이온 도핑 공정과 LDD 영역 형성을 위한 저농도 이온 도핑 공정의 두 단계 이온 도핑 공정을 거치게 된다. 그리고 각 이온 도핑 공정에서 서로 다른 포토마스크(Photo Mask)를 사용하기 때문에 이러한 마스크간의 미스얼라인(Mis-Align)이 발생하는 경우가 있으며, 이에 따라 박막 트랜지스터의 특성을 저하되고 공정 시간 및 비용이 증가하는 문제점이 있다.However, the LDD structure is subjected to a two-step ion doping process of a high concentration impurity ion doping process for forming a source drain region and a low concentration ion doping process for forming an LDD region. In addition, since different photo masks are used in each ion doping process, misalignment may occur between these masks, thereby degrading the characteristics of the thin film transistor and increasing the process time and cost. There is an increasing problem.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체층을 구성하는 LDD 영역과 소스 드레인 영역의 계면 특성을 향상시키고, 제조 시간 및 단가를 낮출 수 있는 박막 트랜지스터 및 그 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned problems, and an object of the present invention is to improve the interfacial characteristics of the LDD region and the source drain region constituting the semiconductor layer, and to reduce the manufacturing time and cost, and the fabrication thereof. In providing a method.

상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터는 기판의 상부에 형성된 소스 드레인 영역, 상기 소스 드레인 영역의 내측에 상기 소스 드레인 영역보다 낮은 농도로 도핑되어 형성된 LDD 영역 및 상기 LDD 영역의 내측에 형성된 채널 영역을 포함하는 반도체층; 상기 반도체층의 상부에 형성되는 제 1 절연층; 상기 제 1 절연층의 가장자리 상부에 형성되는 제 2 절연층; 및 상기 제 1 절연층 및 제 2 절연층의 상부에 형성되는 게이트 전극을 포함할 수 있다.In order to achieve the above object, a thin film transistor according to the present invention includes a source drain region formed on an upper portion of a substrate, an LDD region formed by doping at a lower concentration than the source drain region inside the source drain region, and an inside of the LDD region. A semiconductor layer including a formed channel region; A first insulating layer formed on the semiconductor layer; A second insulating layer formed on an edge of the first insulating layer; And a gate electrode formed on the first insulating layer and the second insulating layer.

여기서, 상기 제 2 절연층은 상기 반도체층의 LDD 영역에 대응하여 형성될 수 있다.The second insulating layer may be formed to correspond to the LDD region of the semiconductor layer.

그리고 상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 2 절연층과 접하여 단차를 이루면서 형성될 수 있다.The gate electrode may be formed while making a step in contact with the first insulating layer in a region corresponding to the channel region of the semiconductor layer and in contact with the second insulating layer in a region corresponding to the LDD region.

또한, 상기 제 2 절연층과 게이트 전극의 사이에는 상기 제 2 절연층과 동일 한 평면 형상을 갖는 제 3 절연층이 더 형성될 수 있다.In addition, a third insulating layer having the same planar shape as the second insulating layer may be further formed between the second insulating layer and the gate electrode.

또한, 상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 3 절연층과 접하여 단차를 이루면서 형성될 수 있다.The gate electrode may be formed while making a step in contact with the first insulating layer in a region corresponding to the channel region of the semiconductor layer and in contact with the third insulating layer in a region corresponding to the LDD region.

또한, 상기 제 2 절연층은 상기 제 1 절연층의 상부를 덮으면서 형성되고, 상기 반도체층의 LDD 영역에 대응되는 영역의 높이가 상기 채널층에 대응되는 높이보다 높도록 단차를 구비하여 형성될 수 있다.The second insulating layer may be formed to cover an upper portion of the first insulating layer, and may be formed with a step so that a height of a region corresponding to the LDD region of the semiconductor layer is higher than a height corresponding to the channel layer. Can be.

또한, 상기 게이트 전극은 상기 제 2 절연층의 상부에 상기 제 2 절연층의 단차를 따라서 형성될 수 있다.In addition, the gate electrode may be formed along the step of the second insulating layer on the second insulating layer.

또한, 상기 제 2 절연층의 상부에는 상기 제 2 절연층의 가장자리를 따라 형성된 제 3 절연층이 더 형성되어 상기 가장자리의 높이가 상기 중앙의 높이에 비해 높도록 형성될 수 있다.In addition, a third insulating layer formed along the edge of the second insulating layer may be further formed on the second insulating layer so that the height of the edge is higher than the height of the center.

또한, 상기 게이트 전극은 상기 반도체층의 상기 채널층에 대응되는 영역은 상기 제 2 절연층에 접하고, LDD 영역에 대응되는 영역은 상기 제 3 절연층에 접하여 단차를 이루도록 형성될 수 있다.The gate electrode may be formed such that a region corresponding to the channel layer of the semiconductor layer contacts the second insulating layer, and a region corresponding to the LDD region contacts the third insulating layer to form a step.

더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계; 상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계; 상기 실리콘박막을 에칭하여 반도체층을 형성하는 제 1 에칭 단계; 상기 반도체층 및 제 1 절 연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계; 상기 제 2 절연막의 중심 영역을 에칭하는 제 2 에칭 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계; 상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 상기 반도체층의 가장자리 영역을 노출시키도록 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하는 제 3 에칭 단계; 및 상기 반도체층의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역과 상기 소스 드레인 영역의 내부에 LDD 영역을 형성하는 이온 주입 단계를 포함할 수 있다.In addition, the method for manufacturing a thin film transistor according to the present invention to achieve the above object is a silicon thin film forming step of forming a silicon thin film on top of the substrate; Forming a first insulating film on the silicon thin film; A first etching step of etching the silicon thin film to form a semiconductor layer; A second insulating film forming step of forming a second insulating film on the semiconductor layer and the first insulating film; A second etching step of etching a center region of the second insulating film; Forming a gate material layer on the first insulating film and the second insulating film; A third etching step of forming a first insulating layer, a second insulating layer, and a gate electrode to etch the first insulating layer, the second insulating layer, and the gate material layer to expose edge regions of the semiconductor layer; And implanting impurities into an edge region of the semiconductor layer to form an LDD region in the source drain region and the source drain region.

여기서, 상기 이온 주입 단계의 이후에는 상기 반도체층에 열처리를 수행하여 상기 LDD 영역으로 상기 불순물을 확산하는 열처리 단계가 더 이루어질 수 있다.Here, after the ion implantation step, a heat treatment step of diffusing the impurities to the LDD region by performing a heat treatment on the semiconductor layer may be further performed.

그리고 상기 제 2 절연막 형성 단계와 제 2 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어질 수 있다.The third insulating film forming step of forming a third insulating film on the second insulating film may be further performed between the second insulating film forming step and the second etching step.

또한, 상기 제 2 에칭 단계는 상기 제 2 절연막의 중심 영역을 에칭하여, 상기 제 1 절연층의 중심 영역을 노출시키는 것일 수 있다.The second etching step may be to etch the central region of the second insulating layer to expose the central region of the first insulating layer.

또한, 상기 제 2 에칭 단계는 상기 제 2 절연막을 에칭하여 상기 제 2 절연층이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 것일 수 있다.In addition, the second etching step may be to etch the second insulating film so that the thickness of the edge region is formed thicker than the central region of the second insulating layer.

또한, 상기 제 3 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행될 수 있다.The third etching step may be performed such that the gate electrode remains on the second insulating layer.

더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계; 상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계; 상기 제 1 절연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계; 상기 제 2 절연막의 중앙 영역을 에칭하는 제 1 에칭 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계; 상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하고, 상기 실리콘 박막의 가장자리 영역을 노출하는 제 2 에칭 단계; 상기 실리콘 박막의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역 및 상기 소스 드레인 영역의 내부에 위치한 LDD 영역을 형성하는 이온 주입 단계; 및 상기 실리콘 박막을 에칭하여 반도체층을 형성하는 제 3 에칭 단계를 포함할 수 있다.In addition, the method for manufacturing a thin film transistor according to the present invention to achieve the above object is a silicon thin film forming step of forming a silicon thin film on top of the substrate; Forming a first insulating film on the silicon thin film; A second insulating film forming step of forming a second insulating film on the first insulating film; A first etching step of etching a central region of the second insulating film; Forming a gate material layer on the first insulating film and the second insulating film; Etching the first insulating film, the second insulating film, and the gate material layer to form a first insulating layer, a second insulating layer, and a gate electrode, and exposing an edge region of the silicon thin film; Implanting an impurity into an edge region of the silicon thin film to form a source drain region and an LDD region located inside the source drain region; And a third etching step of etching the silicon thin film to form a semiconductor layer.

여기서, 상기 이온 주입 단계 및 제 3 에칭 단계의 사이에는 상기 실리콘 박막에 열처리를 수행하여, 상기 불순물이 상기 LDD 영역으로 확산되도록 하는 열처리 단계가 더 이루어질 수 있다.Here, a heat treatment step may be further performed between the ion implantation step and the third etching step to heat-treat the silicon thin film to diffuse the impurities into the LDD region.

그리고 상기 제 2 절연막 형성 단계 및 제 1 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어질 수 있다.In addition, a third insulating film forming step of forming a third insulating film on the second insulating film may be further performed between the second insulating film forming step and the first etching step.

또한, 상기 제 1 에칭 단계는 상기 제 2 절연막의 중심 영역을 에칭하여, 상기 제 1 절연층의 중심 영역을 노출시키는 것일 수 있다.The first etching step may be to etch the central region of the second insulating layer to expose the central region of the first insulating layer.

또한, 상기 제 1 에칭 단계는 상기 제 2 절연막을 에칭하여 상기 제 2 절연층이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 것일 수 있다.In addition, the first etching step may be to etch the second insulating film so that the thickness of the edge region is formed thicker than the central region of the second insulating layer.

또한, 상기 제 2 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행되는 것일 수 있다.In addition, the second etching step may be performed such that the gate electrode remains on the second insulating layer.

상기와 같이 하여 본 발명에 의한 박막 트랜지스터는 반도체층의 상부에 절연막을 형성하여, 공기 노출을 줄임으로써 계면 특성을 향상시킬 수 있다. As described above, the thin film transistor according to the present invention can improve the interfacial properties by forming an insulating film on the upper portion of the semiconductor layer, thereby reducing air exposure.

또한, 상기와 같이 하여 본 발명에 의한 박막 트랜지스터는 게이트 전극을 자기 정렬 구조로 이용하여, 한번의 불순물 주입 공정으로 반도체층의 소스 드레인 영역와 LDD 영역을 형성하여, 마스크(Mask)의 미스얼라인(Mis-Align)을 제거하고 제조 시간 및 단가를 줄일 수 있다.In the thin film transistor according to the present invention as described above, the source drain region and the LDD region of the semiconductor layer are formed in a single impurity implantation step using the gate electrode as a self-aligned structure, and thus the misalignment of the mask Mis-Align) can be eliminated and manufacturing time and cost can be reduced.

또한, 상기와 같이 하여, 본 발명에 의한 박막 트랜지스터는 LDD 영역에 대응되는 상부에 제 1 절연막 이외에 제 2 절연막을 더 형성하여 전기적 바이어스의 영향을 줄임으로써, 누설 전류를 효율적으로 줄일 수 있다.In addition, as described above, the thin film transistor according to the present invention further reduces the influence of the electrical bias by forming a second insulating film in addition to the first insulating film on the upper portion corresponding to the LDD region, thereby reducing the leakage current efficiently.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명 하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.

이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 구성을 설명하도록 한다.Hereinafter, the configuration of the thin film transistor 100 according to the exemplary embodiment of the present invention will be described.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 도시한 단면도이다.1 is a cross-sectional view illustrating a thin film transistor 100 according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(110), 상기 기판(110)의 상부에 형성된 반도체층(120), 상기 반도체층(120)의 상부에 형성된 제 1 절연층(130), 상기 제 1 절연층(130)의 가장자리 상부에 형성된 제 2 절연층(140), 상기 제 1 절연층(130) 및 제 2 절연층(140)의 상부에 형성된 게이트 전극(160)을 포함한다.Referring to FIG. 1, a thin film transistor 100 according to an exemplary embodiment of the present invention may include a substrate 110, a semiconductor layer 120 formed on the substrate 110, and an upper portion of the semiconductor layer 120. A gate formed on the first insulating layer 130, the second insulating layer 140 formed on the edge of the first insulating layer 130, the first insulating layer 130 and the second insulating layer 140. Electrode 160.

상기 기판(110)은 통상의 박막 트랜지스터(Thin Film Transistor)에 이용되는 글래스(glass)로 구비된다. 즉, 상기 기판(110)은 유리 기판, 플라스틱 기판, 메탈 기판, 폴리머 기판 및 그 등가물로 형성될 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 또한, 별도로 도시하지는 않았지만, 상기 기판(110)은 경우에 따라 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수도 있다.The substrate 110 is made of glass used in a conventional thin film transistor. That is, the substrate 110 may be formed of a glass substrate, a plastic substrate, a metal substrate, a polymer substrate, and an equivalent thereof, but the present invention is not limited thereto. In addition, although not separately illustrated, the substrate 110 may be formed of an insulating film (SiO 2, SiN x, SiO x N y, a high dielectric film, or an organic material) in some cases.

상기 반도체층(120)은 상기 기판(110)의 상부에 형성된다. 상기 반도체 층(120)은 상기 기판(110)과의 사이에 버퍼층(buffer layer)을 게재할 수도 있다.또한, 후술할 바와 같이, 상기 반도체층(120)은 제조 공정에서 형성된 직후 그 상부에 바로 상기 제 1 절연층(130)이 형성되므로 공기중에 노출되는 시간을 줄일 수 있다. 따라서, 상기 반도체층(120)은 기존의 구조에 비해 계면 특성이 향상될 수 있다.The semiconductor layer 120 is formed on the substrate 110. The semiconductor layer 120 may also include a buffer layer between the substrate 110 and the semiconductor layer 120. The semiconductor layer 120 may be immediately formed thereon immediately after it is formed in a manufacturing process. Since the first insulating layer 130 is formed, the exposure time to the air can be reduced. Therefore, the semiconductor layer 120 may have improved interface characteristics compared to the existing structure.

상기 반도체층(120)은 채널 영역(121), 상기 채널(121)의 가장자리에 형성된 소스 드레인 영역(122), 상기 소스 드레인 영역(122)의 내부에 형성된 LDD 영역(123)을 포함하여 구성된다.The semiconductor layer 120 includes a channel region 121, a source drain region 122 formed at an edge of the channel 121, and an LDD region 123 formed inside the source drain region 122. .

상기 채널 영역(121)은 상기 기판(110)의 상부에 형성되며, 다결정 실리콘으로 구비될 수 있다. 상기 다결정 실리콘은 통상적으로 비정질 실리콘을 형성한 후, ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization), SPC(Solidification Phase Crystallization)법 등을 사용하여 결정화하고, 이를 패터닝함으로써 형성될 수 있다. 또한, 이와 함께 화학 기상 증착 방법(Chemical Vapor Deposition: CVD) 으로 증착한 미세 결정질 실리콘(Micro-,Nano-crystalline Silicon) 층을 활성층 박막으로 사용할 수도 있다.The channel region 121 is formed on the substrate 110 and may be formed of polycrystalline silicon. The polycrystalline silicon is typically formed amorphous silicon, and then subjected to Excimer Laser Annealing (ELA), Sequential Lateral Solidification (SLS), Metal Induced Crystallization (MIC) or Metal Induced Lateral Crystallization (MILC), Solidification Phase Crystallization (SPC), etc. It can be formed by crystallization using and patterning it. In addition, a micro-, nano-crystalline silicon layer deposited by chemical vapor deposition (CVD) may be used as the active layer thin film.

상기 소스 드레인 영역(122)은 상기 채널 영역(121)의 가장 자리에 형성된다. 상기 소스 드레인 영역(122)은 상기 채널 영역(121)에 불순물 이온을 도핑함으로써 형성된다. 상기 소스 드레인 영역(122)에 도핑되는 불순물 이온은 붕소(Boron), 인(Phosphorus), 비소(Arsenic)일 수 있다. 또한, 상기 불순물 이온을 도핑하는 방법으로는 이온 샤워링 또는 이온 임플란테이션 등의 방법이 사용될 수 있다.The source drain region 122 is formed at an edge of the channel region 121. The source drain region 122 is formed by doping impurity ions in the channel region 121. The impurity ions doped in the source drain region 122 may be boron, phosphorus, or arsenic. In addition, a method such as ion showering or ion implantation may be used as a method of doping the impurity ions.

상기 LDD(Lightly Doped Drain) 영역(123)은 상기 소스 드레인 영역(122)의 내부에 위치한다. 상기 LDD 영역(123)은 소스 드레인 영역(122)보다 낮은 농도의 불순물로 도핑된다. 상기 LDD 영역(123)은 상기 소스 드레인 영역(122)에 인가되는 전압이 상기 게이트(121)에 인가되는 전압에 비해 높은 오프 상태인 경우, 발생되는 수직 전계를 분산시킴으로써, 누설 전류(leakage current)를 줄인다. 또한, 후술할 바와 같이, 상기 LDD 영역(123)은 상기 소스 드레인 영역(122)의 제조를 위한 한 번의 불순물 이온 주입 공정을 통해 형성됨으로써 제조 단가를 낮출 수 있다.The lightly doped drain (LDD) region 123 is located inside the source drain region 122. The LDD region 123 is doped with impurities having a lower concentration than that of the source drain region 122. The LDD region 123 disperses a vertical electric field generated when the voltage applied to the source drain region 122 is higher than the voltage applied to the gate 121, thereby causing leakage current. Reduce In addition, as will be described later, the LDD region 123 is formed through a single impurity ion implantation process for manufacturing the source drain region 122, thereby lowering the manufacturing cost.

상기 제 1 절연층(130)은 상기 반도체층(120)의 상부에 형성된다. 상기 제 1 절연층(130)은 상기 반도체층(120)의 소스 드레인 영역(122) 및 LDD 영역(123)을 상기 게이트 전극(160)과 절연시키는 게이트 절연막의 역할을 한다. 상기 제 1 절연층(130)은 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 반도체층(120)과 계면 특성이 좋은 실리콘 산화막(SiO2)으로 형성됨이 바람직하다.The first insulating layer 130 is formed on the semiconductor layer 120. The first insulating layer 130 serves as a gate insulating layer to insulate the source drain region 122 and the LDD region 123 of the semiconductor layer 120 from the gate electrode 160. The first insulating layer 130 may be formed of various kinds of insulating films (SiO 2 , SiNx, SiOxNy, a high dielectric film or an organic material), but a silicon oxide film (SiO 2 having good interface characteristics with the semiconductor layer 120). It is preferably formed of).

상기 제 2 절연층(140)은 상기 제 1 절연층(130)의 상부에 형성된다. 상기 제 2 절연층(140)은 상기 제 1 절연층(130)의 가장자리 영역 상부에 형성된다. 따 라서, 상기 제 1 절연층(130)의 중앙 영역은 상면이 노출된다. 그리고 상기 제 2 절연층(140)은 상기 제 1 절연층(130)의 가장자리 영역의 높이를 증가시킨다. 이 때, 상기 제 1 절연층(130)의 가장자리 영역은 상기 반도체층(120)의 LDD 영역(123)에 대응되는 영역이다. 상기 제 1 절연층(130)과 상기 제 2 절연층(140)은 상기 반도체층(120)의 LDD 영역(123)으로부터 상기 게이트 전극(160)에 이르는 경로를 형성한다. 따라서, 상기 제 2 절연층(140)은 상기 제 1 절연층(130)과 더불어 상기 LDD 영역(123)에 이루는 경로를 증가시켜, 전기적 바이어스의 영향성을 줄임으로써, 누설 전류를 감소시킬 수 있다. 또한, 이 경우에도 상기 반도체층(120)의 채널 영역(121)과 게이트 전극(160)의 사이에는 제 1 절연층(130)만 구비되어 있는 바, 동작시 채널의 형성에는 영향이 없다. 상기 제 2 절연층(140)도 역시 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 제 1 절연층(130)과의 접합 특성이 좋은 실리콘 질화막(SiOx)으로 형성됨이 바람직하다.The second insulating layer 140 is formed on the first insulating layer 130. The second insulating layer 140 is formed on the edge region of the first insulating layer 130. Therefore, an upper surface of the central region of the first insulating layer 130 is exposed. In addition, the second insulating layer 140 increases the height of the edge region of the first insulating layer 130. In this case, an edge region of the first insulating layer 130 is a region corresponding to the LDD region 123 of the semiconductor layer 120. The first insulating layer 130 and the second insulating layer 140 form a path from the LDD region 123 of the semiconductor layer 120 to the gate electrode 160. Accordingly, the second insulating layer 140 increases the path of the LDD region 123 together with the first insulating layer 130, thereby reducing the influence of electrical bias, thereby reducing leakage current. . In this case, only the first insulating layer 130 is provided between the channel region 121 and the gate electrode 160 of the semiconductor layer 120. The second insulating layer 140 may also be formed of various kinds of insulating films (SiO 2 , SiNx, SiOxNy, a high dielectric film or an organic material), but silicon having good bonding properties with the first insulating layer 130. It is preferably formed of a nitride film (SiOx).

상기 게이트 전극(160)은 상기 제 1 절연층(130) 및 제 2 절연층(140)의 상부에 형성된다. 상기 게이트 전극(160)은 금속 또는 폴리 실리콘을 이용하여 형성될 수 있다. 상기 게이트 전극(160)은 상기 제 1 절연층(130)의 중앙 영역 상부에서 상기 제 1 절연층(130)과 접하고, 상기 제 1 절연층(130)의 가장자리 영역 상부에서 상기 제 2 절연층(140)과 접하도록 형성된다. 즉, 상기 게이트 전극(160)은 상기 제 1 절연층(130) 및 제 2 절연층(140)의 형상에 따라 중심 영역과 가장자리 영역에서 단차를 갖도록 형성된다. 또한, 상기 게이트 전극(160)은 후술할 바와 같이, 자기 정렬(self-align) 구조를 형성하여, 상기 반도체층(120)의 소스 드레인 영역(122) 및 LDD 영역(123)을 형성하기 위한 불순물 이온 주입시 베리어(barrier)로서 이용될 수 있다. 따라서, 상기 게이트 전극(160)의 구조에 의해 상기 반도체층(120)을 형성하기 위한 불순물 이온 주입 공정이 한번만 이루어지면 되기 때문에, LDD 영역(123)의 형성시 마스크(Mask)의 미스얼라인(Mis-Aling)이 제거되며, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조 공정 시간 및 비용이 감소될 수 있다.The gate electrode 160 is formed on the first insulating layer 130 and the second insulating layer 140. The gate electrode 160 may be formed using metal or polysilicon. The gate electrode 160 is in contact with the first insulating layer 130 above the central region of the first insulating layer 130, and the second insulating layer (above the edge region of the first insulating layer 130). 140). That is, the gate electrode 160 is formed to have a step in the center region and the edge region according to the shape of the first insulating layer 130 and the second insulating layer 140. In addition, the gate electrode 160 forms a self-aligned structure, as will be described later, to form impurities for forming the source drain region 122 and the LDD region 123 of the semiconductor layer 120. It can be used as a barrier during ion implantation. Therefore, since the impurity ion implantation process for forming the semiconductor layer 120 needs to be performed only once due to the structure of the gate electrode 160, the misalignment of the mask when forming the LDD region 123 may be achieved. Mis-Aling) is eliminated, and the manufacturing process time and cost of the thin film transistor 100 according to the embodiment of the present invention can be reduced.

상기와 같이 하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 반도체층(120)의 상부에 제 1 절연막(130)을 형성하여, 공기 노출을 줄임으로써, 계면 특성을 향상시킬 수 있고, 상기 게이트 전극(160)을 자기 정렬 구조로 이용하여, 한번의 불순물 주입 공정으로 반도체층(120)의 소스 드레인 영역(122)와 LDD 영역(123)을 형성함으로써, 미스얼라인 방지를 할 수 있고, 제조 공정 및 시간을 줄일 수 있다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 LDD 영역에 대응되는 상부에 제 1 절연막(130) 이외에 제 2 절연막(140)을 형성하여 전기적 바이어스의 영향을 줄임으로써, 누설 전류를 효율적으로 줄일 수 있다.As described above, the thin film transistor 100 according to the exemplary embodiment of the present invention may improve the interfacial characteristics by forming the first insulating layer 130 on the semiconductor layer 120 and reducing air exposure. By using the gate electrode 160 as a self-aligned structure, the source drain region 122 and the LDD region 123 of the semiconductor layer 120 are formed in one impurity implantation process, thereby preventing misalignment. And the manufacturing process and time can be reduced. In addition, the thin film transistor 100 according to an embodiment of the present invention forms a second insulating film 140 in addition to the first insulating film 130 on the upper portion corresponding to the LDD region to reduce the influence of the electrical bias, thereby reducing the leakage current. Can be reduced efficiently.

이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 구성을 설명하도록 한다.Hereinafter, the configuration of the thin film transistor 200 according to another embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다. 2 is a cross-sectional view illustrating a thin film transistor 200 according to another exemplary embodiment of the present invention. Parts having the same configuration and operation as those of the above-described embodiment are denoted by the same reference numerals, and will be described below with reference to differences from the previous embodiment.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 기판(110), 반도체층(120), 제 1 절연층(130), 상기 제 1 절연층(130)의 상부에 형성되는 제 2 절연층(240), 상기 제 2 절연층(240)의 상부에 형성되는 게이트 전극(260)을 포함한다.As shown in FIG. 2, the thin film transistor 200 according to another embodiment of the present invention may include a substrate 110, a semiconductor layer 120, a first insulating layer 130, and a first insulating layer 130. The second insulating layer 240 is formed on the upper portion, and the gate electrode 260 is formed on the second insulating layer 240.

상기 제 2 절연층(240)은 상기 제 1 절연층(130)의 상부에 형성된다. 상기 제 2 절연층(240)은 상기 제 1 절연층(130)의 상면 전체를 감싸면서 형성된다. 또한, 상기 제 2 절연층(240)은 중앙 영역에 비해 가장자리 영역에서의 높이가 더 높도록 단차를 구비하여 형성된다. 따라서, 상기 제 2 절연층(240)은 상기 반도체층(120)의 LDD 영역(123)에 대응되는 가장자리 영역의 높이를 높게 형성함으로써, 누설 전류를 감소시킬 수 있다.The second insulating layer 240 is formed on the first insulating layer 130. The second insulating layer 240 is formed while covering the entire upper surface of the first insulating layer 130. In addition, the second insulating layer 240 is formed with a step so that the height in the edge region is higher than that in the central region. Therefore, the second insulating layer 240 may reduce the leakage current by increasing the height of the edge region corresponding to the LDD region 123 of the semiconductor layer 120.

상기 게이트 전극(260)은 상기 제 2 절연층(240)의 상부에 형성된다. 상기 게이트 전극(260)은 상기 제 2 절연층(240)의 형상에 대응되어 하면에 단차를 구비하여 형성된다. 따라서, 상기 게이트 전극(260)의 중앙 영역은 상기 제 2 절연 층(240)의 내부로 인입되는 형상으로 형성되므로, 상기 반도체층(120)의 채널 영역(121)로부터 상기 게이트 전극(260)까지의 거리에 비해 상기 LDD 영역(123)로부터 상기 게이트 전극(260)까지의 거리가 더 멀도록 형성된다. 따라서, 앞서 설명한 실시예와 마찬가지로, 채널의 형성에는 영향을 거의 주지 않으면서도 누설 전류를효율적으로 감소시킬 수 있다.The gate electrode 260 is formed on the second insulating layer 240. The gate electrode 260 is formed with a step on a lower surface corresponding to the shape of the second insulating layer 240. Accordingly, since the center region of the gate electrode 260 is formed to be drawn into the second insulating layer 240, the channel region 121 of the semiconductor layer 120 may extend from the channel region 121 to the gate electrode 260. The distance from the LDD region 123 to the gate electrode 260 is greater than the distance of. Therefore, similarly to the embodiment described above, the leakage current can be efficiently reduced with little effect on the formation of the channel.

상기한 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 단차를 갖도록 제 2 절연층(240)을 형성하여 반도체층(120)의 LDD 영역(123)으로부터 게이트 전극(260)까지의 거리를 증가시킴으로써, 누설 전류를 효율적으로 감소시킬 수 있다.As described above, the thin film transistor 200 according to another exemplary embodiment of the present invention forms the second insulating layer 240 to have a step, from the LDD region 123 to the gate electrode 260 of the semiconductor layer 120. By increasing the distance of, the leakage current can be efficiently reduced.

이하에서는 본 발명의 또다른 실시예에 따른 박막 트랜지스터(300)의 구성을 설명하도록 한다.Hereinafter, the configuration of the thin film transistor 300 according to another embodiment of the present invention will be described.

도 3은 본 발명의 또다른 실시예에 따른 박막 트랜지스터(300)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다. 3 is a cross-sectional view illustrating a thin film transistor 300 according to another exemplary embodiment of the present invention. Parts having the same configuration and operation as those of the above-described embodiment are denoted by the same reference numerals, and will be described below with reference to differences from the previous embodiment.

도 3에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 박막 트랜지스터(300)는 기판(110), 반도체층(120), 제 1 절연층(130), 제 2 절연층(140), 상기 제 2 절연층(140)의 상부에 형성되는 제 3 절연층(350), 상기 제 1 절연층 내지 제 3 절연층(130 내지 350)의 상부에 형성된 게이트 전극(360)을 포함한다.As shown in FIG. 3, the thin film transistor 300 according to another embodiment of the present invention may include a substrate 110, a semiconductor layer 120, a first insulating layer 130, a second insulating layer 140, And a third insulating layer 350 formed on the second insulating layer 140 and a gate electrode 360 formed on the first to third insulating layers 130 to 350.

상기 제 3 절연층(350)은 상기 제 2 절연층(140)의 상부에 형성된다. 상기 제 3 절연층(350)은 상기 제 2 절연층(140)과 동일한 평면 형상을 갖도록 형성된다. 즉, 상기 제 3 절연층(350)은 상기 반도체층(120)의 LDD 영역(123)에 대응되도록 상기 제 1 절연층(130)의 가장자리 영역 상부에 형성된다. 상기 제 3 절연층(350)에 의해 상기 반도체층(120)의 채널 영역(121)로부터 게이트 전극(360)까지의 거리는 기존과 동일하게 유지하면서도, 상기 LDD 영역(123)으로부터 게이트 전극(360)까지의 거리를 증가시킬 수 있다.The third insulating layer 350 is formed on the second insulating layer 140. The third insulating layer 350 is formed to have the same planar shape as the second insulating layer 140. That is, the third insulating layer 350 is formed on the edge region of the first insulating layer 130 to correspond to the LDD region 123 of the semiconductor layer 120. The distance from the channel region 121 of the semiconductor layer 120 to the gate electrode 360 by the third insulating layer 350 remains the same as before, but the gate electrode 360 from the LDD region 123 is maintained. You can increase the distance to.

상기 게이트 전극(360)은 상기 제 1 절연층 내지 제 3 절연층(130 내지 350)의 상부에 형성된다. 상기 게이트 전극(360)은 상기 제 2 절연층(140) 및 제 3 절연층(350)의 높이에 해당하는 단차를 구비하여 형성된다. 결과적으로, 상기 게이트 전극(360)은 상기 제 1 절연층(130)의 중앙 영역의 상부에서는 상기 제 1 절연층(130)과 접하고, 가장자리 영역에서는 상기 제 3 절연층(350)과 접하도록 형성된다. 따라서, 상기 게이트 전극(360)은 상기 반도체층(120)의 채널 영역(121)의 상면과는 기존의 구조와 동일한 거리를 유지하나, 상기 LDD 영역(123)의 상면으로부터는 기존의 구조에 비해 이격된 구조를 형성한다.The gate electrode 360 is formed on the first to third insulating layers 130 to 350. The gate electrode 360 is formed with a step corresponding to the height of the second insulating layer 140 and the third insulating layer 350. As a result, the gate electrode 360 is formed to be in contact with the first insulating layer 130 at an upper portion of the center region of the first insulating layer 130 and to be in contact with the third insulating layer 350 at an edge region. do. Accordingly, the gate electrode 360 maintains the same distance from the top surface of the channel region 121 of the semiconductor layer 120 as the existing structure, but from the top surface of the LDD region 123 compared to the existing structure. Form a spaced structure.

상기와 같이 하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 제 1 절연층(130)의 가장자리 상부에 제 2 절연층(140) 및 제 3 절연층(350)을 형성하여, LDD 영역(123)으로부터 게이트 전극(360)까지의 거리를 증가시켜, 누설 전류를 효율적으로 감소시킬 수 있다.As described above, the thin film transistor 200 according to another embodiment of the present invention forms the second insulating layer 140 and the third insulating layer 350 on the edge of the first insulating layer 130, LDD By increasing the distance from the region 123 to the gate electrode 360, the leakage current can be efficiently reduced.

이하에서는 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)의 구성을 설명하도록 한다.Hereinafter, the configuration of the thin film transistor 400 according to another embodiment of the present invention will be described.

도 4는 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다. 4 is a cross-sectional view illustrating a thin film transistor 400 according to another exemplary embodiment of the present invention. Parts having the same configuration and operation as those of the above-described embodiment are denoted by the same reference numerals, and will be described below with reference to differences from the previous embodiment.

도 4에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)는 기판(110), 반도체층(120), 제 1 절연층(130), 상기 제 1 절연층(130)의 상부에 형성된 제 2 절연층(440), 상기 제 2 절연층(440)의 상부에 형성되는 제 3 절연층(450), 상기 제 2 절연층(440) 및 제 3 절연층(450)의 상부에 형성된 게이트 전극(460)을 포함한다.As shown in FIG. 4, the thin film transistor 400 according to another exemplary embodiment of the present invention may include a substrate 110, a semiconductor layer 120, a first insulating layer 130, and the first insulating layer 130. Of the second insulating layer 440 formed on the second insulating layer 440, the third insulating layer 450 formed on the second insulating layer 440, the second insulating layer 440, and the third insulating layer 450. And a gate electrode 460 formed thereon.

상기 제 2 절연층(440)은 상기 제 1 절연층(130)의 상부에 형성된다. 상기 제 2 절연층(440)은 상기 제 1 절연층(130)의 상면 전체를 감싸도록 형성된다. 상기 제 2 절연층(440)은 상기 반도체층(120)의 채널 영역(121)에 대응되는 중앙 영역의 높이보다 LDD 영역(123)에 대응되는 가장자리 영역의 높이가 더 높도록 단차 를 구비하여 형성된다.The second insulating layer 440 is formed on the first insulating layer 130. The second insulating layer 440 is formed to surround the entire upper surface of the first insulating layer 130. The second insulating layer 440 is formed with a step so that the height of the edge region corresponding to the LDD region 123 is higher than the height of the central region corresponding to the channel region 121 of the semiconductor layer 120. do.

상기 제 3 절연층(450)은 상기 제 2 절연층(440)의 상부에 형성된다. 상기 제 3 절연층(450)의 제 2 절연층(440)의 가장자리 영역의 상부에 형성된다. 상기 제 3 절연층(450)은 상기 LDD 영역(123)의 상면으로부터 상기 게이트 전극(460)까지의 거리를 증가시킨다.The third insulating layer 450 is formed on the second insulating layer 440. The upper portion of the edge region of the second insulating layer 440 of the third insulating layer 450 is formed. The third insulating layer 450 increases the distance from the top surface of the LDD region 123 to the gate electrode 460.

상기 게이트 전극(460)은 상기 제 2 절연층(440) 및 제 3 절연층(450)의 상부에 형성된다. 상기 게이트 전극(460)은 중앙 영역에서 상기 제 2 절연층(440)과 접하고, 가장자리 영역에서 상기 제 3 절연층(450)과 접한다. 그리고 상기 제 2 절연층(440)은 그 중앙 영역보다 가장자리 영역의 높이가 더 높도록 단차를 갖도록 형성되므로, 상기 게이트 전극(460)의 가장자리 영역의 높이는 상기 제 2 절연층(440)의 단차와 제 3 절연층(450)의 높이를 합한 높이만큼 더 높도록 형성된다. 따라서, 상기 게이트 전극(460)은 채널 영역(121)과의 거리는 기존의 구조와 동일하게 유지하면서도, 상기 LDD 영역(123)과의 거리를 증가시킬 수 있다.The gate electrode 460 is formed on the second insulating layer 440 and the third insulating layer 450. The gate electrode 460 is in contact with the second insulating layer 440 in the center region and in contact with the third insulating layer 450 in the edge region. In addition, since the second insulating layer 440 is formed to have a step height so that the height of the edge area is higher than that of the center area, the height of the edge area of the gate electrode 460 is equal to the step of the second insulating layer 440. The height of the third insulating layer 450 is formed to be higher by the combined height. Accordingly, the gate electrode 460 may increase the distance from the LDD region 123 while maintaining the same distance from the channel region 121 as the existing structure.

상기와 같이 하여, 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)는 제 2 절연막(440)의 가장자리 영역을 중앙 영역에 비해 높게 형성하고, 상기 제 2 절연막(440)의 가장자리 영역 상부에 제 3 절연층(450)을 형성함으로써, 반도체층(120)의 LDD 영역(123)으로부터 게이트 전극(460)까지의 거리를 증가시켜서 누설 전류를 효율적으로 감소시킬 수 있다.As described above, the thin film transistor 400 according to another embodiment of the present invention forms the edge region of the second insulating layer 440 higher than the center region, and is formed on the upper edge region of the second insulating layer 440. By forming the third insulating layer 450, the distance from the LDD region 123 of the semiconductor layer 120 to the gate electrode 460 can be increased to efficiently reduce the leakage current.

이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법을 설명하도록 한다.Hereinafter, a method of manufacturing the thin film transistor 100 according to the exemplary embodiment of the present invention will be described.

도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법을 설명하기 위한 플로우챠트(flow-chart)이다. 도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법을 설명하기 위한 단면도이다.5 is a flowchart illustrating a method of manufacturing the thin film transistor 100 according to the exemplary embodiment of the present invention. 6A to 6L are cross-sectional views illustrating a method of manufacturing the thin film transistor 100 according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 형성 단계(S1), 제 1 절연막 형성 단계(S2), 제 1 에칭 단계(S4), 제 2 절연막 형성 단계(S5), 제 2 에칭 단계(S7), 게이트 물질층 형성 단계(S8), 제 3 에칭 단계(S10), 이온 주입 단계(S11)를 포함한다. 또한, 상기 제 1 절연막 형성 단계(S2)와 제 1 에칭 단계(S4)의 사이에는 제 1 포토레지스트 패턴 형성 단계(S3)가 더 이루어질 수 있고, 제 2 절연막 형성 단계(S5)와 제 2 에칭 단계(S7)의 사이에는 제 2 포토레지스트 패턴 형성 단계(S6)가 더 이루어질 수 있으며, 상기 게이트 물질층 형성 단계(S8)와 제 3 에칭 단계(S10)의 사이에는 제 3 포토레지스트 패턴 형성 단계(S9)가 더 형성될 수 있으며, 상기 이온 주입 단계(S11)의 이후에는 열처리 단계(S12)가 더 이루어질 수 있다. 이하에서는 도 5의 각 단계들을 도 6a 내지 도 6l을 함께 참조하여 설명하도록 한다.Referring to FIG. 5, in the thin film transistor 100 according to the exemplary embodiment of the present invention, a silicon thin film forming step S1, a first insulating film forming step S2, a first etching step S4, and a second insulating film forming step (S5), a second etching step (S7), a gate material layer forming step (S8), a third etching step (S10), an ion implantation step (S11). In addition, a first photoresist pattern forming step S3 may be further performed between the first insulating film forming step S2 and the first etching step S4, and the second insulating film forming step S5 and the second etching may be performed. A second photoresist pattern forming step S6 may be further performed between the steps S7 and a third photoresist pattern forming step between the gate material layer forming step S8 and the third etching step S10. S9 may be further formed, and after the ion implantation step S11, a heat treatment step S12 may be further performed. Hereinafter, each step of FIG. 5 will be described with reference to FIGS. 6A to 6L.

도 5 및 도 6a를 참조하면, 상기 실리콘 박막 형성 단계(S1)는 기판(110)의 상부에 실리콘 박막(120')을 형성하는 단계이다. 상기 기판(110)은 통상의 박막 트랜지스터(Thin Film Transistor)에 이용되는 글래스(glass) 즉, 유리 기판, 플라스틱 기판, 메탈 기판, 폴리머 기판 및 그 등가물로 형성될 수 있다. 또한, 상기 실리콘 박막(120')은 비정질 실리콘으로 형성된 이후, ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization), SPC(Solidification Phase Crystallization)법 등을 사용하여 결정화하고, 이를 패터닝하여 형성될 수 있다. 또한, 상기 실리콘 박막(120')은 이와 함께 화학 기상 증착 방법(Chemical Vapor Deposition: CVD)으로 증착한 미세 결정질 실리콘(Micro-,Nano-crystalline Silicon)층을 활성층 박막으로 사용할 수도 있다.5 and 6A, the silicon thin film forming step S1 is a step of forming the silicon thin film 120 ′ on the substrate 110. The substrate 110 may be formed of glass, that is, a glass substrate, a plastic substrate, a metal substrate, a polymer substrate, and an equivalent thereof used in a general thin film transistor. In addition, the silicon thin film 120 ′ is formed of amorphous silicon, followed by Excimer Laser Annealing (ELA), Sequential Lateral Solidification (SLS), Metal Induced Crystallization (MIC) or Metal Induced Lateral Crystallization (MILC), and Solidification Phase Crystallization (SPC). Crystallization using a method, etc., and patterning it. In addition, the silicon thin film 120 ′ may also use a micro-, nano-crystalline silicon layer deposited by chemical vapor deposition (CVD) as an active layer thin film.

도 5 및 도 6b를 참조하면, 상기 제 1 절연막 형성 단계(S2)는 상기 실리콘 박막(120')의 상부에 제 1 절연막(130')을 형성하는 단계이다. 상기 제 1 절연막(130')은 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 반도체층(120)과 계면 특성이 좋은 실리콘 산화막(SiO2)으로 형성됨이 바람직하다.5 and 6B, the first insulating film forming step S2 is a step of forming the first insulating film 130 ′ on the silicon thin film 120 ′. The first insulating layer 130 ′ may be formed of various kinds of insulating layers (SiO 2 , SiNx, SiOxNy, a high dielectric film, or an organic material), but a silicon oxide film (SiO 2 having good interface characteristics with the semiconductor layer 120). It is preferably formed of).

도 5 및 도 6c를 참조하면, 상기 제 1 포토레지스트 패턴 형성 단계(S3)는 상기 제 2 절연막(130')의 상부에 제 1 포토레지스트 패턴(10)을 형성하는 단계이 다. 상기 제 1 포토레지스트 패턴(10)은 양감광제 또는 음감광제 중 어느 것으로 구성되어도 무방하다. 상기 제 1 포토레지스트 패턴(10)은 제 2 절연막(130')에 형성하고자 하는 패턴과 동일한 패턴으로 구비된다.5 and 6C, the first photoresist pattern forming step S3 is a step of forming the first photoresist pattern 10 on the second insulating layer 130 ′. The first photoresist pattern 10 may be composed of either a photosensitive agent or a negative photosensitive agent. The first photoresist pattern 10 is provided in the same pattern as the pattern to be formed on the second insulating layer 130 ′.

도 5 및 도 6d를 참조하면, 상기 제 1 에칭 단계(S4)는 상기 제 1 포토레지스트 패턴(10)을 베리어(barrier)로 이용하여, 에칭(etching)을 수행하는 단계이다. 상기 제 1 에칭 단계(S4)에서 상기 제 2 절연막(130')의 노출된 부분이 에칭되며, 그 하부의 실리콘 박막(120') 역시 동일한 형상으로 에칭된다.5 and 6D, the first etching step S4 is to perform etching by using the first photoresist pattern 10 as a barrier. In the first etching step S4, the exposed portion of the second insulating layer 130 ′ is etched, and the silicon thin film 120 ′ below it is also etched in the same shape.

도 5 및 도 6e를 참조하면, 상기 제 2 절연막 형성 단계(S5)는 상기 기판(110)의 상부 전체에 제 2 절연막(140')을 형성하는 단계이다. 상기 제 2 절연막(140')은 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 제 1 절연막(130')과의 접합 특성이 좋은 실리콘 질화막(SiOx)으로 형성됨이 바람직하다.5 and 6E, the second insulating film forming step S5 is a step of forming the second insulating film 140 ′ over the entire upper portion of the substrate 110. The second insulating layer 140 ′ may be formed of various kinds of insulating layers (SiO 2 , SiNx, SiOxNy, a high dielectric film, or an organic material), but a silicon nitride film having good bonding properties with the first insulating film 130 ′. It is preferably formed of (SiOx).

도 5 및 도 6f를 참조하면, 상기 제 2 포토레지스트 패턴 형성 단계(S6)는 상기 제 2 절연막(140')의 상부에 제 2 포토레지스트 패턴(20)을 형성하는 단계이다. 상기 제 2 포토레지스트 패턴(20)은 상기 제 2 절연막(140')의 중앙 영역을 제외한 영역을 덮도록 형성된다.5 and 6F, the second photoresist pattern forming step S6 is a step of forming the second photoresist pattern 20 on the second insulating layer 140 ′. The second photoresist pattern 20 is formed to cover a region other than the central region of the second insulating layer 140 ′.

도 5 및 도 6g를 참조하면, 상기 제 2 에칭 단계(S7)는 상기 제 2 포토레지스트 패턴(20)을 베리어로 이용하여, 상기 제 2 절연막(140')을 에칭하는 단계이다. 상기 제 2 에칭 단계(S7)에 의해 상기 제 2 절연막(140')은 중앙 영역이 에칭되어, 상기 제 1 절연막(130')의 중앙 영역 상면이 노출된다.5 and 6G, the second etching step S7 is a step of etching the second insulating layer 140 ′ using the second photoresist pattern 20 as a barrier. In the second etching step S7, a center region of the second insulating layer 140 ′ is etched to expose a top surface of the center region of the first insulating layer 130 ′.

도 5 및 도 6h를 참조하면, 상기 게이트 물질층 형성 단계(S8)는 상기 제 1 절연막(130') 및 제 2 절연막(140')의 상부 전체에 게이트 물질층(160')을 형성하는 단계이다. 상기 게이트 물질층(160')은 금속 또는 폴리 실리콘을 이용하여 형성될 수 있다.5 and 6H, the gate material layer forming step S8 may include forming the gate material layer 160 ′ over the first insulating layer 130 ′ and the second insulating layer 140 ′. to be. The gate material layer 160 ′ may be formed using metal or polysilicon.

도 5 및 도 6i를 참조하면, 상기 제 3 포토레지스트 패턴 형성 단계(S9)는 상기 게이트 물질층(160')의 상부에 제 3 포토레지스트 패턴(30)을 형성하는 단계이다. 상기 제 3 포토레지스트 패턴(30)은 상기 게이트 물질층(160')을 에칭하여 원하는 게이트 전극을 형성하기 위해 게이트 전극의 패턴과 동일하게 형성된다.5 and 6I, the third photoresist pattern forming step S9 is a step of forming a third photoresist pattern 30 on the gate material layer 160 ′. The third photoresist pattern 30 is formed in the same manner as the pattern of the gate electrode to etch the gate material layer 160 ′ to form a desired gate electrode.

도 5 및 도 6j를 참조하면, 상기 제 3 에칭 단계(S10)는 상기 제 3 포토레지스트 패턴(30)을 베리어로 상기 제 1 절연막(130') 및 제 2 절연막(140') 및 게이트 물질층(160')을 에칭하는 단계이다. 상기 에칭에 의해, 제 1 절연막(130')은 제 1 절연층(130), 제 2 절연막(140')은 제 2 절연층(140), 게이트 물질층(160')은 게 이트 전극(160)을 형성하게 된다.5 and 6J, the third etching step S10 may include the first insulating layer 130 ′ and the second insulating layer 140 ′ and a gate material layer as the barriers with the third photoresist pattern 30. Etching 160 '. By etching, the first insulating layer 130 ′ is the first insulating layer 130, the second insulating layer 140 ′ is the second insulating layer 140, and the gate material layer 160 ′ is the gate electrode 160. ).

도 5 및 도 6k를 참조하면, 상기 이온 주입 단계(S11)는 상기 게이트 전극(160)을 베리어로 이용하여, 상기 실리콘 박막(120')에 불순물 이온을 주입하는 단계이다. 상기 불순물 이온은 붕소(Boron), 인(Phosphorus), 비소(Arsenic)일 수 있다. 또한, 상기 불순물 이온을 도핑하는 방법으로는 이온 샤워링 또는 이온 임플란테이션 방법이 가능하다. 상기 이온 주입 단계(S11)의 결과, 상기 실리콘 박막(120')의 가장자리 영역에 소스 드레인 영역(122)이 형성된다.5 and 6K, the ion implantation step S11 is a step of implanting impurity ions into the silicon thin film 120 ′ using the gate electrode 160 as a barrier. The impurity ions may be boron, phosphorus, or arsenic. In addition, a method of doping the impurity ions may be ion showering or ion implantation. As a result of the ion implantation step S11, a source drain region 122 is formed in an edge region of the silicon thin film 120 ′.

도 5 및 도 6l을 참조하면, 상기 열처리 단계(S12)는 상기 실리콘 박막(120')에 어닐링(annealing) 또는 열처리를 가하는 단계이다. 상기 열처리 단계(S12)에 의해 상기 소스 드레인 영역(122)로부터 내부로 불순물 이온이 확산(diffusion)되며, 그 결과로 상기 소스 드레인 영역(122)보다 낮은 도핑 농도를 갖는 LDD 영역(123)이 형성되어, 반도체층(120)을 형성한다.5 and 6L, the heat treatment step S12 is annealing or heat treatment to the silicon thin film 120 ′. Impurity ions diffuse from the source drain region 122 to the inside by the heat treatment step S12, and as a result, an LDD region 123 having a lower doping concentration than the source drain region 122 is formed. Thus, the semiconductor layer 120 is formed.

이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법을 설명하도록 한다.Hereinafter, another manufacturing method of the thin film transistor 100 according to the exemplary embodiment of the present invention will be described.

도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법을 설명하기 위한 플로우챠트이다. 도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법을 설명하기 위한 단면도이다.7 is a flowchart for explaining another method of manufacturing the thin film transistor 100 according to the exemplary embodiment of the present invention. 8A to 8J are cross-sectional views illustrating another method of manufacturing the thin film transistor 100 according to the exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 형성 단계(S1), 제 1 절연막 형성 단계(S2), 제 2 절연막 형성 단계(S3), 제 1 에칭 단계(S5), 게이트 물질층 형성 단계(S6), 제 2 에칭 단계(S8), 이온 주입 단계(S9), 제 3 에칭 단계(S12)를 포함한다. 또한, 제 2 절연막 형성 단계(S3)와 제 1 에칭 단계(S5)의 사이에는 제 1 포토레지스트 패턴 형성 단계(S4)가 더 이루어질 수 있고, 상기 게이트 물질층 형성 단계(S6)와 제 2 에칭 단계(S8)의 사이에는 제 2 포토레지스트 패턴 형성 단계(S7)가 더 이루어질 수 있으며, 상기 이온 주입 단계(S9)와 제 3 에칭 단계(S12)의 사이에는 열처리 단계(S10) 및 제 3 포토레지스트 패턴 형성 단계(S11)가 더 이루어질 수 있다. 이하에서는 도 7의 각 단계들을 도 8a 내지 도 8j를 함께 참조하여 설명하도록 한다.Referring to FIG. 5, in the thin film transistor 100 according to the exemplary embodiment of the present invention, the silicon thin film forming step S1, the first insulating film forming step S2, the second insulating film forming step S3, and the first etching step are performed. S5, a gate material layer forming step S6, a second etching step S8, an ion implantation step S9, and a third etching step S12. In addition, a first photoresist pattern forming step S4 may be further performed between the second insulating film forming step S3 and the first etching step S5, and the gate material layer forming step S6 and the second etching may be performed. A second photoresist pattern forming step S7 may be further performed between the steps S8, and between the ion implantation step S9 and the third etching step S12, the heat treatment step S10 and the third photo. The resist pattern forming step S11 may be further performed. Hereinafter, each step of FIG. 7 will be described with reference to FIGS. 8A to 8J.

상기 실리콘 박막 형성 단계(S1)는 앞서 설명한 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법에서의 실리콘 박막 형성 단계(S1)와 동일하다. The silicon thin film forming step S1 is the same as the silicon thin film forming step S1 in the method of manufacturing the thin film transistor 100 according to the exemplary embodiment described above.

도 7 및 도 8a를 참조하면, 상기 제 1 절연막 형성 단계(S2)는 상기 실리콘 박막(120')의 상부에 제 1 절연막(130')을 형성하는 단계이고, 상기 제 2 절연막 형성 단계(S3)는 상기 제 1 절연막(130')의 상부에 제 2 절연막(140')을 형성하는 단계이다.7 and 8A, the first insulating film forming step S2 is a step of forming the first insulating film 130 ′ on the silicon thin film 120 ′, and the second insulating film forming step S3. ) Is a step of forming the second insulating layer 140 ′ on the first insulating layer 130 ′.

도 7 및 도 8b를 참조하면, 상기 제 1 포토레지스트 패턴 형성 단계(S4)는 상기 제 2 절연막(140')의 상부에 제 1 포토레지스트 패턴(10)을 형성하는 단계이다. 상기 제 1 포토레지스트 패턴(10)은 상기 제 2 절연막(140')의 중앙 영역을 제외한 나머지 영역에 형성된다.7 and 8B, the first photoresist pattern forming step S4 is a step of forming the first photoresist pattern 10 on the second insulating layer 140 ′. The first photoresist pattern 10 is formed in the remaining regions except for the central region of the second insulating layer 140 ′.

도 7 및 도 8c를 참조하면, 상기 제 1 에칭 단계(S5)는 상기 제 1 포토레지스트 패턴(10)을 베리어로 이용하여, 상기 제 2 절연막(140')을 에칭하는 단계이다. 상기 제 1 에칭 단계(S5)에 의해 상기 제 2 절연막(140')의 중앙 영역이 에칭되어 상기 제 1 절연막(130')의 상면이 노출된다.7 and 8C, the first etching step S5 is a step of etching the second insulating layer 140 ′ using the first photoresist pattern 10 as a barrier. The central region of the second insulating layer 140 ′ is etched by the first etching step S5 to expose the top surface of the first insulating layer 130 ′.

도 7 및 도 8d를 참조하면, 상기 게이트 물질층 형성 단계(S6)는 상기 제 1 절연막(130') 및 제 2 절연막(140')의 상부에 게이트 물질층(160')을 형성하는 단계이다. 상기 게이트 물질층(160')은 상기 제 2 절연막(140')의 단차 형상을 따라 형성된다.7 and 8D, the gate material layer forming step S6 is a step of forming the gate material layer 160 ′ on the first insulating layer 130 ′ and the second insulating layer 140 ′. . The gate material layer 160 ′ is formed along the stepped shape of the second insulating layer 140 ′.

도 7 및 도 8e를 참조하면, 상기 제 2 포토레지스트 패턴 형성 단계(S7)는 상기 게이트 물질층(160')의 상부에 제 2 포토레지스트 패턴(20)을 형성하는 단계이다. 상기 제 2 포토레지스트 패턴(20)은 원하는 게이트 전극의 패턴과 동일한 패턴을 갖는다.7 and 8E, the second photoresist pattern forming step S7 is a step of forming the second photoresist pattern 20 on the gate material layer 160 ′. The second photoresist pattern 20 has the same pattern as the pattern of the desired gate electrode.

도 7 및 도 8f를 참조하면, 상기 제 2 에칭 단계(S8)는 상기 제 2 포토레지스트 패턴(20)을 베리어로 에칭을 수행하는 단계이다. 상기 제 2 포토레지스트 패턴(20)의 하부층이 식각되어, 상기 제 1 절연막(130')은 제 1 절연층(130)을 형성하고, 상기 제 2 절연막(140')은 제 2 절연층(140)을 형성하며, 상기 게이트 물질층(160')은 게이트 전극(160)을 형성한다.7 and 8F, the second etching step S8 is a step of etching the second photoresist pattern 20 as a barrier. The lower layer of the second photoresist pattern 20 is etched so that the first insulating layer 130 ′ forms the first insulating layer 130, and the second insulating layer 140 ′ is the second insulating layer 140. ) And the gate material layer 160 ′ forms the gate electrode 160.

도 7 및 도 8g를 참조하면, 상기 이온 주입 단계(S9)는 상기 실리콘 박막(120')에 불순물 이온을 주입하는 단계이다. 상기 불순물 이온은 상기 제 2 포토레지스트 패턴(20) 또는 게이트 전극(160)을 베리어로 이용하여 수행된다.7 and 8G, the ion implantation step S9 is a step of implanting impurity ions into the silicon thin film 120 ′. The impurity ions are performed using the second photoresist pattern 20 or the gate electrode 160 as a barrier.

도 7 및 도 8h를 참조하면, 상기 열처리 단계(S10)는 상기 실리콘 박막(120')에 어닐링 또는 열처리를 가하는 단계이다. 상기 열처리 단계(10)에 의해 상기 제 1 절연층(130)의 하부에 LDD 영역(123)이 형성된다.Referring to FIGS. 7 and 8H, the heat treatment step S10 may be annealing or heat treatment of the silicon thin film 120 ′. The LDD region 123 is formed under the first insulating layer 130 by the heat treatment step 10.

도 7 및 도 8i를 참조하면, 상기 제 3 포토레지스트 패턴 형성 단계(S11)는 상기 실리콘 박막(120'), 제 1 절연층(130), 제 2 절연층(140), 게이트 전극(160)의 상부에 제 3 포토레지스트 패턴(30)을 형성하는 단계이다. 상기 제 3 포토레지스트 패턴(30)은 상기 실리콘 박막(120') 중에서 반도체층을 형성할 영역에 대응되어 형성된다.7 and 8I, the third photoresist pattern forming step S11 may include the silicon thin film 120 ′, the first insulating layer 130, the second insulating layer 140, and the gate electrode 160. The third photoresist pattern 30 is formed on the upper side of the substrate. The third photoresist pattern 30 is formed corresponding to a region in which the semiconductor layer is to be formed in the silicon thin film 120 ′.

도 7 및 도 8j를 참조하면, 상기 제 3 에칭 단계(S12)는 상기 제 3 포토레지스트 패턴(30)을 베리어로 상기 실리콘 박막(120')을 에칭하여, 반도체층(120)을 형성하는 단계이다. 상기 반도체층(120)은 채널 영역(121), 소스 드레인 영역(122) 및 상기 소스 드레인 영역(122)의 내부에 형성된 LDD 영역(123)을 구비하여, 누설 전류를 감소시키는 구성을 갖는다.7 and 8J, in the third etching step S12, the semiconductor layer 120 is formed by etching the silicon thin film 120 ′ using the third photoresist pattern 30 as a barrier. to be. The semiconductor layer 120 includes a channel region 121, a source drain region 122, and an LDD region 123 formed inside the source drain region 122 to reduce leakage current.

이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 제조 방법을 설명하도록 한다.Hereinafter, a method of manufacturing the thin film transistor 200 according to another embodiment of the present invention will be described.

도 9a 내지 도 9h는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 다른 제조 방법을 설명하기 위한 단면도이다. 그리고 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 제조 방법은 도 7의 플로우챠트와 동일한 순서로 이루어진다. 따라서, 이하에서는 도 7의 각 단계들을 도 9a 내지 도 9h를 함께 참조하여 설명하도록 한다.9A to 9H are cross-sectional views illustrating another method of manufacturing the thin film transistor 200 according to another exemplary embodiment of the present invention. And the manufacturing method of the thin film transistor 200 according to another embodiment of the present invention is made in the same order as the flowchart of FIG. Therefore, hereinafter, each step of FIG. 7 will be described with reference to FIGS. 9A to 9H.

도 7 및 도 9a를 참조하면, 상기 실리콘 박막 형성 단계(S1), 제 1 절연막 형성 단계(S2), 제 2 절연막 형성 단계(S3) 및 제 1 포토레지스트 패턴 형성 단계(S4)는 앞서 설명한 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법에서의 각 단계(S1 내지 S4)와 동일하다. 7 and 9A, the silicon thin film forming step S1, the first insulating film forming step S2, the second insulating film forming step S3, and the first photoresist pattern forming step S4 are described above. The steps S1 to S4 in the other method of manufacturing the thin film transistor 100 according to the exemplary embodiment are the same.

도 7 및 도 9a를 참조하면, 상기 제 1 에칭 단계(S5)는 제 1 포토레지스트 패턴을 베리어로 이용하여, 제 2 절연막(240')을 에칭하는 단계이다. 상기 제 1 에칭 단계(S5)에 의해 상기 제 2 절연막(240')의 중앙 영역이 부분 에칭(Partial Etching)되어 단차가 형성된다.7 and 9A, the first etching step S5 is to etch the second insulating layer 240 ′ using the first photoresist pattern as a barrier. In the first etching step S5, the central region of the second insulating layer 240 ′ is partially etched to form a step.

도 7 및 도 9b를 참조하면, 상기 게이트 물질층 형성 단계(S6)는 상기 제 1 절연막(130') 및 제 2 절연막(240')의 상부에 게이트 물질층(260')을 형성하는 단계이다. 상기 게이트 물질층(260')은 상기 제 2 절연막(240')의 단차 형상을 따라 형성된다.7 and 9B, the gate material layer forming step S6 is a step of forming a gate material layer 260 ′ on the first insulating layer 130 ′ and the second insulating layer 240 ′. . The gate material layer 260 ′ is formed along the stepped shape of the second insulating layer 240 ′.

도 7 및 도 9c를 참조하면, 상기 제 2 포토레지스트 패턴 형성 단계(S7)는 상기 게이트 물질층(260')의 상부에 제 2 포토레지스트 패턴(20)을 형성하는 단계이다. 상기 제 2 포토레지스트 패턴(20)은 원하는 게이트 전극의 패턴과 동일한 패턴을 갖는다.7 and 9C, the second photoresist pattern forming step S7 is a step of forming the second photoresist pattern 20 on the gate material layer 260 ′. The second photoresist pattern 20 has the same pattern as the pattern of the desired gate electrode.

도 7 및 도 9d를 참조하면, 상기 제 2 에칭 단계(S8)는 상기 제 2 포토레지스트 패턴(20)을 베리어로 에칭을 수행하는 단계이다. 상기 제 2 포토레지스트 패턴(20)의 하부층이 식각되어, 상기 제 1 절연막(130')은 제 1 절연층(130)을 형성하고, 상기 제 2 절연막(240')은 제 2 절연층(240)을 형성하며, 상기 게이트 물질층(260')은 게이트 전극(260)을 형성한다.7 and 9D, the second etching step S8 is a step of etching the second photoresist pattern 20 as a barrier. The lower layer of the second photoresist pattern 20 is etched so that the first insulating layer 130 ′ forms the first insulating layer 130, and the second insulating layer 240 ′ is the second insulating layer 240. ) And the gate material layer 260 ′ forms the gate electrode 260.

도 7 및 도 9e를 참조하면, 상기 불순물 이온 주입 단계(S9)는 상기 실리콘 박막(120')에 불순물 이온을 주입하는 단계이다. 상기 불순물 이온은 상기 제 3 포토레지스트 패턴(30) 또는 게이트 전극(260)을 베리어로 이용하여 수행된다.7 and 9E, the impurity ion implantation step (S9) is a step of implanting impurity ions into the silicon thin film 120 ′. The impurity ions are performed using the third photoresist pattern 30 or the gate electrode 260 as a barrier.

도 7 및 도 9f를 참조하면, 상기 열처리 단계(S10)는 상기 실리콘 박막(120')에 어닐링 또는 열처리를 가하는 단계이다. 상기 열처리 단계(10)에 의해 상기 제 1 절연층(130)의 하부에 LDD 영역(123)이 형성된다.Referring to FIGS. 7 and 9F, the heat treatment step S10 is annealing or heat treatment of the silicon thin film 120 ′. The LDD region 123 is formed under the first insulating layer 130 by the heat treatment step 10.

도 7 및 도 9g를 참조하면, 상기 제 3 포토레지스트 패턴 형성 단계(S11)는 상기 실리콘 박막(120'), 제 1 절연층(130), 제 2 절연층(240), 게이트 전극(260)의 상부에 제 3 포토레지스트 패턴(30)을 형성하는 단계이다. 상기 제 3 포토레지스트 패턴(30)은 상기 실리콘 박막(120') 중에서 반도체층을 형성할 영역에 형성된다.7 and 9G, the third photoresist pattern forming step S11 may include the silicon thin film 120 ′, the first insulating layer 130, the second insulating layer 240, and the gate electrode 260. The third photoresist pattern 30 is formed on the upper side of the substrate. The third photoresist pattern 30 is formed in a region in which the semiconductor layer is to be formed in the silicon thin film 120 ′.

도 7 및 도 9h를 참조하면, 상기 제 3 에칭 단계(S12)는 상기 제 3 포토레지스트 패턴(30)을 베리어로 상기 실리콘 박막(120')을 에칭하여, 반도체층(120)을 형성하는 단계이다. 상기 반도체층(120)은 채널 영역(121), 소스 드레인 영역(122) 및 상기 소스 드레인 영역(122)의 내부에 형성된 LDD 영역(123)을 구비하여, 누설 전류를 감소시키는 구성을 갖는다.7 and 9H, in the third etching step S12, the semiconductor layer 120 is formed by etching the silicon thin film 120 ′ using the third photoresist pattern 30 as a barrier. to be. The semiconductor layer 120 includes a channel region 121, a source drain region 122, and an LDD region 123 formed inside the source drain region 122 to reduce leakage current.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.2 is a cross-sectional view of a thin film transistor according to another exemplary embodiment of the present invention.

도 3은 본 발명의 또다른 실시예에 따른 박막 트랜지스터의 단면도이다.3 is a cross-sectional view of a thin film transistor according to another exemplary embodiment of the present invention.

도 4는 본 발명의 또다른 실시예에 따른 박막 트랜지스터의 단면도이다.4 is a cross-sectional view of a thin film transistor according to another exemplary embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 제조 방법을 설명하기 위한 플로우 챠트이다.5 is a flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.

도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 제조 방법을 설명하기 위한 단면도이다.6A to 6L are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 다른 제조 방법을 설명하기 위한 플로우 챠트이다.7 is a flowchart illustrating another method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.

도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 박막 트랜지스터의 다른 제조 방법을 설명하기 위한 단면도이다.8A to 8J are cross-sectional views illustrating another method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.

도 9a 내지 도 9h는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.9A to 9H are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200, 300, 400; 박막 트랜지스터100, 200, 300, 400; Thin film transistor

110; 기판 120; 반도체층110; A substrate 120; Semiconductor layer

121; 채널 영역 122; 소스 드레인 영역121; Channel region 122; Source drain region

123; LDD 영역 130; 제 1 절연층123; LDD region 130; First insulating layer

140, 240, 440; 제 2 절연층 350, 450; 제 3 절연층140, 240, 440; Second insulating layers 350 and 450; Third insulating layer

160, 260, 360, 460; 게이트 전극160, 260, 360, 460; Gate electrode

Claims (21)

기판의 상부에 형성된 소스 드레인 영역, 상기 소스 드레인 영역의 내측에 상기 소스 드레인 영역보다 낮은 농도로 도핑되어 형성된 LDD 영역 및 상기 LDD 영역의 내측에 형성된 채널 영역을 포함하는 반도체층;A semiconductor layer including a source drain region formed on the substrate, an LDD region doped at a lower concentration than the source drain region inside the source drain region, and a channel region formed inside the LDD region; 상기 반도체층의 상부에 형성되는 제 1 절연층;A first insulating layer formed on the semiconductor layer; 상기 제 1 절연층의 가장자리 상부에 상기 LDD 영역에 대응하여 형성되는 제 2 절연층; 및A second insulating layer formed on the edge of the first insulating layer to correspond to the LDD region; And 상기 제 1 절연층 및 제 2 절연층의 상부에 형성되는 게이트 전극을 포함하는 박막 트랜지스터.A thin film transistor comprising a gate electrode formed on the first insulating layer and the second insulating layer. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 2 절연층과 접하여 단차를 이루면서 형성된 것을 특징으로 하는 박막 트랜지스터.And the gate electrode is formed while making a step in contact with the first insulating layer in a region corresponding to the channel region of the semiconductor layer and in contact with the second insulating layer in a region corresponding to the LDD region. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연층과 게이트 전극의 사이에는 상기 제 2 절연층과 동일한 평면 형상을 갖는 제 3 절연층이 더 형성되는 것을 특징으로 하는 박막 트랜지스터.And a third insulating layer having the same planar shape as the second insulating layer between the second insulating layer and the gate electrode. 제 3 항에 있어서,The method of claim 3, wherein 상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 3 절연층과 접하여 단차를 이루면서 형성된 것을 특징으로 하는 박막 트랜지스터.And the gate electrode is formed in contact with the first insulating layer in a region corresponding to the channel region of the semiconductor layer, and forms a step in contact with the third insulating layer in a region corresponding to the LDD region. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연층은 상기 제 1 절연층의 상부를 덮으면서 형성되고, 상기 반도체층의 LDD 영역에 대응되는 영역의 높이가 상기 채널 영역에 대응되는 높이보다 높도록 단차를 구비하여 형성되는 것을 특징으로 하는 박막 트랜지스터.The second insulating layer is formed to cover the upper portion of the first insulating layer, characterized in that formed with a step so that the height of the region corresponding to the LDD region of the semiconductor layer is higher than the height corresponding to the channel region. Thin film transistor. 제 6 항에 있어서,The method of claim 6, 상기 게이트 전극은 상기 제 2 절연층의 상부에 상기 제 2 절연층의 단차를 따라서 형성된 것을 특징으로 하는 박막 트랜지스터.And the gate electrode is formed along the step of the second insulating layer on the second insulating layer. 제 6 항에 있어서,The method of claim 6, 상기 제 2 절연층의 상부에는 상기 제 2 절연층의 가장자리를 따라 형성된 제 3 절연층이 더 형성되어 상기 가장자리의 높이가 중앙의 높이에 비해 높도록 형성된 것을 특징으로 하는 박막 트랜지스터.And a third insulating layer formed along the edge of the second insulating layer on the second insulating layer, such that the height of the edge is higher than that of the center. 제 8 항에 있어서,The method of claim 8, 상기 게이트 전극은 상기 반도체층의 상기 채널 영역에 대응되는 영역은 상기 제 2 절연층에 접하고, LDD 영역에 대응되는 영역은 상기 제 3 절연층에 접하여 단차를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터.And the gate electrode is formed such that a region corresponding to the channel region of the semiconductor layer is in contact with the second insulating layer, and a region corresponding to the LDD region is in contact with the third insulating layer to form a step. 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계;Forming a silicon thin film on top of the substrate; 상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계;Forming a first insulating film on the silicon thin film; 상기 실리콘 박막을 에칭하여 반도체층을 형성하는 제 1 에칭 단계;A first etching step of etching the silicon thin film to form a semiconductor layer; 상기 반도체층 및 제 1 절연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계;Forming a second insulating film on the semiconductor layer and the first insulating film; 상기 제 2 절연막의 중심 영역을 에칭하여 상기 제 1 절연막의 중심 영역을 노출시키거나, 상기 제 2 절연막의 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 제 2 에칭 단계;Etching a central region of the second insulating layer to expose the central region of the first insulating layer, or to form a thicker edge region than the central region of the second insulating layer; 상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계;Forming a gate material layer on the first insulating film and the second insulating film; 상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 상기 반도체층의 가장자리 영역을 노출시키도록 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하는 제 3 에칭 단계; 및A third etching step of forming a first insulating layer, a second insulating layer, and a gate electrode to etch the first insulating layer, the second insulating layer, and the gate material layer to expose edge regions of the semiconductor layer; And 상기 반도체층의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역과 상기 소스 드레인 영역의 내부에 LDD 영역을 형성하는 이온 주입 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And implanting impurities into an edge region of the semiconductor layer to form an LDD region in a source drain region and the source drain region. 제 10 항에 있어서,11. The method of claim 10, 상기 이온 주입 단계의 이후에는 상기 반도체층에 열처리를 수행하여 상기 LDD 영역으로 상기 불순물을 확산하는 열처리 단계가 더 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And a heat treatment step of diffusing the impurities into the LDD region by performing heat treatment on the semiconductor layer after the ion implantation step. 제 10 항에 있어서,11. The method of claim 10, 상기 제 2 절연막 형성 단계와 제 2 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어지는 것읕 특징으로 하는 박막 트랜지스터의 제조 방법.And a third insulating film forming step of forming a third insulating film on top of the second insulating film between the second insulating film forming step and the second etching step. 삭제delete 삭제delete 상기 10 항에 있어서,The method of claim 10, 상기 제 3 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And the third etching step is performed such that the gate electrode remains on the second insulating film. 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계;Forming a silicon thin film on top of the substrate; 상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계;Forming a first insulating film on the silicon thin film; 상기 제 1 절연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계;A second insulating film forming step of forming a second insulating film on the first insulating film; 상기 제 2 절연막의 중앙 영역을 에칭하여 상기 제 1 절연막의 중앙 영역을 노출하거나, 상기 제 2 절연막이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성하는 제 1 에칭 단계;Etching a central region of the second insulating layer to expose a central region of the first insulating layer, or forming a second thickness of the edge region of the second insulating layer thicker than that of the central region; 상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계;Forming a gate material layer on the first insulating film and the second insulating film; 상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하고, 상기 실리콘 박막의 가장자리 영역을 노출하는 제 2 에칭 단계;Etching the first insulating film, the second insulating film, and the gate material layer to form a first insulating layer, a second insulating layer, and a gate electrode, and exposing an edge region of the silicon thin film; 상기 실리콘 박막의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역 및 상기 소스 드레인 영역의 내부에 위치한 LDD 영역을 형성하는 이온 주입 단계; 및Implanting an impurity into an edge region of the silicon thin film to form a source drain region and an LDD region located inside the source drain region; And 상기 실리콘 박막을 에칭하여 반도체층을 형성하는 제 3 에칭 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And etching the silicon thin film to form a semiconductor layer. 제 16 항에 있어서,The method of claim 16, 상기 이온 주입 단계 및 제 3 에칭 단계의 사이에는 상기 실리콘 박막에 열처리를 수행하여, 상기 불순물이 상기 LDD 영역으로 확산되도록 하는 열처리 단계가 더 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And a heat treatment step of performing heat treatment on the silicon thin film between the ion implantation step and the third etching step to diffuse the impurities into the LDD region. 제 16 항에 있어서,The method of claim 16, 상기 제 2 절연막 형성 단계 및 제 1 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And a third insulating film forming step of forming a third insulating film on top of the second insulating film between the second insulating film forming step and the first etching step. 삭제delete 삭제delete 제 16 항에 있어서,The method of claim 16, 상기 제 2 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And the second etching step is performed such that the gate electrode remains on the second insulating film.
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