KR100537020B1 - Ips mode, thin film transistor liquid crystal display device manufacturing method for - Google Patents

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Abstract

본 발명에 의한 IPS(In-Plane Switching) 모드 박막트랜지스터용 액정표시소자(TFT-LCD) 제조방법은, 게이트 전극과 게이트 패드부 및 공통 전극이 구비되어 있는 하부기판 상에 게이트 절연층, 반도체층, n+ 비정질실리콘층을 증착하는 공정과, 상기 게이트 패드부 및 공통 전극 상의 게이트 절연층이 소정 부분 노출되도록, 상기 n+ 비정질실리콘층 및 반도체층을 식각하여 액티브 패턴을 형성하는 공정과, 상기 액티브 패턴을 포함한 게이트 절연층 상에 금속배선층을 형성하는 공정과, 상기 금속배선층을 선택식각하여 소오스/드레인 전극을 형성하는 공정과, 상기 소오스/드레인 전극을 마스크로 상기 n+ 비정질실리콘층을 식각하여 채널을 형성하는 공정과, 상기 소오스/드레인 전극을 포함한 게이트 절연층과 반도체층 상에 보호층을 형성하는 공정과, 칼라필 IPS (In-Plane Switching) mode, thin film transistor liquid crystal for a display device (TFT-LCD) production process according to the present invention, a gate electrode and a gate pad section and the common electrode is isolated on a lower substrate is provided with a gate layer, a semiconductor layer , n + step of depositing an amorphous silicon layer and said gate pad section and the common electrode on the gate insulating layer to expose a predetermined portion, a step of etching the n + amorphous silicon layer and the semiconductor layer forming the active pattern, the active pattern the gate insulating etching selection process and the metal wiring layer to form a metal wiring layer on the layer including the channel by etching the n + amorphous silicon layer of step and the source / drain electrodes to form the source / drain electrodes as a mask. forming step, and a step of forming a protective layer on the gate insulating layer and the semiconductor layer including the source / drain electrodes, a color filter 와 블랙매트릭스가 구비된 상부기판을 게이트 패드부 상의 보호층이 오픈되도록 상기 하부기판과 조립하고 그 사이에 액정을 주입하는 공정 및, 상기 게이트 패드부 상의 보호층과 게이트 절연층을 건식식각법으로 제거하는 공정으로 이루어져, 박막트랜지스터 제조시 마스크 1매를 줄일 수 있게 되므로 공정 단순화와 비용 절감 및 수율 향상을 기할 수 있게 된다. Of the black matrix is ​​assembled and the lower substrate to the upper substrate with the open with a protective layer on the gate pad section and the step of injecting liquid crystal in between, and a protective layer and a gate insulating layer on the gate pad part through dry etching method consists of the removal process, therefore makes it possible to reduce the mask sheet 1 in the manufacture thin-film transistor are able to talk to the process simplification and cost reduction and yield improvement.

Description

IPS 모드 박막트랜지스터용 액정표시소자 제조방법 Method of manufacturing a liquid crystal display element for the IPS mode, a thin film transistor

본 발명은 박막트랜지스터용 액정표시소자(thin film transistor liquid crystal display device:이하, TFT-LCD라 한다) 제조방법에 관한 것으로, 보다 상세하게는 공정 진행시 마스크 수를 1매 감소시켜 공정 단순화 및 수율 향상을 기할 수 있도록 한 IPS 모드(In-Plane Switching mode) TFT-LCD 제조방법에 관한 것이다. The present invention is a thin film transistor liquid crystal display element (thin film transistor liquid crystal display device: hereinafter, TFT-LCD quot;) relates to a manufacturing method, and more particularly by reducing the number when proceeding process mask one piece to simplify the process and yield one to talk to improve IPS mode relates to (in-Plane Switching mode) TFT-LCD production process.

근래에 고품위 TV(high definition TV:이하, HDTV라 한다) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판표시기에 대한 요구가 대두되고 있다. In recent years, high-definition TV (high definition TV: hereinafter, HDTV D) as a new high-image unit is the development of such has emerged a need for a flat panel display. LCD는 평판표시기의 대표적인 기술로써 ELD(electro luminescence display), VFD(vacuum fluorescence display), PDP(plasma display panel) 등이 해결하지 못한 칼라화, 저전력, 그리고 고속화등의 문제를 가지고 있지 않다. LCD does not have problems such as failure to include (electro luminescence display), VFD (vacuum fluorescence display), PDP (plasma display panel) ELD as a representative technology of the flat display colorization, low power, and high speed. 이 LCD는 크게 수동형과 능동형의 두가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 TFT와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. The LCD is makin classified into two types of passive and active matrix, active matrix LCD, it is adapted to control the active device, such as a single one of each pixel and the TFT according to the speed, viewing angle, and daejobi (contrast), far superior to the passive LCD 100 at least megapixel resolution is being used as the most appropriate indicator for HDTV in need. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다. Thus, while highlighting the importance of the TFT it has been intensified research and development for them.

특히, IPS 모드의 TFT-LCD는 TN(twist nematic) 액정에 의해 동작되는 TFT-LCD와는 달리 TFT 기판 위에 공통 전극(common electrode)을 게이트 금속을 이용하여 형성시켜 주므로, 칼라필터 기판에 ITO 전극을 따로 증착해 줄 필요가 없을 뿐 아니라 픽셀 ITO 전극이 필요없어, 보통 4매의 마스크를 가지고 TFT 제조가 이루어지고 있다. In particular, TFT-LCD of IPS mode, because the common electrode (common electrode) on the TFT substrate unlike the TFT-LCD is operated by a liquid crystal TN (twist nematic) was formed by using the gate metal, the ITO electrode on the color filter substrate I not only do not need to give a separate deposition requires ITO pixel electrodes and TFT manufacturing have been made with the mask of the usual four pieces. 이를 4단계로 구분하여 간략하게 살펴보면 다음과 같다. This Referring briefly classified into four levels as follows.

제 1 단계로서, 유리 재질의 하부기판 상에 게이트 금속을 증착한 후, 제 1 마스크를 이용한 광식각 공정으로 상기 게이트 금속의 소정 부분을 선택식각하여 게이트 전극과 게이트 패드 및 공통 전극을 형성한다. As a first step, depositing a gate metal on a lower substrate of a glass material, When Romance using a first mask to form a gate electrode and the gate pad and the common electrode by etching selecting a predetermined portion of the gate metal in the respective steps.

제 2 단계로서, 상기 게이트 전극과 게이트 패드 및 공통 전극을 포함한 하부기판 전면에 액티브층으로서, 게이트 절연층(예컨대, SiNx층), 반도체층(예컨대, a-Si:H), n+ 비정질실리콘층(예컨대, n+ a-Si층)을 순차적으로 증착하고, 상기 게이트 패드와 그 주변부(이하, 게이트 패드부라 칭한다) 및 상기 공통전극과 그 주변부 상의 게이트 절연층 표면이 노출되도록, 제 2 마스크를 이용한 광식각 공정으로 상기 n+ 비정질실리콘층과 반도체층을 선택식각한다. As a second step, as an active layer on the lower substrate surface including the gate electrode and the gate pad and the common electrode, a gate insulating layer (e.g., SiNx layer), a semiconductor layer (e.g., a-Si: H), n + amorphous silicon layer (e.g., n + a-Si layer) was deposited in sequence, the gate pad and its periphery (hereinafter referred to as a gate pad bridle hereinafter), and such that the exposed gate insulating layer on the common electrode and the peripheral portion, with the second mask, When Romance selects etching the n + amorphous silicon layer and the semiconductor layer in the respective steps. 그 결과, 상기 게이트 전극 상에는 게이트 절연층, 반도체층, n+ 비정질실리콘층이 연속적으로 증착된 구조의 액티브 패턴이 형성된다. As a result, the gate electrode formed on the gate insulating layer, semiconductor layer, n + amorphous silicon layer are successively deposited on the active pattern of structures is formed.

제 3 단계로서, 상기 액티브 패턴을 포함한 게이트 절연층 상에 금속배선층을 증착하고, 제 3 마스크를 이용한 광식각 공정으로 상기 금속배선층의 소정 부분을 식각하여 데이터 라인(data line)으로 사용되어질 소오스/드레인 전극을 형성한 다음, 상기 소오스/드레인 전극을 마스크로하여 그 하부의 n+ 비정질실리콘층을 식각하여 반도체층의 표면이 소정 부분 노출되도록 한다. Article as step 3, to deposit a metal wiring layer on the gate insulating layer including the active patterns, When Romance using a third mask, etching a predetermined portion of the metal wiring in the respective steps of data lines (data line) to be used source / forming a drain electrode, and then to the source / drain electrodes as a mask, so that by etching the lower portion of the n + amorphous silicon layer is a surface of the semiconductor layer exposed predetermined portion.

제 4 단계로서, 상기 소오스/드레인 전극을 포함한 반도체층 및 게이트 절연층 상에 보호층(예컨대, SiNx층)을 증착하고, 상기 게이트 패드부 표면을 오픈시키기 위하여 제 4 마스크를 이용한 광식각 공정으로 상기 보호층을 식각한 후, 이를 마스크로하여 그 하부의 게이트 절연층을 식각한다. As a fourth step, for depositing a protective layer (e.g., SiNx layer) on a semiconductor layer and a gate insulating layer including the source / drain electrodes, and to open the gate pad part surface When Romance using a fourth mask in the respective steps after etching the protective layer, which was used as a mask to etch the gate insulating layer at the bottom.

이후, 칼라필터 및 블랙매트릭스가 구비된 상부기판과 제 1 내지 제 4 단계를 거쳐 제조된 하부기판을 게이트 패드부가 오픈되도록 조립(assembly)하고, 그 사이에 액정을 주입한 뒤, 밀봉재를 사용하여 상기 상/하부 기판을 밀봉하므로써, 공정 진행을 완료한다. Thereafter, the assembly (assembly) to the lower substrate manufactured through the color filters and black matrices of the upper substrate and the first to fourth step of having the additional open gate pad, and then injecting liquid crystal in between, using the sealing material by sealing the upper / lower substrates, thereby completing the process in progress.

그러나, 상기 공정을 이용하여 박막트랜지스터를 제조할 경우에는 공정 진행중 마스크를 이용한 식각공정이 5회(예컨대, 게이트 전극과 게이트 패드 및 공통전극 형성시, 액티브 패턴 형성시, 소오스/드레인 전극 형성시, 게이트 패드부 노출시) 요구되므로, 4매의 마스크가 필요로되어 제조원가 상승 및 수율 저하 등의 단점이 발생하게 된다. When producing a thin film transistor using the above process, the etching process using a process in progress mask five times (for example, the gate electrode and the gate pad and the common electrode in forming an active pattern when forming source / drain electrodes in the formation, however, because when the gate pad part exposed) requirements, is in need of the four pieces of the mask will occur a disadvantage such as a manufacturing cost increases and the yield decreases.

이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, 박막트랜지스터 제조시 게이트 패드부 상의 보호층과 게이트 절연층을 상/하부 기판 조립후 건식식각법으로 제거해주므로써, 공정단순화 및 비용 절감을 실현할 수 있도록 한 IPS 모드 TFT-LCD 제조방법을 제공함에 그 목적이 있다. The present invention has been to, the thin film transistor during manufacture, simplification and cost reduction process meurosseo give remove the protective layer and then the upper / lower substrates with an insulating layer gate assembly dry etching method on the gate pad part made to improve the disadvantages as described above to provide an IPS mode, a TFT-LCD production process to be realized it is an object of the.

상기와 같은 목적을 달성하기 위하여 본 발명에서는, 게이트 전극과 게이트 패드부 및 공통 전극이 구비되어 있는 하부기판 상에 게이트 절연층, 반도체층, n+ 비정질실리콘층을 증착하는 공정과, 상기 게이트 패드부 및 공통 전극 상의 게이트 절연층이 소정 부분 노출되도록, 상기 n+ 비정질실리콘층 및 반도체층을 식각하여 액티브 패턴을 형성하는 공정과, 상기 액티브 패턴을 포함한 게이트 절연층 상에 금속배선층을 형성하는 공정과, 상기 금속배선층을 선택식각하여 소오스/드레인 전극을 형성하는 공정과, 상기 소오스/드레인 전극을 마스크로 상기 n+ 비정질실리콘층을 식각하여 채널을 형성하는 공정과, 상기 소오스/드레인 전극을 포함한 게이트 절연층과 반도체층 상에 보호층을 형성하는 공정과, 칼라필터와 블랙매트릭스가 구비된 상부기판 The present invention to achieve the above objects, a gate electrode and a gate pad section and the common electrode is isolated on a lower substrate is provided with a gate layer, a semiconductor layer, n + and depositing an amorphous silicon layer, said gate pad section , so that a gate insulating layer on, and the common electrode exposing a predetermined portion of a step of etching the n + amorphous silicon layer and the semiconductor layer forming the active pattern, a step of forming a metal wiring layer on the gate insulating layer including the active pattern, the step of forming the source / drain electrodes by etching selectivity of the metal wiring layer and the source / drain electrodes and forming a channel by etching the n + amorphous silicon layer as a mask, and a gate, including the source / drain electrodes, an insulating layer and an upper substrate provided with a step, a color filter and a black matrix to form a protective layer on the semiconductor layer 게이트 패드부 상의 보호층이 오픈되도록 상기 하부기판과 조립하고 그 사이에 액정을 주입하는 공정 및, 상기 게이트 패드부 상의 보호층과 게이트 절연층을 건식식각법으로 제거하는 공정으로 이루어진 것을 특징으로 하는 TFT-LCD 제조방법이 제공된다. Process for assembling the lower substrate, a protective layer on the gate pad part to be opened and inject the liquid crystal between them and, to a protective layer and a gate insulating layer on the gate pad portion is characterized by being a step of removing a dry etching method the TFT-LCD manufacturing method is provided.

상기 공정 결과, 마스크 없이도 게이트 패드부 상의 보호층과 게이트 절연층을 제거할 수 있게 된다. The process result, it is possible to remove the protective layer and the gate insulating layer on the gate pad part without mask.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. With reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

본 발명은 IPS 모드 TFT-LCD 제조시, 게이트 패드부 상의 보호층과 게이트 절연층을 스위칭 소자 형성시 제거하지 않고, 상/하부기판 조립 후 밀봉 공정까지 완료된 상태에서 건식식각법을 이용하여 제거해주므로써, 공정 진행시 요구되던 마스크 1매를 줄일 수 있도록 하여 공정단순화 및 비용 절감을 실현할 수 있도록 하는데 주안점을 두 기술로서, 이를 도 1a 내지 도 1d에 제시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다. The invention give removed using a dry etching method in the IPS mode TFT-LCD during manufacturing, without having to remove upon formation of the switching element the protective layer and the gate insulating layer on the gate pad part, the upper / after the lower substrate assembly is completed by the sealing process state meurosseo, the point in the process to realize the process simplification and cost reduction and to reduce the mask, one piece of the release on demand proceeds as the two technologies, which was reference to process procedure is also shown in Figure 1a to 1d Referring specifically the following same.

제 1 단계로서, 도 1a에 도시된 바와 같이 유리 재질의 하부기판(10) 상에 게이트 금속을 증착한 후, 제 1 마스크를 이용한 광식각 공정으로 상기 게이트 금속을 선택식각하여 게이트 전극(12)과 게이트 패드(14) 및 공통 전극(16)을 동시에 형성한다. As a first step, the depositing a gate metal on a lower substrate 10, a glass, When Romance using a first mask by etching selectivity of the gate metal at each step the gate electrode 12 as shown in Figure 1a and a gate pad 14 and the common electrode 16 at the same time.

제 2 단계로서, 도 1b에 도시된 바와 같이 상기 게이트 전극(12)과 게이트 패드(14) 및 공통 전극(16)을 포함한 기판(10) 전면에 PECVD(plasma enhanced chemical vapour deposition)을 이용하여 액티브층으로서, 게이트 절연층(예컨대, SiNx층)(18), 반도체층(예컨대, a-Si:H)(20), n+ 비정질실리콘층(예컨대, n+ a-Si층)(22)을 순차적으로 증착한다. The second step, the gate electrode 12 and the gate pad 14 and the common electrode 16 using a substrate (10), PECVD (plasma enhanced chemical vapour deposition) on the front, including active as shown in Figure 1b as a layer, a gate insulating layer (e.g., SiNx layer) 18, a semiconductor layer: (e. g., a-Si H) (20), n + amorphous silicon layer (e.g., n + a-Si layer) 22 in sequential order The evaporation. 이어, 상기 게이트 패드(14)와 그 주변부 및 상기 공통 전극(16)과 그 주변부 상의 게이트 절연층(18) 표면이 노출되도록, 제 2 마스크를 이용한 광식각 공정으로 상기 n+ 비정질실리콘층 및 반도체층을 선택식각한다. Next, the gate pad 14 and the peripheral portion and the common electrode 16 and the gate insulating layer 18, the surface When Romance using a second mask so as to expose the each step n + amorphous silicon layer on the peripheral portion and the semiconductor layer selects etching. 그 결과, 상기 게이트 전극(12) 상에는 게이트 절연층(18), 반도체층(20), n+ 비정질실리콘층(22)이 연속적으로 증착된 구조의 액티브 패턴이 형성된다. As a result, the pattern of the active structure, the gate electrode 12, gate insulating layer 18 formed on the semiconductor layer (20), n + amorphous silicon layer 22 are successively deposited are formed.

제 3 단계로서, 도 1c에 도시된 바와 같이 상기 액티브 패턴을 포함한 게이트 절연층(18) 상에 스퍼터링법으로 금속배선층을 증착하고, 제 3 마스크를 이용한 광식각 공정으로 상기 금속배선층의 소정 부분을 식각하여 데이터 라인(data line)으로 사용되어질 소오스/드레인 전극(24)을 형성한 다음, 상기 소오스/드레인 전극(24)을 마스크로하여 그 하부의 n+ 비정질실리콘층(22)을 식각하여 반도체층(20)의 표면이 소정 부분 노출되도록 한다. First depositing a metal wiring layer by a sputtering method on the gate insulating layer 18 including the active pattern as a step, illustrated in Figure 1c, and When Romance using a third mask, a predetermined portion of the metal wiring in the respective steps is etched by etching the data line (data line) to form a source / drain electrode 24 to be used, then the source / drain electrode 24, the lower portion of the n + amorphous silicon layer 22 as a mask semiconductor layer such that the surface (20) exposed to a predetermined portion.

제 4 단계로서, 도 1d에 도시된 바와 같이 상기 소오스/드레인 전극(24)을 포함한 반도체층 및 게이트 절연층 상에 보호층(예컨대, SiNx층)(26)을 증착한다. As a fourth step, to deposit a semiconductor layer and a gate insulating protective layer (e.g., SiNx layer) on the layer 26 including the source / drain electrode 24 as shown in Figure 1d. 이후, 칼라필터(미 도시) 및 블랙매트릭스(30)가 구비된 상부기판(28)과 제 1 내지 제 4 단계를 거쳐 제조된 하부기판(10)을 게이트 패드부가 오픈되도록 조립(assembly)하고, 그 사이에 액정(34)을 주입한 뒤, 밀봉재(32)를 사용하여 상기 상부/하부기판(28),(10)을 밀봉처리한 다음, 상기 게이트 패드부 상의 보호층(26) 및 게이트 절연막(18)을 건식식각법을 이용하여 제거해 주므로써, 공정 진행을 완료한다. Then, the color filter (not shown), and black matrices of the upper substrate 30 is provided (28) and the assembly (assembly), the first to the lower substrate 10 prepared through step 4 to add the gate pad opening, and by using the LCD 34, a back, a sealing material 32 is injected into between the upper / lower substrate 28, a sealing process (10)] next, the gate pad portion protective layer 26 on and the gate insulating film for 18 weeks meurosseo removed using a dry etching process, thereby completing the process in progress.

이와 같이 공정을 진행할 경우, TFT 제조시 게이트 패드부 상의 보호층(26)과 게이트 절연층(18)을 마스크를 이용한 광식각 공정없이도 제거할 수 있게 되므로, 종래 공정 진행시 요구되던 4매의 마스크 수를 3매로 줄일 수 있게 되어 공정 단순화를 실현할 수 있게 된다. If so proceed to process, TFT during manufacturing, so can be removed without the need for each step When Romance using a mask for a protective layer 26 and the gate insulating layer 18 on the gate pad portion, the four pieces of the mask of the release required for proceeding conventional process It is able to reduce the number of sheets 3 can be realized to simplify the process.

상술한 바와 같이 본 발명에 의하면, 기존에 4매의 마스크가 요구되어지던 박막트랜지스터 제조 공정을 3매의 마스크를 이용하여 실시할 수 있게 되므로, 공정 단순화를 실현할 수 있게 되어 비용 절감 및 수율 향상을 기할 수 있게 된다. According to the present invention, as described above, a so that the four sheets of mask making is spilling TFTs required process to the existing 3 can be performed by using the sheet mask, it is possible to realize a process simplified cost reduction and yield improvement It is able to talk.

도 1a 내지 도 1d는 본 발명에 의한 IPS 모드 박막트랜지스터용 액정표시소자 제조방법을 도시한 공정수순도. Figure 1a to 1d are process drawings illustrating the procedure of a liquid crystal display device manufacturing method for IPS-mode thin film transistor according to the present invention.

Claims (1)

  1. 제1 마스크를 이용하여 게이트 전극과 게이트 패드부 및 공통 전극이 형성된 하부기판 상에 게이트 절연층, 반도체층 및 n+ 비정질실리콘층을 증착하는 단계; Comprising the steps of: depositing a gate electrode and a gate pad section and the common electrode is formed, a gate insulating layer on the lower substrate, a semiconductor layer and an n + amorphous silicon layer using a first mask;
    상기 게이트 패드부 및 공통 전극 상의 게이트 절연층이 소정 부분 노출되도록, 제2 마스크를 이용하여 상기 n+ 비정질실리콘층 및 반도체층을 식각하여 액티브 패턴을 형성하는 단계; Comprising: a gate insulating layer on the gate pad section and the common electrode so as to expose a predetermined portion, by using a second mask, etching the n + amorphous silicon layer and the semiconductor layer forming the active pattern;
    상기 액티브 패턴을 덮는 게이트 절연층 상에 금속배선층을 형성하는 단계; Forming a metal wiring layer on the gate insulating layer covering the active pattern;
    제3 마스크를 이용하여 상기 금속배선층을 선택식각하여 소오스/드레인 전극을 형성하는 단계; The step of etching selectivity of the metal wiring layer to form a source / drain electrode using a third mask;
    상기 소오스/드레인 전극을 마스크로 하여 상기 n+ 비정질실리콘층을 식각하여 채널을 형성하는 단계; Forming a channel by etching the n + amorphous silicon layer and the source / drain electrodes as a mask;
    상기 게이트 절연층, 상기 소오스/드레인 전극 및 반도체층 상에 보호층을 형성하는 단계; Forming a gate insulating layer, the source / drain electrodes and a protective layer on the semiconductor layer;
    상기 하부기판보다 작은 크기를 갖고서, 칼라필터와 블랙매트릭스가 구비된 상부기판을 상기 게이트 패드 부위에 형성된 보호층이 오픈되도록 상기 하부기판과 조립하고, 상기 상부기판과 하부기판간에 액정을 주입하는 단계; Gatgoseo a size smaller than the lower substrate, a color filter and a black matrix is ​​assembled and the lower substrate such that the open protective layer formed the upper substrate with the gate pad regions, and injecting a liquid crystal between the upper substrate and a lower substrate .; And
    상기 상부기판을 마스크로하여 상기 게이트 패드부 상의 보호층과 게이트 절연층을 건식식각법으로 제거하는 단계로 이루어진 것을 특징으로 하는 IPS 모드 박막트랜지스터용 액정표시소자 제조방법. IPS mode, thin film transistor liquid crystal display device manufacturing method for which the protective layer on the gate pad part and the gate insulating layer and the upper substrate to the mask characterized in that comprising the step of removing a dry etching method.
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