KR100561645B1 - Liquid Crystal Display Panel and Method of Fabricating the same - Google Patents

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KR100561645B1
KR100561645B1 KR1020030071086A KR20030071086A KR100561645B1 KR 100561645 B1 KR100561645 B1 KR 100561645B1 KR 1020030071086 A KR1020030071086 A KR 1020030071086A KR 20030071086 A KR20030071086 A KR 20030071086A KR 100561645 B1 KR100561645 B1 KR 100561645B1
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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
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    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Abstract

본 발명은 제조공정을 단순화함과 아울러 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다. The present invention relates to a liquid crystal display panel and a method of manufacturing the same that can simplify the manufacturing process and improve the yield.

본 발명은 다수의 신호라인 및 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 영역과, 상기 신호라인과 접속된 패드가 형성된 패드영역을 갖는 제1 기판과; 상기 제1 기판의 패드영역이 노출되도록 마주하는 제2 기판과; 상기 제1 및 제2 기판을 합착시키는 적어도 2 열의 실재를 구비하는 것을 특징으로 한다. The present invention provides a semiconductor device comprising: a first substrate having a thin film transistor array region in which a plurality of signal lines and thin film transistors are formed, and a pad region in which pads connected to the signal lines are formed; A second substrate facing the pad region of the first substrate to be exposed; And at least two rows of materials for joining the first and second substrates together.

Description

액정표시패널 및 그 제조방법{Liquid Crystal Display Panel and Method of Fabricating the same} Liquid Crystal Display Panel and Method of Fabricating the same

도 1은 통상적인 액정표시패널에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다. 1 is a plan view illustrating a portion of a thin film transistor array substrate included in a conventional liquid crystal display panel.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along the line II ′. FIG.

도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판을 도시한 단면도이다. 3A to 3D are cross-sectional views illustrating the thin film transistor array substrate illustrated in FIG. 2.

도 4는 본 발명의 실시예와 관련된 기술을 설명하기 위한 액정표시패널을 개략적으로 나타낸 평면도이다. 4 is a plan view schematically showing a liquid crystal display panel for explaining a technique related to an embodiment of the present invention.

도 5는 도 4에 도시된 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.FIG. 5 is a plan view illustrating a thin film transistor array substrate of the liquid crystal display panel illustrated in FIG. 4.

도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 도시한 단면도이다. FIG. 6 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 5 along the line II-II ′.

도 7a 내지 도 7d는 도 6에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도이다. 7A through 7D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 6.

도 8은 액정표시패널의 패드를 노출 시키기 위해 패드영역을 식각액에 딥핑하는 단계를 나타내는 도면이다. 8 is a diagram illustrating a step of dipping a pad region in an etchant to expose a pad of a liquid crystal display panel.

도 9는 본 발명의 실시예에 따른 액정표시패널을 나타내는 평면도이다.9 is a plan view illustrating a liquid crystal display panel according to an exemplary embodiment of the present invention.

도 10은 도 9에 도시된 액정표시패널의 단면도이다.FIG. 10 is a cross-sectional view of the liquid crystal display panel shown in FIG. 9.

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

2, 152 : 게이트 라인 4,174 : 데이터 라인2, 152: gate line 4,174: data line

6, 190 : 박막 트랜지스터 8, 154 : 게이트 전극6, 190: thin film transistor 8, 154: gate electrode

10, 162 : 소스 전극 12,195 : 드레인 전극10, 162: source electrode 12,195: drain electrode

14, 164 : 활성층 16 : 제 1 컨택홀14 and 164: active layer 16: first contact hole

18, 160 : 화소전극 28, 156 : 게이트 패드 18 and 160 pixel electrodes 28 and 156 gate pads

184 : 데이터 패드 184: data pad

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히 제조공정을 단순화함과 아울러 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a liquid crystal display panel and a method for manufacturing the same, which can simplify a manufacturing process and improve a yield.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화 상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정표시패널과, 액정표시패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The liquid crystal display panel includes a thin film transistor array substrate and a color filter array substrate facing each other, a spacer positioned to maintain a constant cell gap between the two substrates, and a liquid crystal filled in the cell gap.

박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.The thin film transistor array substrate includes a gate line and a data line, a thin film transistor formed of a switch element at each intersection of the gate lines and the data lines, a pixel electrode formed of a liquid crystal cell and connected to the thin film transistor, and the like. It consists of the applied alignment film. The gate lines and the data lines receive signals from the driving circuits through the respective pad parts. The thin film transistor supplies the pixel voltage signal supplied to the data line to the pixel electrode in response to the scan signal supplied to the gate line.

칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.The color filter array substrate includes color filters formed in units of liquid crystal cells, a black matrix for distinguishing between color filters and reflecting external light, a common electrode for supplying a reference voltage to the liquid crystal cells in common, and an alignment layer applied thereon. It consists of.

액정표시패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.The liquid crystal display panel is completed by separately manufacturing a thin film transistor array substrate and a color filter array substrate, and then injecting and encapsulating a liquid crystal.

이러한 액정표시패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정표시패널 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다. In the liquid crystal display panel, the thin film transistor array substrate includes a semiconductor process and also requires a plurality of mask processes, and thus, the manufacturing process is complicated, thereby increasing the manufacturing cost of the liquid crystal display panel. In order to solve this problem, the thin film transistor array substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, and an inspection process. Accordingly, in recent years, a four-mask process that reduces one mask process has emerged in the five-mask process, which is a standard mask process of a thin film transistor array substrate.

도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.FIG. 1 is a plan view of a thin film transistor array substrate employing a four mask process, for example. FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along line II ′.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.The thin film transistor array substrate shown in FIGS. 1 and 2 includes a gate line 2 and a data line 4 intersecting each other with a gate insulating film 44 interposed on the lower substrate 42, and a thin film formed at each intersection thereof. The transistor 6 and the pixel electrode 18 formed in the cell area provided in the cross structure are provided. The thin film transistor array substrate includes a storage capacitor 20 formed at an overlapping portion of the pixel electrode 18 and the front gate line 2, a gate pad portion 26 connected to the gate line 2, and a data line ( And a data pad portion 34 connected to 4).

박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되 고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다. The thin film transistor 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, and a drain electrode 12 connected to the pixel electrode 16. And an active layer 14 overlapping the gate electrode 8 and forming a channel between the source electrode 10 and the drain electrode 12. The active layer 14 is formed to overlap the data pad lower electrode 36, the storage electrode 22, the data line 4, the source electrode 10, and the drain electrode 12, and the source electrode 10 and the drain electrode ( 12) further comprises a channel section therebetween. An ohmic contact layer 48 for ohmic contact with the data pad lower electrode 36, the storage electrode 22, the data line 4, the source electrode 10, and the drain electrode 12 is further formed on the active layer 14. do. The thin film transistor 6 causes the pixel voltage signal supplied to the data line 4 to be charged and held in the pixel electrode 18 in response to the gate signal supplied to the gate line 2.

화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.The pixel electrode 18 is connected to the drain electrode 12 of the thin film transistor 6 through the first contact hole 16 penetrating the protective film 50. The pixel electrode 18 generates a potential difference from the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the thin film transistor substrate and the upper substrate rotates by dielectric anisotropy, and transmits light incident through the pixel electrode 18 from the light source (not shown) toward the upper substrate.

스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 20 includes the front gate line 2, the storage electrode 22 overlapping the gate line 2, the gate insulating layer 44, the active layer 14, and the ohmic contact layer 48 therebetween. And a pixel electrode 22 which is overlapped with the storage electrode 22 and the passivation layer 50 interposed therebetween and connected via the second contact hole 24 formed in the passivation layer 50. The storage capacitor 20 allows the pixel voltage charged in the pixel electrode 18 to be stably maintained until the next pixel voltage is charged.

게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 패드하부전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트 패드하부전극(28)에 접속된 게이트 패드 상부전극(32)으로 구성된다.The gate line 2 is connected to a gate driver (not shown) through the gate pad part 26. The gate pad lower electrode 26 is formed through the gate pad lower electrode 28 extending from the gate line 2 and the third contact hole 30 penetrating through the gate insulating layer 44 and the passivation layer 50. And a gate pad upper electrode 32 connected to (28).

데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드하부전극(36)과 접속된 데이터 패드 상부전극(40)으로 구성된다.The data line 4 is connected to a data driver (not shown) through the data pad unit 34. The data pad portion 34 is connected to the data pad lower electrode 36 through the data pad lower electrode 36 extending from the data line 4 and the fourth contact hole 38 penetrating through the passivation layer 50. The data pad upper electrode 40 is formed.

이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.A method of manufacturing a thin film transistor substrate having such a configuration will be described with reference to FIGS. 3A to 3D in detail using a four mask process.

도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다. Referring to FIG. 3A, gate patterns are formed on the lower substrate 42.

하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트 패드하부전극(28)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.The gate metal layer is formed on the lower substrate 42 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form gate patterns including the gate line 2, the gate electrode 8, and the gate pad lower electrode 28. As the gate metal, chromium (Cr), molybdenum (Mo), aluminum-based metal, etc. are used in a single layer or a double layer structure.

도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.Referring to FIG. 3B, the gate insulating layer 44, the active layer 14, the ohmic contact layer 48, and the source / drain patterns are sequentially formed on the lower substrate 42 on which the gate patterns are formed.

게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법 을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.The gate insulating layer 44, the amorphous silicon layer, the n + amorphous silicon layer, and the source / drain metal layer are sequentially formed on the lower substrate 42 on which the gate patterns are formed through a deposition method such as PECVD or sputtering.

소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.A photoresist pattern is formed on the source / drain metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.

이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.Next, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the data line 4, the source electrode 10, the drain electrode 12 integrated with the source electrode 10, and the storage electrode 22 are formed. Source / drain patterns including are formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.Next, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same photoresist pattern to form the ohmic contact layer 48 and the active layer 14.

그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.The photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 48 of the channel portion are etched by a dry etching process. Accordingly, the active layer 14 of the channel portion is exposed to separate the source electrode 10 and the drain electrode 12.

이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the source / drain pattern portion is removed by a stripping process.

게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.As the material of the gate insulating film 44, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. Molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), etc. are used as a source / drain metal.

도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다. Referring to FIG. 3C, a passivation layer 50 including first to fourth contact holes 16, 24, 30, and 38 is formed on the gate insulating layer 44 on which the source / drain patterns are formed.

소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드하부전극(36)가 노출되게 형성된다. The passivation layer 50 is entirely formed on the gate insulating layer 44 on which the source / drain patterns are formed by a deposition method such as PECVD. The passivation layer 50 is patterned by a photolithography process and an etching process using a third mask to form first to fourth contact holes 16, 24, 30, and 38. The first contact hole 16 is formed to pass through the passivation layer 50 to expose the drain electrode 12, and the second contact hole 24 is formed to pass through the passivation layer 50 to expose the storage electrode 22. do. The third contact hole 30 is formed to pass through the passivation layer 50 and the gate insulating layer 44 to expose the gate pad lower electrode 28. The fourth contact hole 38 is formed through the passivation layer 50 to expose the data pad lower electrode 36.

보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다. As the material of the protective film 50, an inorganic insulating material such as the gate insulating film 94 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.Referring to FIG. 3D, transparent electrode patterns are formed on the passivation layer 50.

보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트 패드 상부전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전 단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트 패드 상부전극(32)은 제3 컨택홀(30)을 통해 게이트 패드하부전극(28)과 전기적으로 접속된다. 데이터 패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터 패드하부전극(36)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.The transparent electrode material is entirely deposited on the passivation layer 50 by a deposition method such as sputtering. Subsequently, the transparent electrode material is immersed through a photolithography process and an etching process using a fourth mask, thereby forming transparent electrode patterns including the pixel electrode 18, the gate pad upper electrode 32, and the data pad upper electrode 40. Is formed. The pixel electrode 18 is electrically connected to the drain electrode 12 through the first contact hole 16 and overlaps the shear gate line 2 through the second contact hole 24. And electrically connected. The gate pad upper electrode 32 is electrically connected to the gate pad lower electrode 28 through the third contact hole 30. The data pad upper electrode 40 is electrically connected to the data pad lower electrode 36 through the fourth contact hole 38. Indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is used as the transparent electrode material.

이와 같이 종래의 박막 트랜지스터 어레이 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 액정표시패널 및 그 제조방법이 요구된다. As described above, the conventional thin film transistor array substrate and the method of manufacturing the same may reduce the number of manufacturing steps and reduce manufacturing costs in proportion to the case of using the 5 mask process by employing a four mask process. However, since the four-mask process is still complicated and the manufacturing cost is limited, there is a need for a liquid crystal display panel and a method of manufacturing the same, which further simplify the manufacturing process and further reduce manufacturing costs.

한편, 종래 박막 트랜지스터 어레이 기판의 패드부 오픈 공정은 포토리쏘그래피 공정에 의해 실행됨으로써 공정이 복잡한 문제점이 있다.On the other hand, the conventional pad portion opening process of the thin film transistor array substrate is performed by a photolithography process, which causes a complicated process.

따라서, 본 발명의 목적은 제조공정을 단순화함과 아울러 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
Accordingly, an object of the present invention relates to a liquid crystal display panel and a method for manufacturing the same, which can simplify the manufacturing process and improve the yield.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는
다수의 신호라인과 박막 트랜지스터가 형성되는 어레이영역과 상기 신호라인에 구동신호를 전달하기 위한 패드가 위치하는 패드영역을 구비하는 박막 트랜지스터 어레이 기판과; 적어도 2열의 실재를 이용하여 상기 박막 트랜지스터 어레이 기판과 합착된 컬러필터 어레이 기판을 구비하고, 상기 적어도 2열의 실재는 상기 패드영역과 어레이 영역 사이에 위치하여 상기 패드영역을 외부로 노출시키는 것을 특징으로 한다.
상기 박막 트랜지스터 어레이 영역은 상기 박막 트랜지스터를 보호하는 보호막을 포함하고, 상기 패드영역은 상기 패드가 노출되게 상기 보호막이 제거된 것을 특징으로 한다.In order to achieve the above object, the liquid crystal display device according to an embodiment of the present invention
A thin film transistor array substrate including an array region in which a plurality of signal lines and thin film transistors are formed, and a pad region in which pads for transmitting driving signals are located on the signal lines; And a color filter array substrate bonded to the thin film transistor array substrate using at least two rows of materials, wherein the at least two rows of materials are located between the pad area and the array area to expose the pad area to the outside. do.
The thin film transistor array region may include a passivation layer protecting the thin film transistor, and the pad region may include the passivation layer removed to expose the pad.

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상기 패드는 투명도전층으로 형성된 것을 특징으로 한다.The pad is characterized in that formed of a transparent conductive layer.

상기 패드는 투명도전층 및 금속층의 이중층으로 형성된 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 제조방법은 다수의 신호라인 및 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 영역과, 상기 신호라인과 접속된 패드가 형성된 패드영역을 갖는 박막 트랜지스터 어레이 기판을 형성하는 단계와; 상기 패드영역이 노출되도록 상기 박막 트랜지스터 어레이 기판과 마주하는 컬러필터 어레이 기판을 형성하는 단계와; 상기 어레이 영역과 패드영역 사이에 위치하여 상기 패드영역을 외부로 노출시키는 적어도 2 열의 실재를 이용하여 상기 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판 합착하는 단계와; 상기 패드영역을 식각액에 딥핑하여 상기 패드를 노출시키는 단계를 포함하는 것을 특징으로 한다.The pad is characterized in that formed of a double layer of a transparent conductive layer and a metal layer.
A method of manufacturing a liquid crystal display panel according to the present invention includes forming a thin film transistor array substrate having a thin film transistor array region in which a plurality of signal lines and thin film transistors are formed, and a pad region in which pads connected to the signal lines are formed; Forming a color filter array substrate facing the thin film transistor array substrate such that the pad region is exposed; Bonding the thin film transistor array substrate and the color filter array substrate to each other using at least two rows of materials positioned between the array region and the pad region to expose the pad region to the outside; And dipping the pad area in an etchant to expose the pad.

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상기 제1 기판을 형성하는 단계는 제1 마스크 공정을 이용하여 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드 및 화소전극을 포함하는 제1 패턴을 형성하는 단계와; 제2 마스크 공정을 이용하여 상기 화소전극을 제외한 제1 패턴 상에 게이트 절연패턴 및 반도체 패턴을 포함하는 제2 패턴을 형성하는 단계와; 제3 마스크 공정을 이용하여 데이트 라인, 소스전극, 드레인 전극, 스토리지 전극을 포함하는 제3 패턴을 형성하는 단계와; 상기 패드영역 및 박막 트랜지스터 어레이 영역 전면에 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the first substrate may include forming a first pattern including a gate line, a gate electrode, a gate pad, a data pad, and a pixel electrode using a first mask process; Forming a second pattern including a gate insulating pattern and a semiconductor pattern on the first pattern except the pixel electrode by using a second mask process; Forming a third pattern including a data line, a source electrode, a drain electrode, and a storage electrode using a third mask process; And forming a passivation layer over the pad region and the thin film transistor array region.

상기 패드를 노출시키는 단계는 상기 패드영역에서 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 한다.The exposing the pad may include removing the passivation layer from the pad area.

상기 식각액은 약 20:1 비율의 H2O(물)와 HF(불산)를 포함하는 것을 특징으로 한다.The etchant comprises about 20: 1 H 2 O (water) and HF (fluoric acid).

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 4 내지 도 10를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 10.

본 발명의 상세한 설명에 앞서 본 발명과 직접관련된 기술을 먼저 살펴보기로 한다. Prior to the detailed description of the present invention, a description will first be made of techniques directly related to the present invention.

도 4는 액정표시패널을 개략적으로 도시한 평면도이다. 도 5는 도 4에 도시된 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.4 is a plan view schematically illustrating a liquid crystal display panel. 5 is a plan view illustrating a thin film transistor array substrate of the liquid crystal display panel illustrated in FIG. 4, and FIG. 6 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 5 taken along line II-II ′.

도 4 내지 도 6에 도시된 박막 트랜지스터 어레이 기판은 하부기판(151) 위에 게이트 절연 패턴(162)을 사이에 두고 교차하게 형성된 게이트 라인(152) 및 데이터 라인(174)과, 그 교차부마다 형성된 박막 트랜지스터(190)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(160)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(160)에 접속된 스토리지 전극(180)과 전단 게이트 라인(152)의 중첩부에 형성된 스토리지 캐패시터(192)와, 게이트 라인(152)에 접속되는 게이트 패드(156)와, 데이터 라인(174)에 접속되는 데이터 패드(184)를 구비한다. 4 to 6 may include a gate line 152 and a data line 174 formed on the lower substrate 151 with the gate insulating pattern 162 interposed therebetween, and formed at each intersection thereof. And a thin film transistor 190 and a pixel electrode 160 formed in a cell region provided in an intersecting structure. The thin film transistor array substrate includes a storage capacitor 192 formed at an overlapping portion of the storage electrode 180 connected to the pixel electrode 160 and the front gate line 152, and a gate pad connected to the gate line 152. 156 and a data pad 184 connected to the data line 174.

박막 트랜지스터(190)는 게이트 라인(152)에 접속된 게이트 전극(154)과, 데이터 라인(174)에 접속된 소스 전극(176)과, 화소 전극(160)에 접속된 드레인 전극(195)과, 게이트 전극(154)과 게이트 절연 패턴(162)을 사이에 두고 중첩되고 소스 전극(176)과 드레인 전극(195) 사이에 채널을 형성하는 활성층(164)을 구비한다. 그리고, 활성층(164)과 소스전극(176) 및 드레인 전극(195)과의 오믹접촉층(168)을 더 구비한다. 이러한 박막 트랜지스터(190)는 게이트 라인(152)에 공급되는 게이트 신호에 응답하여 데이터 라인(174)에 공급되는 화소전압 신호가 화소 전극(160)에 충전되어 유지되게 한다. The thin film transistor 190 may include a gate electrode 154 connected to the gate line 152, a source electrode 176 connected to the data line 174, a drain electrode 195 connected to the pixel electrode 160, and the like. And an active layer 164 overlapping with the gate electrode 154 and the gate insulating pattern 162 therebetween and forming a channel between the source electrode 176 and the drain electrode 195. The ohmic contact layer 168 between the active layer 164, the source electrode 176, and the drain electrode 195 is further provided. The thin film transistor 190 keeps the pixel voltage signal supplied to the data line 174 charged and maintained in the pixel electrode 160 in response to the gate signal supplied to the gate line 152.

게이트 라인(152) 및 게이트 전극(154)은 투명도전층(153)과 게이트 금속층(155)이 적층된 구조로 형성된다. The gate line 152 and the gate electrode 154 have a structure in which the transparent conductive layer 153 and the gate metal layer 155 are stacked.

화소 전극(160)은 하부기판(151) 상에 형성되어 박막 트랜지스터(190)의 드 레인 전극(195)과 접속된다. 화소 전극(160)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(160)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.The pixel electrode 160 is formed on the lower substrate 151 and is connected to the drain electrode 195 of the thin film transistor 190. The pixel electrode 160 generates a potential difference from the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the thin film transistor substrate and the upper substrate rotates due to dielectric anisotropy, and transmits light incident through the pixel electrode 160 from the light source (not shown) toward the upper substrate.

스토리지 캐패시터(192)는 전단 게이트 라인(152)과, 그 게이트 라인(152)과 게이트 절연 패턴(162)을 사이에 두고 중첩되며 화소전극(160)과 접속된 스토리지 전극(180)으로 구성된다. 이러한 스토리지 캐패시터(192)는 화소 전극(160)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다. The storage capacitor 192 includes a front gate line 152, a storage electrode 180 overlapping the gate line 152 and the gate insulating pattern 162, and connected to the pixel electrode 160. The storage capacitor 192 helps to maintain the pixel voltage charged in the pixel electrode 160 until the next pixel voltage is charged.

게이트 라인(152)은 게이트 패드(156)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(156)는 투명도전층으로 형성된다. The gate line 152 is connected to a gate driver (not shown) through the gate pad 156. The gate pad 156 is formed of a transparent conductive layer.

데이터 라인(174)은 데이터 패드(184)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(184)는 데이터 라인(174)과 접속됨과 아울러 투명도전층으로 형성된다.The data line 174 is connected to a data driver (not shown) through the data pad 184. The data pad 184 is connected to the data line 174 and is formed of a transparent conductive layer.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들과 화소전극을 형성하기 위한 제1 마스크 공정과, 게이트 절연패턴과 활성층 및 오믹접촉층을 형성하기 위한 제2 마스크 공정과, 소스/드레인 패턴들을 형성하기 위한 제3 마스크 공정을 포함하게 된다.The thin film transistor array substrate having such a configuration is formed by a three mask process. A thin film transistor array substrate manufacturing method according to an exemplary embodiment of the present invention using a three mask process includes a first mask process for forming gate patterns and a pixel electrode, and a second process for forming a gate insulating pattern, an active layer, and an ohmic contact layer. A mask process and a third mask process for forming source / drain patterns are included.

먼저, 도 7a에 도시된 바와 같이, 하부기판(151) 상에 스퍼터링 방법 등의 증착방법을 통해 투명도전층(153) 및 게이트 금속층(155)이 순차적으로 증착된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 투명도전층(153) 및 게이트 금속층(155)이 패터닝됨으로써 게이트 라인(152), 게이트 전극(154)과 게이트 금속층(155)이 형성된 게이트 패드(156), 화소전극(160) 및 데이터 패드(184)를 포함하는 제1 패턴들이 형성된다. 투명도전층의 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. 게이트 금속층(155)으로는 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 이용된다. First, as shown in FIG. 7A, the transparent conductive layer 153 and the gate metal layer 155 are sequentially deposited on the lower substrate 151 through a deposition method such as a sputtering method. Subsequently, the transparent conductive layer 153 and the gate metal layer 155 are patterned by a photolithography process and an etching process using a first mask to form a gate pad having the gate line 152, the gate electrode 154, and the gate metal layer 155. 156, first patterns including the pixel electrode 160 and the data pad 184 are formed. Indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is used as a material of the transparent conductive layer. As the gate metal layer 155, copper (Cu), chromium (Cr), molybdenum (Mo), an aluminum metal, or the like is used.

게이트 패턴들이 형성된 하부기판(151) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층, 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 게이트 절연층의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. The gate insulating layer, the amorphous silicon layer, and the n + amorphous silicon layer are sequentially formed on the lower substrate 151 on which the gate patterns are formed through a deposition method such as PECVD or sputtering. As the material of the gate insulating layer, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.

이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 n+ 비정질 실리콘층, 비정질 실리콘층, 게이트 절연층이 패터닝됨으로써 도 7b에 도시된 바와 같이 게이트 금속층(155)이 형성된 화소전극(160)을 제외한 제1 패턴 상에 게이트 절연 패턴(162) 및 반도체 패턴(147)을 포함하는 제2 패턴이 형성된다. 반도체 패턴(147)은 활성층(164)과 오믹접촉층(168)이 이중으로 적층된 구조를 갖는다. Subsequently, the n + amorphous silicon layer, the amorphous silicon layer, and the gate insulating layer are patterned by a photolithography process and an etching process using a second mask, thereby forming the pixel electrode 160 having the gate metal layer 155 formed thereon as shown in FIG. 7B. A second pattern including the gate insulating pattern 162 and the semiconductor pattern 147 is formed on the first pattern except for the one. The semiconductor pattern 147 has a structure in which the active layer 164 and the ohmic contact layer 168 are stacked in duplicate.

반도체 패턴(147)이 형성된 하부기판(151)이 형성된 하부기판(151) 상에 소스/드레인 금속층이 형성된다. A source / drain metal layer is formed on the lower substrate 151 on which the lower substrate 151 on which the semiconductor pattern 147 is formed is formed.

그리고, 포토레지스트를 전면 도포한 다음 제3 마스크를 이용한 포토리쏘그 래피 공정으로 포토레지스트 패턴이 형성된다. 이 경우, 제3 마스크로는 특정영역에서 회절 노광부를 갖는 회절 노광 마스크를 이용하게 된다. 이러한 회절 마스크에 의해 형성된 포토레지스트 패턴은 게이트 금속층(155)이 형성된 게이트 패드(156), 화소전극(160) 및 데이터 패드(184)를 노출시키고, 박막 트랜지스터의 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부의 포토레지스트 패턴 보다 낮은 높이를 갖게 된다.Then, the photoresist is entirely coated and then a photoresist pattern is formed by a photolithography process using a third mask. In this case, a diffraction exposure mask having a diffraction exposure portion in a specific region is used as the third mask. The photoresist pattern formed by the diffraction mask exposes the gate pad 156, the pixel electrode 160, and the data pad 184 on which the gate metal layer 155 is formed, and has a different source / photoresist pattern in the channel portion of the thin film transistor. It has a lower height than the photoresist pattern of the drain pattern portion.

이어서, 포토레지스트 패턴을 마스크로한 식각공정에 의해 게이트 패드(156), 화소전극(160) 및 데이터 패드(184) 위에 형성된 게이트 금속층(155)이 제거 되고, 데이터 라인(174) 소스전극(176), 그 소스전극(176)과 일체화된 드레인 전극(172), 스토리지 전극(180)을 포함하는 제3 패턴들이 형성된다.Subsequently, the gate metal layer 155 formed on the gate pad 156, the pixel electrode 160, and the data pad 184 is removed by an etching process using the photoresist pattern as a mask, and the source electrode 176 of the data line 174 is removed. ), Third patterns including the drain electrode 172 and the storage electrode 180 integrated with the source electrode 176 are formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 패드(156,184) 위에 형성된 반도체 패턴(147) 및 스토리지 캐패시터(192)의 반도체 패턴(147)의 일부가 제거된다. Next, a portion of the semiconductor pattern 147 of the semiconductor pattern 147 and the storage capacitor 192 formed on the pads 156 and 184 is removed by a dry etching process using the same photoresist pattern.

이후, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(168)이 식각된다. 이에 따라, 도 7c에 도시된 바와 같이 채널부의 활성층(164)이 노출되어 소스 전극(174)과 드레인 전극(195)이 분리된다.Thereafter, the photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 168 of the channel portion are etched by a dry etching process. Accordingly, as shown in FIG. 7C, the active layer 164 of the channel portion is exposed to separate the source electrode 174 and the drain electrode 195.

이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있던 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the source / drain pattern portion is removed by a stripping process.

소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다. As the source / drain metal, molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), copper (Cu), aluminum-based metal and the like are used.

이어서, 하부기판(151) 상에 보호막(150)이 전면 형성된다. Subsequently, the passivation layer 150 is entirely formed on the lower substrate 151.

이와 같이 3 마스크 공정에 의해 형성된 박막 트랜지스터 어레이 기판은 도 7d에 도시된 바와 같이 하부 배향막(117)이 도포된 후 실재(99)를 이용하여 박막 트랜지스터 어레이 기판의 패드영역이 노출되도록 컬러필터 어레이 기판과 합착된다. 컬러필터 어레이 기판은 상부기판(100)상에 매트리스 형태로 형성된 블랙 매트릭스(102)와, 블랙 매트릭스(102)로 구분된 셀영역별로 형성된 컬러필터(104)와, 블랙 매트릭스(102) 및 컬러필터(104) 위에 순차 적층된 공통전극(106) 및 상부 배향막(108)을 구비한다. As described above, the thin film transistor array substrate formed by the three mask process is applied to the color filter array substrate such that the pad region of the thin film transistor array substrate is exposed using the material 99 after the lower alignment layer 117 is applied as shown in FIG. 7D. And coalesce. The color filter array substrate includes a black matrix 102 formed in a mattress shape on the upper substrate 100, a color filter 104 formed for each cell region divided into a black matrix 102, a black matrix 102 and a color filter. The common electrode 106 and the upper alignment layer 108 are sequentially stacked on the 104.

상술한 바와 같이 3 마스크 공정으로 하부기판(151)상에 박막 트랜지스터 어레이 기판이 다수개 형성된 후 스크라이빙공정으로 다수개의 액정표시패널로 분리된다. 분리된 액정표시패널에는 액정이 주입되며, 액정이 주입된 액정표시패널의 패드영역(300)이 도 8에 도시된 바와 같이 딥핑법(dipping)에 의해 식각액(220)에 딥핑된다. 이에 따라, 컬러필터 어레이 기판이 마스크로 이용되어 패드(156,184) 위에 형성된 보호막(150)이 제거됨으로써 게이트 및 데이터 패드(156,184)가 노출된다. 여기서, 식각액으로는 Buffered Oxide Etchant(이하"BOE" 라 한다.)가 이용된다. BOE는 H2O(물)와 HF(불산)가 약20:1의 비율로 혼합된 혼합물이다. As described above, after the plurality of thin film transistor array substrates are formed on the lower substrate 151 by the three mask process, the plurality of liquid crystal display panels are separated by the scribing process. Liquid crystal is injected into the separated liquid crystal display panel, and the pad region 300 of the liquid crystal display panel into which the liquid crystal is injected is dipped into the etching liquid 220 by dipping as shown in FIG. 8. Accordingly, the color filter array substrate is used as a mask to remove the passivation layer 150 formed on the pads 156 and 184, thereby exposing the gate and the data pads 156 and 184. Here, a buffered oxide etchant (hereinafter referred to as "BOE") is used as an etchant. BOE is a mixture of H 2 O (water) and HF (fluoric acid) in a ratio of about 20: 1.

이와 같이, 액정표시패널 및 그 제조방법은 3 마스크 공정에 의해 형성됨과 아울러 패드부 오픈 공정이 딥핑법에 의해 이루어진다. 이로써, 기판 구조 및 제조 공정을 단순화시킬 수 있게 된다. As described above, the liquid crystal display panel and its manufacturing method are formed by a three mask process, and a pad portion opening process is performed by a dipping method. This makes it possible to simplify the substrate structure and the manufacturing process.

한편, 이와 같이 딥핑법에 의한 패드 오픈 공정시, 모세관 현상 등에 의해 실재(99)를 통해 미량의 식각액이 액정패널내로 침투함으로써 액정셀들이 오염되는 등의 불량이 발생하는 문제점이 있다. On the other hand, during the pad opening process by the dipping method, there is a problem that a defect such as contamination of the liquid crystal cells by a small amount of the etching liquid penetrates into the liquid crystal panel through the material 99 by the capillary phenomenon.

도 9 및 10은 본 발명의 실시예에 따른 액정표시패널 및 그 제조방법을 나타내기 위한 단면도이다. 9 and 10 are cross-sectional views illustrating a liquid crystal display panel and a method of manufacturing the same according to an embodiment of the present invention.

도 9 및 10에 도시된 액정표시패널은 도 4 및 6에 도시된 액정표시패널과 대비하여 실재(99a,99b)가 2열로 형성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 4 및 6과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다. 9 and 10 have the same components except that the realities 99a and 99b are formed in two rows as compared to the liquid crystal display panels shown in FIGS. 4 and 6. Like reference numerals designate like elements and detailed descriptions thereof will be omitted.

본 발명의 실시예에 따른 액정표시패널 및 그 제조방법은 3 마스크 공정에 의해 형성된 박막 트랜지스터 어레이 기판과 컬러필터 어레이 기판이 도 9에 도시된 바와 같이 패드영역(300)과 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 영역(125)사이의 2 열의 실재(99a,99b)와 박막 트랜지스터 어레이 영역(125)의 1 열의 실재(99)에 의해 합착된다. According to an exemplary embodiment of the present invention, a liquid crystal display panel and a manufacturing method thereof include a thin film transistor array substrate and a color filter array substrate formed by a three mask process, as shown in FIG. 9, in which a pad region 300 and a thin film transistor are formed. Two rows of materials 99a and 99b between the array regions 125 and one row of materials 99 of the thin film transistor array region 125 are bonded together.

2열의 실재(99a,99b)는 딥핑법에 의한 패드 오픈 공정시 모세관 현상 등에 의해 식각액이 액정패널 셀내부로 침투됨을 방지하게 된다. 즉, 2 열의 실재(99a,99b)가 형성됨으로써 패드 오픈 공정시 패널 외곽에 형성된 실재(99a)를 통해 미량의 식각액이 침투하더라도 패널 안쪽에 형성된 실재(99b)에 의해 미량의 식각액이 차단된다. 이에 따라, 식각액(220)이 패널내부로 침투됨에 따른 액정셀들 이 오염되는 등의 불량을 방지 할 수 있게 된다. The two rows of materials 99a and 99b prevent the etchant from penetrating into the liquid crystal panel cell by a capillary phenomenon during the pad opening process by the dipping method. That is, since two rows of materials 99a and 99b are formed, even a small amount of the etching liquid penetrates through the materials 99a formed at the outside of the panel during the pad opening process, the traces of the etching liquid are blocked by the materials 99b formed inside the panel. Accordingly, as the etching solution 220 penetrates into the panel, defects such as contamination of the liquid crystal cells may be prevented.

본 발명의 실시예에 따른 액정표시패널 및 그 제조방법은 도 7a 내지 도 7d에 도시된 액정표시패널의 제조방법과 대비하여 실재(99a,99b)를 2열로 형성하는 것을 제외하고는 동일한 제조방법에 의해 형성된다. A liquid crystal display panel and a method for manufacturing the same according to an embodiment of the present invention are the same as the manufacturing method except for forming the actual (99a, 99b) in two rows as compared to the manufacturing method of the liquid crystal display panel shown in Figs. Is formed by.

이와 같이 본 발명에 따른 액정표시패널 및 그 제조방법은 3 마스크 공정에 의해 박막 트랜지스터 어레이 기판을 형성함과 아울러 패드 오픈 공정이 딥핑법에 의해 이루어지게 된다. 이에 따라, 제조공정을 단순화함과 아울러 수율을 향상시킬 수 있게 된다. As described above, the liquid crystal display panel and the method of manufacturing the same according to the present invention form a thin film transistor array substrate by a three mask process, and a pad open process is performed by a dipping method. As a result, the manufacturing process can be simplified and the yield can be improved.

또한, 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판이 2 열의 실재(99a,99b)에 의해 합착됨으로써 딥핑법에 의한 패드 오픈 공정시 식각액이 패널내부로 침투되는 것이 방지 된다. In addition, the thin film transistor array substrate and the color filter array substrate are bonded together by two rows of materials 99a and 99b to prevent the etching solution from penetrating into the panel during the pad opening process by the dipping method.

상술한 바와 같이, 본 발명의 실시예에 따른 액정표시패널 및 그 제조방법은 3 마스크 공정에 의해 박막 트랜지스터를 형성함과 아울러 딥핑법에 의해 패드 오픈 공정이 이루어짐으로서 제조 공정이 단순화되고 수율이 향상된다. As described above, the liquid crystal display panel and the method of manufacturing the same according to the embodiment of the present invention, by forming a thin film transistor by a three mask process and a pad opening process by a dipping method, the manufacturing process is simplified and the yield is improved. do.

또한, 본 발명의 실시예에 따른 액정표시패널 및 그 제조방법은 박막 트랜지스터 어레이 기판과 컬러필터 어레이 기판이 2 열의 실재에 의해 합착된다. 이에 따라, 딥핑법에 의한 패드 오픈시 식각액이 패널내부로 침투되는 것이 방지됨으로써 패널이 오염되는 등의 불량이 방지된다. In addition, in the liquid crystal display panel and the method of manufacturing the same according to the embodiment of the present invention, the thin film transistor array substrate and the color filter array substrate are bonded by two rows of materials. Accordingly, when the pad is opened by the dipping method, the etchant is prevented from penetrating into the panel, thereby preventing a defect such as contamination of the panel.                     

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

다수의 신호라인과 박막 트랜지스터가 형성되는 어레이영역과 상기 신호라인에 구동신호를 전달하기 위한 패드가 위치하는 패드영역을 구비하는 박막 트랜지스터 어레이 기판과;A thin film transistor array substrate including an array region in which a plurality of signal lines and thin film transistors are formed, and a pad region in which pads for transmitting driving signals are located on the signal lines; 적어도 2열의 실재를 이용하여 상기 박막 트랜지스터 어레이 기판과 합착된 컬러필터 어레이 기판을 구비하고,A color filter array substrate bonded to the thin film transistor array substrate using at least two real materials; 상기 적어도 2열의 실재는 상기 패드영역과 어레이 영역 사이에 위치하여 상기 패드영역을 외부로 노출시키는 것을 특징으로 하는 액정표시패널. And the at least two rows of materials are disposed between the pad area and the array area to expose the pad area to the outside. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 어레이 영역은 상기 박막 트랜지스터를 보호하는 보호막을 포함하고, 상기 패드영역은 상기 패드가 노출되게 상기 보호막이 제거된 것을 특징으로 하는 액정표시패널.And wherein the array region includes a passivation layer protecting the thin film transistor, and wherein the pad region is removed to expose the pad. 제 1 항에 있어서,The method of claim 1, 상기 패드는 투명도전층으로 형성된 것을 특징으로 하는 액정표시패널. And the pad is formed of a transparent conductive layer. 제 1 항에 있어서,The method of claim 1, 상기 패드는 투명도전층 및 금속층의 이중층으로 형성된 것을 특징으로 하는 액정표시패널.The pad is a liquid crystal display panel, characterized in that formed of a double layer of a transparent conductive layer and a metal layer. 다수의 신호라인 및 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 영역과, 상기 신호라인과 접속된 패드가 형성된 패드영역을 갖는 박막 트랜지스터 어레이 기판을 형성하는 단계와; Forming a thin film transistor array substrate having a thin film transistor array region having a plurality of signal lines and thin film transistors formed therein, and a pad region having pads connected to the signal lines; 상기 패드영역이 노출되도록 상기 박막 트랜지스터 어레이 기판과 마주하는 컬러필터 어레이 기판을 형성하는 단계와; Forming a color filter array substrate facing the thin film transistor array substrate such that the pad region is exposed; 상기 어레이 영역과 패드영역 사이에 위치하여 상기 패드영역을 외부로 노출시키는 적어도 2 열의 실재를 이용하여 상기 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판 합착하는 단계와;Bonding the thin film transistor array substrate and the color filter array substrate to each other using at least two rows of materials positioned between the array region and the pad region to expose the pad region to the outside; 상기 패드영역을 식각액에 딥핑하여 상기 패드를 노출시키는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법. And dipping the pad area into an etchant to expose the pad. 삭제delete 제 6 항에 있어서, The method of claim 6, 상기 박막 트랜지스터 어레이 기판을 형성하는 단계는 Forming the thin film transistor array substrate 제1 마스크 공정을 이용하여 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드 및 화소전극을 포함하는 제1 패턴을 형성하는 단계와; Forming a first pattern including a gate line, a gate electrode, a gate pad, a data pad, and a pixel electrode using a first mask process; 제2 마스크 공정을 이용하여 상기 화소전극을 제외한 제1 패턴 상에 게이트 절연패턴 및 반도체 패턴을 포함하는 제2 패턴을 형성하는 단계와; Forming a second pattern including a gate insulating pattern and a semiconductor pattern on the first pattern except the pixel electrode by using a second mask process; 제3 마스크 공정을 이용하여 데이트 라인, 소스전극, 드레인 전극, 스토리지 전극을 포함하는 제3 패턴을 형성하는 단계와;Forming a third pattern including a data line, a source electrode, a drain electrode, and a storage electrode using a third mask process; 상기 패드영역 및 어레이 영역 전면에 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.And forming a passivation layer over the pad area and the array area in front of the liquid crystal display panel. 제 8 항에 있어서, The method of claim 8, 상기 패드를 노출시키는 단계는 Exposing the pad 상기 패드영역에서 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.And removing the passivation layer from the pad area. 제 6 항에 있어서, The method of claim 6, 상기 식각액은 약 20:1 비율의 H2O(물)와 HF(불산)를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법. The etchant comprises H 2 O (water) and HF (fluoric acid) in a ratio of about 20: 1.
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