KR100619624B1 - Thin film transistor array substrate and manufacturing method of the same - Google Patents

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KR100619624B1
KR100619624B1 KR20030070836A KR20030070836A KR100619624B1 KR 100619624 B1 KR100619624 B1 KR 100619624B1 KR 20030070836 A KR20030070836 A KR 20030070836A KR 20030070836 A KR20030070836 A KR 20030070836A KR 100619624 B1 KR100619624 B1 KR 100619624B1
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 기판 구조 및 제조공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor array panel and a manufacturing method capable of simplifying the board structure and the manufacturing process.
본 발명은 기판 상에 형성된 게이트라인과; The present invention is a gate line formed on the substrate; 상기 게이트라인과 게이트절연패턴을 사이에 두고 교차하는 데이터라인과; A data line crossing the gate line and across the gate insulation pattern; 상기 게이트라인 및 데이터라인의 교차부에 위치하는 박막트랜지스터와; And thin film transistors disposed at intersections of the gate lines and data lines; 상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성되며 상기 박막트랜지스터와 접속되는 화소전극과; A pixel electrode formed in the pixel region provided at the intersection of the gate line and a data line which is connected to the thin film transistors and; 상기 게이트라인과 접속된 게이트 패드 하부전극, 상기 게이트 패드 하부전극을 덮도록 형성된 게이트 패드 상부전극을 갖는 게이트패드부와; The gate pad lower electrode connected to the gate line, the gate pad part having a gate pad upper electrode formed to cover the gate pad lower electrode; 상기 데이터라인과 접속된 데이터 패드 하부전극, 상기 데이터 패드 하부전극을 덮도록 형성된 데이터 패드 상부전극을 갖는 데이터패드부와; The data pad lower electrode connected to the data line, a data pad portion having a data pad upper electrode formed so as to cover the data pad lower electrode; 상기 화소전극, 데이터 패드 상부전극 및 게이트 패드 상부전극을 포함하는 투명전극패턴이 형성된 영역을 제외한 나머지 영역에 형성되는 보호막 패턴을 구비하며, 상기 화소전극은 상기 보호막 패턴에 의해 노출된 상기 화소영역의 게이트절연패턴 상에 형성되는 것을 특징으로 한다. Of the pixel electrode, a data pad upper electrode and the gate pad, and a protective film pattern formed in the remaining region except for the upper electrode a transparent electrode pattern is formed region including a said pixel electrode is a pixel exposed by the protection layer pattern region It characterized in that formed on the gate insulation pattern.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME} A thin film transistor array panel and a manufacturing method {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}

도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다. 1 is a plan view showing a portion of a conventional thin film transistor array panel.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. Figure 2 illustrates a cross-sectional view taken of a thin film transistor array substrate as seen along the Ⅰ-Ⅰ 'line in FIG.

도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들이다. Figures 3a to 3d are sectional views showing step by step a method of manufacturing the TFT array panel shown in Fig.

도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다. Figure 4 is a plan view showing a TFT array arrangement according to an embodiment of the invention.

도 5은 도 4에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다. Figure 5 is a sectional view showing a TFT array arrangement shown in Figure 4 taken along the Ⅱ-Ⅱ 'line.

도 6a 및 도 6b는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다. Figures 6a and 6b are a plan view and a sectional view showing a manufacturing method of a TFT array panel according to an embodiment of the invention.

도 7a 내지 도 7c는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다. Figures 7a-7c are a plan view and a sectional view showing a manufacturing method of a TFT array panel according to an embodiment of the invention.

도 8a 내지 도 8d는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다. Figures 8a through 8d are a plan view and a sectional view showing a manufacturing method of a TFT array panel according to an embodiment of the invention.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

2, 52 : 게이트 라인 4, 58 : 데이터 라인 2, 52: gate line 4, 58: data line

6, 80 : 박막 트랜지스터 8, 54 : 게이트 전극 6, 80: thin film transistor 8, 54: gate electrode

10, 60 : 소스 전극 12, 62 : 드레인 전극 10, 60: source electrode 12, 62: drain electrode

14, 92 : 활성층 16 : 제1 컨택홀 14, 92: active layer 16: The first contact hole

18, 72 : 화소전극 20, 78 : 스토리지 캐패시터 18, 72: pixel electrode 20, 78: storage capacitor

22, 66 : 스토리지 전극 24 : 제2 컨택홀 22, 66: storage electrode 24: second contact holes

본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor array panel and a manufacturing method thereof that can reduce the number, in particular masking process relates to a thin film transistor array panel and a manufacturing method thereof.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. Conventional liquid crystal display device is an image displayed by controlling the light transmittance of liquid crystal using an electric field. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다. To this end, the liquid crystal display device is the liquid crystal cells are provided with a drive circuit for driving the liquid crystal panel and a liquid crystal panel been arranged in a matrix form.

액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다. The liquid crystal panel is provided with a thin film transistor array substrate and color filter array substrate, and a spacer which is located to a constant cell gap is maintained between the two substrates, liquid crystal filled in the cell gap which are opposed to each other.

박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. As a thin film transistor array substrate includes a gate line and data lines and, as the gate lines and each cross-section formed by the switching element thin-film transistor of the data line, is formed of a liquid crystal cell unit of a pixel electrode connected to the thin film transistor, over their It consists of the applied alignment film. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. The gate lines and data lines are fed the signals from the driving circuit through the individual pad. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다. The thin film transistor in response to a scan signal supplied to the gate lines and supplies a pixel voltage signal supplied to the data line to the pixel electrode.

칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다. A color filter array substrate including a common electrode and a black matrix for classification and external light reflection of the color filter and, between the color filter formed of a liquid crystal cell unit, a common supply the reference voltage to the liquid crystal cell, the alignment layer is applied on them It consists of a.

액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다. The liquid crystal panel is completed by injecting a liquid crystal, and then attached to each other by making a thin film transistor array substrate and color filter array substrate and mounted separately.

이러한 액정패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. In this liquid crystal panel, the TFT array substrate can be a box as well as the number of the manufacturing process is complicated as to need a masking process leading cause of liquid crystal panel manufacturing cost increases include a semiconductor process. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. To solve this problem, a thin film transistor array substrate has been developed to reduce the number of mask processes. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박 리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. This is because it includes many processes such as this one mask step deposition process, a cleaning process, photolithography process, etching process, a photoresist peeling process, an inspection process. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다. Accordingly, in recent years, a four mask process reduced the single mask process is emerging from the five mask process, which was a standard mask process of the TFT array substrate.

도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. 1 is a plan view showing an example of a thin film transistor array substrate employing a four mask process, Figure 2 illustrates a cross-sectional view taken of a thin film transistor array substrate as seen along the Ⅰ-Ⅰ 'line in FIG.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. The TFT array panel includes a lower substrate 42 on the gate insulating film 44, gate lines leave formed to intersect between the 2 and the data line 4 and a thin film formed of each of its intersections shown in Figs. 1 and 2 and a pixel electrode 18 formed in the cell area provided by the transistor (6), the cross structure. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다. Then, with the TFT array substrate is a pixel electrode 18 and previous gate line (2) and overlap the storage capacitor 20 is formed on the gate pad section (26) connected to the gate line 2, the data line ( 4) and a data pad unit 34 which is connected to.

박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. A thin film transistor (6) is a drain electrode 12 connected to the gate electrode 8 and the data line 4, the source electrode 10 and pixel electrode 16 connected to the connected to the gate line 2 and and has an active layer 14 that overlaps with the gate electrode 8 is formed in the channel between the source electrode 10 and drain electrode 12. 활성층(14)은 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. Active layer 14 has a data pad lower electrode 36, a storage electrode 22, the data line 4, the source electrode 10 and the drain electrode is formed to overlap the 12 source electrode 10 and the drain electrode ( 12) further comprises a channel section between. 활성층(14) 위에는 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. Active data pad lower electrode (36) on top of 14, and more storage electrode 22, the data line 4, the ohmic contact layer 48 for the source electrode 10 and drain electrode 12 and the ohmic contact is formed do. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데-0이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다. The thin film transistor 6 is a pixel voltage signal supplied to the data line to -0 (4) in response to a gate signal supplied to the gate line 2 is charged to the pixel electrode 18 is maintained.

화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. The pixel electrode 18 is connected to the drain electrode 12 of the thin-film transistor (6) via a first contact hole 16 passing through the protective film (50). 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. The pixel electrode 18, thereby generating a potential difference between the common electrode and formed on an upper substrate (not shown) by a charged pixel voltage. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. To a liquid crystal positioned between the thin film transistor substrate and the upper substrate is rotated by the dielectric anisotropy by the potential difference, and thereby passes through the light incident via the pixel electrode 18 from a not-shown light source toward the upper substrate.

스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. Storage capacitor 20 is previous gate line 2 and the gate line 2 and the gate insulating film 44, the active layer 14 and the storage electrode 22 which overlap across the ohmic contact layer 48 and the , as soon overlap across the storage electrode 22 and the protective film 50 is configured as well as the pixel electrode 22 is connected via a second contact hole 24 formed in the protective film (50). 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다. The storage capacitor 20 allows a pixel voltage charged in the pixel electrode 18 remains stable until the next pixel voltage is charged.

게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. Gate line 2 is connected to the gate driver (not shown) through a gate pad section (26). 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트패드 하부전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)에 접속된 게이트패드 상부전극(32)으로 구성된 다. A gate pad section 26 is the gate pad lower electrode 28 and the gate 3 contacts the gate pad through the hole 30, the lower electrode through the insulating film 44 and the protective film (50) extending from the gate line 2 It is composed of a gate pad upper electrode 32 is connected to 28.

데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. Data line 4 is connected to a data driver (not shown) via a data pad unit (34). 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터패드 하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 접속된 데이터패드 상부전극(40)으로 구성된다. The data pad part 34 is connected to the data line 4 the data pad lower electrode 36 and, a fourth data pad lower electrode 36 through a contact hole 38 penetrating through the protective film (50) extending from the It consists of a data pad upper electrode 40.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 4 마스크 공정으로 형성된다. The TFT array substrate having such a structure is formed in a fourth mask process.

도 3a 내지 도 3d는 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도이다. Figures 3a to 3d is a cross-sectional view stepwise illustrating a method for manufacturing thin film transistor array panel.

도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다. Referring to Figure 3a, to the gate pattern is formed on the lower substrate 42.

하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. The gate metal layer by a deposition method such as a sputtering method is formed on the lower substrate 42. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다. Then, a photolithography step and the gate metal layer to an etching process using a first mask pattern by being formed to a gate pattern including the gate line 2, the gate electrode 8, the gate pad lower electrode (28). 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다. Gate metal is a chromium (Cr), molybdenum (Mo), aluminum-based metal or the like is used as a single layer or double layer structure.

도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다. Referring to Figure 3b, the gate patterns are formed in the lower substrate 42, a gate insulating film 44 on the active layer 14, the ohmic contact layer 48, and source / drain patterns are formed sequentially.

게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법 을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. Gate patterns are formed in the lower substrate 42 in a PECVD, deposition gate insulating film 44, the amorphous silicon layer through a sputtering, n + amorphous silicon layer, and source / drain metal layer are sequentially formed.

소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. A photolithography process using a second mask on the source / drain metal layer to form a photoresist pattern. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다. In this case, we have a second mask to the height lower than the channels of the photoresist pattern other source / drain pattern portions by using a diffractive exposure mask having a diffractive exposure to the channel portion of the thin film transistor.

이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다. Then, photo patterning the source / drain metal layer by a wet etching process using the resist pattern whereby the data line 4, the source electrode 10, the source electrode a drain electrode 12, 10 and integrated, the storage electrode 22 to the source / drain pattern is formed comprising a.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다. Then, a dry etching process using the same photo-resist pattern n + amorphous silicon layer and the amorphous silicon layer is patterned at the same time by being in ohmic contact layer 48 and active layer 14 are formed.

그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. Then, the channel portion is relatively photoresist pattern is ashed (Ashing) step dry etching process, the channel source / drain pattern and the ohmic contact layer 48 after the removal portion having a low height is etched in. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다. Accordingly, active layer 14, the channel section is exposed, the source electrode 10 and drain electrode 12 are separated.

이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다. Then, it is a strip process to remove the photoresist pattern remaining on the portion of source / drain pattern.

게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. As a material for the gate insulating film 44 is an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다. A source / drain metal, such as molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy) is used.

도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다. Referring to Figure 3c, the protective film 50 is formed including the first to fourth contact holes (16, 24, 30, 38) on the source / drain patterns the gate insulating film 44 formed.

소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. A protective film deposition method 50 such as the source / drain patterns are formed on the gate insulating film (44) is formed with a PECVD front. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. The protective film 50 being patterned in the photolithography process and the etching process using a third mask, first to fourth contact holes (16, 24, 30, 38) are formed. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. The formed first contact hole 16 is formed to the drain electrode 12 is exposed through the protective film 50, a second contact hole 24 is presented through the storage electrode 22 are exposed to a protective film (50) do. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트패드 하부전극(28)가 노출되게 형성된다. A third contact hole 30 is formed to pass through to the lower gate pad electrode 28 is exposed to the protective film 50 and the gate insulating film 44. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터패드 하부전극(36)이 노출되게 형성된다. A fourth contact hole 38 is formed to pass through to the lower data pad electrode 36 is exposed a protective film (50).

보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다. As a material for the protective film 50 is an organic insulating material such as a gate insulating film 94, an inorganic insulating material or a dielectric constant smaller acrylic (acryl) based organic compound, BCB or PFCB like is used.

도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다. Referring to Figure 3d, have a transparent electrode pattern is formed on the protective film 50. The

보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. The transparent electrode material by a vapor deposition method such as sputtering on the protective film 50 is blanket deposited. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트패드 상부전극(32), 데이터패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. Then photolithography process and a transparent electrode material paeteong through the etching process's being the transparent electrode pattern including a pixel electrode 18, a gate pad upper electrode 32, the data pad upper electrode 40 by using a fourth mask to It is formed. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통 해 전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. The pixel electrode 18 is first connected to the drain electrode 12 through the contact hole 16 and electrically, the second through the contact hole 24, the storage electrode 22 which overlaps with the previous gate line (2) and it is electrically connected to each other. 게이트패드 상부전극(32)은 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)과 전기적으로 접속된다. The gate pad upper electrode 32 is electrically connected to the third contact hole 30, a gate pad lower electrode (28) through. 데이터패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)과 전기적으로 접속된다. A data pad upper electrode 40 is electrically connected to the fourth contact holes 38, the data pad lower electrode 36 through. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. Transparent electrode material include indium tin oxide (Indium Tin Oxide: ITO) or tin oxide (Tin Oxide: TO) or indium zinc oxide (Indium Zinc Oxide: IZO) is utilized.

이와 같이 종래의 박막 트랜지스터 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. Thus, the conventional thin film transistor substrate and a manufacturing method reduces the number of manufacturing processes than the case of using the five mask process, by employing the fourth mask process, as well as it is possible to reduce the manufacturing cost which is proportional thereto. 그러나, 4 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법이 요구된다. However, the four mask process is also still a need for a thin film transistor substrate and a method of manufacturing the same that can further simplify the manufacturing process to reduce the manufacturing cost more because there is a limit to cost reduction and the manufacturing process complicated.

따라서, 본 발명의 목적은 3 마스크 공정을 채용하여 기판구조 및 제조공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다. Accordingly, it is an object of the invention to provide a thin film transistor array panel and a manufacturing method which can employ a three-mask process by simplifying the board structure and the manufacturing process.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; In order to achieve the above object, a thin film transistor array substrate according to an embodiment of the present invention, a gate line formed on the substrate; 상기 게이트라인과 게이트절연패턴을 사이에 두고 교차하는 데이터라인과; A data line crossing the gate line and across the gate insulation pattern; 상기 게이트라인 및 데이터라인의 교차부에 위치하는 박막트랜지스터와; And thin film transistors disposed at intersections of the gate lines and data lines; 상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성되며 상기 박막트랜지스터와 접속되는 화소전극과; A pixel electrode formed in the pixel region provided at the intersection of the gate line and a data line which is connected to the thin film transistors and; 상기 게이트라인과 접속된 게이트 패드 하부전극, 상기 게이트 패드 하부전극을 덮도록 형성된 게이트 패드 상부전극을 갖는 게이트패드부와; The gate pad lower electrode connected to the gate line, the gate pad part having a gate pad upper electrode formed to cover the gate pad lower electrode; 상기 데이터라인과 접속된 데이터 패드 하부전극, 상기 데이터 패드 하부전극을 덮도록 형성된 데이터 패드 상부전극을 갖는 데이터패드부와; The data pad lower electrode connected to the data line, a data pad portion having a data pad upper electrode formed so as to cover the data pad lower electrode; 상기 화소전극, 데이터 패드 상부전극 및 게이트 패드 상부전극을 포함하는 투명전극패턴이 형성된 영역을 제외한 나머지 영역에 형성되는 보호막 패턴을 구비하며, 상기 화소전극은 상기 보호막 패턴에 의해 노출된 상기 화소영역의 게이트절연패턴 상에 형성되는 것을 특징으로 한다. Of the pixel electrode, a data pad upper electrode and the gate pad, and a protective film pattern formed in the remaining region except for the upper electrode a transparent electrode pattern is formed region including a said pixel electrode is a pixel exposed by the protection layer pattern region It characterized in that formed on the gate insulation pattern.

상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극과; The thin film transistor and a gate electrode connected to the gate lines; 상기 데이터 라인과 접속된 소스전극과; A source electrode connected to the data lines; 상기 소스전극과 마주보는 드레인 전극과; A drain electrode facing the source electrode; 상기 소스전극와 드레인 전극 사이에 형성된 채널을 포함하는 반도체 패턴을 포함하는 것을 특징으로 한다. It characterized in that it comprises a semiconductor pattern including a channel formed between the source-drain electrode jeongeukwa.

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상기 게이트 라인, 상기 게이트 절연패턴과 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 한다. Sandwiching the gate line, the gate insulation pattern and the semiconductor pattern is characterized in that further provided with a storage capacitor comprising a storage electrode overlapping with the gate line.

상기 화소전극은 상기 보호막 패턴에 의해 부분적으로 노출된 상기 드레인 전극 및 스토리지 전극과 접속되는 것을 특징으로 한다. The pixel electrode is characterized in that connected to the drain electrode and the storage electrode is partially exposed by the protective film pattern.

상기 반도체 패턴은 상기 드레인 전극, 스토리지 전극, 데이터 라인, 데이터 패드 하부전극을 따라 그 하부에 형성되는 것을 특징으로 한다. The semiconductor pattern may be formed in a lower portion along the drain electrode, a storage electrode, a data line, a data pad lower electrode.

본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; Method of manufacturing a TFT array substrate according to the present invention comprises the steps of forming a gate pattern including a gate electrode, a gate pad lower electrode connected to the gate line, the gate line connected to the gate electrode of the thin film transistor on a substrate; 상기 게이트 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계와; Forming a gate insulating film on the substrate on which the gate pattern is formed; 상기 게이트 절연패턴 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴과 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와; On the gate insulation pattern along the source electrode and the drain electrode, the source / drain pattern and the source / drain pattern including the data pad lower electrode connected to the data line, the data line coupled to the source electrode of the thin film transistor forming a semiconductor pattern which is formed in a lower portion and; 상기 드레인 전극과 접속되며 상기 게이트 절연막 상에 형성된 화소전극, 상기 게이트패드 하부전극과 접속된 게이트패드 상부전극, 상기 데이터패드 하부전극과 접속된 데이터패드 상부전극을 포함하는 투명전극 패턴과, 상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. The drain is connected to the electrode-pixel electrode formed on the gate insulating film, wherein the gate pad lower electrode connected to the gate pad upper electrode, the transparent electrode pattern including the data pad lower electrode and the connection data pad upper electrode and the transparent characterized in that it comprises a step of forming a laminated protective film pattern on the remaining region except for the region where the electrode pattern is formed.

상기 투명전극 패턴과 및 보호막 패턴을 형성하는 단계는 상기 소스/드레인 패턴이 형성된 기판상에 보호막을 형성하는 단계와; Forming a transparent electrode pattern and the protection film pattern is to form a protective film on the substrate formed with the source / drain pattern; 상기 보호막이 형성된 기판 상에 단차진 포토레지스트 패턴을 형성하는 단계와; To form a stepped photoresist pattern on the substrate on which the protective film is formed and; 상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막과 보호막을 패터닝하여 게이트패드 하부전극을 노출시키는 단계와; And the step of using the photoresist pattern to pattern the gate insulating film and the protective film to expose the gate pad lower electrode; 상기 포토레지스트 패턴을 에싱하여 상기 화소전극 및 상기 데이터 패드 상부전극과 대응되는 보호막을 노출시키고 애싱공정에 의해 상기 포토레지스트의 일부를 제거하는 단계와; Phase, by the pixel electrode and the protective film was exposed to an ashing process corresponding to the data pad upper electrode by ashing the photoresist pattern to remove a portion of the photoresist and; 상기 포토레지스트 패턴을 에싱하여 상기 화소전극 및 상기 데이터패드 상부전극과 대응되는 보호막을 노출시키는 단계와; And the step of ashing the photoresist pattern exposes the pixel electrode and the passivation layer corresponding to the data pad upper electrode; 상기 노출된 보호막을 상기 에싱된 포토레지스트 패턴을 이용하여 식각하는 단계와; Etching using the ashing the photoresist pattern and the exposed shields; 상기 포토레지스트 패턴이 남아있는 기판 상에 투명전극 물질을 증착하는 단계와; Depositing a transparent electrode material on the substrate with the photoresist pattern remaining; 상기 포토레지스트 패턴과 그 위의 투명전극 물질을 스트립 공정으로 제거 하여 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. Characterized by forming a transparent electrode pattern by removing the photoresist pattern and the location of the transparent electrode material in a strip process.

상기 게이트 라인, 상기 게이트 절연패턴 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.상기 보호막 패턴을 형성하는 단계는 Sandwiching the gate line, the gate insulation pattern and the semiconductor pattern is characterized in that it comprises the further step of forming a storage capacitor comprising a storage electrode overlapping with the gate line forming the protection film pattern is

상기 드레인 전극 및 스토리지 전극을 부분적으로 노출시켜 상기 화소전극과 접속되게 하는 단계를 포함하는 것을 특징으로 한다. By partially exposing the drain electrode and the storage electrode characterized by including the step of so connected to the pixel electrode.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and features of the invention in addition to the above-described object will be revealed clearly through the description of the embodiments taken in conjunction with the accompanying drawings.

이하, 도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다. Hereinafter, with reference to FIG. 4 to FIG. 8 to be described a preferred embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5은 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다. Figure 4 is a plan view showing a TFT array arrangement according to an embodiment of the present invention, Figure 5 is a sectional view showing a TFT array arrangement shown in Figure 4 taken along the Ⅱ-Ⅱ 'line.

도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(88) 위에 게이트 절연 패턴(90)을 사이에 두고 교차하게 형성된 게이트 라인(52) 및 데이터 라인(58)과, 그 교차부마다 형성된 박막 트랜지스터(80)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(72)을 구비한다. 4 and the TFT array panel shown in Figure 5 includes a lower substrate 88 over the insulated gate pattern 90 as sandwiched between crossed formed the gate line 52 and data line 58 and, formed in each of its cross-section and a pixel electrode 72 formed in the cell area provided by the thin film transistor 80, the cross structure. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(72)에 접속된 스토리지 전극(66)과 전단 게이트 라인(52)의 중첩부에 형성된 스토리지 캐패시터(78)와, 게이트 라인(52)에 접속되는 게이트 패드부(82)와, 데이터 라인(58)에 접속되는 데이터 패드부(84)를 구비한다. Then, the thin film transistor array substrate section gate pad that is connected to the storage electrode 66 and the storage capacitor 78 is formed in the overlapping portion of the previous gate line 52, the gate line 52 connected to the pixel electrode 72 and a data pad unit 84 which is connected to 82 and a data line 58.

박막 트랜지스터(80)는 게이트 라인(52)에 접속된 게이트 전극(54)과, 데이터 라인(58)에 접속된 소스 전극(60)과, 화소 전극(72)에 접속된 드레인 전극(62)과, 게이트 전극(54)과 게이트 절연패턴(90)을 사이에 두고 중첩되고 소스 전극(60)과 드레인 전극(62) 사이에 채널(70)을 형성하는 활성층(92)을 포함하는 반도체 패턴을 구비한다. Thin film transistor 80 includes a gate electrode 54, a data line 58, the source electrode 60 and a drain electrode 62 connected to the pixel electrode 72 is connected to connected to the gate line 52 and the , provided with a semiconductor pattern comprising a gate electrode 54 and the gate insulation pattern the active layer 92 to form a channel 70 between the overlapping across the 90 and source electrode 60 and drain electrode 62 do. 이러한 박막 트랜지스터(80)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(58)에 공급되는 화소전압 신호가 화소 전극(72)에 충전되어 유지되게 한다. The thin film transistor 80 is charged to the gate line 52 and the pixel signal voltage a pixel electrode 72 to be supplied to the data in response to a gate signal line 58 to be supplied to be maintained.

반도체 패턴은 소스 전극(60)과 드레인 전극(62) 사이의 채널부를 포함하면서 소스 전극(60), 드레인 전극(62), 데이터 라인(58), 그리고 데이터패드 하부전극(64)과 중첩되고, 스토리지 전극(66)과 중첩되는 부분을 포함하여 게이트 절연 패턴(90)을 사이에 두고 게이트 라인(52)과는 부분적으로 중첩되게 형성된 활성층(92)을 구비한다. Semiconductor pattern is overlapped with the source electrode 60 and drain electrode a source electrode, containing a channel section between 62, 60, the drain electrode 62, a data line 58, and the data pad lower electrode (64), the storage electrode 66, including the portion overlapping with the gate insulation pattern 90 and the gate line 52 and is partially provided with an active layer 92 is formed to be overlapped. 그리고, 반도체 패턴은 활성층(92) 위에 소스 전극(60), 드레인 전극(62), 스토리지 전극(66), 데이터 라인(58), 그리고 데이터패드 하부전극(64)와 오믹접촉을 위해 형성된 오믹접촉층(66)을 더 구비한다. Then, the semiconductor pattern is in ohmic contact is formed for the source electrode 60, drain electrode 62, a storage electrode 66, a data line 58, and the data pad lower electrode 64 and the ohmic contact on the active layer 92 and further comprising a layer (66).

화소 전극(72)은 보호막패턴(98) 외부로 노출된 박막 트랜지스터(80)의 드레 인 전극(62)과 접속됨과 아울러 보호막패턴(98)에 의해 노출된 화소영역의 게이트 절연패턴(90) 상에 형성된다. The pixel electrode 72 is a protective film pattern (98) as soon connected to the drain electrode 62 of the thin film transistor 80 is exposed to the outside as well as the protection film pattern 98, the pixel region a gate insulating pattern 90 for exposure by the It is formed on. 화소 전극(72)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. The pixel electrode 72, thereby generating a potential difference between the common electrode and formed on an upper substrate (not shown) by a charged pixel voltage. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(72)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. To a liquid crystal positioned between the thin film transistor substrate and the upper substrate is rotated by the dielectric anisotropy by the potential difference, and thereby passes through the light incident via the pixel electrode 72 from a not-shown light source toward the upper substrate.

스토리지 캐패시터(78)는 전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(90), 활성층(92) 및 오믹접촉층(94)을 사이에 두고 중첩되며 화소전극(72)과 접속된 스토리지 전극(66)으로 구성된다. Storage capacitor 78 is overlapped across the previous gate line 52 and the gate line 52 and the gate insulation pattern 90, the active layer 92 and the ohmic contact layer 94, the pixel electrode 72 It is composed of the storage electrode 66 connected to the. 여기서 화소전극(72)은 보호막(98)외부로 노출된 스토리지 전극(66)과 접속된다. The pixel electrode 72 is connected to the storage electrode (66) exposed outside the protective film (98). 이러한 스토리지 캐패시터(78)는 화소 전극(72)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다. The storage capacitor 78 allows a pixel voltage charged in the pixel electrode 72 remains stable until the next pixel voltage is charged.

게이트 라인(52)은 게이트 패드부(82)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. Gate line 52 is connected to the gate driver (not shown) through a gate pad section (82). 게이트 패드부(82)는 게이트 라인(52)으로부터 연장되는 게이트패드 하부전극(56)과, 게이트패드 하부전극(56) 위에 접속된 게이트패드 상부전극(74)으로 구성된다. A gate pad section 82 is of a lower gate pad electrode 56 and the gate pad upper electrode (74) connected over the gate pad lower electrode 56 extending from the gate line 52. 여기서, 게이트 패드 상부전극(74)은 도 4 및 도 5에 도시된 바와 같이 게이트패드 하부전극(56)을 덮도록 형성된다. Here, the gate pad upper electrode 74 is formed to cover the gate pad lower electrode 56, as shown in Figs.

데이터 라인(58)은 데이터 패드부(84)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. Data line 58 is connected to the data driver (not shown) via a data pad unit (84). 데이터 패드부(84)는 데이터 라인(58)으로부터 연장되는 데이터패드 하부전극(64)과 데이터패드 하부전극(64) 위에 접속된 데이터패드 상부전극(76)으로 구성된다. A data pad part 84 is of a lower data pad electrode 64 and the data pad upper electrode 76 is connected over a data pad lower electrode (64) extending from the data line 58. 또한, 데이터 패드부(84)는 데이터패드 하부전극(64)과 하부기판(88) 사이에 형성된 게이트 절연 패턴(90), 활성층(92), 그리고 오믹접촉층(94)을 더 포함한다. In addition, the data pad unit 84 further includes a gate insulating pattern 90, the active layer 92, and ohmic contact layer 94 formed between the data pad lower electrode 64 and the lower substrate 88. 여기서, 데이터패드 상부전극(76)은 도 4 및 도 5에 도시된 바와 같이 데이터패드 하부전극(64)을 덮도록 형성된다. Here, the data pad upper electrode 76 is formed to cover the data pad lower electrode 64, as shown in Figs.

게이트 절연 패턴(90)은 게이트 패드부(82)를 제외한 영역에 형성되고, 보호막 패턴(98)은 화소전극(72)과 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)이 형성되지 않은 영역에 형성된다. A gate insulation pattern 90 is formed in a region other than the gate pad part 82, a protection film pattern (98) is a pixel electrode 72 and the gate pad upper electrode 74 and the data pad upper electrode 76 is not formed that is formed in the region.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. The TFT array substrate having such a structure is formed in a third mask process. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴들을 형성하기 위한 제2 마스크 공정과, 게이트 절연패턴(90), 보호막(98)패턴 및 투명전극 패턴들을 형성하기 위한 제3 마스크 공정을 포함하게 된다. The TFT array substrate manufacturing method according to an embodiment of the present invention using the third mask process, a second mask step, an insulated gate to form the first mask step, a semiconductor pattern and the source / drain pattern for forming the gate pattern pattern 90, is a third mask process for forming a protective film (98) pattern and the transparent electrode pattern.

도 6a 내지 도 8d은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 평면도와 단면도들이다. Figure 6a to Figure 8d are cross-sectional views stepwise illustrating a plan view and a TFT array substrate manufacturing method according to an embodiment of the invention.

도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제 1 마스크 공정으로 하부기판(88)상에 형성된 게이트 패턴들을 도시한 평면도 및 단면도이다. Figure 6a and Figure 6b is a plan view and a cross-sectional view showing the gate pattern formed on the lower substrate 88 as a first mask process of the TFT array substrate manufacturing method according to an embodiment of the invention.

하부기판(88)상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. The gate metal layer by a deposition method such as a sputtering method is formed on the lower substrate 88. 이어서 , 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(52), 게이트 전극(54), 게이트 패드하부전극(56)을 포함하는 게이트 패턴들이 형성된다. Then, a photolithography step and the gate metal layer to an etching process using a first mask pattern by being formed to a gate pattern including the gate line 52, a gate electrode 54, a gate pad lower electrode (56). 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 단일층 또는 이중층 구조로 이용된다. A gate metal is used as Cr, MoW, Cr / Al, Cu, Al (Nd), Mo / Al, Mo / Al (Nd), Cr / Al (Nd), such as a single layer or double layer structure.

도 7a 내지 도 7c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제2 마스크 공정으로 형성된 소스/드레인 패턴, 반도체 패턴을 포함하는 기판의 평면도 및 단면도이다. Figures 7a-7c are a plan view and a sectional view of a substrate including a source / drain pattern, a semiconductor pattern is formed in a second mask process of the TFT array substrate manufacturing method according to an embodiment of the invention.

구체적으로, 게이트 패턴들이 형성된 하부기판(88) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층(90a), 비정질 실리콘층(92a), n+ 비정질 실리콘층(94a), 그리고 소스/드레인 금속층(58a)이 순차적으로 형성된다. Specifically, gate patterns are formed in the lower substrate 88 on by a deposition method such as PECVD, sputtering a gate insulating layer (90a), an amorphous silicon layer (92a), n + amorphous silicon layer (94a), and source / drain metal layer (58a) they are sequentially formed. 게이트 절연층(90a)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. As a material for the gate insulating layer (90a) is an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다. A source / drain metal, such as molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy) is used.

이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 도 7b에 도시된 바와 같이 포토레지스트 패턴(71b)을 형성하게 된다. Then, the photo lithography using a second mask to form a photoresist pattern (71b) as shown in our process, and Fig. 7b to the etching process. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴(71b)이 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다. In this case, we have a second mask is to by using a diffractive exposure mask having a diffractive exposure to the channel portion of the TFT channel section photoresist pattern (71b) is lower in height than the portion of source / drain pattern.

이어서, 도 7c를 참조하면 포토레지스트 패턴(71b)을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(58), 소스 전극(60), 그 소스 전극(60)과 일체화된 드레인 전극(62), 스토리지 전극(64)을 포함하는 소스/드레인 패턴들이 형성된다. Then, the reference to Figure 7c when the source by a wet etching process using a photoresist pattern (71b) / drain metal layer is patterned by being data line 58, source electrode 60, the source electrode 60 is integrated with a drain electrode ( 62), that the source / drain pattern is formed comprising a storage electrode (64).

그 다음, 동일한 포토레지스트 패턴(71b)을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(94)과 활성층(92)이 형성된다. Then, the same photoresist pattern (71b) dry etching process with n + ohmic contact layer 94 and active layer 92 are patterned at the same time by being an amorphous silicon layer and the amorphous silicon layer is formed using a.

그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(71b)이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(94)이 식각된다. Then, the channel portion is relatively photoresist pattern (71b), the ashing (Ashing) step dry etching process, the channel portion of source / drain pattern and the ohmic contact layer 94 and then removed having a low height is etched in. 이에 따라, 채널부의 활성층(92)이 노출되어 소스 전극(60)과 드레인 전극(62)이 분리된다. Accordingly, the active channel portion 92 is exposed, the source electrode 60 and drain electrode 62 are separated.

이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴(71b)이 제거된다. Then, the photoresist pattern (71b) remaining on the portion of source / drain pattern is removed by a strip process.

도 8a 내지 도 8d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제3 마스크 공정으로 형성된 게이트 절연 패턴(90)과 보호막 패턴(98) 및 투명전극 패턴을 포함하는 기판의 평면도 및 단면도이다. Figures 8a through 8d are a plan view and a cross-sectional view of a substrate including a TFT array arrangement manufactured formed of a third mask process of the method the gate insulation pattern 90 and the protection film pattern 98 and the transparent electrode pattern in accordance with an embodiment of the present invention to be.

구체적으로, 소스/드레인 패턴들이 형성된 게이트 절연막(90a)상에 스퍼터링 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용되는 보호막(98a)이 전면 증착되고 보호막(98a)위에 포토레지스트가 전면 도포된다. Specifically, the organic insulating, such as the source / drain patterns are formed of a deposition method such as a gate insulating film sputtered onto (90a) SiNx, an inorganic insulating material or dielectric constant, such as SiOx small acrylate (acryl) based organic compound, BCB or PFCB the use of a protective film material (98a) that is blanket deposited photoresist is applied on the front passivation layer (98a). 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴(71c)이 형성된다. Then, a photoresist pattern (71c) to the photolithography process using a third mask is formed. 여기서, 포토레지스트 패턴(71c)은 도 8b에 도시된 바와 같이 게이트 패드 영역을 제외한 영역에 형성된다. Here, the photoresist pattern (71c) is formed in a region other than the gate pad region as shown in Figure 8b. 또한, 포토레지스트 패턴(71c)은 회절노광부를 갖는 회절노광 마스크(도시하지 않음)가 이용됨으로써 회절노광부와 대응되는 드레인 전극 및 스토리지 전극의 일부영역(P1), 화소영역(P1), 데이터 패드 영역(P1)의 포토레지스트 패턴(71c)이 상기 회절노광부와 대응되지 않는 영역(P2), 즉 차단영역 보다 낮은 높이를 갖도록 형성된다. Further, a photoresist pattern (71c) is a diffraction exposure mask (not shown) is used by being a part of the drain electrode and the storage electrode corresponding to a diffraction exposure unit (P1), a pixel region (P1), a data pad having a diffractive exposure the photoresist pattern (71c) of the zone (P1) is the diffractive exposure portion and that does not correspond to the area (P2), that is formed to have a height lower than the walls. 이어서, 포토레지스트 패턴(71c)을 마스크로한 식각공정으로 게이트 패드부(82)의 보호막(98a) 및 게이트 절연막(90a)이 제거된다. Then, the photo resist pattern (71c) as a mask, an etching process to the protective film (98a) and the gate insulating film (90a) of the gate pad part 82 is removed. 이후, 상대적으로 낮은 높이를 갖는 포토레지스트패턴(71c)이 애싱공정으로 제거된 후 남아있는 포토레지스트패턴(71c)을 마스크로 이용한 식각공정으로 보호막(98a)이 패터닝됨으로써 스토리지 전극(66)의 일부 및 드레인 전극(62)의 일부와 데이터패드 하부전극(64) 노출된다. Then, a portion of relatively photoresist pattern (71c), a protective film (98a), a photoresist pattern (71c) remaining after the removal by ashing process with an etching process using a mask, the patterning having a low profile whereby the storage electrode 66 some of the data pad lower electrode 64 of, and drain electrode 62 is exposed.

이어서, 포토레지스터 패턴(71c)이 남아 있는 기판(88)상에 도 8c에 도시된 바와 같이 스퍼터링 등의 증착방법으로 투명전극 물질(74a)이 전면 증착된다. Then, the photoresist pattern (71c) is left a transparent electrode material (74a) by a vapor deposition method such as sputtering, as shown in Figure 8c on the substrate 88, which is blanket deposited. 투명전극(74a) 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. A transparent electrode (74a) to the material is indium tin oxide (Indium Tin Oxide: ITO) or tin oxide (Tin Oxide: TO) or indium zinc oxide (Indium Zinc Oxide: IZO) is utilized. 투명전극 물질(74a)이 전면 증착된 박막 트랜지스터 어레이 기판에서 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정에 의해 포토레지스트 패턴(71c)은 제거된다. Transparent electrode material (74a) is deposited over the thin film transistor array panel in a lift-off (lift 0ff) method photoresist pattern (71c) by a strip process using is removed. 이때 포토레지스트 패턴(71c)위에 증착된 투명전극 물질(74a)은 포토레지스트 패턴(71c)이 떨어져 나가면서 함께 제거되어 도 8d에 도시된 바와 같이 게이트패드 상부전극(74), 화소전극(76) 및 데이터패드 상부전극(76)을 포함하는 투명전극 패턴이 형성된다. The photoresist pattern (71c), the transparent electrode material deposited on (74a) is an upper electrode 74, a gate pad, as shown in Figure 8d is removed together As you photoresist pattern (71c) is located, the pixel electrode 76 a transparent electrode pattern including an upper electrode and the data pad 76 are formed.

게이트패드 상부전극(74)은 게이트패드 하부전극(56)을 덮도록 형성되고, 화소 전극(72)은 박막 트랜지스터의 드레인 전극(62) 및 스토리지 캐패시터(78)의 스 토리지 전극(66)과 전기적으로 접속되며, 데이터패드 상부전극(76)은 데이터패드 하부전극(64)와 전기적으로 접속된다. The gate pad upper electrode 74 is formed to cover the gate pad lower electrode 56, the pixel electrode 72 is the storage electrode 66, the drain electrode 62 and the storage capacitor 78 of the thin film transistor and is electrically connected to the data pad upper electrode 76 is electrically connected to the data pad lower electrode (64).

이와 같이 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 게이트 패턴들을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴들을 형성하기 위한 제2 마스크 공정과, 게이트 절연막 및 보호막의 패터닝 공정에 이용된 포토레지스트 패턴의 스트립 공정으로 그위의 투명전극을 패터닝하여 투명전극 패턴을 형성하는 3마스크 공정을 채용한다. Thus, the second mask process, a gate insulating film for forming a first mask process, a semiconductor pattern and the source / drain pattern to the thin film transistor array panel and a manufacturing method according to an embodiment of the present invention form the gate pattern, and a strip process of the photoresist pattern used in the patterning step of the protective film by patterning the transparent electrode thereon adopts a three mask process for forming the transparent electrode pattern. 이에 따라, 기판 구조 및 제조 공정을 더욱 단순화시킴으로써 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다. Accordingly, there can further reduce the manufacturing cost by further simplifying the board structure and the production steps as well as can improve the manufacturing yield.

또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조 방법은 3 마스크 공정에도 회절노광 마스크가 이용됨으로써 박막 트랜지스터 어레이 중 가장 높은 높이를 갖는 게이트 절연패턴(90)이 화소전극(72)과 하부기판(88) 사이에 존재하게 된다. In addition, the thin film transistor array panel and a manufacturing method according to the invention are an insulated gate having the highest height of the thin film transistor array being a diffraction exposure mask used in the third mask process pattern 90. The pixel electrode 72 and the lower substrate (88 ) it is present in between. 이에 따라, 박막 트랜지스터(80) 및 스토리지 캐패스터(78) 등과 화소전극(72)이 형성된 화소영역간의 단차가 크지 않게 된다. As a result, the step difference of the inter-region pixel is a pixel electrode 72 formed as the thin film transistors 80 and the storage cavity fasteners 78 is no greater. 이로써, 종래 4 마스크 및 5 마스크 공정과 동일하게 러빙공정의 균일성 및 콘트라스트를 유지할 수 있게 된다. In this way, the same as the conventional mask 4 and 5, the mask process can be maintained to uniformity, and contrast of the rubbing process.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조 방법은 3 마스크 공정을 채용하여 기판 구조 및 제조공정을 단순화시킴으로써 제조단 가를 더욱 절감할 수 있음과 아울러 수율을 향상시킬 수 있다. As described above, the thin film transistor array panel and a manufacturing method according to the invention can be improved as well as the yield can be further reduced only whether prepared by employing a simplified structure and a substrate manufacturing process, the third mask process.

특히, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조 방법은 게이트 절연막 및 보호막의 패터닝 공정에 이용된 포토레지스트 패턴의 스트립 공정으로 그위의 투명전극을 패터닝하여 투명전극 패턴을 형성하는 리프트 오프 방법을 이용함으로써 마스크 공정수를 줄일 수 있다. In particular, by using the thin film transistor array panel and a manufacturing method is a picture how the lift-off as a strip process of a resist pattern by patterning a transparent electrode thereon to form a transparent electrode pattern used in the patterning step of the gate insulating film and a protective film according to the invention It can reduce the number of mask processes.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. Those skilled in the art what is described above will be appreciated that various changes and modifications within the range which does not depart from the spirit of the present invention are possible. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Accordingly, the technical scope of the present invention will have to be not limited to the contents described in the description of the specification appointed by the claims.

Claims (9)

  1. 기판 상에 형성된 게이트라인과; A gate line formed on the substrate;
    상기 게이트라인과 게이트절연패턴을 사이에 두고 교차하는 데이터라인과; A data line crossing the gate line and across the gate insulation pattern;
    상기 게이트라인 및 데이터라인의 교차부에 위치하는 박막트랜지스터와; And thin film transistors disposed at intersections of the gate lines and data lines;
    상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성되며 상기 박막트랜지스터와 접속되는 화소전극과; A pixel electrode formed in the pixel region provided at the intersection of the gate line and a data line which is connected to the thin film transistors and;
    상기 게이트라인과 접속된 게이트 패드 하부전극, 상기 게이트 패드 하부전극을 덮도록 형성된 게이트 패드 상부전극을 갖는 게이트패드부와; The gate pad lower electrode connected to the gate line, the gate pad part having a gate pad upper electrode formed to cover the gate pad lower electrode;
    상기 데이터라인과 접속된 데이터 패드 하부전극, 상기 데이터 패드 하부전극을 덮도록 형성된 데이터 패드 상부전극을 갖는 데이터패드부와; The data pad lower electrode connected to the data line, a data pad portion having a data pad upper electrode formed so as to cover the data pad lower electrode;
    상기 화소전극, 데이터 패드 상부전극 및 게이트 패드 상부전극을 포함하는 투명전극패턴이 형성된 영역을 제외한 나머지 영역에 형성되는 보호막 패턴을 구비하며, The pixel electrodes, and a protective film pattern to the transparent electrode pattern including the data pad upper electrode and the gate pad upper electrode formed on the remaining region except for the formed regions,
    상기 화소전극은 상기 보호막 패턴에 의해 노출된 상기 화소영역의 게이트절연패턴 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. The pixel electrode is a thin film transistor array substrate, characterized in that formed on the gate insulation pattern of the pixel area exposed by the protective film pattern.
  2. 제 1 항에 있어서, According to claim 1,
    상기 박막 트랜지스터는 The thin film transistor
    상기 게이트 라인과 접속된 게이트 전극과; A gate electrode connected to the gate lines;
    상기 데이터 라인과 접속된 소스전극과; A source electrode connected to the data lines;
    상기 소스전극과 마주보는 드레인 전극과; A drain electrode facing the source electrode;
    상기 소스전극와 드레인 전극 사이에 형성된 채널을 포함하는 반도체 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. A thin film transistor array substrate comprising: a semiconductor pattern including a channel formed between the source-drain electrode jeongeukwa.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 게이트 라인, 상기 게이트 절연패턴과 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. A thin film transistor array panel, characterized in that it comprises additionally the gate line, the storage capacitor across the gate insulation pattern and the semiconductor pattern comprises a storage electrode overlapping with the gate line.
  4. 제 3 항에 있어서, 4. The method of claim 3,
    상기 화소전극은 상기 보호막 패턴에 의해 부분적으로 노출된 상기 드레인 전극 및 스토리지 전극과 접속되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. The pixel electrode is a thin film transistor array panel, characterized in that connected to the drain electrode and the storage electrode is partially exposed by the protective film pattern.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 반도체 패턴은 상기 드레인 전극, 스토리지 전극, 데이터 라인, 데이터 패드 하부전극을 따라 그 하부에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. The semiconductor pattern is a thin film transistor array panel, characterized in that along said drain electrodes, storage electrodes, the data line, a data pad lower electrode formed in a lower portion.
  6. 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; Forming a gate pattern including a gate electrode, a gate pad lower electrode connected to the gate line, the gate line connected to the gate electrode of the thin film transistor on a substrate;
    상기 게이트 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계와; Forming a gate insulating film on the substrate on which the gate pattern is formed;
    상기 게이트 절연패턴 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴과 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와; On the gate insulation pattern along the source electrode and the drain electrode, the source / drain pattern and the source / drain pattern including the data pad lower electrode connected to the data line, the data line coupled to the source electrode of the thin film transistor forming a semiconductor pattern which is formed in a lower portion and;
    상기 드레인 전극과 접속되며 상기 게이트 절연막 상에 형성된 화소전극, 상기 게이트패드 하부전극과 접속된 게이트패드 상부전극, 상기 데이터패드 하부전극과 접속된 데이터패드 상부전극을 포함하는 투명전극 패턴과, 상기 투명전극 패턴이 형성된 영역을 제외한 나머지 영역에서 적층된 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. The drain is connected to the electrode-pixel electrode formed on the gate insulating film, wherein the gate pad lower electrode connected to the gate pad upper electrode, the transparent electrode pattern including the data pad lower electrode and the connection data pad upper electrode and the transparent method of manufacturing a thin film transistor array substrate comprising the steps of forming a multilayer protective film pattern on the remaining region except for the region where the electrode pattern is formed.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 투명전극 패턴과 및 보호막 패턴을 형성하는 단계는 Forming a transparent electrode pattern and the protection film pattern is
    상기 소스/드레인 패턴이 형성된 기판상에 보호막을 형성하는 단계와; Forming a protective film on the source / drain pattern formed substrate;
    상기 보호막이 형성된 기판 상에 단차진 포토레지스트 패턴을 형성하는 단계와; To form a stepped photoresist pattern on the substrate on which the protective film is formed and;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막과 보호막을 패터닝 하여 게이트패드 하부전극을 노출시키는 단계와; And the step of using the photoresist pattern to pattern the gate insulating film and the protective film to expose the gate pad lower electrode;
    상기 포토레지스트 패턴을 에싱하여 상기 화소전극 및 상기 데이터 패드 상부전극과 대응되는 보호막을 노출시키고 And ashing the photoresist pattern and the pixel electrode to expose the protective film corresponding to the data pad upper electrode
    애싱공정에 의해 상기 포토레지스트의 일부를 제거하는 단계와; By the ashing process and removing a portion of the photoresist;
    상기 포토레지스트 패턴을 에싱하여 상기 화소전극 및 상기 데이터패드 상부전극과 대응되는 보호막을 노출시키는 단계와; And the step of ashing the photoresist pattern exposes the pixel electrode and the passivation layer corresponding to the data pad upper electrode;
    상기 노출된 보호막을 상기 에싱된 포토레지스트 패턴을 이용하여 식각하는 단계와; Etching using the ashing the photoresist pattern and the exposed shields;
    상기 포토레지스트 패턴이 남아있는 기판 상에 투명전극 물질을 증착하는 단계와; Depositing a transparent electrode material on the substrate with the photoresist pattern remaining;
    상기 포토레지스트 패턴과 그 위의 투명전극 물질을 스트립 공정으로 제거 하여 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법. Method of manufacturing a thin film transistor array substrate comprising the step of forming the transparent electrode pattern by removing the photoresist pattern and the location of the transparent electrode material in a strip process.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 게이트 라인, 상기 게이트 절연패턴 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법. Method of manufacturing a thin film transistor array substrate, comprising the further step of sandwiching the gate line, the gate insulation pattern and the semiconductor pattern to form a storage capacitor comprising a storage electrode overlapping with the gate line.
  9. 제 8 항에 있어서, The method of claim 8,
    상기 보호막 패턴을 형성하는 단계는 Forming a protection film pattern is
    상기 드레인 전극 및 스토리지 전극을 부분적으로 노출시켜 상기 화소전극과 접속되게 하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법. Method of manufacturing a thin film transistor array substrate that was partially exposing the drain electrode and the storage electrode; and a step of so connected to the pixel electrode.
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