KR100922792B1 - Method for manufacturing array substrate of the liquid crystal display device - Google Patents
Method for manufacturing array substrate of the liquid crystal display device Download PDFInfo
- Publication number
- KR100922792B1 KR100922792B1 KR1020030026730A KR20030026730A KR100922792B1 KR 100922792 B1 KR100922792 B1 KR 100922792B1 KR 1020030026730 A KR1020030026730 A KR 1020030026730A KR 20030026730 A KR20030026730 A KR 20030026730A KR 100922792 B1 KR100922792 B1 KR 100922792B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon layer
- forming
- layer
- photoresist pattern
- amorphous silicon
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004973 liquid crystal related substance Substances 0.000 title abstract description 38
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000001257 hydrogen Substances 0.000 claims abstract description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 5
- 230000005684 electric field Effects 0.000 claims abstract description 5
- 238000004380 ashing Methods 0.000 claims abstract description 4
- 239000002923 metal particle Substances 0.000 claims abstract description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 4
- 229910052723 transition metal Inorganic materials 0.000 claims abstract description 4
- 150000003624 transition metals Chemical class 0.000 claims abstract description 4
- 230000000903 blocking effect Effects 0.000 claims description 16
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 68
- 239000010408 film Substances 0.000 description 41
- 239000011651 chromium Substances 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 239000011521 glass Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- OINMNSFDYTYXEQ-UHFFFAOYSA-M 2-bromoethyl(trimethyl)azanium;bromide Chemical compound [Br-].C[N+](C)(C)CCBr OINMNSFDYTYXEQ-UHFFFAOYSA-M 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 2
- 241001239379 Calophysus macropterus Species 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 229910016024 MoTa Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- -1 acrylic organic compound Chemical class 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 210000000172 cytosol Anatomy 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003204 osmotic effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 액티브층과 게이트 전극을 하나의 마스크로 일괄 식각하여 전체적인 마스크 수를 줄임으로써 공정 비용을 줄이도록 한 액정표시장치의 어레이기판 제조방법에 관한 것으로서, 절연 기판상에 버퍼층을 형성하는 단계, 상기 버퍼층상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 질소 분위기에서 열처리하여 상기 비정질 실리콘층내의 수소를 감소시키는 단계, 상기 비정질 실리콘층에 전이금속 입자를 입사시킨 후 자외선 및 전계를 인가하여 결정화하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층상에 게이트 절연막, 금속막을 형성하는 단계, 상기 금속막상에 포토레지스트를 도포한 후 회절 노광하고 현상하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 금속막, 게이트 절연막, 다결정 실리콘층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 포토레지스트 패턴을 애싱하여 상기 포토레지스트 패턴의 폭 및 두께를 줄이는 단계, 상기 애싱된 포토레지스트 패턴을 마스크로 이용하여 상기 금속막을 선택적으로 제거하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 액티브층에 소오스/드레인 불순물 영역을 형성하는 단계, 상기 소오스/드레인 불순물 영역에 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of manufacturing an array substrate of a liquid crystal display device in which a process cost is reduced by reducing the overall number of masks by collectively etching the active layer and the gate electrode with one mask, the method comprising: forming a buffer layer on an insulating substrate; Forming an amorphous silicon layer on the buffer layer, reducing the hydrogen in the amorphous silicon layer by heat-treating the amorphous silicon layer in a nitrogen atmosphere, and applying ultraviolet rays and an electric field after injecting transition metal particles into the amorphous silicon layer. Crystallizing to form a polycrystalline silicon layer, forming a gate insulating film and a metal film on the polycrystalline silicon layer, applying photoresist on the metal film, diffractive exposure and developing the photoresist pattern, and forming a photoresist pattern. The metal film using a resist pattern as a mask, Selectively removing a gate insulating film and a polycrystalline silicon layer to form an active layer, ashing the photoresist pattern to reduce the width and thickness of the photoresist pattern, and using the ashed photoresist pattern as a mask Selectively removing a film to form a gate electrode, forming a source / drain impurity region in an active layer on both sides of the gate electrode, forming a source electrode and a drain electrode connected to the source / drain impurity region, and And forming a pixel electrode connected to the drain electrode.
회절 노광, 포토레지스트, 애싱, 포토 마스크, 액정표시장치Diffraction Exposure, Photoresist, Ashing, Photo Mask, Liquid Crystal Display
Description
도 1은 일반적인 액정표시장치를 나타낸 평면도1 is a plan view showing a general liquid crystal display device
도 2a 내지 도 2f는 종래의 액정표시장치의 어레이기판 제조방법을 나타낸 공정단면도2A through 2F are cross-sectional views illustrating a method of manufacturing an array substrate of a conventional liquid crystal display device.
도 3a 내지 도 3h는 본 발명에 의한 액정표시장치의 어레이기판 제조방법을 나타낸 공정단면도3A to 3H are cross-sectional views illustrating a method of manufacturing an array substrate of a liquid crystal display according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
51 : 절연 기판 52 : 버퍼층51: insulating substrate 52: buffer layer
53 : 다결정 실리콘층 54 : 게이트 절연막53
55 : 금속막 56 : 포토레지스트55
57 : 포토 마스크 58 : 소오스/드레인 불순물 영역57: photo mask 58: source / drain impurity region
59 : 층간 절연막 60 : 제 1 콘택홀59 interlayer
61a : 소오스 전극 61b : 드레인 전극61a:
62 : 보호막 63 : 제 2 콘택홀62: protective film 63: second contact hole
64 : 화소전극64: pixel electrode
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 전체적인 마스크(mask) 수를 줄이는데 적당한 액정표시장치의 어레이기판 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly, to a method for manufacturing an array substrate of a liquid crystal display device suitable for reducing the overall mask number.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms, and in recent years, liquid crystal display devices (LCDs), plasma display panels (PDPs), electro luminescent displays (ELDs), and vacuum fluorescents (VFDs) have been developed. Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이 하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as a substitute for CRT (Cathode Ray Tube) for mobile image display device because of its excellent image quality, light weight, thinness and low power consumption, and mobile type such as notebook computer monitor. In addition, it is being developed in various ways such as a television for receiving and displaying a broadcast signal, a monitor of a computer.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.As described above, although various technical advances have been made in order for the liquid crystal display device to serve as a screen display device in various fields, the task of improving the image quality as the screen display device has many advantages and disadvantages.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징으로 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.Therefore, in order to use a liquid crystal display as a general screen display device in various parts, development of high quality images such as high definition, high brightness, and large area is required while maintaining the characteristics of light weight, thinness, and low power consumption. It can be said.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.Such a liquid crystal display may be largely divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel has a predetermined space and is bonded to the first and second glass substrates. And a liquid crystal layer injected between the first and second glass substrates.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.The first glass substrate (TFT array substrate) may include a plurality of gate lines arranged in one direction at a predetermined interval, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing a gate line and a data line, and a plurality of thin films which are switched by signals of the gate line to transfer the signal of the data line to each pixel electrode Transistors are formed.
그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.The second glass substrate (color filter substrate) includes a black matrix layer for blocking light in portions other than the pixel region, an R, G, B color filter layer for expressing color colors, and a common electrode for implementing an image. Is formed.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.The first and second glass substrates are bonded to each other by a seal material having a predetermined space by a spacer and having a liquid crystal injection hole, so that the liquid crystal is injected between the two substrates.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.In this case, in the liquid crystal injection method, the liquid crystal is injected between the two substrates by osmotic pressure when the liquid crystal injection hole is immersed in the liquid crystal container by maintaining the vacuum state between the two substrates bonded by the reality. When the liquid crystal is injected as described above, the liquid crystal injection hole is sealed with a sealing material.
도 1은 일반적인 액정표시장치를 나타낸 평면도이다.1 is a plan view illustrating a general liquid crystal display device.
도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.As shown in FIG. 1, a plurality of
그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막 트랜지스터(T)가 형성된다.Each pixel region P defined by crossing the
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되도록 드레인 전극(15b)을 구비하여 구성된다.Here, the thin film transistor T may include a
여기서, 상기 드레인 전극(15b)은 상기 화소전극(16)과 콘택홀(17)을 통해 전기적으로 연결된다.The
한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.
Meanwhile, the
여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.In this case, the upper substrate has an opening corresponding to the pixel region P formed in the
이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.The lower and
이하, 첨부된 도면을 참고하여 종래의 액정표시장치의 어레이기판 제조방법을 설명하면 다음과 같다.Hereinafter, an array substrate manufacturing method of a conventional liquid crystal display device will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 종래의 액정표시장치의 어레이기판 제조방법을 나타낸 공정단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing an array substrate of a conventional liquid crystal display device.
도 2a에 도시한 바와 같이, 절연 기판(21)상에 실리콘 산화물을 재료로 하는 버퍼층(22)을 형성하고, 상기 버퍼층(22)상에 상기 버퍼층(22)상에 플라즈마 CVD법으로 비정질 실리콘층을 형성한다.As shown in FIG. 2A, a
이어, 상기 비정질 실리콘층에 엑시머 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층을 형성한다.Subsequently, the amorphous silicon layer is irradiated with energy such as an excimer laser to polycrystallize to form a polycrystalline silicon layer.
한편, 상기 다결정화 공정을 진행하기 전에 탈수소 처리를 진행한다. 즉, 플라즈마 CVD법으로 형성된 비정질 실리콘층에는 대량(약 10%)의 수소가 함유되어 있기 때문에 약 430℃의 온도에서 2시간 정도에서 진행하여 비정질 실리콘층에 함유된 수소를 제거한다. Meanwhile, dehydrogenation is performed before the polycrystallization process. That is, since the amorphous silicon layer formed by the plasma CVD method contains a large amount (about 10%) of hydrogen, it proceeds at a temperature of about 430 ° C. for about 2 hours to remove hydrogen contained in the amorphous silicon layer.
그리고 상기 다결정 실리콘층상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(24)를 패터닝한다.After the
이어, 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 다결정 실리콘층을 선택적으로 제거하여 액티브층(반도체층)(23)을 형성한다.Subsequently, the polycrystalline silicon layer is selectively removed using the patterned
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(24)를 제거하고, 상기 액티브층(23)을 포함한 절연 기판(21)의 전면에 실리콘 질화막 등을 증착하여 게이트 절연막(25)을 형성한다.As shown in FIG. 2B, the
이어, 상기 게이트 절연막(25)상에 금속막을 증착하고, 상기 금속막상에 제 2 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(27)를 패터닝하여 게이트 영역을 정의한다.Subsequently, a metal film is deposited on the
여기서, 상기 금속막은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 스퍼터링(sputtering)법으로 증착하여 형성한다.Here, the metal film is formed by depositing a conductive metal film such as aluminum (Al), aluminum alloy (AlNd), chromium (Cr), tungsten (W), molybdenum (Mo) by sputtering.
그리고 상기 패터닝된 제 2 포토레지스트(27)를 마스크로 이용하여 상기 금속막을 선택적으로 제거하여 게이트 전극(26)을 형성한다.The metal layer is selectively removed using the patterned
도 2c에 도시한 바와 같이, 상기 제 2 포토레지스트(27)를 제거하고, 상기 게이트 전극(26)을 마스크로 하여 상기 절연 기판(21)의 전면에 불순물 이온을 도핑하여 상기 게이트 전극(26) 양측의 액티브층(23)에 소오스/드레인 불순물 영역(28)을 형성한다.As shown in FIG. 2C, the
도 2d에 도시한 바와 같이, 상기 게이트 전극(26)을 포함한 절연 기판(21)의 전면에 층간 절연막(29)을 형성하고, 상기 소오스/드레인 불순물 영역(28)의 표면이 소정부분 노출되도록 상기 층간 절연막(29) 및 게이트 절연막(25)을 선택적으로 제거하여 제 1 콘택홀(30)을 형성한다.As shown in FIG. 2D, an
도 2e에 도시한 바와 같이, 상기 제 1 콘택홀(30)을 포함한 절연 기판(21)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 제 1 콘택홀(30)을 통해 상기 소오스/드레인 불순물 영역(28)과 전기적으로 연결되는 소오스 전극(31a) 및 드레인 전극(31b)을 형성한다. As shown in FIG. 2E, a metal film is deposited on the entire surface of the
도 2f에 도시한 바와 같이, 상기 소오스 전극(31a) 및 드레인 전극(31b)을 포함한 절연 기판(21)의 전면에 보호막(32)을 형성하고, 상기 드레인 전극(31b)의 표면이 소정부분 노출되도록 상기 보호막(32)을 선택적으로 제거하여 제 2 콘택홀을 형성한다.As shown in FIG. 2F, a
여기서, 상기 보호막(32)은 실리콘 질화물, 실리콘 산화물, BCB 또는 아크릴 수지 등의 재료를 이용하여 형성한다.Here, the
이어, 상기 제 2 콘택홀을 포함한 절연 기판(21)의 전면에 금속막을 증착한 후 선택적으로 패터닝하여 상기 제 2 콘택홀을 통해 상기 드레인 전극(31b)과 연결되는 화소전극(33)을 형성함으로써 액정표시장치의 어레이기판이 완성된다.Subsequently, a metal film is deposited on the entire surface of the insulating
여기서 상기 금속막은 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide) 또는 ITZO(Indium-Tin-Zinc-Oxide), Al, AlNd, Cr, Mo 등을 CVD 방법 또는 스퍼터링 방법으로 증착한다.Here, the metal film is deposited with Indium-Tin-Oxide (ITO), Indium-Zinc-Oxide (IZO) or Indium-Tin-Zinc-Oxide (ITZO), Al, AlNd, Cr, Mo, etc. by CVD or sputtering. .
그러나 상기와 같은 종래의 액정표시장치의 어레이기판 제조방법에 있어서 다음과 같은 문제점이 있었다. However, the conventional method of manufacturing an array substrate of a liquid crystal display device as described above has the following problems.
즉, 액티브층, 게이트 라인 및 게이트 전극, 제 1 콘택홀, 데이터 라인 및 소오스/드레인 전극, 제 2 콘택홀, 화소전극을 형성하기 위하여 전체적으로 6장의 마스크를 사용함으로써 전체적인 공정 비용이 상승한다. That is, the overall process cost increases by using six masks as a whole to form the active layer, the gate line and the gate electrode, the first contact hole, the data line and the source / drain electrode, the second contact hole, and the pixel electrode.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 액티브층과 게이트 전극을 하나의 마스크로 일괄 식각하여 전체적인 마스크 수를 줄임으로써 공정 비용을 줄이도록 한 액정표시장치의 어레이기판 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and provides a method of manufacturing an array substrate of a liquid crystal display device to reduce the process cost by reducing the overall number of masks by collectively etching the active layer and the gate electrode with one mask. The purpose is.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 액정표시장치의 어레이기판 제조방법은 절연 기판상에 버퍼층을 형성하는 단계, 상기 버퍼층상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 질소 분위기에서 열처리하여 상기 비정질 실리콘층내의 수소를 감소시키는 단계, 상기 비정질 실리콘층에 전이금속 입자를 입사시킨 후 자외선 및 전계를 인가하여 결정화하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층상에 게이트 절연막, 금속막을 형성하는 단계, 상기 금속막상에 포토레지스트를 도포한 후 회절 노광하고 현상하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 금속막, 게이트 절연막, 다결정 실리콘층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 포토레지스트 패턴을 애싱하여 상기 포토레지스트 패턴의 폭 및 두께를 줄이는 단계, 상기 애싱된 포토레지스트 패턴을 마스크로 이용하여 상기 금속막을 선택적으로 제거하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 액티브층에 소오스/드레인 불순물 영역을 형성하는 단계, 상기 소오스/드레인 불순물 영역에 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing an array substrate of a liquid crystal display device, the method including forming a buffer layer on an insulating substrate, forming an amorphous silicon layer on the buffer layer, and nitrogen atmosphere in the amorphous silicon layer. Heat-treating at to reduce hydrogen in the amorphous silicon layer, injecting transition metal particles into the amorphous silicon layer and crystallizing by applying ultraviolet rays and an electric field to form a polycrystalline silicon layer, a gate insulating film on the polycrystalline silicon layer, Forming a metal film, applying photoresist on the metal film, then diffraction exposure and development to form a photoresist pattern, using the photoresist pattern as a mask to selectively the metal film, gate insulating film, polycrystalline silicon layer Removing to form an active layer, the photo Ashing the resist pattern to reduce the width and thickness of the photoresist pattern, selectively removing the metal layer using the ashed photoresist pattern as a mask to form a gate electrode, and forming a gate electrode on both sides of the gate electrode Forming a source / drain impurity region, forming a source electrode and a drain electrode connected to the source / drain impurity region, and forming a pixel electrode connected to the drain electrode. .
삭제delete
또한, 상기 회절 노광은 상기 포토레지스트의 상부의 차단영역과 슬릿영역 및 투과영역으로 정의된 포토 마스크를 정렬시킨 후 노광하여 실시한다.In addition, the diffraction exposure is performed by aligning the photomask defined by the blocking region, the slit region, and the transmission region on the photoresist, and exposing the photomask.
이하, 첨부된 도면을 참고하여 본 발명에 의한 액정표시장치의 어레이기판 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, an array substrate manufacturing method of a liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3h는 본 발명에 의한 액정표시장치의 어레이 기판 제조방법을 나타낸 공정단면도이다.3A to 3H are cross-sectional views illustrating a method of manufacturing an array substrate of a liquid crystal display according to the present invention.
도 3a에 도시한 바와 같이, 절연 기판(박막 어레이 기판)(51)상에 실리콘 산화물을 재료로 하는 버퍼층(52)을 형성하고, 상기 버퍼층(52)상에 비정질 실리콘층을 형성한다.As shown in FIG. 3A, a
여기서, 상기 비정질 실리콘층은 상기 버퍼층(52)상에 실란 가스를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure CVD), 스퍼터(sputter) 등의 방법을 이용하여 300 ~ 400℃에서 비정질 실리콘(Amorphous Silicon)을 증착하여 형성한다.The amorphous silicon layer may be formed at 300 to 400 ° C. using a method such as plasma enhanced chemical vapor deposition (PECVD), low pressure CVD (LPCVD), sputtering, etc. using silane gas on the
이어, 상기 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층(53)을 형성한다.Subsequently, the amorphous silicon layer is irradiated with energy such as a laser to polycrystallize to form the
여기서, 상기 비정질 실리콘층의 다결정화 공정은 비정질 실리콘층내의 수소 를 감소시키기 위하여 질소 분위기에서 약 430℃의 온도로 약 90분간 열처리하여 실시한 후 레이저 등의 에너지를 조사하여 결정화한다.Here, the polycrystallization process of the amorphous silicon layer is performed by heat treatment for about 90 minutes at a temperature of about 430 ° C. in a nitrogen atmosphere to reduce hydrogen in the amorphous silicon layer, and then crystallizes by irradiating energy such as a laser.
한편, 상기 비정질 실리콘층의 결정화 방법은 다음과 같은 방법으로 행해진다.On the other hand, the method of crystallizing the amorphous silicon layer is performed by the following method.
먼저, 엑시머 레이저 어닐(Excimer Laser Annealing : ELA) 방법은 비정질 실리콘층을 증착한 후 전면에 엑시머 레이저를 가해서 다결정 실리콘을 형성하는 방법이다. First, an Excimer Laser Annealing (ELA) method is a method of forming polycrystalline silicon by depositing an amorphous silicon layer and then applying an excimer laser to the entire surface.
한편, 상기 엑시머 레이저로 한정하는 것은 아니고 기타 어떠한 레이저를 사용할 수도 있다.The laser is not limited to the excimer laser and any other laser may be used.
이어, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘층을 증착한 후 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다. Next, the solid phase crystallization (hereinafter referred to as SPC) method is a method of forming polycrystalline silicon by depositing an amorphous silicon layer and heat-treating at a high temperature for a long time.
그리고 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘층 상에 금속을 선택적으로 증착한 후 열처리하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.In addition, a metal induced crystallization (MIC) method is a method of selectively depositing a metal on an amorphous silicon layer and then heat-treating it to form polycrystalline silicon. A large-area glass substrate may be used.
또한, 상기 비정질 실리콘층에 니켈 등의 전이금속 입자를 입사시킨 후 자외선(UV)을 조사시키면서 전계를 인가하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하여 박막의 특성을 향상시킬 수도 있다.In addition, after injecting transition metal particles such as nickel into the amorphous silicon layer and applying an electric field while irradiating ultraviolet (UV), the amorphous silicon layer may be crystallized into a polycrystalline silicon layer to improve the characteristics of the thin film.
즉, 니켈 등의 금속이 포함된 비정질 실리콘층에 자외선 및 전계를 동시에 인가할 경우 상기 금속유도 결정화 방법보다도 결정화 시간 및 결정화 온도를 낮출 수 있다.That is, when UV and an electric field are simultaneously applied to an amorphous silicon layer containing a metal such as nickel, the crystallization time and the crystallization temperature may be lower than those of the metal induction crystallization method.
도 3b에 도시한 바와 같이, 상기 다결정 실리콘층(53)을 포함한 절연 기판(51)의 전면에 실리콘 질화막 등을 증착하여 게이트 절연막(54)을 형성한다.As shown in FIG. 3B, a silicon nitride film or the like is deposited on the entire surface of the insulating
이어, 상기 게이트 절연막(54)상에 금속막(55)을 증착하고, 상기 금속막(55)상에 포토레지스트(56)를 도포한다.Subsequently, a
여기서, 상기 금속막(55)은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 스퍼터링(sputtering)법으로 증착하여 형성한다.Here, the
도 3c에 도시한 바와 같이, 상기 포토레지스트(56)의 상부에 차단영역(A)과 슬릿영역(B)과 투과영역(C)으로 정의된 포토 마스크(57)를 정렬시킨다.As shown in FIG. 3C, the
이어, 상기 포토 마스크(57)를 이용하여 상기 포토레지스트(56)를 선택적으로 노광한 후, 현상하여 포토레지스트 패턴(56a)을 형성한다.Subsequently, the
여기서, 상기 포토레지스트 패턴(56a)은 포토 마스크(57)에 의해 중앙부와 양측면부의 두께가 다르게 되어 있다.Here, the
즉, 상기 투과영역(C)과 슬릿영역(B)에 의해 포토레지스트(56)의 노광량이 다르게 되어 상기 노광된 포토레지스트(56)를 현상할 때 중앙부와 양측면의 두께가 다르게 된다.That is, the exposure amount of the
도 3d에 도시한 바와 같이, 상기 포토레지스트 패턴(56a)을 마스크로 이용하여 상기 금속막(55) 및 게이트 절연막(54), 다결정 실리콘층(53), 버퍼층(52)을 선택적으로 제거하여 액티브층(반도체층)(53a)을 형성한다.
As shown in FIG. 3D, the
도 3e에 도시한 바와 같이, 상기 포토레지스트 패턴(56a)을 애싱처리하여 상기 포토레지스트 패턴(56a)의 폭과 두께를 줄이고, 상기 애칭 처리된 포토레지스트 패턴(56b)을 마스크로 이용하여 상기 금속막(55)을 선택적으로 제거하여 일방향을 갖는 게이트 라인(도시되지 않음) 및 이에 돌출되는 게이트 전극(55a)을 형성한다.As shown in FIG. 3E, the
여기서, 상기 게이트 전극(55a)을 형성한 후 상기 게이트 전극(55a)의 하부에 형성된 게이트 절연막(54)을 선택적으로 제거하는 공정을 더 포함하여 이루어질 수 있다.The method may further include selectively removing the
도 3f에 도시한 바와 같이, 상기 애싱 처리된 포토레지스트 패턴(56b)을 제거하고, 상기 게이트 전극(55a)을 마스크로 하여 상기 절연 기판(51)의 전면에 n형 또는 p형 불순물 이온을 선택적으로 도핑하여 상기 게이트 전극(55a) 양측의 액티브층(53a)에 소오스/드레인 불순물 영역(58)을 형성한다.As shown in FIG. 3F, the ashed
이어, 상기 게이트 전극(55a)을 포함한 절연 기판(51)의 전면에 층간 절연막(59)을 형성하고, 포토 및 식각 공정을 통해 상기 소오스/드레인 불순물 영역(58)의 표면이 소정부분 노출되도록 상기 층간 절연막(59)을 선택적으로 제거하여 제 1 콘택홀(60)을 형성한다.Subsequently, an
여기서, 상기 층간 절연막(59)은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론, BCB, 사이토프 또는 PFCB 등의 유전상수가 작은 유기절연물로 형성한다.Here, the
도 3g에 도시한 바와 같이, 상기 제 1 콘택홀(60)을 포함한 절연 기판(51)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 소오스/드레인 불순물 영역(58)과 전기적으로 연결되는 소오스 전극(61a) 및 드레인 전극(61b)을 형성한다. As shown in FIG. 3G, a metal film is deposited on the entire surface of the insulating
여기서, 상기 금속막은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속이나, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy) 등을 CVD 또는 스퍼터링법으로 증착하여 형성한다. Here, the metal film is a metal of aluminum (Al), copper (Cu), tungsten (W), chromium (Cr), molybdenum (Mo), titanium (Ti) or tantalum (Ta), or molybdenum of MoW, MoTa or MoNb. An alloy (Mo alloy) and the like are formed by depositing by CVD or sputtering.
이어, 상기 소오스 전극(61a) 및 드레인 전극(61b)을 포함한 절연 기판(51)의 전면에 보호막(62)을 형성하고, 상기 드레인 전극(61b)의 표면이 소정부분 노출되도록 상기 보호막(62)을 선택적으로 제거하여 제 2 콘택홀(63)을 형성한다.Subsequently, a
여기서, 상기 보호막(62)은 실리콘 질화물, 실리콘 산화물, BCB 또는 아크릴 수지 등의 재료를 이용하여 형성한다.Here, the
도 3h에 도시한 바와 같이, 상기 제 2 콘택홀(63)을 포함한 절연 기판(51)의 전면에 금속막을 증착한 후 선택적으로 패터닝하여 상기 제 2 콘택홀(63)을 통해 상기 드레인 전극(61b)과 전기적으로 연결되는 화소전극(64)을 형성함으로써 액정표시장치의 어레이기판이 완성된다.As shown in FIG. 3H, a metal film is deposited on the entire surface of the insulating
여기서 상기 금속막은 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide) 또는 ITZO(Indium-Tin-Zinc-Oxide), Al, AlNd, Cr, Mo 등을 CVD 방법 또는 스퍼터링 방법으로 증착한다.Here, the metal film is deposited with Indium-Tin-Oxide (ITO), Indium-Zinc-Oxide (IZO) or Indium-Tin-Zinc-Oxide (ITZO), Al, AlNd, Cr, Mo, etc. by CVD or sputtering. .
한편, 본 발명에서 포토레지스트(56)를 노광하기 위해 사용된 포토 마스크(57)에 정의된 차단영역(A)과 차단영역(A) 사이의 슬릿영역(B)을 포함한 투과영역(C)(단일 슬릿(single slit))으로 빛이 진행할 때, 슬릿영역(B)에 의한 프라 운 호프(fraunhofer) 회절효과(입사파와 회절파 모두를 평면파로 취급할 수 있는 경우의 회절)가 발생하고 기판에 도달하는 빛의 강도에 따른 회절상의 각 분포가 얻어지는데 이때의 각 분포폭은 상기 포토 마스크(57)의 차단영역(A)과 차단영역(A)이 이격된 거리에 반비례하고, 빛의 파장(λ)에 비례한다.On the other hand, in the present invention, the transmission region C including the slit region B between the blocking region A and the blocking region A defined in the
상기 회절 마스크의 차단영역(A)과 차단영역(A) 사이의 중간지점에 가장 밝은 빛의 세기(L)가 나타나게 되며, 이러한 빛의 세기는 슬릿의 면적에 비례한다.The brightest light intensity L appears at the intermediate point between the blocking area A and the blocking area A of the diffraction mask, which is proportional to the area of the slit.
이하 수학식 1은 상기 투과영역(C)을 통과하는 빛의 진행방향에 대한 회절각과, 빛의 세기와 빛의 파장 그리고 상기 빛이 투과되는 거리의 관계를 나타낸 것이다.Equation 1 below shows a relationship between a diffraction angle with respect to a traveling direction of light passing through the transmission region C, a light intensity, a light wavelength, and a distance at which the light is transmitted.
단, 이고, 이때 이다.only, , Where to be.
전술한 수학식 1에서, k는 전파상수(propagation constant)이고, I는 빛의 세기, λ는 빛의 파장, b는 상기 차단영역(A)과 차단영역(A)간의 이격거리, θ는 빛의 진행방향에 대한 회절각을 나타낸다.In Equation 1, k is a propagation constant, I is light intensity, λ is a wavelength of light, b is a separation distance between the blocking area A and the blocking area A, and θ is light The diffraction angle with respect to the advancing direction is shown.
전술한 식에서 알 수 있듯이, 회절각 θ를 줄여서 빛의 세기의 분포가 좁아질 수 있도록 해야만 광학적 분해능을 달성할 수 있다. 즉, 포토레지스트가 완전히 노광될 수 있다.As can be seen from the above equation, the optical resolution can be achieved only by reducing the diffraction angle θ so that the distribution of light intensity can be narrowed. That is, the photoresist can be completely exposed.
도시된 바와 같이, 파장이 일정할 때, 투과영역(C)의 너비(b)가 넓어질 경우 에는 강도 프로파일(I)이 좁아져 완전 노광(I')이 가능하고, 반대로 상기 투과영역의 너비(b)(차단영역과 차단영역의 사이)가 좁아질 경우, 회절각(θ)이 커지게 되어 빛의 강도 프로파일(intensity profile)(H)이 완만해 지므로 빛의 세기가 약해져 포토레지스트가 표면으로부터 얇게 노광된다.As shown, when the wavelength b is constant, when the width b of the transmission region C is widened, the intensity profile I is narrowed to enable full exposure I ′, and conversely, the width of the transmission region (b) If the (between the blocking area and the blocking area) is narrowed, the diffraction angle θ becomes large and the light intensity profile H becomes gentle, so the light intensity is weakened and the surface of the photoresist becomes It is exposed thinly from.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
이상에서 설명한 바와 같이 본 발명에 의한 액정표시장치의 어레이기판 제조방법은 다음과 같은 효과가 있다.As described above, the method of manufacturing the array substrate of the liquid crystal display according to the present invention has the following effects.
즉, 차단영역과 슬릿영역 및 투과영역으로 정의된 포토 마스크를 사용하여 포토레지스트를 노광한 후 현상하여 게이트 전극과 액티브층을 일괄 식각하여 형성함으로써 전체적인 마스크 수를 줄이어 제작비용을 줄일 수 있다.That is, the photoresist is exposed and developed by using a photomask defined as a blocking region, a slit region, and a transmissive region, and the gate electrode and the active layer are formed by collectively etching to reduce the overall number of masks, thereby reducing manufacturing costs.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030026730A KR100922792B1 (en) | 2003-04-28 | 2003-04-28 | Method for manufacturing array substrate of the liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030026730A KR100922792B1 (en) | 2003-04-28 | 2003-04-28 | Method for manufacturing array substrate of the liquid crystal display device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040095761A KR20040095761A (en) | 2004-11-16 |
KR100922792B1 true KR100922792B1 (en) | 2009-10-21 |
Family
ID=37374596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030026730A KR100922792B1 (en) | 2003-04-28 | 2003-04-28 | Method for manufacturing array substrate of the liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100922792B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9412846B2 (en) | 2013-11-14 | 2016-08-09 | Samsung Display Co., Ltd. | Thin-film transistor, method of manufacturing the same, and organic light-emitting diode (OLED) display including the same |
CN108682654A (en) * | 2018-05-08 | 2018-10-19 | 深圳市华星光电技术有限公司 | The production method of TFT substrate |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101147118B1 (en) * | 2005-06-30 | 2012-05-25 | 엘지디스플레이 주식회사 | Method of forming fine pattern, and method of fabricating liquid crystal display using the same |
KR101588447B1 (en) * | 2009-07-24 | 2016-01-27 | 엘지디스플레이 주식회사 | Array substrate and method of fabricating the same |
KR102083641B1 (en) | 2013-08-29 | 2020-03-03 | 삼성디스플레이 주식회사 | Display panel and method of manufacturing the same |
CN109935516B (en) * | 2019-04-01 | 2021-01-22 | 京东方科技集团股份有限公司 | Array substrate, preparation method thereof and display device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000075031A (en) * | 1999-05-28 | 2000-12-15 | 윤종용 | Top gate type TFT LCD and Method of forming it |
KR20010105059A (en) * | 2000-05-18 | 2001-11-28 | 구본준, 론 위라하디락사 | method for fabricating a liquid crystal display device |
-
2003
- 2003-04-28 KR KR1020030026730A patent/KR100922792B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000075031A (en) * | 1999-05-28 | 2000-12-15 | 윤종용 | Top gate type TFT LCD and Method of forming it |
KR20010105059A (en) * | 2000-05-18 | 2001-11-28 | 구본준, 론 위라하디락사 | method for fabricating a liquid crystal display device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9412846B2 (en) | 2013-11-14 | 2016-08-09 | Samsung Display Co., Ltd. | Thin-film transistor, method of manufacturing the same, and organic light-emitting diode (OLED) display including the same |
CN108682654A (en) * | 2018-05-08 | 2018-10-19 | 深圳市华星光电技术有限公司 | The production method of TFT substrate |
Also Published As
Publication number | Publication date |
---|---|
KR20040095761A (en) | 2004-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8927993B2 (en) | Array substrate for fringe field switching mode liquid crystal display and method of manufacturing the same | |
EP3054483B1 (en) | Array substrate, manufacturing method therefor, and display apparatus | |
US7697094B2 (en) | Transflective-type liquid crystal display device and method of fabricating the same | |
US10665616B2 (en) | Thin film transistor substrate and method of manufacturing thin film transistor substrate | |
US20180046046A1 (en) | Array substrate, method for manufacturing the same, and display device | |
US9281325B2 (en) | Array substrate, manufacturing method thereof and display device | |
KR100537020B1 (en) | Manufacturing Method of Liquid Crystal Display Device for IPS Mode Thin Film Transistor | |
KR100493382B1 (en) | Method For Manufacturing of Liquid Crystal Display Device | |
US7414691B2 (en) | Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom | |
US9240424B2 (en) | Thin film transistor array substrate and producing method thereof | |
US7002651B2 (en) | Transflective type liquid crystal display device and method for manufacturing the same | |
KR100546707B1 (en) | Tin Film Transistor and method for forming the same | |
KR100922792B1 (en) | Method for manufacturing array substrate of the liquid crystal display device | |
KR101030523B1 (en) | method for manufacturing array substrate of the liquid crystal display device | |
US20070154845A1 (en) | Method for fabricating liquid crystal display device | |
KR20020002655A (en) | Method of manufacturing tft-lcd | |
US7701524B2 (en) | LCD device comprising the drain electrode connected to an upper and a side portion of the pixel electrode and fabrication method thereof | |
KR20040090302A (en) | Thin Film Transistor and method for forming the same | |
KR101045462B1 (en) | Method for fabricating thin film transistor | |
KR100556348B1 (en) | liquid crystal display device and method for manufacturing the same | |
KR20050113072A (en) | In plane switching mode liquid crystal display device and method of fabricating thereof | |
KR20020031764A (en) | Array Panel used for a Liquid Crystal Display and Method for Fabricating the same | |
KR20080001112A (en) | Liquid crystal display and method for manufacturing of the same | |
KR20080083516A (en) | Liquid crystal display and fabrication process thereof | |
KR20050095719A (en) | Method for processing surface of organic insulating layer and method for manufacturing of liquid crystal display device using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20140918 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |