KR100390457B1 - A structure of thin film transistor and a method for manufacturing the same - Google Patents
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Abstract
본 발명은 다결정 실리콘 박막트랜지스터에 관한 것으로, 소오스/드레인 영역을 형성하기 위해 활성층에 불순물 이온 주입하는 공정 전후로 Ge 이온을 상기 활성층에 이온 주입하여 결정화 온도를 낮추고 활성화를 향상시키며 소오스/드레인 영역의 콘택 저항을 감소시킬 수 있는 다결정 실리콘 박막 트랜지스터의 구조 및 제조 방법을 제공한 것이다.The present invention relates to a polycrystalline silicon thin film transistor, in which Ge ions are implanted into the active layer before and after impurity ion implantation into the active layer to form a source / drain region, thereby lowering the crystallization temperature, improving activation, and contacting the source / drain region. The present invention provides a structure and method for manufacturing a polycrystalline silicon thin film transistor capable of reducing resistance.
Description
본 발명은 다결정 실리콘 박막트랜지스터에 관한 것으로, 특히 액정표시장치에 적용할 수 있는 다결정 실리콘 박막트랜지스터(Poly silicon thin film transistor)의 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon thin film transistor, and more particularly, to a structure and a manufacturing method of a polysilicon thin film transistor applicable to a liquid crystal display device.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Lipuid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms, and in recent years, the LCD (Lipuid Crystal Display Device), PDP (Plasma Display Panel), ELD (Electro Luminescent Display), and VFD (Vacuum Fluorescent) Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특장점으로 인하여 이동형 화상 표시장치의 용도로 브라운관(Cathode Ray Tube)을 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 텔레비전 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as a substitute for the cathode ray tube as a mobile image display device because of its excellent image quality, light weight, thinness, and low power consumption. In addition, it is being developed in various ways such as a television monitor.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 특장점과 배치되는 면이 많이 있다. 따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.As described above, although various technical advances have been made in order for the liquid crystal display device to serve as a screen display device in various fields, the task of improving the image quality as the screen display device is often arranged with the above advantages. Therefore, in order to use a liquid crystal display device in various parts as a general screen display device, the key to development is how much high definition images such as high definition, high brightness, and large area can be realized while maintaining the characteristics of light weight, thinness, and low power consumption. It can be said.
이와 같은 액정표시장치는, 화상을 표시하는 액정패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.Such a liquid crystal display device may be broadly divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel includes first and second glass substrates bonded to each other with a predetermined space. And a liquid crystal layer injected between the first and second glass substrates.
여기서, 상기 제 1 유리 기판에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.The first glass substrate may include a plurality of gate lines arranged in one direction at a predetermined interval, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, and each of the gate lines and data. A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing lines are switched by signals of the gate line and a plurality of thin film transistors which transfer signals of the data lines to the pixel electrodes.
그리고 제 2 유리 기판에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙매트릭스층과, 칼라 색상을 표현하기 위한 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.The second glass substrate includes a black matrix layer for blocking light in portions other than the pixel region, a color filter layer for expressing color colors, and a common electrode for implementing an image.
이와 같이 상기 액정패널의 제 1 유리 기판에 형성되는 박막 트랜지스터를 구성하는 요소 중 활성층인 반도체층은 결정 격자의 주기성이 없는 비정질 실리콘을 사용하거나 다결정 폴리 실리콘을 사용한다.As such, the semiconductor layer, which is the active layer, of the elements constituting the thin film transistor formed on the first glass substrate of the liquid crystal panel uses amorphous silicon without periodicity of crystal lattice or polycrystalline polysilicon.
상기 활성층이 비정질 실리콘인 박막트랜지스터를 사용할 경우에는 빛에 노출된다면 광전 변환에 의해 포토 커런트가 발생하여 스위칭 소자의 동작을 주도하는 온-커런트를 낮추는 역할을 하지만, 비정질 실리콘 특유의 비 주기적인 격자 특성을 갖고 있으므로 표면에 댕글링 본드(Dangling bond)와 같은 디펙트가 많이 형성되기 때문에 전자의 흐름이 원활하지 못하여 소자의 고속 동작 특성이 좋지 않다.In the case of using a thin film transistor of amorphous silicon, the photocurrent is generated by photoelectric conversion when the active layer is exposed to light, thereby lowering the on-current driving the operation of the switching device. Therefore, since many defects such as dangling bonds are formed on the surface, the flow of electrons is not smooth and the high-speed operation characteristics of the device are not good.
이에 반해, 활성층이 상기 비정질 실리콘에 비해 표면에 디펙트가 적은 다결정 폴리 실리콘으로 형성된 박막 트랜지스터의 경우, 동작 속도가 상기 비정질 실리콘 박막 트랜지스터보다 훨씬 빠르다(100 - 200배 정도).In contrast, in the case of the thin film transistor in which the active layer is formed of polycrystalline polysilicon having less defects on the surface than the amorphous silicon, the operation speed is much faster (about 100-200 times) than the amorphous silicon thin film transistor.
이러한 다결정 실리콘 박막 트랜지스터를 액정패널의 스위칭 소자로 사용하면 외부의 고속 구동부와 연동하여 빠르게 동작 할 수 있으므로 대면적 고해상도의 액정표시장치를 구현할 수 있다.When the polycrystalline silicon thin film transistor is used as a switching element of the liquid crystal panel, the polycrystalline silicon thin film transistor can be quickly operated in conjunction with an external high speed driver, thereby realizing a large area high resolution liquid crystal display device.
이러한 다결정 실리콘을 액정표시장치에 적용하기 위해서는 액정패널의 기판으로 유리 기판을 이용하고 있으므로 저온 공정 및 저온 처리가 선행되어야 한다.In order to apply such polycrystalline silicon to a liquid crystal display device, since a glass substrate is used as a substrate of a liquid crystal panel, a low temperature process and a low temperature process must be preceded.
이와 같이 동작 특성을 얻기 위한 종래의 다결정 실리콘 박막 트랜지스터의 제조 방법을 설명하면 다음과 같다.As described above, a method of manufacturing a conventional polycrystalline silicon thin film transistor for obtaining operating characteristics is as follows.
도 1a 내지 1g는 종래의 다결정 실리콘 박막트랜지스터의 공정 단면도이다.1A to 1G are cross-sectional views of a conventional polycrystalline silicon thin film transistor.
도 1a와 같이, 유리 기판(1)에 CVD법을 이용하여 유전체 버퍼막(Buffer dielectric layer)(2)을 증착하고, 상기 버퍼막(2)위에 비정질 실리콘막(a-si)(3)을 증착한다. 그리고, 상기 비정질 실리콘막(3)을 레이저를 이용하여 결정화 한다.As shown in FIG. 1A, a dielectric dielectric film 2 is deposited on the glass substrate 1 using a CVD method, and an amorphous silicon film a-si 3 is deposited on the buffer film 2. Deposit. Then, the amorphous silicon film 3 is crystallized using a laser.
도 1b와 같이, 전면에 감광막(도면에는 도시되지 않음)을 증착하고 박막트랜지스터의 활성영역을 정의하기 위한 마스크를 이용한 사진 식각 공정으로 상기 결정화된 실리콘막을 패터닝하여 활성층(3a)을 형성한다. 그리고, 전면에 게이트 절연막(4)을 증착하고, 상기 게이트 절연막(4)위에 박막트랜지스터의 게이트 전극으로 이용될 게이트 금속(5)을 증착한다.As illustrated in FIG. 1B, an active layer 3a is formed by depositing a photoresist film (not shown) on the entire surface and patterning the crystallized silicon film by a photolithography process using a mask for defining an active region of a thin film transistor. A gate insulating film 4 is deposited on the entire surface, and a gate metal 5 to be used as a gate electrode of the thin film transistor is deposited on the gate insulating film 4.
도 1c와 같이, 그리고 도면에는 도시되지 않았지만, 사진 식각 공정을 이용하여 상기 게이트 금속(5)을 선택적으로 제거하여 상기 활성층(3a) 상측의 게이트 절연막(4)위에 게이트 전극(5a)을 형성한다.As shown in FIG. 1C and not shown in the drawing, the gate metal 5 is selectively removed using a photolithography process to form the gate electrode 5a on the gate insulating film 4 above the active layer 3a. .
도 1d와 같이, 상기 게이트 전극(5a)을 마스크로 이용하여 상기 활성층(3a)에 불순물 이온 주입하여 열처리를 통해 이온 주입 시 발생한 데미지(damage)의 큐어링(curing)과 불순물을 활성화시켜 상기 게이트 전극(5a) 양측의 활성층(3a)에 소오스/드레인 영역(3b, 3c)을 형성한다.As shown in FIG. 1D, impurity ions are implanted into the active layer 3a using the gate electrode 5a as a mask, and curing and impurity of damage generated during ion implantation through heat treatment activates the gate. Source / drain regions 3b and 3c are formed in the active layer 3a on both sides of the electrode 5a.
도 1e와 같이, 전면에 층간 절연막(6)을 증착하고, 상기 소오스/드레인 영역(3b, 3c)이 노출되도록 상기 층간 절연막(6) 및 게이트 절연막(4)을 선택적으로 제거하여 콘택홀(contact hole)(7)를 형성한다.As shown in FIG. 1E, the interlayer insulating film 6 is deposited on the entire surface, and the interlayer insulating film 6 and the gate insulating film 4 are selectively removed so that the source / drain regions 3b and 3c are exposed. hole 7).
도 1f와 같이, 상기 콘택홀(7)을 통해 상기 소오스/드레인 영역(3b, 3c)에 전기적으로 연결되도록 전면에 금속을 증착하고 선택적으로 제거하여 소오스/드레인 전극(8a, 8b)를 형성한다. 이와 같이 박막트랜지스터를 제조하고 액정표시장치일 경우 화소 전극을 형성한다.As shown in FIG. 1F, metal is deposited on the front surface and selectively removed to electrically connect the source / drain regions 3b and 3c through the contact hole 7 to form source / drain electrodes 8a and 8b. . As described above, a thin film transistor is manufactured and a pixel electrode is formed in a liquid crystal display device.
즉, 도 1g와 같이, 전면에 보호막(9)을 증착하고, 상기 드레인 전극(8b)이 노출되도록 상기 보호막을 선택적으로 제거하여 콘택홀을 형성하고 상기 콘택홀을 통해 상기 드레인 전극(8b)에 전기적으로 연결되도록 전면에 투명전극을 형성한 다음, 화소 영역에만 남도록 상기 투명전극을 선택적으로 제거하여 화소 전극(10)을형성한다.That is, as shown in FIG. 1G, the protective film 9 is deposited on the entire surface, and the protective film is selectively removed so that the drain electrode 8b is exposed to form a contact hole, and through the contact hole to the drain electrode 8b. A transparent electrode is formed on the front surface to be electrically connected, and then the transparent electrode is selectively removed to remain only in the pixel area to form the pixel electrode 10.
그러나 이와 같은 종래의 다결정 실리콘 박막 트랜지스터의 제조 방법에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional method of manufacturing a polycrystalline silicon thin film transistor has the following problems.
상기 소오스/드레인 영역을 형성하기 위한 불순물 이온 주입 후 불순물을 활성화시키기 위하여 열처리를 하여야 하는데, 액정표시장치에서는 기판을 유리 기판을 사용하므로 열처리 조건이 저온으로 제한되어 있다(약 500℃ 이하). 따라서, 저온으로 열처리하므로 불순물이 완전하게 활성화되지 않아서 소오스/드레인 영역의 콘택 저항이 증가하게 된다.After implanting the impurity ions to form the source / drain regions, heat treatment is required to activate the impurity. In the LCD, since the substrate is a glass substrate, the heat treatment condition is limited to a low temperature (about 500 ° C. or less). Therefore, since the heat treatment at a low temperature, impurities are not fully activated to increase the contact resistance of the source / drain regions.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, Ge 이온을 비정질 실리콘층에 주입한 후 결정화하고 소오스/드레인 불순물 이온 주입하여 결정화 온도를 낮추고 소오스/드레인 영역의 콘택 저항을 감소시킬 수 있는 다결정 실리콘 박막 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, polycrystalline crystals that can inject Ge ions into the amorphous silicon layer and then crystallize and implant source / drain impurity ions to lower the crystallization temperature and reduce contact resistance of the source / drain regions. It is an object of the present invention to provide a method for manufacturing a silicon thin film transistor.
도 1a 내지 1g는 종래의 다결정 실리콘 박막트랜지스터의 공정 단면도1A to 1G are cross-sectional views of a conventional polycrystalline silicon thin film transistor.
도 2a 내지 2h는 본 발명 제 1 실시예에 따른 다결정 실리콘 박막트랜지스터의 공정 단면도2A to 2H are cross-sectional views of a polycrystalline silicon thin film transistor according to a first embodiment of the present invention.
도 3a 내지 3h는 본 발명 제 2 실시예에 따른 다결정 실리콘 박막트랜지스터의 공정 단면도3A to 3H are cross-sectional views of a polycrystalline silicon thin film transistor according to a second embodiment of the present invention.
도 4는 본 발명 실시예에 따른 다결정 실리콘 박막트랜지스터의 구조 단면도4 is a cross-sectional view of a structure of a polycrystalline silicon thin film transistor according to an exemplary embodiment of the present invention.
도 5는 본 발명에 따른 Si 및 Ge의 특성 설명 그래프5 is a graph illustrating the characteristics of Si and Ge according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 기판 2 : 버퍼층1 substrate 2 buffer layer
3 : 비정질 실리콘막 3a : 활성층3: amorphous silicon film 3a: active layer
3b, 3c : 소오스/드레인 영역 3d : 채널 영역3b, 3c: source / drain region 3d: channel region
4 : 게이트 절연막 5 : 게이트 금속막4 gate insulating film 5 gate metal film
5a : 게이트 전극 6 : 층간 절연막5a: gate electrode 6: interlayer insulating film
7 : 콘택 홀 8a, 8b : 소오스/드레인 전극7: contact hole 8a, 8b: source / drain electrode
9 : 보호막 10 : 화소 전극9: protective film 10: pixel electrode
상기와 같은 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 구조는, 절연 기판에 형성된 실리콘 활성층과, 상기 활성층 양측에 Ge이 함유된 소오스/드레인 영역과, 상기 소오스/드레인 영역 사이에 형성된 채널 영역과, 상기 채널 영역 상측에 형성되는 게이트 전극을 포함하여 구성됨에 그 특징이 있다.The structure of the thin film transistor according to the present invention for achieving the above object, the silicon active layer formed on the insulating substrate, the source / drain region containing Ge on both sides of the active layer, and the channel region formed between the source / drain region And a gate electrode formed above the channel region.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조 방법은, 절연 기판위에 실리콘 활성층을 형성하는 단계와, 전면에 게이트 절연막을 증착하고 상기 활성층 상측의 게이트 절연막위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용하여 상기 활성층에 게르마늄(Ge) 이온을 주입하는 단계와, 상기 게이트 전극을 마스크로 이용하여 상기 활성층에 n형 또는 p형 불순물 이온 주입하고 열처리하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.In addition, the method of manufacturing a thin film transistor according to the present invention for achieving the above object, the step of forming a silicon active layer on an insulating substrate, depositing a gate insulating film on the front surface and forming a gate electrode on the gate insulating film over the active layer And implanting germanium (Ge) ions into the active layer using the gate electrode as a mask, and implanting and heat treating n-type or p-type impurity ions into the active layer using the gate electrode as a mask. It is characterized by including the step of forming a drain region.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조 방법은, 절연 기판위에 실리콘 활성층을 형성하는 단계와, 전면에 게이트 절연막을 증착하고 상기 활성층 상측의 게이트 절연막위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용하여 상기 활성층에 n형 또는 p형 불순물 이온 주입하는 단계와, 상기 게이트 전극을 마스크로 이용하여 상기 활성층에 게르마늄(Ge) 이온을 주입하고 열처리하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.In addition, the method of manufacturing a thin film transistor according to the present invention for achieving the above object, the step of forming a silicon active layer on an insulating substrate, depositing a gate insulating film on the front surface and forming a gate electrode on the gate insulating film over the active layer And implanting n-type or p-type impurity ions into the active layer using the gate electrode as a mask, implanting and heat treating germanium (Ge) ions into the active layer using the gate electrode as a mask. Another feature is that it includes forming a drain region.
이와 같은 특징을 갖는 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 구조 및 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The structure and manufacturing method of the polycrystalline silicon thin film transistor according to the present invention having the above characteristics will be described in more detail with reference to the accompanying drawings.
도 2a 내지 2h는 본 발명 제 1 실시예에 따른 다결정 실리콘 박막 트랜지스터의 공정 단면도이다.2A to 2H are cross-sectional views of a polycrystalline silicon thin film transistor according to a first embodiment of the present invention.
먼저, 본 발명 제 1 실시예의 다결정 실리콘 박막 트랜지스터의 제조 방법은 다음과 같다.First, the manufacturing method of the polycrystalline silicon thin film transistor of the first embodiment of the present invention is as follows.
도 2a와 같이, 유리 기판(1)에 CVD법을 이용하여 유전체 버퍼막(Bufferdielectric layer)(SiO2)(2)을 증착하고, 상기 버퍼막(2)위에 비정질 실리콘막(a-si)(3)을 증착한다. 그리고, 상기 비정질 실리콘막(3)을 레이저를 이용하여 결정화 시킨다.As shown in FIG. 2A, a dielectric buffer layer (SiO 2 ) 2 is deposited on the glass substrate 1 by using a CVD method, and an amorphous silicon film a-si (on the buffer film 2) ( 3) deposit. The amorphous silicon film 3 is crystallized using a laser.
도 2b와 같이, 전면에 감광막(도면에는 도시되지 않음)을 증착하고 박막트랜지스터의 활성영역을 정의하기 위한 마스크를 이용한 사진 식각 공정으로 상기 결정화된 실리콘막(3)을 패터닝하여 활성층(3a)을 형성한다. 그리고, 전면에 1800Å 정도의 두께로 게이트 절연막(4)을 증착하고, 상기 게이트 절연막(4)위에 박막트랜지스터의 게이트 전극으로 이용될 게이트 금속(5)을 증착한다. 이 때, 상기 게이트 금속으로 3000Å 정도의 두께로 AlNd층을 증착하고 그위에 500Å 정도의 두께로 Mo층을 차례로 형성한다.As shown in FIG. 2B, the active layer 3a is formed by depositing a photoresist film (not shown) on the front surface and patterning the crystallized silicon film 3 by a photolithography process using a mask for defining an active region of the thin film transistor. Form. Then, the gate insulating film 4 is deposited to a thickness of about 1800 Å on the entire surface, and the gate metal 5 to be used as the gate electrode of the thin film transistor is deposited on the gate insulating film 4. At this time, an AlNd layer is deposited to a thickness of about 3000 kPa with the gate metal, and Mo layers are sequentially formed thereon.
도 2c와 같이, 그리고 도면에는 도시되지 않았지만, 사진 식각 공정을 이용하여 상기 게이트 금속(5)을 선택적으로 제거하여 상기 활성층(3a) 상측의 게이트 절연막(4)위에 게이트 전극(5a)을 형성한다.As shown in FIG. 2C and not shown in the drawing, the gate metal 5 is selectively removed using a photolithography process to form the gate electrode 5a on the gate insulating film 4 above the active layer 3a. .
도 2d와 같이, 상기 게이트 전극(5a)을 마스크로 이용하여 상기 활성층(3a)의 소오스/드레인 영역에 게르마늄(Ge) 이온을 주입한다.As shown in FIG. 2D, germanium (Ge) ions are implanted into the source / drain regions of the active layer 3a using the gate electrode 5a as a mask.
도 2e와 같이, 상기 게이트 전극(5a)를 마스크로 이용하여 상기 활성층(3a)에 n형 또는 p형 불순물 이온 주입하고 열처리를 통해 이온 주입 시 발생한 데미지(damage)의 큐어링(curing)과 불순물을 활성화시켜 상기 게이트 전극(5a) 양측의 활성층(3a)에 소오스/드레인 영역(3b, 3c)을 형성한다.As shown in FIG. 2e, n-type or p-type impurity ions are implanted into the active layer 3a using the gate electrode 5a as a mask, and curing and impurities of damage generated during ion implantation through heat treatment are performed. Is activated to form source / drain regions 3b and 3c in the active layer 3a on both sides of the gate electrode 5a.
도 2f와 같이, 전면에 실리콘 질화막(SiNx) 등의 층간절연막(6)을 증착하고, 상기 소오스/드레인 영역(3b, 3c)이 노출되도록 상기 층간절연막(6) 및 게이트 절연막(4)을 선택적으로 제거하여 콘택홀(contact hole)(7)를 형성한다.As shown in FIG. 2F, an interlayer insulating film 6 such as silicon nitride (SiNx) is deposited on the entire surface, and the interlayer insulating film 6 and the gate insulating film 4 are selectively selected so that the source / drain regions 3b and 3c are exposed. To form a contact hole (7).
도 2g와 같이, 상기 콘택홀(7)을 통해 상기 소오스/드레인 영역(3b, 3c)에 전기적으로 연결되도록 전면에 금속(적층된 Mo/AlNd 구조)을 증착하고 상기 금속을 선택적으로 제거하여 소오스/드레인 전극(8a, 8b)를 형성한다.As shown in FIG. 2G, a metal (laminated Mo / AlNd structure) is deposited on the front surface to be electrically connected to the source / drain regions 3b and 3c through the contact hole 7, and the metal is selectively removed to remove the source. Drain electrodes 8a and 8b are formed.
도 2h와 같이, 전면에 실리콘 질화막(9a)을 증착하고 그위에 BCB층(9b)을 두껍게 증착하여 보호막(9)을 형성한 다음, 상기 드레인 전극(8b)이 노출되도록 상기 보호막(9)을 선택적으로 제거하여 콘택홀을 형성하고 상기 콘택홀을 통해 상기 드레인 전극(8b)에 전기적으로 연결되도록 전면에 투명전극을 형성한 다음, 화소 영역에만 남도록 상기 투명전극을 선택적으로 제거하여 화소 전극(9)을 형성한다.As shown in FIG. 2H, the silicon nitride film 9a is deposited on the entire surface, and the BCB layer 9b is thickly deposited thereon to form the protective film 9, and then the protective film 9 is exposed so that the drain electrode 8b is exposed. Selectively removing to form a contact hole and forming a transparent electrode on the front surface to be electrically connected to the drain electrode 8b through the contact hole, and then selectively removing the transparent electrode so as to remain only in the pixel region. ).
또한, 도 3a 내지 3h는 본 발명 제 2 실시예에 따른 다결정 실리콘 박막 트랜지스터의 공정 단면도이다.3A to 3H are cross-sectional views of a polycrystalline silicon thin film transistor according to a second exemplary embodiment of the present invention.
본 발명 제 2 실시예의 다결정 실리콘 박막트랜지스터의 제조 방법은 다음과 같다.The manufacturing method of the polycrystalline silicon thin film transistor of the second embodiment of the present invention is as follows.
도 3a와 같이, 유리 기판(1)에 CVD법을 이용하여 유전체 버퍼막(Buffer dielectric layer)(SiO2)(2)을 증착하고, 상기 버퍼막(2)위에 비정질 실리콘막(a-si)(3)을 증착한다. 그리고, 상기 비정질 실리콘막(3)을 레이저를 이용하여 결정화 시킨다.As shown in FIG. 3A, a dielectric buffer layer (SiO 2 ) 2 is deposited on the glass substrate 1 by CVD, and an amorphous silicon layer a-si is deposited on the buffer layer 2. (3) is deposited. The amorphous silicon film 3 is crystallized using a laser.
도 3b와 같이, 전면에 감광막(도면에는 도시되지 않음)을 증착하고 박막트랜지스터의 활성영역을 정의하기 위한 마스크를 이용한 사진 식각 공정으로 상기 결정화된 실리콘막(3)을 패터닝하여 활성층(3a)을 형성한다. 그리고, 전면에 1800Å 정도의 두께로 게이트 절연막(4)을 증착하고, 상기 게이트 절연막(4)위에 박막트랜지스터의 게이트 전극으로 이용될 게이트 금속(5)을 증착한다. 이 때, 상기 게이트 금속으로 3000Å 정도의 두께로 AlNd층을 증착하고 그위에 500Å 정도의 두께로 Mo층을 차례로 형성한다.As shown in FIG. 3B, the active layer 3a is formed by depositing a photoresist film (not shown) on the entire surface and patterning the crystallized silicon film 3 by a photolithography process using a mask for defining an active region of the thin film transistor. Form. Then, the gate insulating film 4 is deposited to a thickness of about 1800 Å on the entire surface, and the gate metal 5 to be used as the gate electrode of the thin film transistor is deposited on the gate insulating film 4. At this time, an AlNd layer is deposited to a thickness of about 3000 kPa with the gate metal, and Mo layers are sequentially formed thereon.
도 3c와 같이, 그리고 도면에는 도시되지 않았지만, 사진 식각 공정을 이용하여 상기 게이트 금속(5)을 선택적으로 제거하여 상기 활성층(3a) 상측의 게이트 절연막(4)위에 게이트 전극(5a)을 형성한다.As shown in FIG. 3C and not shown in the drawing, the gate metal 5 is selectively removed using a photolithography process to form the gate electrode 5a on the gate insulating film 4 above the active layer 3a. .
도 3d와 같이, 상기 게이트 전극(5a)를 마스크로 이용하여 상기 활성층(3a)에 n형 또는 p형 불순물 이온 주입한다.As shown in FIG. 3D, n-type or p-type impurity ions are implanted into the active layer 3a using the gate electrode 5a as a mask.
도 3e와 같이, 상기 게이트 전극(5a)을 마스크로 이용하여 상기 활성층(3a)의 소오스/드레인 영역에 게르마늄(Ge) 이온을 주입하고, 열처리를 통해 이온 주입 시 발생한 데미지(damage)의 큐어링(curing)과 불순물을 활성화시켜 상기 게이트 전극(5a) 양측의 활성층(3a)에 소오스/드레인 영역(3b, 3c)을 형성한다.As shown in FIG. 3E, germanium (Ge) ions are implanted into the source / drain regions of the active layer 3a using the gate electrode 5a as a mask, and curing of damage caused by ion implantation through heat treatment is performed. Curing and impurities are activated to form source / drain regions 3b and 3c in the active layer 3a on both sides of the gate electrode 5a.
도 3f와 같이, 전면에 실리콘 질화막(SiNx) 등의 층간 절연막(6)을 증착하고, 상기 소오스/드레인 영역(3b, 3c)이 노출되도록 상기 층간 절연막(6) 및 게이트 절연막(4)을 선택적으로 제거하여 콘택홀(contact hole)(7)을 형성한다.As shown in FIG. 3F, an interlayer insulating film 6 such as silicon nitride film (SiNx) is deposited on the entire surface, and the interlayer insulating film 6 and the gate insulating film 4 are selectively selected so that the source / drain regions 3b and 3c are exposed. To form a contact hole (7).
도 3g와 같이, 상기 콘택홀(7)을 통해 상기 소오스/드레인 영역(3b, 3c)에전기적으로 연결되도록 전면에 금속(적층된 Mo/AlNd 구조)을 증착하고 상기 금속을 선택적으로 제거하여 소오스/드레인 전극(8a, 8b)를 형성한다.As shown in FIG. 3G, a metal (laminated Mo / AlNd structure) is deposited on the front surface to be electrically connected to the source / drain regions 3b and 3c through the contact hole 7, and the metal is selectively removed to remove the source. Drain electrodes 8a and 8b are formed.
도 3h와 같이, 전면에 실리콘 질화막(9a)을 증착하고 그위에 BCB층(9b)을두껍게 증착하여 보호막(9)을 형성한 다음, 상기 드레인 전극(8b)이 노출되도록 상기 보호막(9)을 선택적으로 제거하여 콘택홀을 형성한다. 그리고, 상기 콘택홀을 통해 상기 드레인 전극(8b)에 전기적으로 연결되도록 전면에 투명전극을 형성한 다음, 화소 영역에만 남도록 상기 투명전극을 선택적으로 제거하여 화소 전극(10)을 형성한다.As shown in FIG. 3H, a silicon nitride film 9a is deposited on the entire surface, and a BCB layer 9b is deposited thickly to form a protective film 9 thereon, and then the protective film 9 is exposed so that the drain electrode 8b is exposed. It is selectively removed to form a contact hole. Then, a transparent electrode is formed on the front surface to be electrically connected to the drain electrode 8b through the contact hole, and then the transparent electrode is selectively removed so as to remain only in the pixel region to form the pixel electrode 10.
이와 같이 본 발명 제 1, 제 2 실시예의 다결정 실리콘 박막트랜지스터의 제조 방법에 의해 만들어진 박막트랜지스터의 구조는 도 4와 같다.Thus, the structure of the thin film transistor made by the method of manufacturing the polycrystalline silicon thin film transistor of the first and second embodiments of the present invention is as shown in FIG.
도 4는 본 발명에 따른 다결정 실리콘 박막트랜지스터의 구조 단면도이다.4 is a structural cross-sectional view of a polycrystalline silicon thin film transistor according to the present invention.
즉, 기판(1)위에 버퍼층(2)이 형성되고, 상기 버퍼층(2)위에 소오스/드레인 영역(3b, 3c)과 상기 소오스/드레인 영역(3b, 3c) 사이의 채널 영역(3d)을 구비한 활성층이 형성된다.That is, a buffer layer 2 is formed on the substrate 1, and a channel region 3d is provided between the source / drain regions 3b and 3c and the source / drain regions 3b and 3c on the buffer layer 2. One active layer is formed.
이 때, 상기 소오스/드레인 영역(3b, 3c)은 Ge가 함유된 실리콘층(SiGe)으로 형성되고 상기 채널 영역(3d)은 Ge가 함유되지 않은 실리콘층(Si)으로 형성된다.In this case, the source / drain regions 3b and 3c are formed of a silicon layer SiGe containing Ge, and the channel region 3d is formed of a silicon layer Si containing no Ge.
그리고 전면에 게이트 절연막(4)이 형성되고, 상기 채널 영역(3d) 상측의 게이트 절연막(4)위에 게이트 전극(5a)이 형성되며, 상기 소오스/드레인 영역(3b, 3c)에는 소오스/드레인 전극(8a, 8b)이 연결되고 상기 드레인 전극(8b)에 화소 전극(10)이 연결된다.A gate insulating film 4 is formed on the entire surface, a gate electrode 5a is formed on the gate insulating film 4 above the channel region 3d, and a source / drain electrode is formed on the source / drain regions 3b and 3c. 8a and 8b are connected, and the pixel electrode 10 is connected to the drain electrode 8b.
이상에서 설명한 바와 같은 본 발명에 따른 평판형 형광 방전램프에 있어서는 다음과 같은 효과가 있다.In the planar fluorescent discharge lamp according to the present invention as described above, the following effects are obtained.
먼저, 실리콘(Si)과 게르마늄(Ge)의 성질을 설명하면 다음과 같다.First, the properties of silicon (Si) and germanium (Ge) will be described.
도 5는 본 발명에 따른 Si 및 Ge의 특성 설명 그래프이다.5 is a graph illustrating the characteristics of Si and Ge according to the present invention.
먼저, 상기 실리콘(Si)과 게르마늄(Ge)는 결정 구조가 다이아몬드(diamond) 구조로 동일하며 격자 상수가 유사하다(Ge : 5.658 Å, Si : 5.431 Å). 따라서, 상기 실리콘(Si)과 게르마늄(Ge)는 상호간에 완전한 고용이 가능한 원소들이다.First, the silicon (Si) and germanium (Ge) have the same crystal structure as the diamond (diamond) structure and similar lattice constants (Ge: 5.658 Å, Si: 5.431 Å). Therefore, the silicon (Si) and germanium (Ge) are elements that can be completely dissolved in each other.
그리고, DSC(Differential Scanning Calorimeter)로 결정화 시킬 때, 비정질 실리콘(Si)의 결정화 온도는 약 687℃ 이고, 비정질 게르마늄(Ge)의 결정화 온도는 약 480℃ 정도이다. 따라서, Ge의 경우가 Si의 경우에 비해 충분히 저온으로 큐어링이 가능하다.When crystallized with a differential scanning calorimeter (DSC), the crystallization temperature of amorphous silicon (Si) is about 687 ° C, and the crystallization temperature of amorphous germanium (Ge) is about 480 ° C. Therefore, the case of Ge can be cured at a sufficiently low temperature as compared with the case of Si.
또한, Ge가 함유된 SiGe에 인(Posphorous) 불순물 이온을 도핑하면, 실리콘(Si)에 비해 약 10배 이상의 도핑 효율을 갖는다.In addition, when doping phosphorous impurity ions into SiGe containing Ge, the doping efficiency is about 10 times or more than that of silicon (Si).
따라서, 본 발명에서는, 소오스/드레인 영역을 형성하기 위하여 불순물 이온 주입과 활성화 공정을 진행할 때, 불순물 이온 주입 전 또는 후에 Ge를 실리콘 활성층에 이온 주입하므로 결정화 및 활성화 온도를 낮추어 제한된 열처리를 할 수 있으며, 큐어링과 불순물의 활성화를 향상시키고 소오스/드레인 영역의 콘택저항을 감소시킬 수 있다.Therefore, in the present invention, when the impurity ion implantation and activation process is performed to form a source / drain region, Ge is implanted into the silicon active layer before or after the impurity ion implantation, thereby lowering the crystallization and activation temperature, thereby performing limited heat treatment. Therefore, it is possible to improve curing and activation of impurities and to reduce contact resistance of the source / drain regions.
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