KR100907199B1

KR100907199B1 - 인터페이스 회로

Info

Publication number: KR100907199B1
Application number: KR1020080039043A
Authority: KR
Inventors: 히로시 이노세
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2007-04-26
Filing date: 2008-04-25
Publication date: 2009-07-10
Also published as: KR20080096478A; CN101296206A; US20080265940A1; TWI381637B; TW200908556A; US8138813B2; US20120056657A1; JP2008277941A

Abstract

본 발명의 일 양태에 따른 인터페이스 회로는, 입력 이진 신호의 하이 레벨 전압 값보다 더 낮은 공급 전압 상에서 동작하는 수신 회로; 이진 신호의 주파수보다 더 높은 주파수를 갖는 입력 레벨 결정 신호를 생성하고, 입력 레벨 결정 신호를 출력할지 여부를 이진 신호의 전압 레벨에 기초하여 제어하는 입력 레벨 결정 회로; 및 입력 레벨 결정 회로의 출력 단자와 수신 회로의 입력 단자 간에 접속된 AC 결합 소자를 포함할 수도 있다.

인터페이스 회로, 캐패시터, 임피던스

Description

인터페이스 회로{INTERFACE CIRCUIT}

본 발명은 인터페이스 회로에 관한 것이다. 더 상세히, 본 발명은 캐패시터를 통해 이진 신호를 수신하는 인터페이스 회로에 관한 것이다.

종래에, 상이한 반도체 디바이스들이 접속될 때, 캐패시터를 통한 반도체 디바이스들의 접속이 종종 수행되었다. 캐패시터는 입력 신호의 AC 성분을 통과시키고 입력 신호의 DC 성분을 차단하는 기능을 갖는다. 이러한 이유로, 취급되는 AC 신호의 상호 상이한 바이어스 전압들을 갖는 반도체 디바이스들을 접속시키는 신호선과 캐패시터를 직렬로 접속시킴으로써, 캐패시터에 의해 바이어스 전압들 간의 차이가 제거될 수도 있다. 일본 공개 특허 공보 제2001-57546호는 상술된 바와 같이, 캐패시터를 사용하여 반도체 디바이스들을 접속시키는 방법을 개시한다.

그러나, 캐패시터는 수신 측의 반도체 디바이스에 접속된 캐패시터의 단자의 전압이, 수신 측의 반도체 디바이스의 입력 임피던스 및 캐패시터의 캐패시턴스 값에 의해 결정되는 시정수에 따라 시간에 걸쳐 감소되는 특성을 갖는다. 이러한 이유로, 반도체 디바이스들이 캐패시터를 통해 접속될 때, 취급되는 신호의 주파수에 따라, 수신 측의 반도체 디바이스의 입력 임피던스 및 캐패시터의 캐패시턴스 값을 설정할 필요가 있다.

취급되는 신호의 주파수가 극히 낮을 때 (예컨대, 특정 전압 레벨이 수 시간 또는 그 이상 지속할 때), 캐패시터의 캐패시턴스 값 또는 수신 측의 반도체 디바이스의 입력 임피던스는 극히 증가되어야만 한다. 이러한 경우에, 캐패시터의 캐패시턴스 값 및 수신 측의 반도체 디바이스의 입력 임피던스는 불가능할 정도로 크게 설정될 수도 있다.

반도체 디바이스들 간에 생성되는 신호의 DC 성분을 차단하면서, 극히 낮은 주파수의 신호를 사용하여 반도체 디바이스들 간에서 통신을 정상적으로 수행하는 것은 불가능함이, 일본 공개 특허 공보 제2001-57546호에서 설명된 기술을 사용하여 알려져 있다.

본 발명의 일 양태에 따른 인터페이스 회로는, 입력 이진 신호의 하이 레벨 전압 값보다 더 낮은 공급 전압 상에서 동작하는 수신 회로; 이진 신호의 주파수보 다 더 높은 주파수를 갖는 입력 레벨 결정 신호를 생성하고, 입력 레벨 결정 신호를 출력할지 여부를 이진 신호의 전압 레벨에 기초하여 제어하는 입력 레벨 결정 회로; 및 입력 레벨 결정 회로의 출력 단자와 수신 회로의 입력 단자 간에 접속된 AC 결합 소자를 포함할 수도 있다.

본 발명의 인터페이스 회로에서, 입력 레벨 결정 회로는 입력 레벨 결정 신호를 출력할지 여부를 이진 신호의 전압 레벨에 기초하여 제어하고, 수신 회로는 캐패시터를 통해 입력 레벨 결정 신호를 수신한다. 이는 수신 회로로 하여금, 입력 레벨 결정 신호의 유무에 따라 이진 신호의 전압 레벨을 검출하도록 허용한다.

본 발명의 인터페이스 회로에 따라, 극히 낮은 주파수의 신호를 사용하는 반도체 디바이스들 간의 통신이 반도체 디바이스들 간에 생성되는 신호의 DC 성분을 차단하면서 정상적으로 수행될 수도 있다.

본 발명의 상술된 및 다른 목적, 이익, 및 특징이 첨부 도면과 함께 설명된 특정 바람직한 실시형태들의 이하의 설명으로부터 더 명백해질 것이다.

이하, 본 발명은 예시적인 실시형태들을 참조하여 설명될 것이다. 다수의 대안 실시형태들이 본 발명의 기술을 사용하여 달성될 수 있고, 본 발명이 설명의 목적을 위해 예시된 실시형태들에 제한되지 않는 것을 당업자는 인지할 것이다.

제 1 실시형태

본 발명의 실시형태들이 도면을 참조하여 이하 설명될 것이다. 본 발명의 제 1 실시형태에 따른 인터페이스 회로 (1) 의 회로도가 도 1에 도시된다. 도 1에 도시된 바와 같이, 인터페이스 회로 (1) 는 입력 레벨 결정 회로 (10), AC 결합 소자 (20), 및 수신 회로 (30) 를 포함한다. 본 실시형태에서, 인터페이스 회로 (1) 는 커넥터 단자를 갖는 기판 상에 배열된다. 인터페이스 회로 (1) 는 커넥터 단자를 통해 입력된 이진 신호의 전압 레벨을 검출한다. 다른 디바이스가 케이블을 통해 그 커넥터 단자에 접속된다. 이진 신호는 다른 디바이스의 접속 상태를 통지하기 위한, 커넥터 단자에 접속된 다른 디바이스로부터 출력된 신호이다. 예컨대, 이진 신호가 (대략 5V의 하이 전압 레벨과 같은) 제 1 로직 레벨에 있을 때, 이는 다른 디바이스가 동작 상태임을 표시한다. 한편, 이진 신호가 (대략 0V의 로우 전압 레벨과 같은) 제 2 로직 레벨에 있을 때, 이는 다른 디바이스가 비동작 상태임을 표시한다.

입력 레벨 결정 회로 (10) 는 커넥터 단자에 입력된 이진 신호를 제어 신호로서 사용하여 동작하고, 그 이진 신호의 전압 레벨에 따라, 입력 레벨 결정 신호를 출력할지 여부를 제어한다. 입력 레벨 결정 회로 (10) 는 발진 회로 (11) 및 출력 제어 회로 (13) 를 포함한다. 발진 회로 (11) 는 예컨대 히스테리시스 비교기 (12), 저항 (R1), 및 캐패시터 (C1) 를 포함한다. 히스테리시스 비교기 (12) 의 출력 노드 및 입력 노드는 저항 (R1) 에 의해 접속된다. 캐패시터 (C1) 는 히스테리시스 비교기 (12) 의 입력 노드와 접지 노드 간에 접속된다. 이러한 배열로, 발진 회로 (11) 는 이진 신호의 주파수보다 더 높은 주파수를 갖는 AC 신호를 입력 레벨 결정 신호로서 출력한다. 입력 레벨 결정 신호의 주파수는 입력 레벨 결정 신호가 AC 신호로서 캐패시터 (C1) 를 통과할 수도 있는 주파수일 수도 있다.

출력 제어 회로 (13) 는 인에이블 단자를 포함한다. 저항 (R2) 은 출력 제어 회로 (13) 의 인에이블 단자와 접지 노드 간에 접속된다. 인에이블 단자와 저항 (R2) 의 접속점은 커넥터 단자에 접속된다. 입력 레벨 결정 신호는 출력 제어 회로 (13) 의 입력 노드로의 입력이다. 출력 제어 회로 (13) 의 출력 단자는 AC 결합 소자 (20) 에 접속된다. 출력 제어 회로 (13) 는 인에이블 단자의 전압 레벨에 따라, 입력 레벨 결정 신호를 출력할지 여부를 제어한다.

발진 회로 (11) 및 출력 제어 회로 (13) 는 제 1 전력 공급 노드 (VDD1) 로부터 공급되는 제 1 공급 전압 상에서 동작한다. 제 1 공급 전압은 이진 신호가 하이일 때의 전압 레벨보다 더 높을 수도 있고 동일할 수도 있다. 본 실시형태에서, 이진 신호가 하이일 때의 전압 레벨과 동일한 전압 레벨인 5V가 제 1 공급 전압으로서 사용된다.

AC 결합 소자 (20) 는 AC 신호를 전달한다. 본 실시형태에서, 캐패시터 (C2) 가 AC 결합 소자 (20) 로서 사용된다. 캐패시터 (C2) 의 하나의 단자는 (본 실시형태에서 출력 제어 회로 (13) 의 출력 노드인) 입력 레벨 결정 회로 (10) 의 출력 노드에 접속되고, 캐패시터 (C2) 의 다른 단자는 수신 회로 (30) 의 입력 노드 (31) 에 접속된다.

수신 회로 (30) 는 입력 노드 (31), 제 2 전력 공급 노드 (VDD2), 펄스 검출 기 (32), 및 클램프 회로 (33) 를 포함한다. 펄스 검출기 (32) 는 캐패시터 (C2) 를 통해 입력된 입력 레벨 검출 신호를 검출하고, 그 후 접속 검출 신호를 출력한다. 펄스 검출기 (32) 는 제 2 전력 공급 노드 (VDD2) 로부터 공급되는 제 2 공급 전압 상에서 동작한다. 제 2 공급 전압은 이진 신호가 하이일 때의 전압 레벨보다 더 작고, 본 실시형태에서 대략 1.8V이다. 수신 회로 (30) 는 제 2 공급 전압 상에서 동작한다. 펄스 검출기 (32) 로부터 출력된 접속 검출 신호의 로우 레벨은 예컨대 0V이다. 접속 검출 신호의 하이 레벨은 제 2 공급 전압의 전압 값이다.

클램프 회로 (33) 는 입력 노드 (31) 의 전압 레벨이 수신 회로 (30) 의 파괴 전압을 초과하지 않도록 입력 노드 (31) 의 전압 레벨을 제한한다. 클램프 회로 (33) 는 입력 노드 (31) 와 제 2 전력 공급 노드 (VDD2) 간에 접속된다. 본 실시형태에서, 수신 회로 (30) 를 위한 (예컨대, 정전 방전 보호를 위한) 보호 다이오드가 클램프 회로 (33) 로서 채용된다. 보호 다이오드의 양극은 입력 노드 (31) 에 접속되고, 보호 다이오드의 음극은 제 2 전력 공급 노드 (VDD2) 에 접속된다. 클램프 회로 (33) 는 입력 노드 (31) 의 전압 레벨의 최대값이 제 2 공급 전압과 보호 다이오드의 순방향 전압의 합이 되도록 한다.

다음으로, 인터페이스 회로 (1) 의 동작을 도시하는 타이밍 도가 도 2에 도시될 것이다. 본 발명에 따른 인터페이스 회로의 동작은 도 2를 참조하여 설명될 것이다. 도 2에 도시된 바와 같이, 인터페이스 회로 (1) 내의 발진 회로 (11) 는 전력 공급이 되는 동안에 항상 입력 레벨 결정 신호를 출력한다. 그 후, 이진 신호의 전압 레벨이 타이밍 T1에서 로우 레벨로부터 하이 레벨로 전환될 때, 출력 제어 회로 (13) 는 입력 레벨 결정 신호를 출력하기 시작한다. 그 입력 레벨 결정 신호는 캐패시터 (C2) 를 통해 수신 회로 (30) 의 입력 노드 (31) 에 공급된다. 이 시점에서, 입력 노드 (31) 의 최대 전압은 클램프 회로 (33) 에 의해 제한된다. 따라서, 입력 노드 (31) 의 입력 레벨 결정 신호의 파형의 최상부가 컷오프된다. 펄스 검출기 (32) 는 입력 노드 (31) 의 입력 레벨 결정 신호를 검출하고, 그 후 접속 검출 신호를 로우 레벨로부터 하이 레벨로 전환한다.

그 후, 타이밍 T2에서, 이진 신호가 하이 레벨로부터 로우 레벨로 전환된다. 이 전환에 따라, 출력 제어 회로 (13) 는 입력 레벨 결정 신호를 출력 중지한다. 그 후, 입력 노드 (31) 의 전압 값은 시정수에 따르는 감쇄비로 타이밍 T2에서의 전압으로부터 감소된다. 또한, 입력 레벨 결정 신호가 펄스 검출기 (32) 에 공급되지 않는다. 따라서, 펄스 검출기 (32) 는 접속 검출 신호를 하이 레벨로부터 로우 레벨로 전환한다.

타이밍 T3에서의 인터페이스 회로 (1) 의 동작은 타이밍 T1에서의 동작과 동일하고, 타이밍 T4에서의 인터페이스 회로 (1) 의 동작은 타이밍 T2에서의 동작과 동일하다. 따라서, 이들 타이밍들에서의 동작에 관한 설명은 생략될 것이다. 도 2에 도시된 입력 레벨 결정 신호의 주파수는 개략적이고, 실제 주파수와 상이하다. 실제로, 타이밍 T1으로부터 타이밍 T2까지는 예컨대 수 시간 이상이 걸린다.

상술된 바와 같이, 본 실시형태의 인터페이스 회로 (1) 에서, 입력 레벨 결 정 회로 (10) 는 이진 신호의 전압 레벨에 따라, 높은 주파수를 갖는 입력 레벨 결정 신호를 출력한다. 그로 인해, 수신 회로 (30) 는 입력 레벨 결정 신호에 기초하여 이진 신호의 전압 레벨을 결정할 수도 있다.

본 실시형태에 따른 인터페이스 회로 (1) 를 사용하여, 입력 레벨 결정 회로 (10) 및 수신 회로 (30) 는 캐패시터 (C2) 를 통해 접속될 수도 있다. 캐패시터 (C2) 를 통해 입력 레벨 결정 회로 (10) 와 수신 회로 (30) 를 접속시킴으로써, 수신 회로 (30) 는, 입력 레벨 결정 회로 (10) 또는 커넥터 단자를 통해 접속된 다른 디바이스로부터 DC 성분에 대하여 전기적으로 분리된다. 수신 회로 (30) 가 탑재된 (이하 제 1 디바이스라 지칭될) 디바이스, 및 (이하 제 2 디바이스라 지칭될) 다른 디바이스는 상이한 콘센트 (outlet) 로부터 공급되는 전력 공급치에 기초하여 각각 동작하고, 예컨대 이들 디바이스들이 케이블을 통해 접속될 때, 제 1 디바이스 및 제 2 디바이스의 접지 전압은 상이할 수도 있다. 그러한 경우에도, 캐패시터를 통해 제 1 디바이스와 제 2 디바이스를 접속시킴으로써, 제 1 디바이스 및 제 2 디바이스는 접지 전압들 (DC 성분) 간의 차이에 상관없이 독립적으로 동작될 수도 있다. 상술된, 전력 공급치에 대한 접속된 디바이스들 간의 분리는 갈바니 분리 (galvanic isolation) 라 지칭된다.

종래에, 예컨대 극히 긴 변화 기간을 가지므로 이진 신호의 전압 레벨 중 하나가 실질적으로 DC 전압인 이진 신호를 취급할 때, 제 1 디바이스 및 제 2 디바이스는 캐패시터와 같은 AC 결합 소자를 사용하지 않고 직접 접속되어야만 한다. 제 1 디바이스가 제 2 디바이스로부터 출력된 이진 신호의 하이 레벨 전압 값보다 더 낮은 공급 전압 상에서 동작될 때, 톨러런트 버퍼 (tolerant buffer) 및 레벨 시프트 회로와 같은 전압 컨버터 회로 및 높은 파괴 전압 인터페이스가 제 1 디바이스 상의 수신 회로를 위해 필요하다. 그 후, 각각의 레벨 시프트 회로 및 톨러런트 버퍼는 수신 회로를 형성하는 다른 소자보다 더 넓은 회로 영역을 요구하는 높은 파괴 전압 소자로 형성되어야만 한다.

그러나, 본 실시형태에서 인터페이스 회로 (1) 의 수신 회로 (30) 는 AC 결합 소자 (20) 를 통해 입력 레벨 결정 회로 (10) 에 접속된다. 따라서, 캐패시터를 통과한 신호의 진폭을 제한함으로써, 수신 회로 (30) 는 낮은 파괴 전압 소자로 형성될 수도 있다. 입력 레벨 결정 회로 (10) 및 AC 결합 소자 (20) 는 수신 회로 (30) 와 함께 기판 상에 탑재된다. 본 실시형태에서 입력 레벨 결정 회로는 통상의 TTL (Transistor Transistor Logic) 회로로 형성될 수도 있다. 이는, 입력 레벨 결정 회로 (10) 가 저가로 판매되는 디바이스로 형성될 수도 있음을 의미한다. 따라서, 입력 레벨 결정 회로의 추가로 인해 매우 적은 비용 증가가 생긴다.

본 실시형태에서 인터페이스 회로 (1) 는 (이하, HDMI 등이라 지칭될) HDMI (High-Definition Multimedia Interface) 표준 또는 DVI (Digital Visual Interface) 표준 호환 시스템에서 특히 유효하다. HDMI 등에서, 디바이스들이 케이블에 의해 접속될 때, 디바이스들 간의 접속을 표시하는 신호가 하나의 디바이스로부터 다른 디바이스로 전달된다. 그 신호는 HPD (Hot Plug Detect) 신호라 지칭되고, 디바이스들이 접속되는 동안 하이를 유지하고, 디바이스들의 접속이 끊 어질 때 로우가 된다. 또한, 최근 수년간, 더 낮은 동작 전압이 전력 소비를 감소시키기 위해 수신 회로 (30) 를 위해 채용된다.

본 실시형태에서, HPD 신호를 이진 신호로서 수신함으로써, 수신 회로 (30) 는 HPD 신호의 전압 레벨을 정확하게 인지할 수도 있다. 또한, HPD 신호의 (일반적으로 5V인) 전압 레벨이 수신 회로 (30) 의 동작 전압보다 더 높을 때에도, 수신 회로 (30) 는 HPD 신호에 기초하여 생성된 입력 레벨 결정 신호를 수신한다. 따라서, 수신 회로 (30) 를 위한 공급 전압과 HPD 신호의 전압 레벨 간의 차이에 의해 야기되는 고장 (malfunction) 이 방지될 수도 있다. 또한, 수신 회로 (30) 는 갈바니 분리에 의해, 전원 등의 DC 성분에 대하여 다른 디바이스로부터 분리 상태를 유지할 수도 있다. 이는 수신 회로 (30) 의 파괴 및 고장을 방지할 수도 있다.

제 2 실시형태

본 발명의 제 2 실시형태에 따른 인터페이스 회로 (2) 의 회로도가 도 3에 도시된다. 도 3에 도시된 바와 같이, 인터페이스 회로 (2) 에서는, 수신 회로 (30a) 및 (도 3에서 캐패시터 (C2a) 로 표시되는) AC 결합 소자 (20a) 가 제 1 실시형태의 인터페이스 회로 (1) 에 추가된다. 또한, 입력 레벨 결정 회로 (10) 대신에 제공되는 입력 레벨 결정 회로 (10a) 에서는, 출력 제어 회로 (13a) 가 제 1 실시형태의 입력 레벨 결정 회로 (10) 에 추가된다. 출력 제어 회로 (13a) 에 대해, 발진 회로 (11) 로부터 출력된 입력 레벨 결정 신호가 입력되고, 출력 제어 회로 (13a) 의 출력은 AC 결합 소자 (20a) 를 통해 수신 회로 (30a) 에 접속된 다. 출력 제어 회로 (13a) 는 출력 제어 회로 (13) 를 위한 커넥터 단자와 상이한 커넥터 단자에 접속된다. 출력 제어 회로 (13a) 는 출력 제어 회로 (13a) 가 접속된 커넥터 단자를 통해 입력된 이진 신호에 기초하여 출력되는 신호를 제어한다.

제 2 실시형태의 인터페이스 회로 (2) 에서, AC 결합 소자 (20a) 및 출력 제어 회로 (13a) 가 추가된 수신 회로 (30a) 에 따라 추가된다. 또한, 출력 제어 회로들 (13 및 13a) 양자에 대해, 발진 회로 (11) 에 의해 출력된 입력 레벨 결정 신호가 입력된다. 따라서, 제 2 실시형태의 인터페이스 회로 (2) 에서, 수신 회로가 추가될 때에도, 발진 회로 (11) 를 추가할 필요가 없다. 이는, 인터페이스 회로 (2) 에서, 수신 회로의 수의 증가에 대하여, 입력 레벨 결정 회로의 회로 사이즈의 증가는 제한될 수도 있음을 의미한다.

제 3 실시형태

본 발명의 제 3 실시형태에 따른 인터페이스 회로 (3) 의 회로도가 도 4에 도시된다. 도 4에 도시된 바와 같이, 인터페이스 회로 (3) 는 제 1 실시형태의 인터페이스 회로 (1) 에서 AC 결합 소자 (20) 대신 AC 결합 소자 (40) 를 포함한다. AC 결합 소자 (40) 는 변압기를 사용한다. 변압기는 DC 성분을 차단하고 AC 성분을 전달한다. 또한, 변압기는 2개의 권선 간의 권수비에 따라 입력 신호의 크기를 출력 신호의 크기로 변환한다. 상술된 바와 같이, 변압기뿐만 아니라 캐패시터가 AC 결합 소자로서 채용될 수도 있다.

본 발명이 상기 실시형태들에 제한되지 않고, 본 발명의 범위 및 사상으로부 터 벗어나지 않고 변경 및 변화될 수도 있음은 명백하다. 예컨대, 발진 회로는 상술된 실시형태의 구성에 제한되지 않는다. 예컨대, 링 발진기 (ring oscillator) 가 발진 회로로서 채용될 수도 있다.

도 1은 본 발명의 제 1 실시형태에 따른 인터페이스 회로의 회로도.

도 2는 제 1 실시형태에 따른 인터페이스 회로의 동작을 도시하는 타이밍 도.

도 3은 본 발명의 제 2 실시형태에 따른 인터페이스 회로의 회로도.

도 4는 본 발명의 제 3 실시형태에 따른 인터페이스 회로의 회로도.

도 5는 관련 기술에 따른 인터페이스 회로의 회로도.

※도면의 주요 부분에 대한 부호의 설명

1 : 인터페이스 회로

10 : 입력 레벨 결정 회로

20 : AC 결합 소자

30 : 수신 회로

Claims

입력 이진 신호의 하이 레벨 전압 값보다 더 낮은 공급 전압 상에서 동작하는 수신 회로;

상기 이진 신호의 주파수보다 더 높은 주파수를 갖는 입력 레벨 결정 신호를 생성하고, 상기 입력 레벨 결정 신호를 출력할지 여부를 상기 이진 신호의 전압 레벨에 기초하여 제어하는 입력 레벨 결정 회로; 및

상기 입력 레벨 결정 회로의 출력 단자와 상기 수신 회로의 입력 단자 간에 접속된 AC 결합 소자를 포함하는, 인터페이스 회로.
제 1 항에 있어서,

상기 입력 레벨 결정 회로는,

소정의 주파수의 AC 신호를 상기 입력 레벨 결정 신호로서 출력하는 발진 회로; 및

상기 발진 회로의 출력을 상기 입력 레벨 결정 신호로서 출력할지 여부를 상기 이진 신호에 기초하여 제어하는 출력 제어 회로를 포함하는, 인터페이스 회로.
제 2 항에 있어서,

상기 입력 레벨 결정 회로는 상기 수신 회로의 수에 따라 상기 출력 제어 회로를 복수 개 포함하는, 인터페이스 회로.
제 1 항에 있어서,

상기 수신 회로는 상기 입력 레벨 결정 신호의 존재에 기초하여 접속 검출 신호를 출력하는 펄스 검출기를 포함하는, 인터페이스 회로.
제 1 항에 있어서,

상기 수신 회로는 상기 입력 신호의 상한값을 제한하는 클램프 회로를 포함하는, 인터페이스 회로.
제 5 항에 있어서,

상기 클램프 회로는 상기 수신 회로의 입력 노드와 전력 공급 단자 간에 접속된 보호 다이오드인, 인터페이스 회로.
제 1 항에 있어서,

상기 AC 결합 소자는 캐패시터를 통해 상기 입력 레벨 결정 신호의 AC 성분을 상기 수신 회로에 전달하는, 인터페이스 회로.
제 1 항에 있어서,

상기 AC 결합 소자는 변압기를 통해 상기 입력 레벨 결정 신호의 AC 성분을 상기 수신 회로에 전달하는, 인터페이스 회로.
제 1 항에 있어서,

상기 이진 신호는 제 1 로직 레벨 및 제 2 로직 레벨을 가지고, 상기 제 1 로직 레벨의 지속 기간 및 상기 제 2 로직 레벨의 지속 기간은 고정되지 않은, 인터페이스 회로.
제 1 항에 있어서,

상기 이진 신호는 다른 디바이스가 케이블을 통해 상기 인터페이스 회로에 접속되었는지 여부를 표시하는, 인터페이스 회로.
제 1 항에 있어서,

상기 이진 신호는 HDMI 표준 또는 DVI 표준에서 정의된 HPD 신호인, 인터페이스 회로.