KR20000015190A - 차동이씨엘 변환 차동 피이시엘 출력 장치 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 30
- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
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- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 고속출력의 데이터 전송시스템 및 망동기 시스템에서 각 소자마다 다른 입출력 전압 레벨을 일치시켜 데이터 전송을 원활하게 수행하기 위한 것으로, 이러한 본 발명은 ECL 분주부에서는 차동 ECL 신호를 입력받고 입력 분주비에 따라서 입력된 ECL 신호의 높은 주파수를 TTL 소자가 동작할 수 있는 주파수로 낮추고, 4:1 MUX부에서는 분주된 신호를 선택하며, ECL 변환 TTL 출력부에서는 ECL 분주부의 데이터를 입력받아 ECL 레벨의 동작 영역을 TTL 레벨로 변환시켜 동작 전압을 변환시키고, TTL 변환 PECL 출력부에서는 ECL 변환 TTL 출력부의 데이터를 입력받아 TTL 레벨의 동작 영역을 PECL 레벨로 변환시켜 TTL과 PECL 레벨의 데이터를 출력함으로써, 회로구성이 간단해지고, 보드 공간의 축소 및 외부노이즈가 감소되며, 선간 신호 지연이 줄어들게 되어 원활한 데이터 전송을 수행할 수 있게 되는 것이다.
Description
본 발명은 고속출력의 데이어전송 및 망동기 시스템에 관한 것으로, 특히 고속출력의 망동기 시스템에서 각 소자마다 다른 입출력 전압 레벨을 일치시켜 데이터 전송을 원하게 하기 위한 장치에 관한 것이다.
일반적으로 데이터의 전송속도가 빨라짐에 따라 그만큼 빠른 속도를 요구하는 반도체 소자들이 필요하게 되었다.
그러나 종래에 사용하고 있는 TTL(Transistor-Transistor Logic, 트랜지스터-트랜지스터 논리 회로)/CMOS(Complementary Metal Oxide Semiconductor, 상보성 금속 산화막 반도체) 소자로는 물리적인 특성상 수백MHz까지 동작하는 데는 문제점이 있었다.
이러한 문제점을 해결하기 위해 ECL(Emitter Coupled Logic, 이미터 결합형 논리 소자) 소자, GaAs(Gallium Arsenide, 갈륨 비소) 소자를 사용하고 있으나 동작속도가 빠르고 입출력간의 전압레벨 차이로 TTL 소자와 바로 연결해서 사용할 수가 없는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 고속출력의 데이어전송 및 망동기 시스템에서 각 소자마다 다른 입출력 전압 레벨을 일치시켜 데이터 전송을 원활하게 할 수 있는 차동 ECL 변환 차동 PECL 출력 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 차동 ECL 변환 차동 PECL 출력 장치는,
차동 ECL 신호를 입력받고 입력 분주비에 따라서 입력된 ECL 신호의 높은 주파수를 TTL 소자가 동작할 수 있는 주파수로 낮추는 ECL 분주부와; 상기 ECL 분주부의 데이터를 입력받아 ECL 레벨의 동작 영역을 TTL 레벨로 변환시켜 동작 전압을 변환시키는 ECL 변환 TTL 출력부와; 상기 ECL 변환 TTL 출력부의 데이터를 입력받아 TTL 레벨의 동작 영역을 PECL 레벨로 변환시켜 TTL과 PECL 레벨의 데이터를 출력하는 TTL 변환 PECL 출력부로 이루어짐을 그 기술적 구성상의 특징으로 한다.
도 1은 본 발명에 의한 차동 ECL 변환 차동 PECL 출력 장치의 블록구성도이고,
도 2는 도1의 상세회로도이며,
도 3은 도1의 차동 PECL 출력 장치에 입력되는 신호의 파형도이고,
도 4는 도1의 ECL to TTL 전압레벨변환의 출력파형도이며,
도 5는 도1의 차동 ECL 변환 차동 PECL 출력 장치에서 출력되는 분주된 출력신호의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : ECL 분주부 20 : 4:1 MUX부
30 : ECL 변환 TTL 출력부 40 : TTL 변환 PECL 출력부
이하, 상기와 같은 본 발명 차동 ECL 변환 차동 PECL 출력 장치의 기술적 사상에 따른 일실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 ECL은 에미터 결합의 트랜지스터로, 양극 구조의 트랜지스터를 이용하는 논리 소자의 일종이다. 그래서 트랜지스터의 구성원리인 이미터가 복수 연결된 구조로 되어 있어 논리연산을 고속으로 실행할 수 있는 것이 특징이며, 대형 컴퓨터의 버퍼 기억 장치와 IC 테스터에 많이 이용된다.
그리고 종래에 개발되어 사용중인 소자들은 ECL 변환 TTL, TTL 변환 ECL, 또는 TTL 변환 PECL 소자가 있지만, ECL 변환 PECL을 출력 변환 시켜주는 단일칩 소자는 개발된 것이 없어 현재는 이를 ECL 변환 TTL 하고 적당한 값으로 주파수를 분주해 낮춘 다음 이를 다시 한번 PECL로 출력 전압레벨을 변환하여 사용하고 있다.
그래서 이러한 3가지 기능을 하나의 칩에 구현한 소자의 개발이 필요하게 되었다.
도1은 본 발명에 의한 차동 ECL 변환 차동 PECL 출력 장치의 블록구성도이다.
이에 도시된 바와 같이, 차동 ECL 신호를 입력받고 입력 분주비에 따라 입력된 ECL 신호의 높은 주파수를 TTL 소자가 동작할 수 있는 주파수로 낮추는 ECL 분주부(10)와; 상기 ECL 분주부(10)의 데이터를 입력받아 분주된 신호 중 하나의 신호를 선택하는 4:1 MUX부(20)와; 상기 4:1 MUX부(20)에서 출력된 데이터를 입력받아 ECL 레벨의 동작 영역을 TTL 레벨로 변환시켜 동작 전압 레벨로 변환시키는 ECL 변환 TTL 출력부(30)와; 상기 ECL 변환 TTL 출력부(30)의 데이터를 입력받아 TTL 레벨의 동작 영역을 PECL 레벨로 변환시켜 TTL과 PECL 레벨의 데이터를 출력하는 TTL 변환 PECL 출력부(40)로 구성된다.
이와 같이 구성된 차동 ECL 변환 차동 PECL 출력 장치의 동작은 다음과 같다.
도2는 차동 ECL 변환 차동 PECL 출력 장치의 상세회로도이다.
먼저, 많은 양의 데이터를 빠르게 전송하기 위해서는 종래의 TTL 소자보다는 동작속도가 빠른 ECL 또는 PECL 소자들을 사용하는데, 이들의 출력이 바로 TTL 소자에 연결해서 사용하기 위해서는 다음과 같은 일을 먼저 해야 한다.
즉, ECL 분주부(10)에서는 ECL 신호를 입력받은 다음 분주입력비에 따라 입력된 ECL 신호의 높은 주파수를 TTL 소자가 동작할 수 있는 주파수로 낮춘 후 4:1 MUX부(20)로 신호를 보내면, 4:1 MUX부(20)에서는 S0~S3 선택신호를 이용하여 원하는 출력신호를 선택해 Z를 통해 전송하게 된다.
그리고 ECL 변환 TTL 출력부(30)에서는 4:1 MUX부(20)의 데이터를 입력받은 다음 ECL 레벨의 동작 영역을 TTL 레벨의 동작 영역으로 변환시켜 동작 전압을 변환시킨 후 TTL 변환 PECL 출력부(40)로 전송한다.
그러면 TTL 변환 PECL 출력부(40)에서는 ECL 변환 TTL 출력부(30)의 데이터를 입력받은 다음 TTL 레벨의 동작 영역을 PECL 레벨의 동작 영역으로 변환시킨 후 TTL과 PECL 레벨의 데이터를 출력하게 되는 것이다.
이러한 장치를 구현하기 위해서는 최소의 7개 소자의 구성이 필요하고, 회로 구성이 복잡하며, 외부 노이즈에 영향을 받기 쉬운데, 이 기능들을 하나의 칩에 구현하면 회로구성이 간단해지고, 보드 공간의 축소 및 외부노이즈가 감소된다. 또한 선간 신호 지연이 줄어들게 되어 원활한 데이터 전송을 수행할 수 있게 된다.
그리고 도3은 도1의 차동 ECL 변환 차동 PECL 출력 장치에 입력되는 차동 ECL 입력 신호의 파형도를 도시한 것이고, 도4는 도1의 ECL 전압레벨이 TTL로 변환된 신호를 도시한 것이며, 도5는 도1의 차동 ECL 변환 차동 PECL 출력 장치에서 출력되는 분주된 차동 PECL 출력신호의 파형도를 도시한 것이다.
그래서 입력신호인 ECL_P와 ECL_N에 따라 각각 PECL_P와 PECL_N이 출력되는 것을 알 수 있다.
이처럼 본 발명은 고속출력의 데이터 전송 시스템 및 망동기 시스템에서 각 소자마다 다른 입출력 전압 레벨을 일치시켜 데이터 전송이 원활하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 차동 ECL 변환 차동 PECL 출력 장치는 고속출력의 데이터전송 및 망동기 시스템에서 각 소자마다 다른 입출력 전압 레벨을 일치시키기 위해 여러번의 레벨변환을 하는 과정을 하나의 소자로 구현하여 회로구성이 간단해지고, 보드 공간의 축소 및 외부노이즈가 감소되며, 선간 신호 지연이 줄어들게 되어 원활한 데이터 전송을 수행할 수 있는 효과가 있게 된다.
Claims (1)
- 고속출력의 데이어전송 및 망동기 시스템에서 데이터를 전송하는 차동 ECL 변환 차동 PECL 출력 장치에 있어서,차동 ECL 신호를 입력받고 입력 분주비에 따라 입력된 ECL 신호의 높은 주파수를 TTL 소자가 동작할 수 있는 주파수로 낮추는 ECL 분주부와;상기 ECL 분주부의 데이터를 입력받아 분주된 신호를 선택하는 4:1 MUX부와;상기 4:1 MUX부의 데이터를 입력받아 ECL 레벨의 동작 영역을 TTL 레벨로 변환시켜 동작 전압을 변환시키는 ECL 변환 TTL 출력부와;상기 ECL 변환 TTL 출력부의 데이터를 입력받아 TTL 레벨의 동작 영역을 PECL 레벨로 변환시켜 TTL과 PECL 레벨의 데이터를 출력하는 TTL 변환 PECL 출력부로 구성된 것을 특징으로 하는 차동 ECL 변환 차동 PECL 출력 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980034962A KR20000015190A (ko) | 1998-08-27 | 1998-08-27 | 차동이씨엘 변환 차동 피이시엘 출력 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980034962A KR20000015190A (ko) | 1998-08-27 | 1998-08-27 | 차동이씨엘 변환 차동 피이시엘 출력 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20000015190A true KR20000015190A (ko) | 2000-03-15 |
Family
ID=19548558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980034962A Withdrawn KR20000015190A (ko) | 1998-08-27 | 1998-08-27 | 차동이씨엘 변환 차동 피이시엘 출력 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20000015190A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100907199B1 (ko) * | 2007-04-26 | 2009-07-10 | 엔이씨 일렉트로닉스 가부시키가이샤 | 인터페이스 회로 |
-
1998
- 1998-08-27 KR KR1019980034962A patent/KR20000015190A/ko not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100907199B1 (ko) * | 2007-04-26 | 2009-07-10 | 엔이씨 일렉트로닉스 가부시키가이샤 | 인터페이스 회로 |
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