KR100463886B1 - 양방향신호전송시스템및인터페이스장치 - Google Patents

양방향신호전송시스템및인터페이스장치 Download PDF

Info

Publication number
KR100463886B1
KR100463886B1 KR1019970705520A KR19970705520A KR100463886B1 KR 100463886 B1 KR100463886 B1 KR 100463886B1 KR 1019970705520 A KR1019970705520 A KR 1019970705520A KR 19970705520 A KR19970705520 A KR 19970705520A KR 100463886 B1 KR100463886 B1 KR 100463886B1
Authority
KR
South Korea
Prior art keywords
bidirectional signal
signal path
logic level
interface device
coupled
Prior art date
Application number
KR1019970705520A
Other languages
English (en)
Other versions
KR19980702125A (ko
Inventor
필립스 안쏘니 트라시
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR19980702125A publication Critical patent/KR19980702125A/ko
Application granted granted Critical
Publication of KR100463886B1 publication Critical patent/KR100463886B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/20—Repeater circuits; Relay circuits
    • H04L25/24—Relay circuits using discharge tubes or semiconductor devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Small-Scale Networks (AREA)
  • Bidirectional Digital Transmission (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Communication Control (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Abstract

인터페이스 장치(3)는 I2C와 같은 제 1(101) 및 제 2(201) 양방향 신호 경로를 결합하는데 사용된다. 제 1 양방향 신호 경로(101)는 하이 논리 레벨에서 부동이다. 제 1 양방향 신호 경로(101)에 결합된 스테이션들(110)은 제 1 양방향 신호경로(101) 상에 로우 논리 레벨을 생성할 수 있다. 시스템이 로우 상태에서 래치(latch)되는 것을 피하기 위하여, 중간 논리 레벨이 제 1 양방향 신호 경로(101)에 사용된다. 인터페이스 장치(3)는 제 2 양방향 신호 경로(201) 상의 로우 논리 레벨에 응답하여 제 1 양방향 신호 경로(101) 상에 중간 논리 레벨을 생성한다. 인터페이스 장치(3)는 제 1 양방향 신호 경로 상의 로우 논리 레벨에 응답하여 제 2 양방향 신호 경로(201) 상에 로우 논리 레벨을 생성하고, 그렇지 않으면 하이 논리레벨을 생성한다. 제 1 양방향 신호 경로(101) 상의 스테이션들(110)은 중간 논리레벨과 로우 논리 레벨을 로우로서, 그리고 하이 논리 레벨을 하이로서 검출한다.

Description

양방향 신호 전송 시스템 및 인터페이스 장치
본 발명은 양방향으로 2진 신호를 전송하기 위한 양방향 신호 전송 시스템(bi-directional signal transmission system)에 관한 것이다. 또한 본 발명은 상기 시스템을 위한 인터페이스에 관한 것이다.
양방향 신호 전송 시스템은, 예를 들면, 1989년 발행된 필립스 데이터 핸드북 IC12a 31 내지 53 페이지 "MAB84XI 군에서 PCF8579 타입의 I2C-버스 호환IC(I2C-bus compatible ICs, Types MAB84XI family to PCF8579)"와 1995년 필립스반도체의 "I2C 버스와 그 사용법(명세서 포함)(The I2C bus and how to use it)"에 개시된 I2C-버스 시스템을 일례로 들 수 있다. 상기 I2C-버스 시스템은 스테이션들을 구비한 직렬 버스 시스템(serial bus system), 즉, 집적 회로들이며, 이것들은, 한 와이어가 2진 데이터 신호용이고 다른 와이어는 2진 클록 신호용인 양방향의 두 개의 와이어 전송 채널을 통하여 15 상호 접속되어 미리 결정된 프로토콜에 따라서 통신한다. 시스템 내의 특정 기능에 따라, 각 스테이션은 전송기 또는 수신기 또는 두 장치 모두로서 동작할 수 있다.
데이터 와이어와 클록 와이어는 풀업 레지스터들(pull-up resisters)을 통하여 양(positive)의 공급 전압에 접속된다. 스테이션이 통신하지 않을 때, 상기 와이어는 부동 하이(floating high)이다. 각 스테이션의 출력 스테이지는 상기 스테이션들 중 어느 하나로 하여금 버스 상의 전압 레벨을 로우로 끌어내리게 하는 개방 콜렉터(open collector) 또는 개방 드레인(open drain)을 가진 버스와의 인터페이스를 갖는다.
I2C 버스의 용량성 부하는 버스의 길이와 상기 버스에 접속될 수 있는 스테이션들의 수를 결정한다. 상기 버스의 용량은 와이어, 접속들 및 IC 핀들의 전체용량이다. 만약 버스의 용량이 증가되면, 버스는 더 낮은 속도로 동작해야 한다.또한 상기 버스의 상승 및 하강이 문제점으로 대두된다.
상기 문제점을 경감하기 위하여 버스 인터페이스 장치(bus interface device)를 가지는 양방향 신호 전송 시스템이 제안되었다. 상기 제안에서 버스 인터페이스 장치의 한쪽은 제 1 양방향 데이터 버스에 결합되고, 다른 쪽은 수신 신 호용과 전송 신호용인 두 개의 논리 경로들에 결합된다. 이들 두 개의 논리 경로들은 제 2 양방향 데이터 버스에 결합된다. 그러나, 지금까지 제안된 시스템들은 커다란 한계를 가지고 있고 응용에 있어서 매우 제한적이었다. 어떤 시스템은 래칭(latching)의 문제를 가지고 있는데, 수신 논리 경로가 로우가 될 때, 제 1 데이터 버스의 양방향 성질 때문에 버스 인터페이스 상의 전송 논리 경로는 로우가 되어 전송 논리 경로는 로우 상태에 머무르게 된다. 상기 버스는 이 로우 상태에서 래치된다. 다른 시스템은 조건적으로 안정되지만 의사 논리 신호들(spurious logic signals)을 발생하여 발진(oscillation)되는 경향이 있다.
도 1은 본 발명에 따른 양방향 신호 전송 시스템의 제 1 실시예를 도시한 도면.
도 2는 도 1에 도시된 양방향 신호 전송 시스템과 함께 이용하기 위한 스테이션의 제 1 실시예를 도시한 도면.
도 3은 도 1에 도시된 양방향 신호 전송 시스템과 함께 이용하기 위한 본 발명에 따른 인터페이스 장치의 제 1 실시예를 도시한 도면.
도 4는 도 3에 도시된 것과 같은 인터페이스 장치를 가지는 본 발명에 따른 양방향 신호 전송 시스템의 제 2 실시예를 도시한 도면.
본 발명의 목적은 상기 문제점들을 극복할 수 있는 양방향 신호 전송 시스템및 인터페이스 장치를 제공하는 것이다. 상기 목적을 위하여 본 발명은,
하이 논리 레벨을 생성할 수 있는 제 1 양방향 신호 경로로서, 하나 또는 그이상의 제 1 스테이션들이 상기 제 1 양방향 신호 경로에 결합되고, 상기 제 1 양 방향 신호 경로 상에 로우 논리 레벨을 생성할 수 있는, 상기 제 1 양방향 신호 경로와,
상기 제 1 양방향 신호 경로에 결합되고, 수신 입력과 전송 출력을 갖는 인터페이스 장치와,
상기 인터페이스 장치의 수신 입력과 전송 출력에 결합된 제 2 양방향 신호경로를 포함하며,
상기 인터페이스 장치는,
상기 수신 입력 상의 로우 논리 레벨에 응답하여 상기 제 1 양방향 신호 경로 상에 중간 논리 레벨을 생성하는 제 1 수단과,
상기 제 1 양방향 신호 경로 상의 상기 로우 논리 레벨에 응답하여 논리 상기 전송 출력 상에 로우 논리 레벨을 생성하고, 그렇지 않으면 상기 전송 출력 상에 하이 논리 레벨을 생성하는 제 2 수단을 포함하며,
상기 하나 또는 그 이상의 제 1 스테이션들은, 상기 제 1 양방향 신호 경로상에 상기 중간 및 상기 로우 논리 레벨들을 로우(LOW)로서, 그리고 상기 제 1 양 방향 신호 경로 상에 상기 하이 논리 레벨을 하이(HIGH)로서 검출한다.
본 발명은 중간 논리 레벨 때문에 논리 로우가 수신 입력으로부터 제 1 양방 향 신호 경로를 통하여 전송 출력에 전달되지 않는다는 이점을 가진다. 이로 인해인터페이스 장치의 래칭(latching)을 방지한다. 결국, 제 2 양방향 신호 경로는 최소 로딩을 특징으로 하는 인터페이스 장치를 통하여 제 1 양방향 신호 경로에 접속될 수 있고, 따라서 복합적인 양방향 시스템에서 접속될 수 있는 스테이션들의 전체 수에 대한 한계를 극복할 수 있다. 또한, 본 발명은 의사 논리 레벨들을 생성하지 않고 따라서 발진이 잘 일어나지 않는다.
본 발명의 양호한 실시예에서, 상기 인터페이스 장치의 제 1 수단은, 상기 수신 입력에 결합된 입력과 개방 콜렉터 트랜지스터의 베이스에 접속된 출력을 갖는 인버터와, 상기 제 1 양방향 신호 경로와 상기 개방 콜렉터 트랜지스터 간에 접속된 전압원을 포함하며, 상기 인버터는, 상기 수신 입력 상의 하이 논리 레벨에 응답하여 상기 개방 콜렉터 트랜지스터를 스위치 오프시키고, 상기 수신 입력 상의상기 로우 논리 레벨에 응답하여 상기 개방 콜렉터 트랜지스터를 스위치 온 시키며, 개방 콜렉터 트랜지스터는 상기 온 상태에서 상기 제 1 양방향 신호 경로를 상기 중간 논리 레벨로 끌어내리고, 상기 오프 상태에서 상기 제 1 양방향 신호 경로를 상기 하이 논리 레벨로 유지한다.
본 발명의 다른 양호한 실시예에서, 상기 인터페이스 장치의 제 2 수단은 상기 제 1 양방향 신호 경로에 결합된 한 입력과 기준 전압원(Vmed)에 결합된 다른 입력을 갖는 비교기를 포함하며, 상기 비교기는 상기 인터페이스 장치의 전송 출력에 결합된 개방 콜렉터 트랜지스터 출력을 가지며, 상기 제 2 수단은, 상기 제 1 양방향 신호 경로 상의 논리 레벨이 상기 기준 전압원(Vmed)보다 낮을 때 상기 전송 출력 상에 상기 로우 논리 레벨을 생성하고, 상기 제 1 양방향 신호 경로 상의논리 레벨이 상기 기준 전압원(Vmed)과 같거나 더 클 때 상기 전송 출력 상에 상기하이 논리 레벨을 생성한다.
본 발명의 다른 특징은, 하이 논리 레벨을 생성할 수 있는 제 1 양방향 신호경로로서, 하나 또는 그 이상의 제 1 스테이션들이 상기 제 1 양방향 신호 경로에 결합되고, 상기 제 1 양방향 신호 경로 위에 로우 논리 레벨을 각각 생성할 수 있는, 상기 제 1 양방향 신호 경로와,
제 2 양방향 신호 경로를 포함하고, 상기 하나 또는 그 이상의 제 1 스테이션들이 상기 제 1 양방향 신호 경로 상의 중간 논리 레벨과 로우 논리 레벨을 로우(LOW)로서, 그리고 상기 제 1 양방향 신호 경로 상의 하이 논리 레벨을 하이(HIGH)로서 검출하는 양방향 신호 전송 시스템에서 사용하기 위한 인터페이스 장치로서,상기 인터페이스 장치는 상기 제 1 양방향 신호 경로에 결합되고, 상기 제 2 양방향 신호 경로에 결합되는 수신 입력과 전송 출력을 가지며,
상기 인터페이스 장치는,
상기 수신 입력 상의 로우 논리 레벨에 응답하여 상기 제 1 양방향 신호 경로 상에 상기 중간 논리 레벨을 생성하는 제 1 수단과,
상기 제 1 양방향 신호 경로 상의 상기 로우 논리 레벨에 응답하여 상기 전송 출력 상에 로우 논리 레벨을 생성하고, 그렇지 않으면 상기 전송 출력 상에 하이 논리 레벨을 생성하는 제 2수단을 포함한다.
도 1은 본 발명에 따른 양방향 신호 전송 시스템의 제 1 실시예를 도시한다.
상기 양방향 신호 전송 시스템은 제 1 양방향 신호 전송 시스템(1)과 제 2 양방향 신호 전송 시스템(2)을 포함하고 상기 두 시스템 사이에 결합된 인터페이스 장치(3)를 가진다.
제 1 양방향 신호 전송 시스템(1)은 양방향의 2개의 와이어 버스(101)를 가진다. 버스(101)는 데이터 신호 전달을 위한 데이터 와이어(102)와 클록 신호 전달을 위한 클록 와이어(103)를 포함한다. 버스(101) 상에 전송된 데이터 신호들과 클록 신호들은 2진 신호들이다. 두 개의 스테이션들(110)이 버스(101)에 접속된다. 필요하다면 더 많은 스테이션들이 버스(101)에 접속될 수 있다. 그러나 버스(101)에 접속될 수 있는 스테이션들(110)의 수는 전체 버스 용량에 의해 제한된다.
예를 들면 I2C 버스에 대하여 규정된 400pF의 제한은 실제 약 20개 스테이션들로 설정한다.
이들 스테이션들(110)은 통상 마이크로컨트롤러들, LCD 구동기들과 같은 범용 회로들, 원격 I/O 포트들, RAM, EEPROM 또는 데이터 변환기 또는 무선 시스템 및 비디오 시스템을 위한 디지털 튜닝 및 신호 처리 회로들과 같은 응용 지향 회로들, 또는 톤 다이얼링(tone dialing)을 가진 전화기들을 위한 DTMF 발생기들을 포함하는 집적 회로들이다.
이들 각 스테이션들(110)은 예를 들어 마이크로컨트롤러 또는 LCD와 같이 각각 상이하여 서로 다른 기능을 수행할 수 있지만, 이들 모두는 동일한 I/O 장치들을 가진다. 명확성을 위해 상기 장치는 도 2에 도시된 한 스테이션(110)과 관련하여 설명될 것이다.
도 2는 도 1에 도시된 클록 와이어(103)와 데이터 와이어(102)에 각각 접속되는 클록 I/O(111)와 데이터 I/O(112)를 갖는 스테이션(110)을 도시한다. 데이터I/O(112)는 데이터 출력 스테이지(125)와 데이터 입력 스테이지(126)에 접속된다.
데이터 출력 스테이지(125)는 스테이션(110)의 내부 회로의 데이터 출력을 형성하는 개방 콜렉터 트랜지스터(128)로 구성된다. 데이터 입력 스테이지(126)는 비교기(130)로 구성되고, 상기 비교기(130)의 한 입력은 데이터 I/O(112)에 접속된다. 비교기(130)의 다른 입력은 기준 전압(Vhigh)에 접속된다. 비교기(130)의 출력은 스테이션의 내부 회로의 데이터 입력을 형성한다.
스테이션(110)의 클록 I/O(111)는 클록 출력 스테이지(123)와 클록 입력 스테이지(124)에 접속된다. 클록 출력 스테이지(123)는 데이터 출력 스테이지(125)의 개방 콜렉터 트랜지스터와 유사한 개방 콜렉터 트랜지스터(127)를 가지며 비슷한 방식으로 동작한다. 클록 입력 스테이지(124)는 데이터 입력 스테이지(126)와 마찬가지로 비교기(129)와 기준 전압(Vhigh)을 가지며 비슷한 방식으로 동작한다.
스테이션(110)의 내부 회로들의 더 상세한 부분은 도시하지 않았다. 내부 회로의 상세(예를 들면, 마이크로컨트롤러 회로 또는 LCD 회로 또는 다른 회로)는 본 발명의 작용에 필수적인 것이 아니므로 설명하지 않을 것이다.
스테이션들(110)이 서로 통신하는 방식은 도 1과 도 2를 참조하여 설명한다.
제 1 양방향 전송 시스템(1)의 버스(101)의 상태는 제 2 양방향 전송 시스템(2)으로부터 어떠한 통신도 없을 때, 제 2 양방향 전송 시스템(2)에 의해 영향을 받지않는다.
도 1과 도 2에서, 스테이션들(110)은 하이에서 로우로 또는 그 반대로 버스와이어들(102, 103)의 상태를 변화시키고, 버스 와이어들(102, 103)이 하이 상태인지 또는 로우 상태인지 여부를 검출함으로써 서로 통신한다. 상기 스테이션들(110)은 데이터 와이어(102) 상의 전압이 기준 전압(Vhigh)과 같거나 또는 더 클 때 데이터 와이어(102)가 하이 상태에 있는지를 검출하고, 데이터 와이어(102) 상의 전압이 상기 기준 전압(Vhigh)보다 작을 때 로우 상태에 있는지를 검출한다. 상기 스테이션들은 상기 기준 전압(Vhigh)에 대하여 동일한 방식으로 클록 와이어(103)의 상태를 검출한다.
도 1과 도 2에서, 스테이션들(110)은 클록 및 데이터 출력 스테이지들(123 및 125)의 개방 콜렉터 트랜지스터들(127 및 128)을 스위치 온 및 오프시킴으로써 클록 및 데이터 와이어들(102 및 103)의 상태를 변화시킨다. 모든 스테이션들(110)의 개방 콜렉터 트랜지스터들(127 및 128)이 각각 오프 상태에 있을 때, 버스와이어들(102 및 103)은 각각 풀업 레지스터들(130 및 131)을 통하여 공급 전압(Vss)까지 끌어올려진다. 공급 전압(Vss)이 상기 기준 전압(Vhigh)보다 더 크게 선택되면, 이 경우 버스 와이어들(102 및 103)은 스테이션들(110)에 의해 하이로 간주된다.
스테이션들(110)중 어느 하나는 데이터 출력 스테이지(125)의 개방 콜렉터 트랜지스터(128)를 스위치 온 시킴으로써 데이터 와이어(102) 상의 전압을 전압(Vuu)까지 끌어당길 수 있다. 이 데이터 출력 스테이지(125)는 전압(Vuu)이 상기기준 전압(Vhigh)보다 더 작도록 설계된다. 따라서, 개방 콜렉터 트랜지스터(128)가 온 상태일 때, 데이터 와이어(102)의 전압은 Vhigh보다 더 작은 Vuu가 되어, 데이터 와이어(102)는 스테이션들(110)에 의해 로우로 검출된다. 그리고 상기 트랜지스터들(128)이 오프 상태일 때, 데이터 와이어 상의 전압은 Vhigh보다 더 큰 Vss가 되어, 데이터 와이어(102)는 스테이션들(110)에 의해 하이로 검출된다.
마찬가지로 어떤 스테이션들(110)은 클록 출력 스테이지(123)의 개방 콜렉터트랜지스터(127)를 스위치 온 시킴으로써 클록 와이어(103) 상의 전압을 전압(Vuu)까지 끌어당길 수 있다. 상술한 바와 같이 이 전압(Vuu)은 기준 전압(Vhigh)보다낮다. 따라서 개방 콜렉터 트랜지스터(127)가 온 상태일 때, 클록 와이어(103)는 스테이션들(110)에 의해 로우로 검출되고, 상기 트랜지스터(127)가 오프 상태일 때, 클록 와이어(103)는 스테이션들(110)에 의해 하이로 검출된다.
버스(101)에 접속된 모든 스테이션들(110)은 클록 및 데이터 출력 스테이지들(123 및 125)을 가진다. 이처럼 상기 스테이션들(110) 중 어떤 것은 데이터 또는 클록 와이어들을 로우로 끌어당길 수 있다. 모든 스테이션들(110)의 모든 개방 콜렉터 트랜지스터들(128)이 스위치 오프될 때만 데이터 와이어(102)는 하이가 된다.클록 와이어(103)에 대해서도 마찬가지다.
각각의 스테이션들(110)은 버스 와이어들(102 및 103)의 상태를 검출하기 위한 클록 및 데이터 입력 스테이지들(124 및 126)을 가진다. 도 2에 도시된 데이터입력 스테이지(126)는 스테이션(110)의 데이터 I/O(112)에 하나의 입력이 접속되는 비교기(130)를 가진다. 상기 비교기(130)의 다른 입력은 상기 기준 전압(Vhigh)과같은 전압을 가진 전압원에 접속된다. 데이터 와이어(102)상의 전압이 기준 전압(Vhigh)보다 높을 때 비교기(130)의 출력은 하이이고 데이터 와이어(102) 상의 전압이 기준 전압(Vhigh)보다 낮을 때 비교기(130)의 출력은 로우이다. 도 2에 도시된 클록 입력 스테이지(124)는 클록 버스 와이어(103)에 대해 유사한 방식으로 동작한다.
따라서 스테이션(110)은 2진 방식으로 서로 통신할 수 있다. 도 1과 도 2에 도시된 예에서, 데이터는 I2C 프로토콜에 따라 클록 제어하의 직렬 방식으로 한 스테이션(110)으로부터 다른 스테이션(110)으로 전송된다. 상기 프로토콜이 본 발명의 어떠한 부분도 형성하지 않기 때문에, 상기 프로토콜이 기술되어 있는 상기 언급한 간행물을 참조하면 된다.
도 1에서, 제 2 양방향 신호 전송 시스템(2)은 제 1 양방향 전송 시스템(1)과 유사하다. 제 2 양방향 전송 시스템(2)은 제 1 양방향의 2개의 와이어를 가진 전송 시스템과 동일한 특징을 가지며 동일한 방식으로 동작하고, 동일한 프로토콜을 사용한다. 제 1 전송 시스템(1)에서와 마찬가지로, 제 2 전송 시스템(2)은 데이터 와이어(202)와 클록 와이어(203)를 포함하는 2개의 와이어를 가진 양방향 버스(201)와, 각각 버스(201)의 클록 와이어(203)와 데이터 와이어(202)에 접속된 클록 I/O(211)와 데이터 I/O(212)를 가진 스테이션들(210)과, 풀업 레지스터들(230 및 231)을 가진다. 제 1 전송 시스템(1)의 스테이션들(110)과 제 2 전송 시스템(2)의 스테이션들(210)은 특징과 동작면에서 유사하다. 스테이션(210)은 도 2에 도시된 스테이션(110)과 동일한 특징을 가지며 동일한 방식으로 동작한다. 제 1 전송 시스템의 공급 전압(Vss), 전압(Vuu), 기준 전압(Vhigh)은 제 2 전송 시스템에서 이에 대응하는 공급 전압(Vss'), 전압(Vuu'), 기준 전압(Vhigh')을 가진다. 도시된 예에서, Vss', Vuu', Vhigh'에 대한 전압 레벨들은 각각 Vss, Vuu, Vhigh와 같다. 그러나, 제 1 및 제 2 시스템 모두에 대한 실제 전압 레벨은 필요에 따라 달라질 수 있다. 예를 들면, 제 1 시스템의 공급 전압(Vss)은 3 볼트인 반면, 제 2 시스템의 공급 전압(Vss')은 5볼트일 수 있다.
다시, 필요하다면 더 많은 스테이션들(210)이 버스(201)에 접속될 수 있다.
그러나, 제 1 전송 시스템(1)에서와 같이, 버스(201)에 접속될 수 있는 스테이션들(210)의 수는 상한(upper limit)된다.
도 3은 도 1에 도시된 제 1 및 제 2 양방향 전송 시스템들(1 및 2) 간에 결합되는 인터페이스 장치(3)를 상세히 도시한다. 인터페이스 장치(3)는 별도의 데이터 인터페이스 스테이지(310)와 클록 인터페이스 스테이지(320)로 구성된다. 인터페이스 장치(3)의 데이터 I/O(311)와 클록 I/O(321)는 도 1에 도시된 데이터 와이어(102)와 클록 와이어(103)에 각각 접속된다. 인터페이스 장치(3)는 또한 데이터 도 1에 도시된 바와 같이 데이터 와이어(202)에 모두 접속되는 데이터 전송 출력(312)과 데이터 수신 입력(313)을 가진다. 인터페이스 장치(3)는 또한 도 1에 도시된 바와 같이 클록 와이어(203)에 모두 접속되는 클록 전송 출력(322)과 클록수신 입력(323)을 가진다.
데이터 인터페이스 스테이지(310)의 데이터 I/O(311)는 비교기(314)의 입력에 접속되고, 상기 비교기의 다른 입력은 기준 전압(Vmed)에 접속된다. 상기 비교 기(314)의 출력은 개방 콜렉터 트랜지스터(315)의 베이스에 접속되고, 상기 트랜지스터의 콜렉터는 데이터 전송 출력(312)에 접속되며, 에미터는 접지된다. 데이터인터페이스 스테이지(310)의 데이터 수신 입력(313)은 인버터(316)에 접속되고 상기 인버터(316)는 레지스터(317)를 경유하여 개방 콜렉터 트랜지스터(318)의 베이스에 접속된다. 데이터 인터페이스 스테이지(310)의 데이터 I/O(311)는 또한 다이오드(319)의 애노드에 접속되고, 상기 다이오드의 캐소드는 트랜지스터(318)의 콜렉터에 접속된다. 다이오드(319)는 전압원으로서 작용한다. 트랜지스터(318)의 에미터는 접지된다. 데이터 와이어(102)와 데이터 I/O(311)가 전압(Vss)에서 부동하이인 상태에서, 개방 콜렉터 트랜지스터(318)가 스위치 온 되면, 데이터 I/O(311)와 데이터 와이어(102)는 전압(Vtt)까지 끌어내려진다. 기준 전압(Vmed)과 전압(Vtt)은 다음과 같이 선택된다.
Vss > Vhigh > Vtt > Vmed > Vuu
클록 인터페이스 스테이지(320)의 클록 I/O(321)는 비교기(324)의 입력에 접속되고, 상기 비교기의 다른 입력은 기준 전압(Vmed)에 접속된다. 상기 비교기(324)의 출력은 개방 콜렉터 트랜지스터(325)의 베이스에 접속되고, 상기 트랜지스터의 콜렉터는 클록 전송 출력(322)에 접속되며, 에미터는 접지된다. 클록 인터페이스 스테이지(320)의 클록 수신 입력(323)은 인버터(326)에 접속되고, 상기 인버터는 레지스터(327)를 경유하여 개방 콜렉터 트랜지스터(328)의 베이스에 접속된다. 클록 인터페이스 스테이지의 클록 I/O(321)는 또한 다이오드(329)의 애노드에접속되고, 상기 다이오드의 캐소드는 트랜지스터(328)의 콜렉터에 접속된다. 상기 다이오드(329)는 전압원으로서 작용한다. 트랜지스터(328)의 에미터는 접지된다.
클록 와이어(103), 클록 인터페이스 스테이지(320) 및 클록 와이어(203) 시스템은 데이터 와이어(102), 데이터 인터페이스 스테이지(310) 및 데이터 와이어(202) 시스템과 같은 방식으로 동작하며, 동일한 특징을 가진다. 상기 전압 레벨들은 모두 같다.
다음은 도 3에 도시된 데이터 인터페이스 스테이지(310)의 동작을 설명한다.
클록 인터페이스 스테이지(320)는 동일한 방식으로 동작하므로 설명하지 않는다.
도 1에 도시된 제 1 전송 시스템의 데이터 와이어(102)가 부동 하이이면, 데이터 I/O(311) 상의 전압은 Vss이다. 전압 Vss이 Vmed보다 더 크므로, 비교기(314)는 트랜지스터(315)를 스위치 오프한다. 따라서, 물론 데이터 와이어(202)는 스테이션(210)에 의해 끌어내려지지 않는 한 데이터 전송 출력(312)과 제 2 시스템(2)의 데이터 와이어(202)는 풀업 레지스터(230)를 통하여 공급 전압(Vss')까지 끌어올려져서 부동 하이로 된다. 데이터 수신 입력(313)이 데이터 전송 출력(312)에 결합되면, 인버터(316) 상의 전압은 Vss'이 된다. 이 경우, 인버터(316)의 출력은 로우이고 개방 콜렉터 트랜지스터(318)는 턴 오프될 것이다. 따라서, 데이터 와이어(102)는 전압(Vss)에서 부동 하이로 유지될 것이다. 그러므로, 모든 스테이션들(110)과 스테이션들(210)은 각각의 데이터 와이어들(102 및 201)의 상태가 하이 상태에 있음을 검출할 수 있다.
도 1에 도시된 제 2 전송 시스템의 데이터 와이어(202)가 부동 하이이면, 데이터 수신 입력(313)에서의 전압은 Vss'이 된다. 이 경우, 인버터(316)의 출력은 로우이고 개방 콜렉터 트랜지스터(318)는 턴 오프될 것이다. 따라서, 물론 스테이션(110)중 하나가 데이터 와이어(102)를 끌어내리지 않는 한, 데이터 와이어(102)는 전압(Vss)에서 부동 하이일 것이다. 상술한 문장에서 언급한 바와 같이, 데이터 I/O(311) 상의 전압은 Vss이고, 비교기(314)는 트랜지스터(315)를 스위치 오프시키고, 데이터 와이어(202)는 전압(Vss')에서 부동 하이로 유지될 것이다. 따라서, 모든 스테이션들(110) 및 스테이션들(210)은 각각의 데이터 와이어들(102 및201)이 하이 상태에 있음을 검출할 수 있다.
스테이션(210)이 데이터 와이어(202) 상의 전압을 전압(Vuu')까지 끌어내리면, 데이터 수신 입력(313) 상의 전압은 Vuu'가 될 것이다. 이 경우, 인버터(316)는 개방 콜렉터 트랜지스터(318)를 스위치 온 시키고, 상기 트랜지스터는 데이터I/O(311)와 데이터 와이어(102)를 전압 레벨 Vtt까지 끌어내린다. 전압(Vtt)은 Vmed보다 더 크기 때문에, 비교기(314)는 트랜지스터(315)를 스위치 오프시키고 데이터 전송 출력(312)은 활성되지 않을 것이다. 따라서, 논리 로우는 중간 전압 레벨(Vtt)때문에 데이터 수신 입력(313)으로부터 제 1 전송 시스템(1)을 통하여 데이터 전송 출력(312)으로 전달되지 않을 것이다. 이것은 인터페이스 장치(3)의 래칭을 방지한다. 데이터 전송 출력(312)이 데이터 전송 입력(313)에 접속되면, 후자는 데이터 전송 출력(312)을 로우로 Vuu'까지 끌어내린다. 전송 데이터 출력(312)은 인터페이스 장치(3)에 의해서가 아니라 스테이션(210)에 의해 로우로 Vuu'까지 끌어내려질 것이다. 따라서, 스테이션(210)이 데이터 와이어(202)를 릴리스하자마자, 즉, 트랜지스터(128)가 스위치 오프 되면, 데이터 와이어(202)는 다시 하이로 된다. 상술한 상태에서, 스테이션(210)이 데이터 와이어(202) 상의 전압을 Vuu'까지 끌어내리면, 모든 스테이션들(210)은 Vuu'< Vhigh'일 때 데이터 와이어(202)가 로우임을 검출할 수 있고, 모든 스테이션들(110)은 Vtt < Vhigh 일 때 데이터 와이어(102)가 로우임을 검출할 수 있다.
스테이션(110)이 데이터 와이어(102) 상의 전압을 전압(Vuu)까지 끌어내리면, 데이터 I/O(311) 상의 전압은 Vuu가 될 것이다. 전압(Vuu)은 Vmed보다 작기 때문에, 비교기(314)는 개방 콜렉터 트랜지스터(315)를 스위치 온 시킨다. 이 경우,데이터 전송 출력(312)과 제 2 시스템의 데이터 와이어(202)는 개방 콜렉터 트랜지스터(315)에 의해 전압(Vuu')까지 끌어내려진다. 데이터 수신 입력(313)이 데이터전송 출력(312)에 접속되면, 인버터(316) 상의 전압은 Vuu'가 될 것이다. 이 경우,인버터(316)의 출력은 하이가 되고, 개방 콜렉터 트랜지스터(318)는 턴 온된다. 그러나, 데이터 와이어(102)는 이미 전압(Vuu)으로 끌어내려지고, 버스의 회로 배치로 인해 개방 콜렉터 트랜지스터(318)는 데이터 와이어(102) 상의 전압을 Vtt까지 끌어올릴 수 없다. 따라서, 데이터 와이어(102) 상의 전압은 Vuu로 유지된다.
모든 스테이션들(110)은 Vuu < Vhigh일 때 데이터 와이어가 로우임을 검출할 수 있고, 모든 스테이션들(210)은 Vuu'< Vhigh'일 때 데이터 와이어(202)가 로우임을 검출할 수 있다. 스테이션(110)이 데이터 와이어(102)를 릴리스(release)하면,즉, 트랜지스터(128)를 스위치 오프하면, 데이터 와이어(102)는 처음에 전압(Vtt)으로 끌어올려진다. 전압 Vtt > Vmed이면, 비교기(314)는 개방 콜렉터 트랜지스터(315)를 스위치 오프하고, 데이터 전송 출력(312)은 전압(Vss')으로 부동 하이한다. 따라서, 이번에는 트랜지스터(318)가 스위치 오프되고 데이터 와이어(102)는 결국 Vss를 부동 하이된다.
다음은 인터페이스 장치(3)의 상기 동작을 요약한 표로서, 관련 스테이션들(110 및 210)에 의해 검출된 데이터 수신 입력(RxD)(313), 데이터 I/O(Di/o)(311)와 데이터 전송 출력(TxD)(312)을 나타낸다. 화살표는 신호 전달을 표시한다.
[표 1]
RxD Di/o TxD
313 311 312
하이 ---> 하이 ---> 하이
로우 ---> 로우 ---> 하이
로우 ---> 로우
표 1에 나타낸 바와 같이 논리 하이는 두 방향들로 전달되고, 논리 로우는 데이터 I/O(311)로부터 데이터 전송 출력(312)에 전달되고, 논리 로우는 데이터 수신 입력(313)으로부터 데이터 I/O(311)로 전달되지만, 논리 로우는 데이터 I/O(311) 상에 존재하는 중간 전압 때문에 데이터 수신 입력(313)으로부터 데이터전송 입력(312)으로 전달되지 않는다. 데이터 I/O(311) 상의 중간 전압 레벨은 스테이션(110)에 의해 로우로 검출되고, 인터페이스 장치(3)는 중간 전압 레벨을 하이로 검출한다. 따라서 래칭을 방지할 수 있다.
도 1, 2 및 3과 관련하여 상술된 실시예는 단지 한 시스템만의 일 실시예이다. 양방향 신호 전송 시스템들의 전체 시리즈는 단일 전송 시스템을 형성하는 다수의 인터페이스 장치들(3)을 통하여 함께 접속될 수 있다. 따라서 이론적으로 상기 시스템에 접속될 수 있는 스테이션의 수에는 제한이 없다.
도 4는 도 3에 도시된 인터페이스 장치를 가진 본 발명에 따른 양방향 신호전송 시스템의 제 2 실시예를 도시한다. 인터페이스 장치(3)는 데이터 I/O(311)에의해 도 1에 도시된 타입의 전송 시스템(1)의 데이터 와이어(102)에 결합된다. 상기 인터페이스 장치는 또한 도 1에 도시된 타입의 전송 시스템(2)의 데이터 와이어(202)에 결합된다. 단지 제 1 및 제 2 전송 시스템의 데이터 와이어(102)와 데이터 와이어(202)와 인터페이스 장치(3)의 데이터 인터페이스 스테이지만 도 4에 도시된다. 제 1 및 제 2 전송 시스템의 클록 와이어들(103 및 203)과 인터페이스 장치(3)의 클록 인터페이스 스테이지는 데이터 와이어들(102 및 202) 및 데이터 인터페이스 스테이지와 같은 방식으로 결합되고 동작하므로 도시되지는 않는다.
도 4에서, 데이터 전송 출력(312)은 광결합기(432)를 통하여 데이터 와이어(202)에 결합된다. 데이터 와이어(202)는 인버터(433), 레지스터(434) 및 광결합기(435)를 통하여 데이터 수신 입력(313)에 결합된다. 상기 데이터 수신 입력(313)은 풀업 레지스터(430)에 의해 공급 전압(Vss')에 결합된다. 상기 데이터 전송 출력(312)은 광결합기(432)와 풀업 레지스터(431)를 통하여 공급 전압(Vss')에 결합된다. 두 개의 광결합기들(432 및 435)은 제 1 및 제 2 전송 시스템을 갈바닉(galvanic) 분해하고, 이런 단순한 배치는 간단한 느린 속도의 응용에 적절하다.
데이터 전송 출력(312)이 하이일 때(도 3의 트랜지스터(315)가 오프일 때)의 동작에서, 광결합기(432)의 다이오드는 온 상태가 아니며 광결합기의 광 트랜지스터는 오프 상태이다. 따라서, 데이터 와이어(202)는 부동 하이에서 Vss'로 된다.
데이터 전송 출력(312) 상의 전압이 로우이면(트랜지스터(315)가 온이면), 광결합기(432)의 다이오드는 온 되고, 광결합기의 광트랜지스터는 온 상태가 되어 데이터와이어(202)는 로우에서 전압 Vuu'으로 될 것이다. 데이터 와이어가 Vss'에서 부동 하이이면, 인버터(433)의 출력은 로우이고 광결합기(435)의 다이오드는 오프되며, 따라서 광결합기(435)의 광트랜지스터는 오프 상태가 된다. 따라서 데이터 수신 입력(313)은 부동 하이에서 공급 전압(Vss')으로 된다. 데이터 와이어(202) 상의 전압이 Vuu'(로우)이면, 인버터(433)의 출력은 하이가 되고, 광결합기(435)의 다이오드와 광트랜지스터는 온 된다. 따라서 데이터 수신 입력(313)은 로우에서 전압(Vuu')으로 끌어내려진다. 적절히 조절된 고속 광결합기를 사용하면 당연히 고속 동작이 가능하다.
도시되지 않은 본 발명의 다른 실시예에서, 인터페이스 장치(3)는 데이터 I/O를 통하여 도 1에 도시된 타입의 제 1 전송 시스템에 접속된다. 데이터 전송 출력(312)과 데이터 수신 입력(313)은 차동 버스 인터페이스 장치(differential bus interface device), 예를 들면, 인터페이스 IC를 사용하는 CAN 버스의 입력과 출력에 각각 접속된다. CAN 버스의 다른 노드들에서, CAN 버스 인터페이스 IC의 입력과 출력은 다른 인터페이스 장치(3)의 데이터 전송 출력(312)과 데이터 수신 입력(313)에 각각 접속되고, 상기 인터페이스 장치의 데이터 I/O는 도 1에 도시된 타입의 다른 전송 시스템에 접속된다. 상기 실시예에서, CAN 버스를 이용하여 결합된 100개 이상의 제 1 전송 시스템을 가지는 100개 이상의 노드를 가질 수도 있다.
상기 실시예에서 이중 인터페이스 장치(3)가 도시된다. 즉 인터페이스 장치(3)는 데이터 와이어와 클록 와이어에 각각 결합되어 같은 방식으로 동작하는 데이터 인터페이스 스테이지와 클록 인터페이스 스테이지 모두를 가진다. 본 기술에 숙련된 사람은 알 수 있겠지만, 클록 버스 와이어는 또한 단일 마스터 시스템으로도 구성될 수 있고, 클록 인터페이스 스테이지와 다른 클록 버퍼는 본 명세서에 기술된 타입의 데이터 인터페이스 스테이지와 함께 사용될 수 있다.
전술한 실시예는 본 발명에 제한되지 않고, 본 기술에 숙련된 사람은 본 발명의 범주를 벗어나지 않고 다른 많은 실시예를 구상할 수 있음을 주지한다.

Claims (11)

  1. 양방향 신호 전송 시스템에 있어서;
    하이 논리 레벨을 생성할 수 있는 제 1 양방향 신호 경로로서, 하나 또는 그이상의 제 1 스테이션들이 상기 제 1 양방향 신호 경로에 결합되고, 상기 제 1 양 방향 신호 경로 상에 로우 논리 레벨을 각각 생성할 수 있는, 상기 제 1 양방향 신호 경로와,
    상기 제 1 양방향 신호 경로에 결합되고, 수신 입력과 전송 출력을 갖는 인터페이스 장치와,
    상기 인터페이스 장치의 수신 입력과 전송 출력에 결합된 제 2 양방향 신호경로를 포함하며,
    상기 인터페이스 장치는,
    상기 수신 입력 상의 로우 논리 레벨에 응답하여 상기 제 1 양방향 신호 경로 상에 중간 논리 레벨(medium logic level)을 생성하는 제 1 수단과,
    상기 제 1 양방향 신호 경로 상의 상기 로우 논리 레벨에 응답하여 상기 전송 출력 상에 로우 논리 레벨을 생성하고, 그렇지 않으면 상기 전송 출력 상에 하이 논리 레벨을 생성하는 제 2수단을 포함하며,
    상기 하나 또는 그 이상의 제 1 스테이션들은 상기 제 1 양방향 신호 경로 상의 상기 중간 논리 레벨과 상기 로우 논리 레벨을 로우(LOW)로서, 그리고 상기 제 1 양방향 신호 경로 상의 상기 하이 논리 레벨을 하이(HIGH)로서 검출하는, 양 방향 신호 전송 시스템.
  2. 제 1 항에 있어서,
    상기 인터페이스 장치의 제 1 수단은, 상기 수신 입력에 결합된 입력과 개방 콜렉터 트랜지스터(open collector transistor)의 베이스에 접속된 출력을 갖는 인버터와, 상기 제 1 양방향 신호 경로와 상기 개방 콜렉터 트랜지스터 간에 접속된 전압원을 포함하며, 상기 인버터는 상기 수신 입력 상의 하이 논리 레벨에 응답하여 상기 개방 콜렉터 트랜지스터를 스위치 오프시키고, 상기 수신 입력 상의 상기로우 논리 레벨에 응답하여 상기 개방 콜렉터 트랜지스터를 스위치 온 시키며, 상기 개방 콜렉터 트랜지스터는 온 상태에서 상기 제 1 양방향 신호 경로를 상기 중간 논리 레벨로 끌어내리고, 상기 오프 상태에서 상기 제 1 양방향 신호 경로를 상기 하이 논리 레벨로 유지하는, 양방향 신호 전송 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 인터페이스 장치의 제 2 수단은, 상기 제 1 양방향 신호 경로에 결합된 한 입력과 기준 전압원(Vmed)에 결합된 다른 입력을 갖는 비교기를 포함하며, 상기 비교기는 상기 인터페이스 장치의 전송 출력에 결합된 개방 콜렉터 트랜지스터 출력을 가지며, 상기 제 2 수단은, 상기 제 1 양방향 신호 경로 상의 논리 레벨이 상기 기준 전압원(Vmed)보다 낮을 때 상기 전송 출력 상에 상기 로우 논리 레벨을 생성하고, 상기 제 1 양방향 신호 경로 상의 논리 레벨이 상기 기준 전압원(Vmed)과 같거나 더 클 때 상기 전송 출력 상에 상기 하이 논리 레벨을 생성하는, 양방향 신호 전송 시스템.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 인터페이스 장치의 전송 출력과 수신 출력은 상기 제 2 양방향 신호 경로에 직접 접속되는, 양방향 신호 전송 시스템.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 인터페이스 장치의 전송 출력은 제 1 광결합기(opto-coupler)를 경유하여 상기 제 2 양방향 신호 경로에 결합되며, 상기 제 2 양방향 신호 경로는 제 2 광결합기를 경유하여 상기 수신 입력에 직렬로 결합되는, 양방향 신호 전송 시스템.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 인터페이스 장치의 전송 출력은, 상기 제 2 양방향 신호 경로에 결합된 다른 인터페이스 장치의 수신 입력에 차동 버스(differential bus)를 경유하여 결합되며, 상기 다른 인터페이스 장치의 전송 출력은 상기 차동 버스를 경유하여 상기 처음 언급된 인터페이스 장치의 수신 입력에 결합되는, 양방향 신호 전송 시스템.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 양방향 신호 경로들은 데이터 경로들인, 양방향 신호 전송 시스템.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 양방향 신호 경로들은 데이터 경로와 클록 경로 양자 모두를 포함하며, 상기 인터페이스 장치는 제 1 인터페이스 스테이지와 제 2 인터페이스 스테이지를 포함하며, 상기 제 1 양방향 신호 경로의 데이터 경로는 상기 제 1 인터페이스 스테이지를 경유하여 상기 제 2 양방향 신호 경로의 데이터 경로에 결합되고, 상기 제 1 양방향 신호 경로의 클록 경로는 상기 제 2 인터페이스 스테이지를 경유하여 상기 제 2 양방향 신호 경로의 클록 경로에 결합되는, 양방향 신호 전송 시스템.
  9. 하이 논리 레벨을 생성할 수 있는 제 1 양방향 신호 경로로서, 하나 또는 그이상의 제 1 스테이션들이 상기 제 1 양방향 신호 경로에 결합되고, 상기 제 1 양 방향 신호 경로 상에 로우 논리 레벨을 각각 생성할 수 있는, 상기 제 1 양방향 신호 경로와,
    제 2 양방향 신호 경로를 포함하고, 상기 하나 또는 그 이상의 제 1 스테이션들이 상기 제 1 양방향 신호 경로 상의 중간 논리 레벨과 로우 논리 레벨을 로우(LOW)로서, 그리고 상기 제 1 양방향 신호 경로 상의 하이 논리 레벨을 하이(HIGH)로서 검출하는 양방향 신호 전송 시스템에서 사용하기 위한 인터페이스 장치로서,상기 인터페이스 장치는 상기 제 1 양방향 신호 경로에 결합되고, 상기 제 2 양방 향 신호 경로에 결합되도록 된 수신 입력과 전송 출력을 가지며,
    상기 인터페이스 장치는,
    상기 수신 입력 상의 로우 논리 레벨에 응답하여 상기 제 1 양방향 신호 경로 상에 상기 중간 논리 레벨을 생성하는 제 1 수단과,
    상기 제 1 양방향 신호 경로 상의 상기 로우 논리 레벨에 응답하여 상기 전송 출력 상에 로우 논리 레벨을 생성하고, 그렇지 않으면 상기 전송 출력 상에 하이 논리 레벨을 생성하는 제 2 수단을 포함하는, 인터페이스 장치.
  10. 제 9 항에 있어서,
    상기 인터페이스 장치의 제 1 수단은, 상기 수신 입력에 결합된 입력과 개방 콜렉터 트랜지스터의 베이스에 접속된 출력을 갖는 인버터와, 상기 제 1 양방향 신호 경로와 상기 개방 콜렉터 트랜지스터 간에 접속된 전압원을 포함하며,
    상기 인버터는 상기 수신 입력 상의 하이 논리 레벨에 응답하여 상기 개방 콜렉터 트랜지스터를 스위치 오프시키고, 상기 수신 입력상의 상기 로우 논리 레벨에 응답하여 상기 개방 콜렉터 트랜지스터를 스위치 온시키며, 개방 콜렉터 트랜지스터는 상기 온 상태에서 상기 제 1 양방향 신호 경로를 상기 중간 논리 레벨로 끌어내리고, 상기 오프 상태에서 상기 제 1 양방향 신호 경로를 상기 하이 논리 레벨로 유지하는, 인터페이스 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 인터페이스 장치의 제 2 수단은 상기 제 1 양방향 신호 경로에 결합된 한 입력과 기준 전압원(Vmed)에 결합된 다른 입력을 갖는 비교기를 포함하며,
    상기 비교기는 상기 인터페이스 장치의 전송 출력에 결합된 개방 콜렉터 트랜지스터 출력을 가지며, 상기 제 2 수단은, 상기 제 1 양방향 신호 경로 상의 논리 레벨이 상기 기준 전압원(Vmed) 보다 낮을 때 상기 전송 출력 상에 상기 로우 논리 레벨을 생성하고, 상기 제 1 양방향 신호 경로 상의 논리 레벨이 상기 기준 전압원(Vmed)보다 클 때 상기 전송 출력 상에 상기 하이 논리 레벨을 생성하는, 인터페이스 장치.
KR1019970705520A 1995-12-11 1996-12-06 양방향신호전송시스템및인터페이스장치 KR100463886B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AUPN7047 1995-12-11
AUPN7047A AUPN704795A0 (en) 1995-12-11 1995-12-11 Bi-directional signal transmission system

Publications (2)

Publication Number Publication Date
KR19980702125A KR19980702125A (ko) 1998-07-15
KR100463886B1 true KR100463886B1 (ko) 2005-04-08

Family

ID=3791367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970705520A KR100463886B1 (ko) 1995-12-11 1996-12-06 양방향신호전송시스템및인터페이스장치

Country Status (8)

Country Link
US (1) US6014040A (ko)
EP (1) EP0808530B1 (ko)
JP (1) JP3639600B2 (ko)
KR (1) KR100463886B1 (ko)
AT (1) ATE227904T1 (ko)
AU (2) AUPN704795A0 (ko)
DE (1) DE69624791T2 (ko)
WO (1) WO1997022184A2 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW362178B (en) * 1997-01-30 1999-06-21 Nxp Bv Electronic apparatus
US6185643B1 (en) 1997-11-15 2001-02-06 Cybex Computer Products Corporation Method and apparatus for extending the range between a computer and computer peripherals
US6265951B1 (en) 1997-11-15 2001-07-24 Cybex Computer Products Corporation Method and apparatus for equalizing channel characteristics in a computer extension system
US6078974A (en) * 1998-04-08 2000-06-20 Cybex Computer Products Corporation Method and apparatus for extension of bi-directional open collector signals in a multiplexed data transmission system
KR100659218B1 (ko) * 1998-09-03 2006-12-20 소니 일렉트로닉스 인코포레이티드 임피던스 격리 확장 회로를 이용한 장치 제어 시스템용 감축마이크로프로세서 기기 및 방법
FR2788147B1 (fr) * 1998-12-30 2001-03-16 Jean Gasnault Lecteur de normes et codes stockes sous forme electronique
EP1050824A3 (en) * 1999-04-22 2004-01-28 Matsushita Electric Industrial Co., Ltd. Bidirectional signal transmission circuit and bus system
US6686774B1 (en) * 2001-07-19 2004-02-03 Raza Microelectronics, Inc. System and method for a high speed, bi-directional, zero turnaround time, pseudo differential bus capable of supporting arbitrary number of drivers and receivers
WO2003019760A2 (en) * 2001-08-22 2003-03-06 Avocent Corporation Self-synchronizing half duplex matrix switch
US7088137B2 (en) * 2004-05-04 2006-08-08 International Business Machines Corporation System, method and program product for extending range of a bidirectional data communication bus
US7348803B2 (en) * 2005-06-24 2008-03-25 Integrated Electronic Solutions Pty. Ltd. Bi-directional bus buffer
KR100680012B1 (ko) * 2006-03-22 2007-02-09 연세대학교 산학협력단 광 검출 트랜지스터를 구비한 ｒｏｆ 시스템
US7417464B2 (en) * 2006-09-22 2008-08-26 Integrated Electronic Solutions Pty. Ltd Bi-directional signal transmission system
US7840734B2 (en) * 2006-12-21 2010-11-23 Hendon Semiconductors Pty Ltd. Simple bus buffer
US7808277B2 (en) * 2008-09-18 2010-10-05 Hewlett-Packard Development Company, L.P. Bidirectional signal separation module for a bus converter
IT1391688B1 (it) * 2008-10-30 2012-01-17 Indesit Co Spa Dispositivo adattatore per sistema di comunicazione bidirezionale e relativo sistema
CN101576868B (zh) * 2009-05-18 2012-07-04 艾默生网络能源有限公司 一种i2c总线通信驱动电路
CN102289420B (zh) * 2011-06-28 2013-06-12 电子科技大学 一种简易单总线接口转换电路及其应用的数据采集系统
US9256570B2 (en) * 2011-08-05 2016-02-09 Linear Technology Corporation I2C isolated, bidirectional communication system with isolated domain current source pull-ups
US8803117B2 (en) 2012-03-29 2014-08-12 Motorola Solutions, Inc. Apparatus and method for non-latching, bi-directional communication over an electrically isolated data link
KR101286300B1 (ko) * 2012-05-31 2013-07-19 (주) 네오큐 순번대기 시스템의 과전압/과전류 방지장치 및 그 방법
CN103441780A (zh) * 2013-08-16 2013-12-11 北京汉柏科技有限公司 Rs-485自动切换方向的通讯电路
CN109412575B (zh) * 2018-11-30 2022-09-27 中国电子科技集团公司第四十四研究所 一种传输方向可选的高速数字型光电耦合器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428800A (en) * 1991-10-30 1995-06-27 I-Cube, Inc. Input/output (I/O) bidirectional buffer for interfacing I/O ports of a field programmable interconnection device with array ports of a cross-point switch
JP3025118B2 (ja) * 1992-10-26 2000-03-27 株式会社日立製作所 半導体集積回路装置と情報処理システム

Also Published As

Publication number Publication date
EP0808530B1 (en) 2002-11-13
JP3639600B2 (ja) 2005-04-20
AUPN704795A0 (en) 1996-01-11
JPH11500893A (ja) 1999-01-19
US6014040A (en) 2000-01-11
WO1997022184A3 (en) 1997-07-31
EP0808530A2 (en) 1997-11-26
ATE227904T1 (de) 2002-11-15
WO1997022184A2 (en) 1997-06-19
KR19980702125A (ko) 1998-07-15
DE69624791D1 (de) 2002-12-19
DE69624791T2 (de) 2003-07-03
AU7530796A (en) 1997-06-19
AU710082B2 (en) 1999-09-16

Similar Documents

Publication Publication Date Title
KR100463886B1 (ko) 양방향신호전송시스템및인터페이스장치
US5325355A (en) Method and apparatus for implementing a common mode level shift in a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode
US5384769A (en) Method and apparatus for a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode having a full duplex, dominant logic transmission scheme
US4885742A (en) Node apparatus and communication network
US7088137B2 (en) System, method and program product for extending range of a bidirectional data communication bus
JPH01501275A (ja) トランシーバ用ターミネータ
MXPA02002773A (es) Circuito aislador optico 12c.
US4760516A (en) Peripheral interrupt interface for multiple access to an interrupt level
US7359433B1 (en) Data transmission system
US4279033A (en) Bidirectional transmission circuit for interlocked signals
CN103227656A (zh) 双向收发器及方法
EP0787327B1 (en) Data processing system comprising an asynchronously controlled pipeline
US7535256B2 (en) Cross-level digital signal transmission device
JPH0669911A (ja) データ伝送回路
US20230084654A1 (en) Semiconductor integrated circuits that support enhanced signal multiplexing operations for i/o buffers
US7899071B2 (en) Serial bus structure
KR20000048068A (ko) 입력 회로, 출력 회로 및 입출력 회로와 상기 입출력회로를 사용하는 신호 전송 시스템
CN113688079B (zh) 一种实现通信流控的多电平切换电路
CN218124699U (zh) 一种单线串行收发电路
KR910000300B1 (ko) 전류 루우프 인터페이스회로
SU1520532A1 (ru) Устройство дл сопр жени двух ЭВМ
SU1425633A1 (ru) Интерфейс ввода-вывода
KR100257596B1 (ko) 3단 스위치 버퍼를 사용한 통신 방법 및 이를 수행하기 위한회로
SU1118999A1 (ru) Устройство дл сопр жени информационно-вычислительной системы с мультиплексным последовательным каналом
JPH1051292A (ja) 信号伝達回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121016

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131015

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141024

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee