KR100891367B1 - 실리콘 결핍 분위기에서 ｐｅｃｖｄ 공정을 사용하여 금속 게이트 전극용 옥시나이트라이드 스페이서를 제조하는 방법 - Google Patents

실리콘 결핍 분위기에서 ｐｅｃｖｄ 공정을 사용하여 금속 게이트 전극용 옥시나이트라이드 스페이서를 제조하는 방법 Download PDF

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Abstract

금속 게이트 전극(110)을 포함하는 반도체 디바이스(100) 및 상기 반도체 디바이스(100)를 제조하는 방법으로서, 반도체 기판(102)과; 금속 게이트 전극(110)과; 그리고 상기 금속 게이트 전극(110)의 표면상에 형성된 실리콘 옥시나이트라이드 스페이서(114)를 포함하며, 여기서, 상기 실리콘 옥시나이트라이드 스페이서(114)와 상기 금속 게이트 전극(110) 간의 인터페이스에는 실질적으로 금속 규화물이 없다. 공정은 상기 반도체 기판상에 금속 게이트 전극을 형성하는 단계와; 그리고 상기 금속 게이트 전극의 표면상에 PECVD에 의해 실리콘 옥시나이트라이드 스페이서를 형성하는 단계를 포함하며, 여기서 상기 실리콘 옥시나이트라이드 스페이서는, 다량의 적어도 하나의 반응 물질의 량에 비해 감소되는 적어도 하나의 실리콘 함유 물질의 제 1 량이 PECVD 장치에 제공되는 초기 실리콘 결핍 조건들에서 형성되며, 그 결과로서 실질적으로 어떠한 규화물도 형성되지 않는다.
실리콘 규화물, 금속 게이트 전극, 실리콘 옥시나이트라이드 스페이서, 실리콘 결핍 조건, PECVD 장치

Description

실리콘 결핍 분위기에서 ＰＥＣＶＤ 공정을 사용하여 금속 게이트 전극용 옥시나이트라이드 스페이서를 제조하는 방법{METHOD FOR FORMING AN OXYNITRIDE SPACER FOR A METAL GATE ELECTRODE USING A PECVD PROCESS WITH A SILICON-STARVING ATMOSPHERE}
본 발명은 일반적으로 반도체 디바이스들의 제조에 관한 것이고 특히, 반도체 디바이스들에서 금속 게이트 전극상의 유전층의 제조에 관한 것이다.
전자 디바이스들이 점점 더 복잡해지므로, 점점 더 많은 수의 트랜지스터를 구비한 디바이스에 대한 요구가 증대되었다. 또한, 상기 디바이스의 속도는 증가시키면서, 전력 소비는 감소시켜야 했다.
이들 문제들에 대처하여, 각 트랜지스터가 점유하는 영역이 상당히 감소되었다. 그러나, 이는 하나 이상의 다른 요건들에 악영향을 미칠 수 있다. 예를 들어, 트랜지스터 크기가 축소되면, 게이트 구조도 또한 축소되므로 게이트의 저항이 증가된다. 그러므로, 전력 소비가 증대되고 디바이스의 속도는 감소된다.
따라서, 상기 게이트 구조의 시트 저항성(sheet resistivity)을 감소시키기 위한 많은 노력들이 행해져왔다. 예를 들어, 한때는, 폴리실리콘에 n-형 또는 p-형 도펀트들이 강하게 도핑되었다. 또다른 시기에는, 폴리실리콘을 텅스텐 또는 티타늄과 반응시켜 게이트의 상부에 규화물(silicide)을 형성시켰다. 나중에는, 아주 작은 기하학적 구조의 저항성을 감소시키기 위해 코발트 규화물이 사용되었다. 현재에는, 금속 게이트 전극들이 도입되어 다수의 응용에 사용되고있다.
금속 게이트 전극들은 상기 게이트의 폭에 관계없이 실질적으로 낮은 시트 저항성을 제공한다. 그러나, 많은 금속 게이트 물질들은 이들이 표준 반도체 처리 흐름에서 구현되기에는 극복해야만 하는 문제들을 갖고있다. 그중 한 문제는 많은 금속들이 게이트 유전층 즉, SiO2 또는 실리콘 옥시나이트라이드(silicon oxynitride)를 형성하는데 공통으로 사용되는 실리콘을 제외하곤 불안정하다는 것이다. SiO2에 비하여 금속 원자들의 원자 이동에 보다 양호한 장벽을 형성하는 것과 같은 특성으로 인해, 실리콘 옥시나이트라이드가 금속 게이트 전극상에 형성된 유전체 스페이서(dielectric spacer) 또는 라이너(liner) 대신에 사용될 수도 있다.
많은 금속들이 (금속을 실리콘과 반응시켜 형성된)각각의 금속 규화물의 형태로 보다 적게 도전되기 때문에, 금속 규화물이 실리콘 옥시나이트라이드 스페이서의 형성의 결과로서 형성된다면, 게이트 물질로서 금속의 장점이 손상되거나 또는 손실될 수도 있다. 금속 게이트 전극들의 매우 작은 치수로 인해, 상기 금속 게이트 전극의 소정의 부분이 보다 적은 도전성 금속 규화물로 변환된다면, 도체로서 금속 게이트 전극의 효력이 감소된다.
따라서, 금속 게이트 전극과 실리콘 옥시나이트라이드 유전층 간의 인터페이스(interface)에 규화물을 형성치 않거나 또는 실질적으로 어떠한 규화물도 형성하지 않으면서, 금속 게이트 전극상에 실리콘 옥시나이트라이드 유전층을 형성하기 위한 방법이 여전히 요구된다.
본 발명은 금속 게이트 전극을 포함하는 반도체 디바이스를 제조하는 공정에 관한 것으로서, 반도체 기판을 제공하는 단계와; 상기 반도체 기판상에 금속 게이트 전극을 형성하는 단계와; 상기 금속 게이트 전극의 표면상에 PECVD에 의해 실리콘 옥시나이트라이드 스페이서를 형성하는 단계를 포함하며, 여기서 상기 실리콘 옥시나이트라이드 스페이서는, 적어도 하나의 다른 반응 물질(reactant)의 량에 비해 감소된 적어도 하나의 실리콘 함유 물질의 량이 PECVD 장치에 제공되는 초기 실리콘 결핍 조건들(silicon-starved conditions)하에서, 형성되며 그로 인해 실질적으로 어떠한 규화물도 금속 게이트 전극과 실리콘 옥시나이트라이드 스페이서의 인터페이스에 형성되지 않는다.
또 다른 실시예에서, 본 발명은 금속 게이트 전극을 포함하는 반도체 디바이스에 관한 것으로서, 반도체 기판과; 금속 게이트 전극과; 상기 금속 게이트 전극의 표면상에 형성된 실리콘 옥시나이트라이드 스페이서를 포함하며, 여기서 제 1 층과 금속 게이트 전극의 인터페이스에는 실질적으로 금속 규화물이 없다.
따라서, 본 발명은 금속 규화물을 형성하지 않고도 금속 게이트 전극상에 유전층을 형성하는 문제를 극복한다.
도 1은 본 발명에 따른 금속 게이트 전극 및 실리콘 옥시나이트라이드 스페 이서의 실시예를 포함하는 전계 효과 트랜지스터의 개략적인 단면도이다.
도 2는 본 발명의 실시예에 따라 도포된 게이트 유전층을 가진 반도체 기판의 개략적인 단면도이다.
도 3은 본 발명의 실시예에 따라 도포된 금속 게이트-형성층을 가진 반도체 기판의 개략적인 단면도이다.
도 4는 본 발명의 실시예에 따라, 금속 게이트 전극을 형성하기 위해 금속 게이트-형성층의 일부와 게이트 유전층의 일부를 제거한 반도체 기판의 개략적인 단면도이다.
도 5는 본 발명의 실시예에 따라 도포된 실리콘 옥시나이트라이드 층을 가진 반도체 기판의 개략적인 단면도이다.
도 6은 본 발명에 따라 반도체 디바이스를 제조하는 공정의 기본 단계들을 도시한 개략적인 흐름도.
본 명세서에서 사용되는, "금속 게이트" 또는 "금속 게이트 전극"이란 용어는 Mo, Ni, Ta, Al, Co, Cu, Re, Ti 또는 W 와 같은 금속 또는 이들 금속들의 2개 이상의 혼합물 또는 합금에 의해 형성된 MOSFET 또는 다른 반도체 디바이스에서의 게이트 또는 소정의 다른 금속 구조를 언급한다. 상기 금속은 또한 TaN, TaSiN, WN, WSiN 및 전술한 금속들의 유사한 도전 질화물들 중 하나 또는 그 이상을 포함한다. 본 명세서에서 설명된 바와 같이, 금속 게이트 전극들은 이러한 구조들을 만들기 위해 종래의 기술에서 공지된 방법에 의해 형성될 수도 있다. 비록 본 발명이 금속 게이트 전극에 관하여 설명되었지만, 본 발명은 이에 제한되지 않고, 규화물의 형성이 저하되거나 회피되는 실리콘 옥시나이트라이드 층이 그 위에 형성되어질 소정의 금속 구조까지 확대 적용된다.
본 명세서에서 사용되는, "실리콘 옥시나이트라이드"란 용어는 실리콘, 산소, 질소 및 가능하게는 또한 수소를 포함하는 유전체 금속을 언급한다. 수소의 존재 또는 부재는 형성의 조건에 의해 좌우된다. 실리콘 옥시나이트라이드는 이하 보다 상세히 설명될 화학식을 갖는데, 이 화학식은 실리콘 옥시나이트라이드의 형성에서의 다수의 인자에 의해 따라 변화한다.
반도체 디바이스들
본 발명은 일반적인 반도체 디바이스 특히, 실리콘 기판상에 형성된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 관련하여 이하 설명된다. MOSFET에서의 본 발명의 실시예가 도 1에 도시되었다. 그러나, 본 발명은 상기 예시의 실시예에 제한되지 않고, 모든 반도체 디바이스에 적용될 수도 있는데, 상기 반도체 디바이스에서 금속 게이트 전극은 예를 들어, FET에서와, 플로팅 금속 게이트 전극 EEPROM 플래시 메모리 디바이스에서와, 그리고 미국 캘리포니아 써니베일 소재의 어드밴스드 마이크로 디바이시즈로 부터 매입가능한 Mirror-BitTM SONOS-형 플래시 메모리 디바이스와 같은 SONOS-형 플래시 메모리 디바이스에서, 금속 게이트 전극으로서 사용될 수 있다. 따라서, 본 발명이 이하 설명된 예시적인 실시예에 제한되지 않음이 이해될 것이다.
본 발명은 반도체 디바이스 및 이 반도체 디바이스를 제조하는 방법에 관한 것이며, 본 발명에서, 상기 반도체 디바이스는 반도체 기판, 금속 게이트 전극 및 상기 금속 게이트 전극의 표면상에 형성된 실리콘 질화물 스페이서를 포함하며, 상기 금속 게이트 전극과 실리콘 옥시나이트라이드 스페이서 간에 형성된 인터페이스에는, 상기 실리콘 옥시나이트라이드 스페이서가 형성되는 실리콘을 상기 금속 게이트 전극이 형성되는 금속과 반응시켜 형성된 규화물이 실질적으로 없다.
따라서, 제 1 실시예에서, 본 발명은 금속 게이트 전극을 가진 반도체 디바이스에 관한 것으로서, 이 금속 게이트 전극위에는 실리콘 옥시나이트라이드 스페이서가 형성된다. 상기 반도체 디바이스는 반도체 기판, 금속 게이트 전극 및 실리콘 옥시나이트라이드 스페이서를 포함한다.
한 실시예에서, 상기 금속 게이트 전극의 표면에는 금속 규화물이 실질적으로 없다. 또다른 실시예에서, 상기 금속 게이트 전극은 상기 금속 게이트 전극의 금속을 상기 실리콘 옥시나이트라이드 스페이서가 형성되는 실리콘과 반응시켜 형성되는 금속 규화물이 실질적으로 없다. 또다른 실시예에서, 상기 금속 게이트 전극과 상기 실리콘 옥시나이트라이드 스페이서 간의 인터페이스에는 상기 금속 게이트 전극의 금속을 상기 실리콘 옥시나이트라이드 스페이서가 형성되는 실리콘과 반응시켜 형성되는 어떠한 규화물도 없다.
도 1은 MOSFET(100)의 개략적인 단면도이다. 상기 MOSFET(100)는 예를 들어, p-도핑 실리콘 기판(102)과, n-도핑 소스 영역(104)과, n-도핑 드레인 영역(106) 과, 게이트 유전체(108)와, 금속 게이트 전극(110)과, 채널 영역(112)과, 그리고 상기 금속 게이트 전극(110)상에 형성된 실리콘 옥시나이트라이드 스페이서(114)를 포함한다.
완성된 반도체 디바이스에 포함될 수 있는 전기 도체, 보호 코팅층, 기타 구성부분 등의 추가의 부분들에 대해서는 도 1에 도시하지 않았다.
이들 추가 부분들은 본 발명에 필요하지 않기에, 단순 및 간결하게 하기 위해, 도시 및 설명되지도 않았으나, 당업자에게는 쉽게 이해될 것이다.
상기 금속 게이트 전극의 물질은 반도체 디바이스에서 금속 게이트 전극으로서 사용하기 위한 이분야의 기술에서 공지된 소정의 물질일 수도 있다. 한 실시예에서, 상기 금속 게이트 전극은 Mo, Ni, Ta, Al, Co, Cu, Re, Ti, 또는 W 이거나, 이들의 2개 이상의 혼합물 또는 합금을 포함한다. Au, Pt, Pd, Rh, 또는 Ag와 같은 다른 금속들이 사용될 수도 있으나, 이들 물질은 값비싸기에 반도체 디바이스에 사용하기에는 경제적으로 적당하지 않다. 또다른 실시예에서, 상기 금속은 Mo, Ni, 또는 Ta중 하나를 포함한다. 또다른 실시예에서, 상기 금속은 TaN, TaSiN, WN, WSiN 또는 다른 공지된 도전 금속 질화물들 중 하나 또는 그 이상을 포함하는 도전 금속 질화물을 포함한다.
실리콘 옥시나이트라이드 스페이서는 대다수의 경우에 다소 불특정한 화학식을 갖는 것으로 공지된 실리콘 옥시나이트라이드로 형성된다. 약 1350℃ 이상의 온도에서 형성 및 어닐링된 순수 화학량론 실리콘 옥시나이트라이드(pure stoichiometric silicon oxynitride)는 화학식 Si2N2O을 갖는다. 그러나, 예를 들어, 저온을 포함한 조건들하에서 또는 불순물들, 공동-반응 물질들(co-reactants) 및 비-화학량론 량(non-stoichiometric amounts)의 반응 물질들의 존재시에 형성된 실리콘 옥시나이트라이드는 일반적으로 다음과 같은 화학식을 갖는 것으로 간주되는데,
SiwOxNyHz
여기서, w, x, y 및 z은 전체식에서 원자 백분율을 나타낸다. 상기 식에서 산소 및 질소의 량은 상기 인자들에 따라 변하고, 수소의 량은 하나 이상의 수소 함유 반응 물질이 사용되는 지의 여부와 그리고 만일 사용된다면 상대적인 량이 얼마인지 그리고 (물과 같은) 수소의 다른 소스들이 상기 반응 혼합물에 존재하는 지의 여부와 같은 인자들에 좌우된다.
여기서 그리고 명세서 및 특허청구범위에서의 모든 수치값들에서, 범위 및 비율의 한정이 조합될 수 있다.
본 발명의 한 실시예에서, 실리콘 옥시나이트라이드는 다음과 같은 화학식을 갖는데,
SiwOxNyHz
여기서,
w는 약 20 내지 56의 원자 퍼센트 실리콘 범위에 있으며,
x는 약 5 내지 40의 원자 퍼센트 산소 범위에 있으며,
y는 약 10 내지 40의 원자 퍼센트 질소 범위에 있으며,
z는 약 0 내지 10의 원자 퍼센트 수소 범위에 있는데,
여기서, w + x + y + z = 100 원자 퍼센트이다.
반도체 디바이스에서, 실리콘 옥시나이트라이드와 같은 유전 물질에 나타나는 수소의 량을 감소시키는 것이 종종 바람직하다. 이는 수소가 핫 캐리어(hot carrier)로서 작용할 수 있고, 반도체 디바이스에서의 전자들의 이동을 방해할 수 있기 때문이다. 따라서, 본 발명의 한 실시예에서, 실리콘 옥시나이트라이드 스페이서에서의 수소의 량은 최소로 감소된다. 한 실시예에서, 실리콘 옥시나이트라이드에 대한 상기 화학식에서, Z 는 약 0.5에서 약 7까지의 원자 퍼센트 범위내에 있다. 한 실시예에서, Z는 약 1에서 약 5까지의 원자 퍼센트범위내에 있다. 또다른 실시예에서, Z는 약 2에서 약 4까지의 원자 퍼센트 범위내에 있다.
상기 실리콘 옥시나이트라이드 스페이서(114)를 형성하는 이하 설명될 공정의 결과로서, 결핍 실리콘 조건들하에서 증착된 실리콘 옥시나이트라이드는 비-결핍 또는 화학량론 실리콘 조건들하에서 증착된 실리콘 옥시나이트라이드와는 다른 화학량론을 갖는다. 따라서, 상기 식을 참조하면, 한 실시예에서, 실리콘-결핍 조건들하에서 증착된 실리콘 옥시나이트라이드는 상기 범위의 하위 범위 즉, 약 20에서 약 30까지의 원자 퍼센트의 실리콘 함유량을 가지며, 산소 및 질소 함유량은 상기 범위의 상위 범위 즉, 약 25에서 약 40까지의 원자 퍼센트 산소와 약 30에서 약 40까지의 원자 퍼센트 질소이고, 수소의 함유량은 상기 범위의 최하위 범위 즉, 약 0에서 약 3까지의 원자 퍼센트이다.
한 실시예에서, 비-결핍 실리콘 조건들하에서, 상기 식을 참조하면, 상기 증착된 실리콘 옥시나이트라이드는 상기 범위의 중간 내지 상위 범위 즉, 약 40에서 약 56까지의 원자 퍼센트의 실리콘 함유량을 가지며, 산소 및 질소 함유량은 상기 범위들의 최하위 내지 중간 범위 즉, 약 5에서 약 25까지의 원자 퍼센트 산소와 약 10에서 약 25까지의 원자 퍼센트 질소이다. 수소 함유량은 조건 및 반응 물질들의 선택에 따라, 상기 범위 어디에나 있을 수 있다.
실리콘 옥시나이트라이드의 고유의 가변 화학량론으로 인해, 그리고 상기 실리콘 옥시나이트라이드 스페이서(114)의 매우 작은 두께로 인해, 상기 층에 다양한 깊이로 상기 실리콘 옥시나이트라이드의 정확한 화학량론을 구별짓는 것은 어려울 수 있다. 화학량론에 관한 상기 설명은 어림잡은 것이기에 상당히 바뀔 수 있다. 상기 실리콘 옥시나이트라이드 스페이서(114)의 성분(composition)은 X-레이 광전자 분광법(X-ray photoelectron spectroscopy)에 의해 어느 정도의 정밀도로 판정된다. X-레이 광전자 분광법은 수백 옹스트롬들의 두께를 가진 층의 성분의 차이를 판정할 수도 있다.
종래의 기술에서 공지된 바와같이, 실리콘 옥시나이트라이드의 굴절률은 상기 화학량론에 따라 변한다. 따라서, 한 실시예에서, 결핍 실리콘 조건(starving silicon conditions)하에서 증착된 실리콘 옥시나이트라이드 스페이서(114)의 일부는 약 1.6에서 약 1.9까지의 범위내의 굴절률을 갖는다. 한 실시예에서, 상기 결핍 실리콘 조건 하에서 증착된 상기 실리콘 옥시나이트라이드 스페이서(114)의 일부는 약 1.7의 굴절률을 갖는다. 한 실시예에서, 비-결핍 또는 화학량론 실리콘 조건(non-starving or stoichiometric silicon conditions) 하에서 증착된 상기 실리콘 옥시나이트라이드 스페이서(114)의 일부는 약 1.95에서 약 2.3까지의 범위 내의 굴절률을 갖는다. 한 실시예에서, 비-결핍 또는 화학량론 실리콘 조건 하에서 증착된 상기 실리콘 옥시나이트라이드 스페이서(114)의 일부는 약 2.1의 굴절률을 갖는다.
한 실시예에서, 반도체 기판은 벌크형 실리콘 기판이다. 한 실시예에서, 상기 반도체 기판은 SOI(silicon-on-insulator) 반도체 기판이다. 다른 실시예에서, 상기 반도체 기판은 p-도핑 실리콘 기판이다. 적당한 실리콘 기판으로는 예를 들어, 벌크형 반도체 기판들, SOI 반도체 기판들, SOS(silicon-on-sapphire) 반도체 기판들 및 종래의 기술에서 공지된 다른 물질들로 형성된 반도체 기판들이 포함된다.
결핍 실리콘 조건들하에서 반도체 디바이스에 실리콘 옥시나이트라이드 유전층을 제조하는 방법
본 발명은 또한 전술된 반도체 디바이스를 제조하는 방법에 관한 것이다. 따라서, 본 발명은 금속 게이트 전극과 그 위에 형성된 실리콘 옥시나이트라이드 유전층을 가진 반도체 디바이스를 제조하는 방법을 포함하며, 상기 금속 게이트 전극과 상기 유전층 간의 인터페이스에는 상기 금속 게이트 전극의 금속을 상기 유전층을 형성하기 위해 사용된 실리콘과 반응시켜 형성되는 금속 규화물이 실질적으로 없다.
본 발명에서, 실리콘 옥시나이트라이드는 PECVD 공정에 의해 생성되며, 상기 PECVD 장치에 제공된 실리콘의 량은 초기 아화학량 량(sub-stoichiometric amount)이다. 상기 실리콘의 아화학량론 량은 실리콘의 반응이 "결핍"되게 공급하며, 따라서 이용가능한 여분의 "프리(free)" 실리콘은 없다. 여분의 "프리" 실리콘을 남기지 않음으로써 상기 금속 게이트 전극의 금속과 실리콘 옥시나이트라이드 형성 PECVD 공정에서의 실리콘과의 반응에 의한 규화물의 형성이 회피된다. 따라서, 초기에 형성된 실리콘 옥시나이트라이드는 본 명세서에서 상세히 설명된 바와 같이 아화학량론 량의 실리콘을 포함한다. 상기 PECVD 장치에 비교적 "실리콘이 결핍된" 상태로 실리콘을 공급함으로써, 실리콘 옥시나이트라이드의 초기 층의 형성이 비교적 늦어질 수도 있다.
실리콘 옥시나이트라이드의 초기 층이 금속 게이트 전극상에 형성된 후에, 상기 PECVD 장치에 공급되는 실리콘의 량이 증가되어, 실리콘 옥시나이트라이드의 형성의 속도를 증가시키고 상기 형성된 실리콘옥시나이트라이드 층에서의 실리콘의 량을 증가시킨다.
한 실시예에서, 금속 게이트 전극을 포함하는 반도체 디바이스를 제조하는 방법은 반도체 기판을 제공하는 단계와; 상기 반도체 기판상에 금속 게이트 전극을 형성하는 단계와; PECVD에 의해 상기 금속 게이트 전극의 표면상에 실리콘 옥시나이트라이드 스페이서를 형성하는 단계를 포함하며, 상기 실리콘 옥시나이트라이드 스페이서는 초기 실리콘 결핍 조건들하에서 형성되며, 적어도 하나의 다른 반응 물질의 량에 비해 감소된 량의 적어도 하나의 실리콘-함유 물질이 PECVD 장치에 제공되며, 그 결과로서 상기 금속 게이트 전극과 상기 실리콘 옥시나이트라이드 스페이서의 인터페이스에 실질적으로 아무런 규화물도 형성되지 않는다.
또 다른 실시예에서, 실리콘 결핍 조건들은 PECVD 장치들에 산소 함유 물질 및 질소 함유 물질을 제공하는데, 초기엔 적어도 하나의 실리콘 함유 물질이 전혀 제공되지 않으나, 이후에 산소 함유 물질 및 질소 함유 물질 외에도 적어도 하나의 실리콘 함유 물질의 제 1 량을 상기 PECVD 장치들에 제공하는 단계를 포함하며, 여기서, 제공된 적어도 하나의 실리콘 함유 물질의 제 1 량은 실리콘 옥시나이트라이드의 PECVD 증착을 위해, 산소 함유 물질 및 질소 함유 물질 외에도 아화학량론 량의 실리콘을 포함한다.
본 발명에 따른 방법의 추가의 세부사항들이 이하에 설명된다. 본 명세서에서 제공된 특정 예들은 본 발명을 설명하고자 의도된 것이지 첨부된 청구범위에 의해 정의되는 본 발명의 정신을 제한하고자 의도된 것은 아니다.
도 6에서 단계 S601로서 도시된 본 발명의 방법의 제 1 단계에서, 반도체 기판(102)이 예를 들어, 도 2에 도시된 바와같이 제공된다. 상기 반도체 기판은 전술된 바와같이, 종래의 기술에서 공지된 소정의 적절히 선택된 반도체 기판일 수 있다.
도 6에서 단계 S602로서 도시된 본 발명의 방법의 제 2 단계에서, 게이트 유전층(108)이 상기 반도체 기판(102)의 표면상에 성장된다. 상기 게이트 유전층(108)은 종래의 기술에서 공지된 소정의 방법에 의해 성장될 수도 있고, 반도체 디바이스상의 금속 게이트 전극과 함께 사용하기에 적합한 소정의 물질을 포함할 수도 있다. 상기 게이트 유전층(108)은 실리콘 이산화물과, 실리콘 질화물과, 실리콘 옥시나이트라이드와, 하프늄 산화물, 이트륨 산화물, 란탄 산화물과 같은 여러가지의 공지된 K가 높은 유전 물질들 및 하프늄 실리케이트와 같은 이러한 유전 물질의 조합들을 포함할 수도 있다. 적당한 K가 높은 유전 물질들은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈 산화물(Ta2O5), 바륨 티탄산염(BaTiO3), 티타늄 이산화물(TiO2), 세슘 산화물(CeO2), 란탄 산화물(La2O3), 텅스텐 산화물(WO3), 이트륨 산화물(Y2O3), 비스무트 실리콘 산화물(Bi4Si2O12), 바륨 스트론튬 산화물(Ba1-xSrxO3), 바륨 스트론튬 티탄산염(BST)(Ba1-xSrxTiO3), PZN(PbZnxNb1-xO3) 및 PST(PbScxTa1-xO3)를 포함한다. 상기 K가 높은 유전체 외에도, 예를 들어, 납 지르코늄 티탄산염, 납 란탄 티탄산염, 스트론튬 비스무트 티탄산염, 비스무트 티탄산염, 스트론튬 티탄산염, 납 지르콘산염 티탄산염(PZT(PbZrxTi1-xO3)) 및 바륨 지르코늄 티탄산염과 같은 강유전성의 K가 높은 유전 물질인 다른 K가 높은 유전 물질이 본 발명에 적당히 사용될 수도 있다. 종래의 기술에서 공지된 다른 K가 높은 유전 물질 역시 사용될 수 있다.
게이트 유전층(108)은 실리콘 이산화물 및 실리콘 질화물, 또는 예를 들어, 미국 캘리포니아 써니베일 소재의 어드밴스드 마이크로 디바이시즈로 부터 매입가능한 상품명이 Mirror-BitTM 와 같은 SONOS-형 디바이스인 실리콘 이산화물, 실리콘 질화물 및 실리콘 이산화물 샌드위치의 "ONO" 층과 같은 복수의 층을 포함할 수도 있다. 여기서 게이트는 금속 게이트 전극이며, 이러한 디바이스는 MONOS-형 디바이스라고 불린다.
도 2는 게이트 유전층 또는 층들의 도포 후에 즉, 단계 S602의 완료시의 초 기 반도체 디바이스(100)를 도시한다. 비록 단일 유전층(108)만이 도 2에 도시되었지만, 전술된 바와같이, 복수의 층이 상기 게이트 유전층(108)에 포함될 수 있음을 알아야한다.
도 6에서 단계 S603으로서 도시된 본 발명의 방법의 세번째 단계에서, 금속 게이트 전극(110)이 형성된다. 도 3에 도시된 실시예에서, 상기 금속 게이트 전극은 기판의 표면상에 적당한 금속의 금속층(110)을 도포함으로써 형성된다. 상기 금속층(110)의 일부가 그후에 에칭되어 없어져 도 4에 도시된 금속 게이트 전극(110)을 형성한다.
한 실시예에서, 상기 금속은 앞서 설명된 금속들 중 하나, 또는 이러한 금속들 중 두 개 혹은 그 이상의 혼합물 또는 합금, 또는 이러한 금속들, 혼합물 혹은 합금의 질화물이다.
한 실시예에서, 상기 금속 게이트 전극(110)은 미국 특허 제 6,066,533호에 기술된 바와 같은 방법에 의해 형성될 수도 있다. 상기 미국 특허에 기술된 방법은 필드 산화물에 게이트 보이드들(gate voids)을 형성시키고 이후에 이들 게이트 보이드들을 금속 게이트 전극 물질로 충전시킴으로써 금속 게이트 전극을 형성한다. 상기 방법은 기판상에 k가 높은 게이트 절연체를 증착시키고 상기 게이트 절연체상에 필드 산화물 층을 증착시키는 단계를 포함한다. 상기 방법은 상기 필드 산화물 층에 적어도 제 1 및 제 2 게이트 보이드들을 형성하는 단계를 포함한다. 제 1 금속 게이트 전극이 제 1 게이트 보이드에 증착되는데, 상기 제 1 게이트 전극은 제 1 물질을 포함한다. 마찬가지로, 제 2 금속 게이트 전극이 제 2 게이트 보이드에 증착되는데, 상기 제 2 게이트 전극은 제 2 물질을 포함한다. 본 발명에 따르면, 상기 제 2 물질은 상기 제 1 물질과는 다르다. 한 실시예에서, 게이트 절연체는 적어도 25의 유전상수를 가지는 것을 특징으로 한다. 한 실시예에서, 상기 게이트 절연체는 예를 들어 TiO2 또는 Ta2O5로 만들어진다. 한 실시예에서, 상기 게이트 금속 전극은 텅스텐, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈(Ta), 탄탈 질화물 및 몰리브덴(Mo)을 포함하는 물질들의 그룹으로 부터 선택된 물질들로 만들어진다.
한 실시예에서, 상기 금속 게이트 전극(110)은 미국 특허 제 6,225,168호에 기술된 방법에 의해 형성될 수도 있다. 상기 특허에 기술된 방법은 기판위에 게이트 유전층을 형성하며; 상기 게이트 유전층위에 티타늄 또는 탄탈 질화물 장벽층을 형성하고; 상기 티타늄 또는 탄탈 질화물 장벽층위에 금속 게이트 전극을 형성한다. 이 공정은 금속 게이트 전극의 측벽들에 인접하게 질소 함유 스페이서들을 형성하는 단계를 더 포함하여 상기 스페이서들과 상기 장벽층이 기판에 대해서 상기 게이트 유전층을 밀봉한다. 한 실시예에서, 상기 '168 특허의 공정은 밑에 놓인 게이트 유전층 및 장벽층상에 금속층을 형성하는 단계를 포함한다. 상기 금속층 및 밑에 놓인 게이트 및 장벽층들의 일부는 예를 들어, 포토리쏘그래피 및 에칭 기술들에 의해 제거되어, 금속 게이트 전극을 형성한다.
또 다른 실시예에서, 상기 '168 특허의 공정은 희생 플러그(sacrificial plug)의 사용에 의해 금속 게이트 전극을 형성하는 단계를 포함한다. 상기 특허에 기술된 바와 같이, 희생 플러그의 사용은 온도-감응 물질들을 사용한 금속 게이트 전극의 형성을 허용한다. 이 방법은 미국 특허 제 6,051,487호에 완전히 기술되어 있다. 상기 '487 특허는 한 실시예에서, 기판위에 희생 플러그를 형성하고 상기 희생 플러그에 인접한 기판에 능동 영역들을 형성함으로써 반도체 디바이스가 형성되는 공정을 기술한다. 그 후에, 상기 희생 플러그에 인접한 상기 기판의 일부위에 막이 형성된다. 상기 희생 플러그는 상기 막에 관하여 선택적으로 제거할 수 있다. 그 후, 상기 막의 개구부에 남아있는 상기 희생 플러그가 선택적으로 제거되어, 게이트 전극이 상기 개구부에 형성된다. 상기 희생 플러그는 예를 들어, 폴리실리콘 및 질화물과 같은 질소-함유 종을 포함하는 다수의 물질들로부터 형성될 수 있다. 예를 들어, 상기 게이트 전극은 금속으로 형성될 수도 있다.
또 다른 실시예에서, 상기 금속 게이트 전극은 미국 특허 제 6,162,694호에 기술된 공정과 같은 공정에 의해 형성될 수도 있다. 상기 특허의 공정은 기판을 형성하고 상기 기판상에 폴리실리콘 정렬 구조를 형성하는 단계를 포함한다. 소스 및 드레인 영역이 상기 기판에 형성되고 상기 정렬 구조와 정렬되고, 상기 정렬 구조 와, 그리고 소스 및 드레인을 구비한 기판이 제 1의 신속한 열적 어닐링에 의해 어닐링된다. LDD 영역들이 상기 기판에 형성되고 상기 정렬 구조와 정렬되고, 상기 정렬 구조와, 그리고 약하게 도핑된 드레인 영역들을 구비한 기판이 제 2의 신속한 열적 어닐링에 의해 어닐링된다. 상기 폴리실리콘 정렬 구조는 금속 게이트 전극 및 게이트 유전체로 대체된다. 상기 금속 게이트 전극을 형성하는 전술한 공정들은 단지 예에 불과하고 본 발명의 정신을 제한하고자 의도되진 않는다. 본 발명의 금속 게이트 전극은 금속 게이트 전극의 형성을 위해 종래의 기술에서 공지된 소정의 적당한 공정에 의해 행해질 수도 있다.
도 3은, 상기 게이트 유전층(108) 위에 금속 게이트 층(110)의 도포 후에 즉, 금속 게이트 층(110)이 층으로서 형성되는 한 실시예에서, 단계 S603의 완료시의 초기 반도체 디바이스(100)를 도시한다.
도 4는 상기 금속 게이트 층 및 밑에 놓인 게이트 유전층이 금속 게이트 전극(110)을 형성하도록 역 에칭된 후의 초기 반도체 디바이스(100)를 도시한다. 대안으로, 도 4는 상기 금속 게이트 전극(110)이 전술된 대안의 방법들중 한 방법에 의해 형성된 후에, (실리콘 이산화물 층과 같은)게이트-형성 구조가 제거된 후의 초기 반도체 디바이스(100)를 도시한다.
단계 S604, S605 및 S606로서 도 6에 도시된 본 발명의 공정의 다음 단계는 PECVD 장치로 실행된다. 한 실시예에서, 이들 단계는 표준 CVD 공정에 의해 CVD 장치로 실행된다. 도 4에 도시된 바와같이, 상기 금속 게이트 전극(110)이 초기 반도체 기판(100)상에 형성된 후에, 상기 디바이스(100)(또는, 보다 일반적으론, 디바이스(100)가 형성되는 웨이퍼)는 적합한 PECVD 장치에 위치된다. 한 실시예에서, 상기 금속 게이트 층은 실리콘 옥시나이트라이드 층이 형성되는 동일한 PECVD 장치에서 형성되며 따라서 웨이퍼 이동이 필요없다. 한 실시예에서, 게이트 유전층(108)과, 금속 게이트 층(110) 및 실리콘 옥시나이트라이드 층(114)은 동일한 PECVD 장치로 모두 형성된다.
도 6에 도시된 바와같이, 단계 S604에서, 상기 PECVD 장치의 초기 반도체 디바이스(100)에 대하여, 적당한 온도로 산소 함유 가스의 흐름 및 질소 함유 가스의 흐름이 상기 장치에 제공된다. 상기 단계 S604에서는, 실리콘 함유 가스의 존재를 제외하곤, 상기 PECVD 조건들이 설정된다. 이 시점에서, PECVD 반응에 이용가능한 실리콘 소스는 없기 때문에, 실리콘 옥시나이트라이드 형성 반응은 일어나지 않는다. 그러나, 이 조건들은 반응성이 높기 때문에, 즉 상승된 온도에서 강한 옥시던트(strong oxident)의 흐름 때문에, 단계 S604의 상기 조건들은 약 10 내지 20초 동안 유지되고, 한 실시예에선 약 15초 동안 유지된다. 한 실시예에서, 상기 PECVD 장치는 산소 및 질소 함유 가스들의 흐름들의 개시에 앞서 약 2 Torr의 압력까지 배기된다.
한 실시예에서, 산소 함유 가스는 아산화 질소 N2O이다. 또다른 실시예에서, 상기 산소 함유 가스는 산소 O2이다.
한 실시예에서, 질소 함유 가스는 질소 N2이다. 질소는 이것이 상기 PECVD 장치에서 캐리어 가스로서 기능을 하기 때문에 유리하며, 이로 인해 추가 개별 캐리어 가스의 필요성이 제거된다. 또다른 실시예에서, 종래의 기술에서 공지된 바와같이, 질소와는 다른 질소 함유 가스가 사용될 수도 있다. 이러한 가스는 예를 들어, 일산화 질소 NO을 포함할 수도 있다.
한 실시예에서, 질소 함유 가스는 암모니아가 아니다. 암모니아는 실리콘 옥시나이트라이드의 수소 함유량에 바람직하지 않게 기여하는 상기 암모리아의 수소 함유량 때문에 선호되지 않는다.
도 6에 도시된 바와같이, 다음 단계 S605에서, 실리콘 함유 가스의 제 1량이 상기 PECVD 장치에 개시된다. 한 실시예에서, 단계 S605는 단계 S604가 완료될 시에 개시된다. 또다른 실시예에서, 단계 S605는 단계 S604의 완료 후에 실질적으로 즉시 개시된다. 실리콘 함유 가스의 흐름은 도 5에 도시된 바와같이, 실리콘 옥시나이트라이드 스페이서 층(114)의 형성의 개시를 초래한다.
단계 S605에서 상기 PECVD 장치에 제공된 실리콘 함유 가스의 흐름은 산소 함유 가스와 질소 함유 가스중 어느 하나 또는 둘다의 흐름에 근거한 화학량론 량보다 실질적으로 적다. 실리콘 함유 가스의 흐름을 초기에 제한하는 목적은 상기 PECVD 반응 혼합물에 실리콘의 초과 존재를 방지하고 이로 인해 금속 규화물들의 형성을 피하는 것이다. 실리콘 함유 가스의 흐름이 상기 화학량론 량에 가깝게 또는 그 이상으로 초기에 제공된다면, 금속 규화물들이 상기 금속 게이트 전극의 표면 상에나, 또는 상기 금속 게이트 전극과 상기 실리콘 옥시나이트라이드 스페이서(114) 간의 인터페이스 중 어느 하나에 형성될 수도 있다. 아화학량론 량의 실리콘을 제공함으로써, 산소 및 질소 함유 가스들의 량에 관하여, 실질적으로 어떠한 규화물도 상기 금속 게이트 전극(110)의 표면 상에나, 또는 상기 금속 게이트 전극(110)과 상기 실리콘 옥시나이트라이드 스페이서(114) 간의 인터페이스 중 어느 하나에 형성되지 않는다. 실리콘 함유 가스에 이용가능한 초기량의 프리 실리콘이 더 많다면, 상기 금속 게이트 전극(110)의 금속을 상기 PECVD 장치에 제공된 실리콘과 반응시켜, 이러한 금속 규화물이 형성된다.
단계 S605에서 상기 PECVD 장치에 제공되는 실리콘 함유 가스의 량이 완전히 제한되기 때문에, 실리콘 옥시나이트라이드 층(114)의 형성의 속도가 상기 단계 동안 느리다. 예를 들어, 단계 S605 동안 상기 층의 형성의 초기 단계에서, 실리콘 옥시나이트라이드의 증착 속도는 초당 약 5에서 약 50 옹스트롬들까지의 범위에 있을 수 있고, 한 실시예에선 초당 약 25 옹스트롬들일 수 있다. 상기 속도는 예를 들어 300 내지 1000 옹스트롬들의 두께로의 SiON 층의 형성에 대해 경제적인 것으로 고려되지 않는다.
한 실시예에서, 상기 실리콘 함유 가스는 실란(silane) SiH4 이다. 또다른 실시예에서, 상기 실리콘 함유 가스는 디클로로실란(dichlorosilane) 이다. TEOS와 같은 실리콘 함유 물질이 사용될 수도 있지만, 상기 PECVD 공정에 의해 형성된 실리콘 옥시나이트라이드 스페이서(114)에 저 레벨의 수소를 유지하는 것이 바람직하기 때문에, 이 물질의 수소의 고 레벨은 바람직하지 않다.
도 6에 도시된 바와같이, 다음 단계 S606에서, 상기 PECVD 장치에 실리콘 함유 가스의 흐름은 단계 S605에 제공된 량보다는 증가된다. 한 실시예에서, 단계 S606는 단계 S605가 완료된 후에 개시된다. 또다른 실시예에서, 단계 S606는 단계 S605의 완료 후에 실질적으로 즉시 개시된다. 실리콘 함유 가스의 흐름은 도 5에 도시된 바와같이, 실리콘 옥시나이트라이드 스페이서 층(114)의 또다른 형성을 초래한다. 한 실시예에서, 실리콘 함유 가스의 흐름은 약 2 에서 약 20초까지의 범위의 기간 동안 단계 S606 에서 계속된다. 한 실시예에서, 상기 기간은 약 3 에서 약 10초까지의 범위이다.
실리콘 함유 가스의 증가된 흐름으로 인해, 실리콘 옥시나이트라이드 형성의 속도 역시 증가된다. 한 실시예에서, 상기 속도는 극적으로 증가된다. 예를 들어, 단계 S606 동안, 상기 층의 형성의 상기 단계에서, 실리콘 옥시나이트라이드의 증착 속도는 초당 약 100 에서 약 150 옹스트롬들까지의 범위내에서 증가될 수도 있고, 한 실시예에선, 초당 약 125 옹스트롬들이다. 상기 속도는 예를 들어 300 내지 1000 옹스트롬들의 두께로의 SiON 층의 형성에 대해 경제적인 것으로 고려된다.
한 실시예에서, 실리콘 함유 가스의 흐름은 약 200 에서 약 1000 옹스트롬들두께까지 변동하는 실리콘 옥시나이트라이드의 층이 증착될 때까지 계속된다. 또다른 실시예에서, 상기 두께는 약 250 에서 약 750 옹스트롬들까지 변동한다. 또다른 실시예에서, 상기 두께는 약 300 에서 약 600 옹스트롬들까지 변동하고, 또다른 실시예에선 약 400 옹스트롬들이다.
한 실시예에서, 상기 PECVD 공정은 약 300℃에서 약 600℃ 까지의 범위내의 온도에서 실행된다.
한 실시예에서, 상기 실리콘 옥시나이트라이드 스페이서(114)의 실리콘 결핍 부분은 상기 실리콘 옥시나이트라이드 스페이서(114)의 전체 두께의 약 25% 에서 약 40% 까지를 포함하고, 한 실시예에선, 상기 실리콘 옥시나이트라이드 스페이서(114)의 전체 두께의 약 33%이다. 앞서 나타낸 바와같이, 상기 실리콘 옥시나이트라이드 스페이서(114)의 상기 실리콘 결핍 부분은 X-레이 광전자 분광법 판정이나 또는 상기 실리콘 옥시나이트라이드의 반응 지수의 판정중 하나 또는 둘다에 근거하여 상기 스페이서(114)의 나머지와는 구별된다.
상기 실리콘 옥시나이트라이드 스페이서(114)의 증착에 뒤이어, 상기 금속 게이트 전극(110)을 지나 연장된 상기 스페이서(114)의 상기 부분들은 도 1에 도시된 상기 실리콘 옥시나이트라이드 스페이서(114)를 형성하기 위해 제거된다. 한 실시예에서, 상기 스페이서(114)의 상기 부분들은 적당한 포토리쏘그래피, 마스킹 또는 에칭 단계들의 사용에 의해 제거된다. 종래의 기술에서 공지된 다른 방법들 역시 상기 실리콘 옥시나이트라이드 스페이서(114)의 이들 부분들의 제거를 위해 사용될 수 있다.
상기 금속 게이트 전극(110)과 상기 실리콘 옥시나이트라이드 스페이서(114)의 형성동안 소정의 선택되고 적합한 지점에서, 상기 최초 반도체 디바이스(100)가 도 1에 도시된 소스 및 드레인(104, 106)의 형성을 위해 적합한 주입 공정들을 필요로 할 수 있다. 한 실시예에서, 상기 주입은 상기 금속 게이트 전극(110)의 형성 이후에 실행되나 상기 실리콘 옥시나이트라이드 스페이서(114)의 증착에 앞서 실행된다. 또다른 실시예에서, 상기 주입은 상기 금속 게이트 전극(110)의 형성과 상기 실리콘 옥시나이트라이드 스페이서(114)의 증착 둘다에 뒤이어 실행될 수도 있다. 또다른 실시예에서, 상기 주입은 도 1의 상기 실리콘 옥시나이트라이드 스페이서(114)가 획득되는 상기 실리콘 옥시나이트라이드 스페이서(114)의 초과 부분들은 제거에 뒤이어 실행될 수도 있다.
상기 금속 게이트 전극(110)과, 상기 실리콘 옥시나이트라이드 스페이서(114)와, 그리고 상기 소스 및 드레인(104, 106)의 형성의 완료 시에, 도 1에 도시된 반도체 디바이스(100)가 획득된다. 그 후, 상기 반도체 디바이스(100)는 또한 본 발명의 공정이 일부인 제조 방법에 적합하게 처리될 수도 있다.
비록, 본 발명이 본 명세서에서 특정 실시예들과 함께 설명되었지만, 전술한 설명에 비추어 볼 때 이분야의 기술에 숙련된 자에게는 다수의 대안, 변경 및 변형이 명백할 것이다. 따라서, 첨부된 청구범위의 정신 및 범위내에 속하는 바와같은 모든 이러한 대안, 변경 및 변형을 포함하고자 한다.
본 발명은 금속 게이트 전극과 실리콘 옥시나이트라이드 유전층 간의 인터페이스에 규화물을 형성치 않거나 또는 실질적으로 어떠한 규화물도 형성하지 않으면서, 금속 게이트 전극상에 실리콘 옥시나이트라이드 유전층을 형성하는 방법을 제공한다. 따라서, 본 발명은 불필요한 금속 규화물을 형성하지 않고도, 금속 게이트 전극이나 또는 다른 금속 구조위에 실리콘 함유 유전층을 형성하는 것과 관련된 종래 기술의 문제를 극복한다. 결과적으로, 매우 적은 치수들의 금속 게이트 전극들에 대한 수요들에 부합되면서도 상기 금속 게이트 전극으로서의 금속의 효력이 유지될 수 있다. 현재 기술된 방법은 기존의 제조 공정들에 쉽게 통합될 수 있어, 고비용의 재설계 및 재설비를 피할 수 있다.

Claims (20)

  1. 금속 게이트 전극을 포함하는 반도체 디바이스를 제조하는 공정으로서,
    반도체 기판을 제공하는 단계와;
    상기 반도체 기판 상에 금속 게이트 전극을 형성하는 단계와; 그리고
    상기 금속 게이트 전극의 표면 상에 PECVD에 의해 실리콘 옥시나이트라이드 스페이서를 형성하는 단계를 포함하여 구성되며,
    여기서 상기 실리콘 옥시나이트라이드 스페이서는 초기 실리콘 결핍 조건 하에서 형성되며, 상기 초기 실리콘 결핍 조건에서는 적어도 하나의 실리콘 함유 물질의 제1의 화학량론 량이 PECVD 장치에 제공되고, 상기 적어도 하나의 실리콘 함유 물질의 제1의 화학량론 량은 적어도 하나의 다른 반응 물질의 화학량론 량에 비해 감소된 화학량론 량이며, 상기 실리콘 옥시나이트라이드 스페이서의 형성으로 인해, 어떠한 규화물도 상기 금속 게이트 전극과 상기 실리콘 옥시나이트라이드 스페이서의 인터페이스에 형성되지 않는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  2. 제1항에 있어서,
    상기 PECVD에 의해 상기 실리콘 옥시나이트라이드 스페이서를 형성하는 단계는 제공된 상기 적어도 하나의 실리콘 함유 물질을 증가시킨 제2의 화학량론 량을 제공하는 것을 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  3. 제1항에 있어서,
    상기 실리콘 결핍 조건은 PECVD 장치에 산소 함유 물질 및 질소 함유 물질을 제공하되, 초기엔 상기 적어도 하나의 실리콘 함유 물질을 전혀 제공하지 않으나, 이후에 상기 산소 함유 물질 및 상기 질소 함유 물질에 추가하여 상기 적어도 하나의 실리콘 함유 물질의 상기 제1의 화학량론 량을 상기 PECVD 장치에 제공하는 것을 포함하며,
    여기서, 제공된 상기 적어도 하나의 실리콘 함유 물질의 상기 제1의 화학량론 량은 실리콘 옥시나이트라이드의 PECVD 증착을 위해 상기 산소 함유 물질 및 상기 질소 함유 물질에 관하여 아화학량론 량(sub-stoichiometric amount)의 실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  4. 제1항에 있어서,
    상기 금속 게이트 전극의 표면에는 어떠한 금속 규화물도 형성되지 않는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  5. 제1항에 있어서,
    상기 PECVD 장치에서의 공정은 300℃ 내지 600℃ 범위 내의 온도에서 실행되는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  6. 제3항에 있어서,
    상기 산소 함유 물질은 아산화질소(N2O)인 것을 특징으로 하는 반도체 디바이스 제조 공정.
  7. 제3항에 있어서,
    상기 질소 함유 물질은 질소(N2)인 것을 특징으로 하는 반도체 디바이스 제조 공정.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 실리콘 함유 물질은 실란(SiH4)인 것을 특징으로 하는 반도체 디바이스 제조 공정.
  9. 제 1 항에 있어서,
    상기 금속 게이트 전극은 Mo, Ni, Ta, Al, Co, Cu, Re, Ti, 또는 W을 포함하거나 혹은 이들의 2개 이상의 혼합물 또는 합금을 포함하거나 또는 TaN, TaSiN, WN, WSiN 중 하나 또는 그 이상을 포함하는 도전성 금속 질화물로 이루어지는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  10. 삭제
  11. 제1항에 있어서,
    결핍 실리콘 조건(starving silicon conditions) 하에서 증착된 상기 실리콘 옥시나이트라이드 스페이서의 제 1 부분은 1.6 내지 1.9 범위 내의 굴절률을 갖고, 비-결핍 실리콘 조건(non-starving silicon conditions) 하에서 증착된 상기 실리콘 옥시나이트라이드 스페이서의 제 2 부분은 1.95 내지 2.3 범위 내의 굴절률을 갖는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  12. 금속 게이트 전극을 포함하는 반도체 디바이스를 제조하는 공정으로서,
    반도체 기판을 제공하는 단계와;
    상기 반도체 기판 상에 금속 게이트 전극을 형성하는 단계와; 그리고
    실리콘 함유 물질 없이 산소 함유 물질 및 질소 함유 물질을 PECVD 장치에 제공한 다음, 상기 산소 함유 물질 및 상기 질소 함유 물질에 추가하여 적어도 하나의 실리콘 함유 물질의 제1의 화학량론 량을 상기 PECVD 장치에 제공함으로써, 상기 PECVD 장치에서의 상기 금속 게이트 전극의 표면 상에 규화물이 없는 유전체 스페이서를 형성하는 단계를 포함하여 구성되며,
    여기서, 제공되는 상기 적어도 하나의 실리콘 함유 물질의 상기 제1의 화학량론 량은, 실리콘 옥시나이트라이드의 PECVD 증착을 위해, 상기 산소 함유 물질 및 상기 질소 함유 물질에 관하여 아화학량론 량의 실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  13. 제12항에 있어서,
    상기 실리콘 함유 물질의 상기 제1의 화학량론 량에 대해 상기 적어도 하나의 실리콘 함유 물질을 증가시킨 제2의 화학량론 량을 상기 PECVD 장치에 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  14. 제13항에 있어서,
    상기 적어도 하나의 실리콘 함유 물질을 증가시킨 상기 제2의 화학량론 량은 실리콘 옥시나이트라이드의 형성을 위한 화학량론적 실리콘 량을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  15. 제12항에 있어서,
    상기 금속 게이트 전극의 표면에는 어떠한 금속 규화물도 형성되지 않는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  16. 금속 게이트 전극을 포함하는 반도체 디바이스를 제조하는 공정으로서,
    반도체 기판을 제공하는 단계와;
    상기 반도체 기판 상에 금속 게이트 전극을 형성하는 단계와; 그리고
    (a) 실리콘 함유 물질 없이 산소 함유 물질 및 질소 함유 물질을 PECVD 장치에 제공한 다음, 상기 산소 함유 물질 및 상기 질소 함유 물질에 추가하여 적어도 하나의 실리콘 함유 물질의 제1의 화학량론 량을 상기 PECVD 장치에 제공함으로써, 여기서, 제공되는 상기 적어도 하나의 실리콘 함유 물질의 상기 제1의 화학량론 량은 실리콘 옥시나이트라이드의 PECVD 증착을 위해 상기 산소 함유 물질 및 상기 질소 함유 물질에 관하여 아화학량론 량의 실리콘을 포함하고, 그리고 이후 (b) 상기 실리콘 함유 물질의 상기 제1의 화학량론 량에 대해 상기 적어도 하나의 실리콘 함유 물질을 증가시킨 제2의 화학량론 량을 상기 PECVD 장치에 제공함으로써, 상기 PECVD 장치에서의 상기 금속 게이트 전극의 표면에 규화물이 없는 유전체 스페이서를 형성하는 단계를 포함하여 구성되며, 여기서, 상기 금속 게이트 전극의 표면에는 어떠한 금속 규화물도 형성되지 않는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  17. 제16항에 있어서,
    상기 적어도 하나의 실리콘 함유 물질을 증가시킨 상기 제2의 화학량론 량은 실리콘 옥시나이트라이드의 형성을 위한 화학량론적 실리콘 량을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  18. 제16항에 있어서,
    상기 PECVD 장치에서의 공정은 300℃ 내지 600℃ 범위 내의 온도에서 실행되는 것을 특징으로 하는 반도체 디바이스 제조 공정.
  19. 제 16 항에 있어서,
    상기 산소 함유 물질은 아산화질소(N2O)인 것을 특징으로 하는 반도체 디바이스 제조 공정.
  20. 제 16 항에 있어서,
    상기 질소 함유 물질은 질소(N2)인 것을 특징으로 하는 반도체 디바이스 제조 공정.
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