KR100885972B1

KR100885972B1 - 오버레이 오차를 측정하는 반도체 디바이스, 오버레이오차를 측정하는 방법, 리소그래피 장치 및 디바이스 제조방법

Info

Publication number: KR100885972B1
Application number: KR1020070091182A
Authority: KR
Inventors: 머시 두사; 악셀 낙캐르츠; 구스타프 베르해겐
Original assignee: 에이에스엠엘 네델란즈 비.브이.
Priority date: 2006-09-08
Filing date: 2007-09-07
Publication date: 2009-02-26
Also published as: TWI383433B; US7786477B2; KR20080023203A; US20080061291A1; US7704850B2; JP2008066728A; JP4584967B2; CN101202268A; TW200832507A; CN101202268B; US20080149925A1

Abstract

반도체 기판 상의 오버레이 오차를 결정하는 반도체 디바이스는 제 1 및 제 2 트랜지스터를 포함한다. 각각의 트랜지스터는 게이트와 연계된 2 개의 확산 영역들을 포함하고, 각각의 트랜지스터의 확산 영역들은 제 1 방향으로 배치된다. 제 2 트랜지스터는 제 1 방향에 수직인 제 2 방향으로 제 1 트랜지스터에 인접하여 배치된다. 제 1 및 제 2 게이트는 각각 균일하지 않은 형상을 가지며, 제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위된다.

Description

오버레이 오차를 측정하는 반도체 디바이스, 오버레이 오차를 측정하는 방법, 리소그래피 장치 및 디바이스 제조 방법{SEMICONDUCTOR DEVICE FOR MEASURING AN OVERLAY ERROR, METHOD FOR MEASURING AN OVERLAY ERROR, LITHOGRAPHIC APPARATUS AND DEVICE MANUFACTURING METHOD}

본 발명은 오버레이 오차(overlay error)를 측정하는 반도체 디바이스, 오버레이 오차를 측정하는 방법, 리소그래피 장치 및 디바이스를 제조하는 방법에 관한 것이다.

리소그래피 장치는 기판 상에, 통상적으로는 기판의 타겟부 상에 원하는 패턴을 적용시키는 기계이다. 리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조시에 사용될 수 있다. 그 상황에서, 대안적으로 마스크 또는 레티클이라 칭하는 패터닝 디바이스가 IC의 개별층 상에 형성될 회로 패턴을 생성하기 위해 사용될 수 있다. 이 패턴은 기판(예컨대, 실리콘 웨이퍼) 상의 (예를 들어, 한 개 또는 수 개의 다이의 부분을 포함하는) 타겟부 상으로 전사(transfer)될 수 있다. 패턴의 전사는 통상적으로 기판 상에 제공된 방사선-감응재(레지스트)층 상으로의 이미징(imaging)을 통해 수행된다. 일반적으로, 단일 기판은 연속하여 패터닝되는 인접 한 타겟부들의 네트워크를 포함할 것이다. 공지된 리소그래피 장치는, 한번에 타겟부 상으로 전체 패턴을 노광함으로써 각각의 타겟부가 조사(irradiate)되는 소위 스테퍼, 및 방사선 빔을 통해 주어진 방향("스캐닝"- 방향)으로 패턴을 스캐닝하는 한편, 이 방향과 평행한 방향(같은 방향으로 평행한 방향) 또는 역-평행 방향(반대 방향으로 평행한 방향)으로 기판을 동기적으로 스캐닝함으로써 각각의 타겟부가 조사되는 소위 스캐너를 포함한다. 또한, 기판 상에 패턴을 임프린트(imprint)함으로써 패터닝 디바이스로부터 기판으로 패턴을 전사할 수도 있다.

집적 회로는 앞서 설명된 그 특정 패턴에 따라 각각 패터닝되는 복수의 개별층으로 형성된다. 각각의 패터닝된 층은, 디자인에 따른 집적 회로가 형성될 수 있음을 보장하기 위해 층이 위치되는 이전 패터닝된 층(들)과의 소정 정렬 또는 오버레이를 가져야 한다. 이를 위해, 리소그래피 처리는 모든 패턴들이 서로에 대해 정렬될 것을 요구한다. 정렬의 정확성에 대한 측정은 소위 연속하는 패턴들 간의, 즉 앞서 생성된 패턴 상에 놓인 하나의 패턴의 오버레이이다. 오버레이의 미스매치(mismatch)는, 통상적으로 오버레이 오차라 칭한다.

오버레이는 제 1 패터닝 단계시 제 1 층에 생성되는 한 부분, 및 후속 패터닝 단계시 연속하는 층에 생성되는 또 다른 부분을 포함하는 오버레이 마커(overlay marker)들에 의해 광학적으로 측정될 수 있다. 두 부분들의 상대 위치가 오버레이에 대한 측정으로서 사용된다. 이 절차는 집적 회로의 생산 스테이지 동안 필요한 만큼 여러 번 반복될 수 있다.

또한, 오버레이는 기본적으로 오버레이에 대한 산출을 연관(correlate)시키 는 전기적 측정들에 의해 집적 회로의 생산 스테이지가 완료된 이후에 측정될 수도 있다. 이러한 전기적 측정들은, 전형적으로 간단한 불린 결과(Boolean result)들, 즉 두 층들 사이에 쇼트(short)가 존재하거나 존재하지 않는다는 결과를 제공한다. 전형적으로, 종래 기술은 특정한 오버레이 오차가 도달되는 경우에 쇼트들 또는 오픈(open)들을 생성하는 다양한 알려진 변위들을 갖는 구조체들의 어레이들 상에 전기적 측정들을 적용시킨다. 모든 구조체들이 측정되고, 작용하는 것(working)/작용하지 않는 것 사이의 한계점(breaking point)이 오버레이를 결정한다. 오버레이 오차는 빌트인 변위(built-in displacement)보다 작은 정밀도로 결정될 수는 없다. 이러한 방식이 작용하는데 있어서의 단점은, 매우 미세한(fine-grained) 측정은 많은 양의 구조체들 및 측정들을 요구한다는 것이다.

종래 기술로부터의 방법에 비해 상대적으로 높은 정밀도로의 전기적 측정에 의한 오버레이의 결정을 포함하는 디바이스를 제조하는 방법을 갖는 것이 바람직하다.

일 실시형태에서, 본 발명은 제 1 트랜지스터(transistor) 및 제 2 트랜지스터를 포함한 반도체 기판 상의 오버레이 오차를 결정하는 반도체 디바이스에 관한 것이고,

제 1 트랜지스터는 제 1 게이트(gate)와 연계된 제 1 및 제 2 확산 영역(diffusion region)을 포함하며,

제 2 트랜지스터는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하고,

제 1 및 제 2 게이트는 각각 균일하지 않은(non-uniform) 형상을 가지며,

제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호(opposite sign)를 갖는 방식으로 방위된다.

본 발명은 앞서 설명된 바와 같이 단지 오버레이 오차의 불연속 값들을 결정하게 하는 종래 기술의 방법과는 대조적으로, 연속적인 스케일 상에서 오버레이 오차를 측정하게 하는 것이 유리하다.

제 2 실시형태에서, 본 발명은 반도체 기판 상의 오버레이 오차를 결정하는 반도체 디바이스의 제작 방법에 관한 것이고, 상기 방법은:

- 반도체 기판 상에 제 1 트랜지스터 및 제 2 트랜지스터를 제공하는 단계;

- 제 1 트랜지스터에 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 제공하는 단계; 및

- 제 2 트랜지스터에 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 제공하는 단계를 포함하며, 상기 방법은:

- 제 1 및 제 2 트랜지스터를 각각 형성하는 반도체 기판의 제 1 및 제 2 반도체 표면 영역을 형성하는 단계; 및

- 제 1 반도체 표면 영역 상에 제 1 게이트를 생성하고, 제 2 반도체 표면 영역 상에 제 2 게이트를 생성하는 단계를 더 포함하고,

제 1 및 제 2 게이트는 각각 균일하지 않은 형상을 가지며,

제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위된다.

제 3 실시형태에서, 본 발명은 반도체 기판 상의 리소그래피 패턴의 오버레이 오차를 측정하는 방법에 관한 것이고, 리소그래피 패턴은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 1 이상의 반도체 디바이스를 포함하며,

제 1 트랜지스터는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하고,

제 2 트랜지스터는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하며,

제 1 및 제 2 게이트는 각각 균일하지 않은 형상을 갖고,

제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되며, 상기 방법은:

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터의 제 1 값을 결정하는 단계,

- 1 이상의 반도체 디바이스의 제 2 트랜지스터의 디바이스 파라미터의 제 2 값을 결정하는 단계, 및

- 제 1 트랜지스터의 디바이스 파라미터의 제 1 값과 제 2 트랜지스터의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하는 단계를 포함한다.

제 4 실시형태에서, 본 발명은 방사선 빔을 컨디셔닝(condition)하도록 구성된 조명 시스템; 패터닝된 방사선 빔을 형성하기 위해 방사선 빔의 단면에 패턴을 부여할 수 있는 패터닝 디바이스를 지지하도록 구성된 패터닝 디바이스 지지체; 기판을 유지하도록 구성된 기판 테이블; 기판 테이블의 위치를 결정하는 간섭계 디바이스; 및 기판의 타겟부 상에 패터닝된 방사선 빔을 투영하도록 구성된 투영 시스템을 포함한 리소그래피 장치에 관한 것이고,

리소그래피 장치는 입력 포트(input port), 프로세서(processor), 메모리(memory) 및 출력 포트(output port)를 더 포함하며,

프로세서는 입력 포트, 메모리 및 출력 포트에 연결되고, 입력 포트를 통해 1 이상의 반도체 디바이스에 전기적으로 연결하도록 배치되며,

1 이상의 반도체 디바이스는 제 1 트랜지스터 및 제 2 트랜지스터를 포함한 반도체 기판 상의 오버레이 오차를 결정하도록 배치되고,

제 1 트랜지스터는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하며,

제 1 및 제 2 게이트는 각각 균일하지 않은 형상을 가지며,

제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되고, 프로세서는:

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터의 제 1 값을 포함한 제 1 신호를 수신하고;

- 1 이상의 반도체 디바이스의 제 2 트랜지스터의 디바이스 파라미터의 제 2 값을 포함한 제 2 신호를 수신하며;

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터의 제 1 값과 제 2 트랜지스터의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하고;

- 디바이스 파라미터 차이로부터 오버레이 오차 값을 결정하도록 배치된다.

제 5 실시형태에서, 본 발명은 컴퓨터에 의해 로딩(load)되기 위한 컴퓨터 판독가능한 매체 상의 컴퓨터 프로그램에 관한 것이고,

컴퓨터는 프로세서, 메모리, 입력 포트 및 출력 포트를 포함하며, 메모리는 프로세서에 연결되고, 입력 포트 및 출력 포트는 각각 프로세서에 연결되며, 컴퓨터는 리소그래피 장치의 일부분이고, 리소그래피 장치는 방사선 빔을 컨디셔닝하도록 구성된 조명 시스템; 패터닝된 방사선 빔을 형성하기 위해 방사선 빔의 단면에 패턴을 부여할 수 있는 패터닝 디바이스를 지지하도록 구성된 패터닝 디바이스 지지체; 기판을 유지하도록 구성된 기판 테이블; 기판 테이블의 위치를 결정하는 간섭계 디바이스; 및 기판의 타겟부 상에 패터닝된 방사선 빔을 투영하도록 구성된 투영 시스템을 포함하며,

프로세서는 입력 포트를 통해 1 이상의 반도체 디바이스에 전기적으로 연결하도록 배치되고,

1 이상의 반도체 디바이스는 제 1 트랜지스터 및 제 2 트랜지스터를 포함한 반도체 기판 상의 오버레이 오차를 결정하도록 배치되며,

제 2 트랜지스터는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하 며,

제 1 및 제 2 게이트는 각각 균일하지 않은 형상을 갖고,

제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되며, 로딩된 이후에 컴퓨터 프로그램물은 프로세서로 하여금:

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터의 제 1 값을 포함한 제 1 신호를 수신하는 단계;

- 1 이상의 반도체 디바이스의 제 2 트랜지스터의 디바이스 파라미터의 제 2 값을 포함한 제 2 신호를 수신하는 단계; 및

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터의 제 1 값과 제 2 트랜지스터의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하는 단계를 수행하게 한다.

제 6 실시형태에서, 본 발명은 패터닝 디바이스로부터 기판 상으로 리소그래피 패턴을 전사하는 단계를 포함한 디바이스 제조 방법에 관한 것이고,

상기 방법은 반도체 기판 상의 리소그래피 패턴의 오버레이 오차를 측정하는 단계를 더 포함하며,

리소그래피 패턴은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 1 이상의 반도체 디바이스의 일부분을 포함하고,

제 1 트랜지스터는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하 며,

제 1 및 제 2 게이트는 각각 균일하지 않은 형상을 가지며,

제 2 게이트는 제 1 게이트의 방위에 대해, 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되고, 상기 방법은:

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터를 결정하는 단계;

- 1 이상의 반도체 디바이스의 제 2 트랜지스터의 디바이스 파라미터를 결정하는 단계; 및

- 1 이상의 반도체 디바이스의 제 1 트랜지스터의 디바이스 파라미터의 제 1 값과 제 2 트랜지스터의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하는 단계를 포함한다.

도 1은 본 발명의 일 실시예에 따른 리소그래피 장치를 개략적으로 도시한다. 상기 장치는:

- 방사선 빔(B)(예를 들어, UV 방사선 또는 EUV 방사선)을 컨디셔닝하도록 구성된 조명 시스템(일루미네이터)(IL);

- 패터닝 디바이스(예를 들어, 마스크)(MA)를 지지하도록 구성되고, 소정 파라미터들에 따라 패터닝 디바이스를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결된 지지 구조체(예를 들어, 마스크 테이블)(MT);

- 기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 유지하도록 구성되고, 소정 파라미터들에 따라 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결된 기판 테이블(예를 들어, 웨이퍼 테이블)(WT); 및

- 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성된 투영 시스템(예를 들어, 굴절 투영 렌즈 시스템)(PS)을 포함한다.

조명 시스템은 방사선을 지향, 성형, 또는 제어하기 위하여, 굴절, 반사, 자기, 전자기, 정전기 또는 다른 형태의 광학 구성요소들, 또는 여하한의 그 조합과 같은 다양한 형태의 광학 구성요소들을 포함할 수 있다.

지지 구조체는 패터닝 디바이스를 지지, 즉 그 무게를 견딘다. 이는 패터닝 디바이스의 방위, 리소그래피 장치의 디자인, 및 예를 들어 패터닝 디바이스가 진공 환경에서 유지되는지의 여부와 같은 다른 조건들에 의존하는 방식으로 패터닝 디바이스를 유지한다. 지지 구조체는 패터닝 디바이스를 유지하기 위해 기계적, 진공, 정전기, 또는 다른 클램핑 기술들을 이용할 수 있다. 지지 구조체는, 예를 들어 필요에 따라 고정되거나 이동가능할 수 있는 프레임 또는 테이블일 수 있다. 지지 구조체는, 패터닝 디바이스가 예를 들어 투영 시스템에 대해 원하는 위치에 있을 것을 보장할 수 있다. 본 명세서의 "레티클" 또는 "마스크"라는 용어의 어떠한 사용도 "패터닝 디바이스"라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.

본 명세서에서 사용되는 "패터닝 디바이스"라는 용어는, 기판의 타겟부에 패턴을 생성하기 위해서, 방사선 빔의 단면에 패턴을 부여하는데 사용될 수 있는 여하한의 디바이스를 언급하는 것으로 폭넓게 해석되어야 한다. 방사선 빔에 부여된 패턴은, 예를 들어 상기 패턴이 위상-시프팅 피처(phase-shifting feature)들 또는 소위 어시스트 피처(assist feature)들을 포함하는 경우, 기판의 타겟부 내의 원하는 패턴과 정확히 일치하지 않을 수도 있다는 것을 유의하여야 한다. 일반적으로, 방사선 빔에 부여된 패턴은 집적 회로와 같이 타겟부에 생성될 디바이스 내의 특정 기능 층에 해당할 것이다.

패터닝 디바이스는 투과형 또는 반사형일 수 있다. 패터닝 디바이스의 예로는 마스크, 프로그램가능한 거울 어레이, 및 프로그램가능한 LCD 패널들을 포함한다. 마스크는 리소그래피 분야에서 잘 알려져 있으며, 바이너리(binary)형, 교번 위상-시프트형 및 감쇠 위상-시프트형과 같은 마스크 타입뿐만 아니라, 다양한 하이브리드(hybrid) 마스크 타입들을 포함한다. 프로그램가능한 거울 어레이의 일 예시는 작은 거울들의 매트릭스 구성을 채택하며, 그 각각은 입사하는 방사선 빔을 상이한 방향으로 반사시키도록 개별적으로 기울어질 수 있다. 기울어진 거울들은 거울 매트릭스에 의해 반사되는 방사선 빔에 패턴을 부여한다.

본 명세서에서 사용되는 "투영 시스템"이라는 용어는, 사용되는 노광 방사선에 대하여, 또는 침지 액체의 사용 또는 진공의 사용과 같은 다른 인자들에 대하여 적절하다면, 굴절, 반사, 카타디옵트릭(catadioptric), 자기, 전자기 및 정전기 광 학 시스템, 또는 여하한의 그 조합을 포함하는 여하한의 타입의 투영 시스템을 내포하는 것으로서 폭넓게 해석되어야 한다. 본 명세서의 "투영 렌즈"라는 용어의 어떠한 사용도 "투영 시스템"이라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.

본 명세서에 도시된 바와 같이, 상기 장치는 (예를 들어, 투과 마스크를 채택하는) 투과형으로 구성된다. 대안적으로, 상기 장치는 (예를 들어, 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이를 채택하거나, 반사 마스크를 채택하는) 반사형으로 구성될 수 있다.

리소그래피 장치는 2 개(듀얼 스테이지) 이상의 기판 테이블 (및/또는 2 이상의 마스크 테이블)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 기계에서는 추가 테이블이 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 노광에 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비작업 단계가 수행될 수 있다.

또한, 리소그래피 장치는 투영 시스템과 기판 사이의 공간을 채우기 위해서, 기판의 전체 또는 일부분이 비교적 높은 굴절률을 갖는 액체, 예컨대 물로 덮일 수 있는 형태로도 구성될 수 있다. 또한, 침지 액체는 리소그래피 장치 내의 다른 공간들, 예를 들어 마스크와 투영 시스템 사이에도 적용될 수 있다. 침지 기술은 투영 시스템의 개구수(numerical aperture)를 증가시키는 기술로 당업계에 잘 알려져 있다. 본 명세서에서 사용되는 "침지"라는 용어는 기판과 같은 구조체가 액체 내에 담그어져야 함을 의미하는 것이라기보다는, 노광시 액체가 투영 시스템과 기판 사이에 놓이기만 하면 된다는 것을 의미한다.

도 1을 참조하면, 일루미네이터(IL)는 방사선 소스(SO)로부터 방사선 빔을 수용한다. 예를 들어, 상기 소스가 엑시머 레이저(excimer laser)인 경우, 상기 소스 및 리소그래피 장치는 별도의 개체일 수 있다. 이러한 경우, 상기 소스는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 상기 방사선 빔은 예를 들어 적절한 지향 거울 및/또는 빔 익스팬더(beam expander)를 포함하는 빔 전달 시스템(BD)의 도움으로, 소스(SO)로부터 일루미네이터(IL)로 통과된다. 다른 경우, 예를 들어 상기 소스가 수은 램프인 경우, 상기 소스는 리소그래피 장치의 통합부일 수 있다. 상기 소스(SO) 및 일루미네이터(IL)는, 필요에 따라 빔 전달 시스템(BD)과 함께 방사선 시스템이라고 칭해질 수 있다.

상기 일루미네이터(IL)는 방사선 빔의 각도 세기 분포를 조정하는 조정기(AD)를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면 내의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 또한, 일루미네이터(IL)는 인티그레이터(IN) 및 콘덴서(CO)와 같이, 다양한 다른 구성요소들을 포함할 수도 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성(uniformity) 및 세기 분포를 갖기 위해, 방사선 빔을 컨디셔닝하는데 사용될 수 있다.

상기 방사선 빔(B)은 지지 구조체(예를 들어, 마스크 테이블(MT)) 상에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크(MA)) 상에 입사되며, 패터닝 디바이스에 의해 패터닝된다. 상기 마스크(MA)를 가로질렀으면, 상기 방사선 빔(B)은 투영 시스템(PS)을 통과하여 기판(W)의 타겟부(C) 상에 상기 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(IF)(예를 들어, 간섭계 디바이스, 리니어 인코더 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 또 다른 위치 센서(도 1에 명확히 도시되지 않음)는, 예를 들어 마스크 라이브러리(mask library)로부터의 기계적인 회수 후에, 또는 스캔하는 동안, 방사선 빔(B)의 경로에 대해 마스크(MA)를 정확히 위치시키는데 사용될 수 있다. 일반적으로, 마스크 테이블(MT)의 이동은, 장-행정 모듈(long-stroke module: 개략 위치설정) 및 단-행정 모듈(short-stroke module: 미세 위치설정)의 도움으로 실현될 수 있으며, 이는 제 1 위치설정기(PM)의 일부분을 형성한다. 이와 유사하게, 기판 테이블(WT)의 이동은 장-행정 모듈 및 단-행정 모듈을 이용하여 실현될 수 있으며, 이는 제 2 위치설정기(PW)의 일부분을 형성한다. (스캐너와는 대조적으로) 스테퍼의 경우, 마스크 테이블(MT)은 단-행정 액추에이터에만 연결되거나 고정될 수 있다. 마스크(MA) 및 기판(W)은 마스크 정렬 마크들(M1 및 M2) 및 기판 정렬 마크들(P1 및 P2)을 이용하여 정렬될 수 있다. 비록, 예시된 기판 정렬 마크들이 지정된(dedicated) 타겟부들을 차지하고 있지만, 그들은 타겟부들 사이의 공간들 내에 위치될 수도 있다(이들은 스크라이브-레인 정렬 마크(scribe-lane alignment mark)들로 알려져 있다). 이와 유사하게, 마스크(MA) 상에 1 이상의 다이가 제공되는 상황들에서, 마스크 정렬 마크들은 다이들 사이에 위치될 수 있다.

도시된 장치는 아래에 설명된 다음 모드들 중 1 이상에서 사용될 수 있다:

1. 스텝 모드에서, 마스크 테이블(MT) 및 기판 테이블(WT)은 기본적으로 정 지 상태로 유지되는 한편, 방사선 빔에 부여되는 전체 패턴은 한번에 타겟부(C) 상에 투영된다(즉, 단일 정적 노광(single static exposure)). 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다. 스텝 모드에서 노광 필드의 최대 크기는, 단일 정적 노광시에 이미징되는 타겟부(C)의 크기를 제한한다.

2. 스캔 모드에서, 마스크 테이블(MT) 및 기판 테이블(WT)은 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안에 동기적으로 스캐닝된다(즉, 단일 동적 노광(single dynamic exposure)). 마스크 테이블(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대(축소) 및 이미지 반전 특성에 의하여 결정될 수 있다. 스캔 모드에서, 노광 필드의 최대 크기는 단일 동적 노광시 타겟부의 (스캐닝 되지 않는 방향으로의) 폭을 제한하는 반면, 스캐닝 동작의 길이는 타겟부의 (스캐닝 방향으로의) 높이를 결정한다.

3. 또 다른 모드에서, 마스크 테이블(MT)은 프로그램가능한 패터닝 디바이스를 유지하여 기본적으로 정지된 상태로 유지되며, 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안, 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)이 각각 이동한 후, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이 하게 적용될 수 있다.

또한, 상술된 사용 모드들의 조합 및/또는 변형, 또는 완전히 다른 사용 모드들이 채택될 수도 있다.

도 2는 본 발명의 제 1 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 평면도이다.

반도체 기판(100) 상에서, 오버레이를 측정하는 반도체 디바이스(1)는 2 개의 전계 효과 트랜지스터(field effect transistor: T1 및 T2)를 포함한다.

제 1 전계 효과 트랜지스터(T1)는 Y 방향으로 연장되고, 제 1 확산 영역(A1), 제 2 확산 영역(A2), 및 제 1 확산 영역(A1)과 제 2 확산 영역(A2) 사이에 위치된 제 1 채널 영역(R1)(도시되지 않음)을 포함한다.

제 1 채널 영역(R1) 위에 비균일 게이트(non-uniform gate: G1 및 G2)가 위치되고, 이는 제 1 게이트부(G1) 및 제 2 게이트부(G2)를 포함한다. 제 1 게이트부(G1) 및 제 2 게이트부(G2)는 제 1 확산 영역(A1)과 제 2 확산 영역(A2) 사이에서 서로 평행하게 연장된다.

상기 게이트(G1 및 G2)는, 제 1 게이트부(G1)의 (Y 방향으로의) 게이트 길이가 제 2 게이트부(G2)의 게이트 길이와 다르다는 점에서 균일하지 않다: 즉, 채널 영역(R1) 상의 비균일 게이트의 제 1 게이트부(G1)는 제 1 확산 영역(A1)으로부터 제 2 확산 영역(A2)으로의 방향으로 길이 L1을 갖는다. 제 2 게이트부(G2)는 길이 L2를 갖는다. 제 1 게이트부(G1)의 길이(L1)는 제 2 게이트부(G2)의 길이(L2)에 비해 더 작다.

제 2 전계 효과 트랜지스터(T2)는 Y 방향에 수직인 제 2 방향(X 방향)으로 제 1 전계 효과 트랜지스터(T1)에 인접한다.

제 1 및 제 2 트랜지스터들은 격리 영역(isolation region), 예를 들어 STI(shallow trench isolation)에 의해 X 방향으로 서로 분리된다.

이 실시예에서, 제 2 전계 효과 트랜지스터(T2)는 제 1 전계 효과 트랜지스터(T1)와 실질적으로 유사한 레이아웃을 갖는다. 제 2 트랜지스터(T2)의 레이아웃은, Y 방향으로 연장되는 미러 라인(mirror line: M)에 대한 제 1 전계 효과 트랜지스터(T1)의 미러링된 이미지(mirrored image)이다.

제 2 트랜지스터(T2)는 Y 방향으로 연장되고, 제 3 확산 영역(A3), 제 4 확산 영역(A4), 및 제 3 확산 영역(A3)과 제 4 확산 영역(A4) 사이에 위치된 제 2 채널 영역(R2)(도시되지 않음)을 포함한다.

제 2 채널 영역(R2) 위에 제 2 비균일 게이트(G3 및 G4)가 위치되고, 이는 제 3 게이트부(G3) 및 제 4 게이트부(G4)를 포함한다.

제 2 전계 효과 트랜지스터(T2)의 제 3 게이트부(G3)는 미러 라인(M)에 수직인 라인 CG를 연결함으로써 인접한 제 1 전계 효과 트랜지스터(T1)의 제 2 게이트부(G2)에 연결된다.

제 2 비균일 게이트의 제 3 게이트부(G3)는 제 2 게이트부(G2)의 제 2 게이트 길이(L2)와 실질적으로 동일한 제 3 게이트 길이(L3)를 갖는다.

제 4 게이트부(G4)는 제 4 게이트 길이(L4)를 갖는다. 제 4 게이트부(G4)의 제 4 게이트 길이(L4)는 제 3 게이트부(G3)의 제 3 게이트 길이(L3)에 비해 더 작 다.

미러 라인(M)으로 미러링된 제 1 및 제 2 트랜지스터들(T1 및 T2)의 대칭적인 디자인으로 인해, 제 2 트랜지스터(T2)의 제 4 게이트부(G4)의 제 4 게이트 길이(L4)는 제 1 트랜지스터(T1)의 제 1 게이트부(G1)의 제 1 게이트 길이(L1)와 실질적으로 동일하다.

또한, 확산 영역들(A1, A2, A3 및 A4) 및 채널 영역들(R1 및 R2)의 (X 방향으로의) 크기(W)는 실질적으로 동일하다.

각각의 트랜지스터들(T1; T2)은 그 확산 영역들 중 하나(A1; A3)에 대한 제 1 확산 접촉(diffusion contact: C1; C3), 그 확산 영역들 중 다른 하나(A2; A4)에 대한 제 2 확산 접촉(C2; C4), 및 그 비균일 게이트(G1 및 G2; G3 및 G4)에 대한 게이트 접촉을 포함한다.

제 1 및 제 2 전계 효과 트랜지스터들은, 제 2 비균일 게이트가 제 1 비균일 게이트의 방위에 대해 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되어 있는 병렬식 구조체(parallel structure)들로 디자인된다.

이 실시예에서, 제 2 전계 효과 트랜지스터(T2)는 제 1 전계 효과 트랜지스터(T1)와 실질적으로 동일하고, 제 1 및 제 2 전계 효과 트랜지스터들은 실질적으로 대칭적인 미러링된 레이아웃으로 디자인된다. 따라서, 제 1 트랜지스터에서의 오버레이 오차의 영향의 제 1 진폭(amplitude)은 제 2 트랜지스터에서의 오버레이 오차의 영향의 제 2 진폭과 실질적으로 동일할 것이지만, 제 1 트랜지스터 상에서의 영향은 제 2 트랜지스터 상에서의 영향의 부호에 반대인 부호를 가질 것이다.

또 다른 실시예에서, 게이트 레벨 상에 연결 라인(CG)을 적용하는 대신에, 예를 들어 금속-1 레벨(metal-1 level)에서의 상호연결 라인(interconnect line)으로서 연결 라인이 구현될 수도 있다는 것을 유의하여야 한다.

앞서 설명된 반도체 디바이스는 표준 리소그래피 절차들을 이용하여 (예를 들어, CMOS 기술을 이용하여) 제조될 수 있다.

반도체 디바이스를 제조하는 단계는 다음 일련의 단계들을 포함할 수 있다(도 2, 도 4 및 도 5 참조).

반도체 기판 상에서, STI 영역들은 리소그래피, 에칭, 절연체(insulator)(예를 들어, 이산화규소(silicon dioxide))의 증착(deposition) 및 화학적 기계 연마(chemical mechanical polishing: CMP)의 시퀀스에 의해 정의된다. STI는 제 1 및 제 2 트랜지스터들(T1 및 T2)이 생성되기 위한 반도체 표면 영역들을 구분(demarcate)한다.

필요에 따라, 다음 단계에서 웰 주입(well implantation)들이 생성된다. 그 다음, 게이트 유전체(gate dielectric: G)가 기판의 반도체 표면 상에 증착되고, 뒤이어 게이트 재료가 증착된다. 그 후, 제 1 및 제 2 트랜지스터들(T1 및 T2)의 비균일 게이트들(G1 및 G2; G3 및 G4) 및 2 개의 게이트들 사이의 연결 라인(CG)이 리소그래피 및 에칭에 의해 정의된다. (마스크로서 게이트(들)을 이용하여) 추가 주입들이 수행될 수 있다. 다음 단계에서, 스페이서(spacer: SP)들이 생성된다. 그 후, 중도핑 드레인(heavily doped drain: HDD) 프로파일을 얻기 위해 소스(source)/드레인(drain) 영역들(A1, A2, A3 및 A4)이 주입된다. 그 이후, 소스/드레인 영역들 및 게이트들이 실리사이드(silicide)될 수 있다. 다음 단계에서, 접촉 스택(contact stack)의 증착, 상기 스택의 리소그래피, 접촉홀 에칭, (예를 들어, 텅스텐을 이용한) 접촉홀 필링(filling) 및 평탄화(planarisation)(CMP)에 의해, 소스 드레인 영역들에 대한 접촉들 및 비균일 게이트들에 대한 접촉이 형성된다.

본 발명에 따르면, 게이트들의 정의는 비균일 게이트들(G1 및 G2; G3 및 G4)의 생성을 포함한다.

앞서 설명된 본 발명에 따른 반도체 디바이스의 제조 공정은 단지 예시적인 것이며, 당업자에 의해 대안적인 구현들이 알려져 있다는 것을 유의하여야 한다.

아래에서, 도 4 및 도 5를 참조하여 제 1 및 제 2 트랜지스터들(T1 및 T2)의 구성이 더 상세히 설명될 것이다.

도 3은 제 1 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 원리를 예시한다.

도 3에서, 제 1 실시예에 따른 2 개의 반도체 디바이스들(1 및 1')이 도시된다.

반도체 디바이스(1; 1')에 의해 오버레이를 측정하는 원리는 한 쌍의 트랜지스터들을 매칭(match)하는 측정 기술에 기초한다. 실질적으로 동일한 전계 효과 트랜지스터들과 같은 디바이스들은, 이 전계 효과 트랜지스터들(T1 및 T2)이 반도체 기판 상에서 함께 비교적 가까이 이격되어 있는 경우에 실질적으로 동일한 성능을 갖는다. 본 명세서에서, 전계 효과 트랜지스터(들)의 성능은 온-전류(on-current), 오프-전류(off-current) 또는 트랜지스터의 임계 전압과 같은 디바이스 파라미터에 관한 것일 수 있다.

기본적인 전계 효과 트랜지스터들(즉, 각각의 트랜지스터가 단일 게이트를 가짐)의 1 이상의 성능 파라미터들을 측정하는 '매칭' 측정 기술은 당업계에 잘 알려져 있다. 이러한 기본적인 전계 효과 트랜지스터들에 대한 측정들은 측정된 파라미터 값들의 분포(distribution)를 갖는 결과들을 산출한다. 이러한 분포는, 전형적으로 한 쌍의 매칭 전계 효과 트랜지스터들의 제로차 값(zero difference value)으로 집중(center)된다.

본 발명에서, 트랜지스터 쌍들(T1 및 T2)을 매칭하는 분포는, 각각의 전계 효과 트랜지스터가 X 방향을 따라 비균일 게이트를 갖는다는 사실 때문에, 단지 제작시 게이트의 폭 방향으로(즉, X 방향을 따라) 오버레이 오차가 일어나지 않는 경우에만 집중된다.

비균일 게이트는 각각의 전계 효과 트랜지스터(T1; T2)를 하나의 게이트부(G1; G4)에 대한 제 1 트랜지스터부(P1; P4) 및 다른 게이트부(G2; G3)에 대한 제 2 트랜지스터부(P2; P3)로 효과적으로 분배한다.

따라서, 예를 들어 제 1 전계 효과 트랜지스터(T1) 상에서 측정된 디바이스 파라미터(Z)는 제 1 트랜지스터부(P1)에 관한 제 1 디바이스 파라미터 구성요소(ZP1) 및 제 2 트랜지스터부(P2)에 관한 제 2 디바이스 파라미터 구성요소(ZP2) 를 포함한다. 각각의 트랜지스터부(P1 및 P2)의 폭을 고려하면:

Z ≡ ZP1 * W1 + ZP2 * W2

이고, 이때 W1은 제 1 트랜지스터부(P1)의 폭이고, W2는 제 2 트랜지스터부의 폭이다(제 1 트랜지스터부(P1)의 채널 길이(L1)가 제 2 트랜지스터부(P2)의 채널 길이(L2)와 같지 않기 때문에, ZP1은 ZP2와 같지 않다는 것을 유의한다).

도 3의 윗부분에서, 오버레이 오차가 일어나지 않은 상황이 도시된다. 이 경우, 제 1 게이트부의 폭은 제 2 게이트부의 폭과 동일하며, 즉 채널 영역의 폭을 2로 나눈 것: W/2이다(즉, W1 = W2 = W/2).

제 2 전계 효과 트랜지스터(T2)는 제 1 전계 효과 트랜지스터(T1)와 동일하기 때문에, 라인(M)에서 미러링됨에도 불구하고, 제 2 트랜지스터(T2)에 대한 디바이스 파라미터(Z)가 제 1 트랜지스터(T1)에 대한 것과 실질적으로 동일할 것이다.

매칭 측정에 의해, 제 1 트랜지스터(T1) 상에서 측정된 디바이스 파라미터(예를 들어, 온-전류, 오프-전류 또는 임계 전압)와 제 2 트랜지스터(T2) 상에서의 동일한 디바이스 파라미터 간의 차이가 결정될 수 있다.

각각의 트랜지스터(T1; T2)의 채널 영역의 폭(W)에 있어서 앞서 설명된 실질적으로 동일한 크기의 부분들로의 분배는 단지 예시이며, 동일한 분배가 제 2 미러링된 트랜지스터에 적용된다면 트랜지스터(T1; T2)의 또 다른 분배가 적용될 수도 있다는 것을 유의한다. 아래에서, 도 7을 참조하여 반도체 디바이스(1)의 대안적인 실시예가 예시된다.

트랜지스터들(T1 및 T2)이 실질적으로 동일하다는 가정 하에(즉, 제 1 트랜지스터의 비균일 게이트는 오버레이 오차 없이 제 2 트랜지스터의 비균일 게이트에 대해 정확하게 미러링됨), 측정된 디바이스 파라미터의 차이는 (이상적으로) 0이다.

도 3의 아랫부분에서, X 방향을 따라, 즉 채널 영역의 폭을 따라 연장되는 오버레이 오차(Δ)가 일어나는 반도체 디바이스(1')가 도시된다. 제 1 트랜지스터(T1') 및 제 2 트랜지스터(T2') 상에서, 오버레이 오차로 인해 X 방향을 따라 비균일 게이트가 거리 Δ만큼 시프트된다.

채널 영역에 비교하여 게이트의 오버레이 오차(Δ)로 인해, 제 1 트랜지스터(T1')는 폭 W/2+Δ를 갖는 제 1 게이트부(G1') 및 폭 W/2-Δ를 갖는 제 2 게이트부(G2')를 나타내고, 제 2 트랜지스터(T2')는 폭 W/2+Δ를 갖는 제 3 게이트부(G3') 및 폭 W/2-Δ를 갖는 제 4 게이트부(G4')를 나타낸다.

게이트부(G1' 및 G2'; G3' 및 G4')의 상이한 오버레이가 없으면, 트랜지스터들(T1' 및 T2')은 실질적으로 동일하다고 더 가정된다(이 측면에서, 반도체 디바이스 1'에서의 동일한 참조 번호를 갖는 개체들은 반도체 디바이스 1의 유사한 개체들로 칭한다).

결과적으로, 제 1 트랜지스터(T1')의 측정된 디바이스 파라미터(Z1)는 (수학식 1에서 유추하여) 다음과 같을 수 있다:

Z1 ≡ ZP1 * (W/2 + Δ) + ZP2 * (W/2 - Δ), 적어도 Δ << W,

그리고 제 1 트랜지스터(T2')의 측정된 디바이스 파라미터(Z2)는 다음과 같을 수 있다.

Z2 ≡ ZP1 * (W/2 - Δ) + ZP2 * (W/2 + Δ), 적어도 Δ << W,

Z1 - Z2 ≡ (ZP1 - ZP2) * 2Δ

ZP1은 ZP2와 같지 않기 때문에, Z1와 Z2 간의 차이는 0이 아니고 오버레이 오차(Δ)에 비례한다.

본 발명에 따른 반도체 디바이스(1)는, 단지 오버레이 오차(Δ)의 불연속 값들을 결정하게 하는 앞서 설명된 종래 기술의 방법과는 대조적으로, 연속적인 스케일로 오버레이 오차(Δ)를 측정하게 하는 것이 유리하다.

수 개의 반도체 디바이스들(1)의 어레이를 제공함으로써, 특정한 내부 디자인(designed-in) 오버레이 오차(ε) 및 알려진 내부 디자인 오버레이 오차(ε)를 각각 이용하여, 선형 회귀 방법(linear regression method)이 실제 오버레이 오차(Δ)를 결정하는데 사용될 수 있다. (알려지지 않은 실제 오버레이 오차(Δ)와 함께) 특정한 내부 디자인 오버레이 오차(ε)의 함수로서 디바이스 파라미터의 차이(즉, Z1-Z2)가 측정된다. 차이에 대한 결과들은 (앞서 제시된 수학식들에 따른) 실질적으로 선형 곡선을 산출할 내부 디자인 오버레이 오차(ε)의 함수로서 구성(plot)된다. 그 후, 이 곡선의 선형 회귀 계수들이 결정된다. 결정된 선형 회귀 계수들로부터, 측정된 디바이스 파라미터 차이가 0인 오버레이 오차(ε) 축선과 곡 선의 교차로부터 실제 오버레이 오차(Δ)가 계산될 수 있다.

유리하게는, 주어진 디바이스 제너레이션(generation) 또는 노드(node)에 대해, 가능한 오버레이 오차의 매그니튜드(magnitude)가 그 디바이스 제너레이션의 임계 치수(즉, 반도체 디바이스의 피처들의 가장 작은 크기)에 따라 다를 수 있기 때문에, 그 특정한 디바이스 제너레이션 또는 노드에 내부 디자인 오버레이 오차(ε)의 일련의 값들을 순응시킴으로써 선형 회귀 방법의 감도(sensitivity)가 조정될 수 있다. 예를 들어, 130 nm 노드의 디바이스들 내에서 오버레이 오차(Δ)의 3σ 오차는 약 20 nm인 반면, 65 nm 노드에 대한 오버레이 오차(Δ)의 3σ는 약 8 내지 10 nm이다.

반도체 디바이스의 관련 치수들은: 확산 영역 및 채널 영역들의 폭(W) = 500 nm, 제 1(제 4) 게이트 길이(L1(L4)) = 150 nm, 및 제 2(제 3) 게이트 길이(L2(L3)) = 250 nm일 수 있다.

내부 디자인 오버레이 오차(ε) 값들은 5 내지 30 nm의 범위에서 5 nm의 증분으로 연속(series)일 수 있다.

반도체 디바이스(1)는 그 특정한 방향으로의 오버레이의 측정에 대해 다양한 방향들로 정렬될 수 있다는 것을 이해할 것이다. 예를 들어, 반도체 디바이스는 리소그래피 장치의 스캐닝 방향에 따라, 또는 그에 수직으로 (즉, 각각 스캐닝 방향 및 스캐닝되지 않는 방향을 따라) 배치되어 있는 제 1 게이트부(G1), 제 2 게이트부(G2), 제 3 게이트부(G3) 및 제 4 게이트부(G4)를 포함한 제어 게이트와 정렬될 수 있다.

또한, 본 발명의 반도체 디바이스(1)는 표준 CMOS 처리 시퀀스에 의해 생성될 수 있기 때문에, 반도체 디바이스(1)(또는 반도체 디바이스(1)의 어레이)는 큰 디바이스 구조체 내의 임베디드 구조체(embedded structure)로서 쉽게 사용될 수 있다.

또한, 본 발명에 따른 반도체 디바이스들(1)(의 어레이)은 마이크로전자 디바이스 내에 포함된 보정 전자 디바이스(correcting electronic device)로서 사용될 수도 있다. 작동시, 마이크로전자 디바이스는 예를 들어 평가 회로(evaluating circuit)에 의한 반도체 디바이스(들)의 측정을 허용하며, 측정된 결과들로부터 마이크로전자 디바이스의 제작시 초래된 오버레이 오차를 결정할 수 있다. 이는 오버레이 오차에 민감한 1 이상의 기능 블록들을 포함하는 마이크로전자 디바이스에 대한 내부 보정으로서 유용할 수 있다.

앞서 설명된 실시예에서, 제 1 트랜지스터의 제 1 게이트의 비균일 형상은 미러링되지만 제 2 트랜지스터의 제 2 게이트의 형상과 동일하다. 본 발명에 따르면, 제 1 트랜지스터의 제 1 게이트의 비균일 형상은 제 2 트랜지스터의 제 2 게이트의 비균일 형상과 다를 수 있다는 것을 유의한다. 트랜지스터 상에서의 오버레이 오차의 영향의 진폭은 그 트랜지스터의 게이트의 형상에 관련될 수 있다는 것을 이해할 것이다. 제 1 및 제 2 게이트들 간의 형상차로 인해 제 1 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향과는 다른 제 2 트랜지스터의 디바이스 파라미터 상에서의 오버레이 오차의 영향을 측정함으로써, 여전히 오버레이 오차가 결정가능할 수 있다. 당업자라면, 이것이 캘리브레이션 절차(calibration procedure) 및/또는 추가적인 수학적 해결 단계(mathematical solving step)들을 필요로 한다는 것을 이해할 것이다.

도 4는 도 2의 라인 Ⅳ-Ⅳ를 따른 오버레이를 측정하는 반도체 디바이스의 제 1 영역의 단면도이다.

반도체 기판(100)의 표면에서, 제 1 및 제 2 확산 영역들(A1 및 A2)은 A1과 A2 사이에 위치된 제 1 채널 영역(R1)과 함께 배치된다.

얇은 유전층 또는 게이트옥사이드(gate oxide: G)가 채널 영역(R1)을 덮는다.

게이트옥사이드(G)의 최상부 상에 제 1 게이트부(G1)가 배치된다. 스페이서들(SP)은 측벽(sidewall: S1)들을 덮는다. 제 1 게이트부(G1)는 Y 방향으로 길이 L1을 갖는다.

도 5는 도 2의 라인 Ⅴ-Ⅴ를 따른 오버레이를 측정하는 반도체 디바이스의 제 2 영역의 단면도이다.

얇은 유전층 또는 게이트옥사이드(G)가 채널 영역(R1)을 덮는다.

게이트옥사이드(G)의 최상부 상에 제 2 게이트부(G2)가 배치된다. 스페이서들(SP)에 의해 측벽(S1)들이 덮인다. 제 2 게이트부(G2)는 Y 방향으로 길이 L2를 갖는다.

반도체 디바이스(1)가 갖추어 있는 특정 마이크로전자 디바이스 상에서 리소 그래피 처리에 의해 초래된 오버레이 오차(Δ)는, 반도체 디바이스가 전기적으로 측정가능한 상태에 도달한 이후, 반도체 디바이스(1)의 디바이스 파라미터의 측정에 의해 결정될 수 있다. 측정의 결과들은 특정 마이크로전자 디바이스를 제조하는데 사용되었던 리소그래피 장치에 보정 인자를 제공하는데 사용될 수 있다.

도 6은 앞선 도면들에서 나타낸 반도체 디바이스의 또 다른 레이아웃의 평면도이다.

도 6에서, 동일한 참조 번호를 갖는 개체들은 앞선 도면들에서 나타낸 것과 동일한 개체들을 칭한다.

제 1 및 제 2 트랜지스터들(T1 및 T2)은 금속 배선(metallization)에 대한 접촉부들을 갖는다. 당업자라면 알 수 있는 바와 같이, 금속 배선은 전형적으로 반도체 기판(100)의 표면에 형성되는 트랜지스터 위의 레벨에서 위치된다. 금속 배선 레벨과 트랜지스터 사이에는 1 이상의 절연층이 있으며, 이는 전기적으로 금속 배선과 트랜지스터를 분리시킨다.

제 1 트랜지스터(T1)는 제 1 확산 영역(A1)을 제 1 금속 라인(M1)에, 그리고 제 2 확산 영역(A2)을 제 2 금속 라인(M2)에 각각 연결하는 복수의 제 1 및 제 2 접촉부들(S1a, S1b 및 S1c; S2a, S2b 및 S2c)을 포함한다.

이와 유사하게, 제 2 트랜지스터(T2)는 제 3 확산 영역(A3)을 제 3 금속 라인(M3)에, 그리고 제 4 확산 영역(A4)을 제 4 금속 라인(M4)에 각각 연결하는 복수의 제 3 및 제 4 접촉부들(S3a, S3b 및 S3c; S4a, S4b 및 S4c)을 포함한다.

각각의 확산 영역 상의 복수의 접촉부들은, 그 위치가 실질적으로 각각의 확 산 영역에 대응하는 트랜지스터의 디바이스 파라미터의 측정에 영향을 주지 않는 방식으로 구성된다. 도 6에서는, 확산 영역당 3 개의 정사각형 접촉부가 도시되지만, 확산 영역 상에서 다른 수의 접촉부들(즉, 1 이상)이 사용될 수 있다는 것을 이해할 것이다. 또한, 확산 영역 상의 1 이상의 접촉부들의 형상은 본 명세서에서 나타낸 것과 다르게, 예를 들어 직사각형일 수 있다는 것을 이해할 것이다.

도 2에 나타낸 반도체 디바이스(1)의 실시예에서, 제 1 및 제 2 트랜지스터들(T1 및 T2)의 비균일 게이트들(G1 및 G2; G3 및 G4) 사이의 연결 라인(CG)은 제 5 금속 라인(M5)에 대한 단일 공통 접촉부(CC)에 의해 연결된다.

제 1, 제 2, 제 3, 제 4 및 제 5 금속 라인들(M1, M2, M3, M4 및 M5)은 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)의 디바이스 파라미터를 각각 측정하는 회로 소자에 연결들을 제공하기 위해 반도체 기판 상에 배치된다.

도 7은 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스(10)의 평면도이다. 도 7에서, 앞선 도면들에서 나타낸 것과 동일한 참조 번호를 갖는 개체들은 앞선 도면들에서 대응하는 개체들을 칭한다.

앞선 도면들에서, 제 1 트랜지스터(T1)의 비균일 게이트(G1 및 G2), 및 제 2 트랜지스터(T2)의 비균일 게이트(G3 및 G4)가 반도체 디바이스의 길이 방향(longitudinal direction: Y)에 대해 대칭적인 반도체 디바이스(1)가 설명되었다.

도 7에 나타낸 실시예에서, 반도체 디바이스(10)는 비균일 게이트(G1 및 G2)를 갖는 제 1 트랜지스터(T1) 및 비균일 게이트(G3 및 G4)를 갖는 제 2 트랜지스 터(T2)를 포함하며, 이때 각각의 비균일 게이트들은 Y 방향을 따라 비대칭적인 디자인을 갖는다. 제 1 트랜지스터(T1)의 비균일 게이트의 제 1 게이트부(G1)는 제 1 트랜지스터(T1)의 제 2 게이트부(G2)의 측벽(13)과 실질적으로 일직선인 길이 방향(Y)으로 연장된 측벽(12)을 갖는다.

이와 유사하게, 제 2 트랜지스터(T2)의 비균일 게이트의 제 4 게이트부(G4)는 제 2 트랜지스터(T2)의 제 3 게이트부(G3)의 측벽(13)과 실질적으로 일직선인 길이 방향(Y)으로 연장된 측벽(14)을 갖는다.

이 디자인에 의해, 도체(G1, G2, G3 및 G4) 내의 불연속(discontinuity)이 감소된다. 이러한 방식으로, 게이트부(G1, G2, G3 및 G4)를 통한 더 균일한 전류 흐름이 얻어질 수 있으며, 결과적으로 디바이스의 더 훌륭한 선형 응답이 얻어질 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스(25)의 평면도이다.

도 8에서, 앞선 도면들에서 나타낸 것과 동일한 참조 번호를 갖는 개체들은 앞선 도면들에서 대응하는 개체들을 칭한다.

트랜지스터의 전자적 특성들은 디바이스의 유효 영역(effective area), 즉 채널의 유효 영역에 따라 변하는 것으로 알려져 있다. 펠그롬 법칙(Pelgrom's law)은 표준 변동이 유효 채널 영역의 제곱근(square root)에 반비례한다고 설명한다. 이 실시예에서는, 채널 영역이 상대적으로 확장되는 반도체 디바이스가 제공된다. 트랜지스터들의 유효 채널 영역을 확장시킴으로써, 하나의 반도체 디바이스로부터 다른 것으로의 변동들이 감소될 수 있다. 유효 채널 영역의 확장은 합성한 제 1 및 제 2 트랜지스터들(T1 및 T2)을 이용함으로써 이루어진다. 각각의 합성 트랜지스터(T1 및 T2)는 트랜지스터들(TG1 및 TG2)의 그룹을 각각 포함한다. 각각의 그룹에서, 트랜지스터들은 각각 제 1 및 제 2 확산 영역들, 및 제 3 및 제 4 확산 영역들 사이에서 각 그룹 내의 복수의 트랜지스터들을 연속으로 커플링하는 중간 확산 영역들과 연속으로 연결하여 배치된다.

트랜지스터들의 제 1 그룹(TG1)은 복수의 제 1 트랜지스터들, 본 명세서에서 나타낸 예시에서는 3 개의 트랜지스터: T1a, T1b 및 T1c를 포함한다. 트랜지스터들의 제 2 그룹(TG2)은 트랜지스터들의 제 1 그룹에 대한 것과 동일한 개수인 복수의 제 2 트랜지스터들, 본 명세서에서 나타낸 예시에서는 3 개의 트랜지스터: T2a, T2b 및 T2c를 포함한다. 반도체 디바이스의 전자적 특성들의 요구되는 정확성 및 허용된 변동들에 따라, 제 1 및 제 2 그룹 내에서 여하한 개수의 트랜지스터들이 사용될 수 있다는 것을 유의한다.

각각의 그룹에서의 트랜지스터들은 인-라인 직렬 연결(in-line series connection)로 배치된다. 트랜지스터들의 제 1 그룹(TG1)에서, 트랜지스터 T1a는 제 1 중간 확산 영역(A1a)에 의해 트랜지스터 T1b에 커플링되고, 트랜지스터 T1b는 제 2 중간 확산 영역(A2a)에 의해 트랜지스터 T1c에 커플링된다. 트랜지스터들의 제 2 그룹(TG2)에서, 트랜지스터 T2a는 제 3 중간 확산 영역(A3a)에 의해 트랜지스터 T2b에 커플링되고, 트랜지스터 T2b는 제 4 중간 확산 영역(A4a)에 의해 트랜지스터 T2c에 커플링된다. 도 9를 참조하여 아래에서 설명되는 바와 같이, 직렬 연결 이 더 상세히 설명된다.

각각의 트랜지스터들의 그룹(TG1; TG2)에서, 각각의 트랜지스터(T1a; T1b; T1c; T2a; T2b; T2c)는 앞서 설명된 바와 같이 비균일 게이트(G1a 및 G2a; G1b 및 G2b; G1c 및 G2c; G3a 및 G4a; G3b 및 G4b; G3c 및 G4c)를 갖는다. 각각의 트랜지스터의 게이트(G1a 및 G2a; G1b 및 G2b; G1c 및 G2c; G3a 및 G4a; G3b 및 G4b; G3c 및 G4c)는, Y 방향으로의 게이트가 제 1 게이트부(G1a; G1b ; G1c; G4a; G4b; G4c) 및 제 2 게이트부(G2a; G2b; G2c; G3a; G3b; G3c)으로 분배되고, 이때 제 1 게이트부의 (Y 방향으로의) 게이트 길이가 제 2 게이트부의 게이트 길이와 다르다는 점에서 균일하지 않다.

이 실시예에서, 게이트부(G2a, G2b, G2c, G3a, G3b 및 G3c)는 중심 게이트 몸체(CG)에 의해 서로 연결된다. 이러한 방식으로, 사용시 모든 트랜지스터들의 모든 게이트부가 동일한 게이트 전압을 받을 수 있다.

도 9는 도 8의 라인 Ⅸ-Ⅸ을 따라 나타낸 반도체 디바이스의 단면도이다. 반도체 기판(100)의 표면에서, 확산 영역들(A1, A1a, A2a 및 A2)은 확산 영역들(A1 및 A1a) 사이에 위치된 트랜지스터(T1a)의 제 1 채널 영역(R1a), 확산 영역들(A1a 및 A2a) 사이에 위치된 트랜지스터(T1b)의 다음 채널 영역(R1b) 및 확산 영역들(A2a 및 A2) 사이에 위치된 트랜지스터(T1c)의 또 다른 채널 영역(R1c)과 함께 배치된다.

얇은 유전층 또는 게이트옥사이드(G)가 각각의 채널 영역(R1a; R1b; R1c)을 덮는다.

게이트옥사이드(G)의 최상부 상에서, 트랜지스터 T1a의 게이트부(G1a)는 채널 영역(R1a) 위에 배치되고, 트랜지스터 T1b의 게이트부(G1b)는 채널 영역(R1b) 위에 배치되며, 트랜지스터 T1c의 게이트부(G1c)는 채널 영역(R1c) 위에 배치된다. 각각의 채널 영역(R1a, R1b 및 R1c)은 채널 길이 L1을 갖는다. 스페이서들(SP)은 각각의 게이트부의 측벽들을 덮는다. 제 1 접촉부(C1)는 확산 영역 A1 상에 배치되고, 제 2 접촉부(C2)는 확산 영역 A2 상에 배치된다.

당업자라면 이해할 수 있는 바와 같이, 트랜지스터들의 제 1 그룹(TG1)의 게이트부(G2a, G2b 및 G2c)는 이 각각의 게이트부(G2a, G2b 및 G2c) 아래의 채널 길이(L2)가 각각의 게이트부(G1a, G1b 및 G1c) 아래의 채널 길이(L1)보다 더 길다는 것을 제외하고는 도 9에 나타낸 것과 유사한 방식으로 배치된다. 또한, 트랜지스터들의 제 2 그룹(TG2)은 트랜지스터들의 제 1 그룹(TG1)과 동일한 레이아웃을 갖는다는 것을 이해할 것이다.

도 10은 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스(30)의 평면도이다.

도 10에서, 앞선 도면들에서 나타낸 것과 동일한 참조 번호를 갖는 개체들은 앞선 도면들에서 대응하는 개체들을 칭한다. 이 실시예에서, 반도체 디바이스는 도 8 및 도 9에 나타낸 것과 유사한 트랜지스터들의 제 1 및 제 2 그룹(TG1 및 TG2)을 포함한다. 본 명세서에서 나타낸 반도체 디바이스의 실시예는, 트랜지스터들의 제 1 및 제 2 그룹의 제 2 게이트부(G2a, G2b 및 G2c; G3a, G3b 및 G3c)가 각각 확산 영역(A1; A3)과 확산 영역(A2; A4) 사이에서 연장된 단일의 제 2 게이트부(G2; G3) 로 결합(join)된다는 점에서 도 8 및 도 9에 나타낸 실시예와는 다르다. 라인 XI-XI를 따른 트랜지스터들의 제 1 그룹의 단면이 도 11에 도시된다. 트랜지스터들의 제 2 그룹(TG2)은 트랜지스터들의 제 1 그룹(TG1)과 동일한 레이아웃을 갖는다는 것을 이해할 것이다.

앞서 설명된 실시예에서의 반도체 디바이스들은 디바이스의 길이 방향을 따라 1 차원(one-dimensional) 오버레이 측정을 할 수 있다. X 및 Y 방향으로 기판 상의 오버레이를 측정하기 위해, 앞서 설명된 실시예들 중 하나에 따른 구조체들은 각각 X 및 Y 방향을 따라 그 길이 방향을 갖는 기판 상에 배치될 필요가 있다. 아래에서, 2 개의 직교 방향들로 오버레이의 조합된 측정을 허용하는 본 발명에 따른 조립된 반도체 디바이스의 구조체가 설명된다.

도 12는 본 발명의 일 실시예에 따른 조립된 반도체 디바이스의 평면도이다.

이러한 조립된 반도체 디바이스는 제 1 및 제 2 트랜지스터들이 제 1 방향(예를 들어, X 방향)을 따라 정렬되는 앞선 도면들에서 나타낸 반도체 디바이스들 중 하나를 취하고, 반도체 디바이스를 제 1 반도체 디바이스에 대해 90 도만큼 회전된 동일한 제 2 반도체 디바이스, 즉 각각의 제 1 및 제 2 트랜지스터들 제 1 바향에 수직인 제 2 방향을 따라 정렬되는 제 2 반도체 디바이스와 조합함으로써 형성될 수 있다. 제 2 반도체 디바이스들은 그 각각의 제 1 및 제 2 트랜지스터들의 비균일 게이트들 사이에 도체를 공유한다.

조립된 반도체 디바이스(40)는 비균일 게이트(G1 및 G2)를 갖는 제 1 트랜지스터(T1), 비균일 게이트(G3 및 G4)를 갖는 제 2 트랜지스터(T2), 비균일 게이 트(G5 및 G6)를 갖는 제 1 추가 트랜지스터(T3) 및 비균일 게이트(G7 및 G8)를 갖는 제 2 추가 트랜지스터(T4)를 포함한다.

4 개의 트랜지스터들(T1, T2, T3 및 T4)은 모든 트랜지스터들에 대한 비균일 게이트들을 연결하는 공통 게이트 몸체(CG)를 공유한다.

각각의 트랜지스터는 2 개의 확산 영역들(A) 사이에 위치된 비균일 게이트 아래에 채널 영역을 포함한다.

제 1 및 제 2 트랜지스터들(T1 및 T2)은 제 1 방향(X)을 따라 정렬되고, 제 1 및 제 2 추가 트랜지스터들(T3 및 T4)은 제 1 방향(X)에 수직인 제 2 방향(Y)을 따라 정렬된다.

제 1 및 제 2 추가 트랜지스터들은 제 1 및 제 2 트랜지스터들과 유사한 방식으로 기능한다.

도 13은 또 다른 실시예에 따른 조립된 반도체 디바이스의 평면도이다.

도 12에 나타낸 조립된 반도체가 각각의 트랜지스터(T1, T2, T3 및 T4)를 수정된 트랜지스터(T5, T6, T7 및 T8)과 직렬로 배치함으로써 더 연장될 수 있으며, 이때 각각의 트랜지스터는 수정된 트랜지스터와 공통으로 확산 영역(A)을 갖는다.수정된 트랜지스터는 직렬로 배치된 트랜지스터에 대해 내부 디자인 오버레이 오차(Ex 또는 Ey)를 갖는다. 내부 디자인 오버레이 오차는 트랜지스터 및 수정된 트랜지스터의 방위에 따라 제 1 방향(X) 또는 제 2 방향(Y)으로 연장된다.

각각의 트랜지스터들 및 수정된 트랜지스터들의 확산 영역들(A 및 AA) 상에는 접촉부들(C1, C2, C3, C4, C5, C6, C7 및 C8)이 배치된다. 트랜지스터 및 첨 가(accompanying)한 수정된 트랜지스터의 공통 확산 영역들 상의 접촉부들은 트랜지스터 및 수정된 트랜지스터에 의해 공유된다.

이 실시예에서, 조립된 반도체 디바이스의 각 코너 상의 확산 영역(AA)은 그 코너 상의 트랜지스터들에 의해 공유된다. 도 14는 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 조립된 반도체 디바이스의 평면도이다.

이 실시예에서는, 도 13에 나타낸 조립된 반도체 디바이스의 트랜지스터들 및 수정된 트랜지스터들이 각각 합성 트랜지스터들(T51, T52, T53, T54, T55, T56, T57 및 T58)로 구성된다. 각각의 합성 트랜지스터들(T51; T52; T53; T54; T55; T56; T57; T58)은 트랜지스터 요소들의 그룹(T51a, T51b 및 T51c; T52a, T52b 및 T52c; T53a, T53b 및 T53c; T54a, T54b 및 T54c; T55a, T55b 및 T55c; T56a, T56b 및 T56c; T57a, T57b 및 T57c; T58a, T58b 및 T58c)으로 각각 나누어진다.

합성 트랜지스터들은 수평 및 수직 방향들을 따라 실질적으로 직교인 구조체의 에지들을 따라 쌍들(T51 및 T53; T55 및 T57; T52 및 T54; T56 및 T58)로서 배치된다.

각각의 합성 트랜지스터의 각 그룹 내에서, 트랜지스터 요소들은 도 9를 참조하기 이전에 설명된 바와 같이 직렬 연결이다. 이 예시에서, 각각의 합성 트랜지스터는 2 개의 외측 확산 영역들(AA) 사이에서, 인접한 트랜지스터 요소들의 각 쌍 사이에 중간 확산 영역(A)을 갖는 연속하여 연결된 3 개의 트랜지스터 요소들로 나누어진다. 각각의 합성 트랜지스터는 하나의 트랜지스터 요소를 포함한 여하한의 적절한 개수의 개별적인 트랜지스터 요소들로 구성될 수 있다는 것을 유의한다.

각각의 그룹에서 각각의 트랜지스터 요소는 1 게이트부 아래의 채널 길이가 제 2 게이트부 아래의 채널 길이와는 다른 방식으로 배치되어 있는 제 1 게이트부 및 제 2 게이트부를 갖는 비균일 게이트를 갖는다.

조립된 반도체 디바이스(50)의 모든 비균일 게이트는 공통 게이트 몸체(CG)에 연결된다.

직교 구조체의 하나의 수평 측면에서, 합성 트랜지스터 T51은 합성 트랜지스터 T53과 직렬로 배치된다. 직교 구조체의 다른 수평 측면에서, 합성 트랜지스터 T52는 합성 트랜지스터 T54와 직렬로 배치된다. 합성 트랜지스터 T51과 바로 마주하는 맞은편 수평 측면 상의 합성 트랜지스터 T52는 합성 트랜지스터 T51과 실질적으로 동일하게 디자인된다. 또한, 합성 트랜지스터 T53과 바로 마주하는 맞은편 수평 측면 상의 합성 트랜지스터 T54는 합성 트랜지스터 T53과 실질적으로 동일하게 디자인된다.

실질적으로 직교인 구조체의 하나의 수직 측면에서, 합성 트랜지스터 T55는 합성 트랜지스터 T57과 직렬로 배치된다. 직교 구조체의 다른 수직 측면에서, 합성 트랜지스터 T56은 합성 트랜지스터 T58과 직렬로 배치된다. 합성 트랜지스터 T56과 바로 마주하는 맞은편 수직 측면 상의 합성 트랜지스터 T55는 합성 트랜지스터 T56과 실질적으로 동일하게 디자인된다. 또한, 합성 트랜지스터 T58과 바로 마주하는 맞은편 수직 측면 상의 합성 트랜지스터 T57은 합성 트랜지스터 T58과 실질적으로 동일하게 디자인된다.

각각의 2 개의 인접한 합성 트랜지스터들 사이에 (공통 확산 영역 상에) 접 촉부들(C51, C52, C53, C54, C55, C56, C57 및 C58)이 배치된다. 합성 트랜지스터 T51은 합성 트랜지스터 T55와 접촉부 C51을 공유하고, 합성 트랜지스터 T53과 접촉부 C52를 공유한다. 또한, 합성 트랜지스터 T53은 합성 트랜지스터 T56과 접촉부 C53을 공유한다. 합성 트랜지스터 T56은 합성 트랜지스터 T58과 접촉부 C55를 공유한다. 또한, 합성 트랜지스터 T58은 합성 트랜지스터 T54와 접촉부 C58을 공유한다. 또한, 합성 트랜지스터 T54는 합성 트랜지스터 T52와 접촉부 C57을 공유한다. 합성 트랜지스터 T52는 합성 트랜지스터 T57과 접촉부 C56을 공유하고, 합성 트랜지스터 T57은 합성 트랜지스터 T55와 접촉부 C54를 공유한다.

구조체의 각 측면의 중심에 위치된 접촉부들(C52, C54, C55 및 C57)은 금속 라인(도시되지 않음)에 의해 상호연결, 즉 서로 연결된다.

공통 게이트 몸체(CG)에는 1 이상의 게이트 접촉부들(CG50, CG51, CG52 및 CG53)이 제공된다.

게이트 접촉부들(CG50, CG51, CG52 및 CG53)의 개수는 반도체 디바이스의 실제 피처 크기 및 각각의 합성 트랜지스터 내의 트랜지스터 요소들의 실제 개수에 따라 변할 수 있다.

직교 구조체의 동일한 측면 상의 합성 트랜지스터들 사이에 내부 디자인 오버레이 오차가 배치된다. 점선으로 나타낸 바와 같이, 내부 디자인 오버레이 오차(Ey)는 합성 트랜지스터 T51과 합성 트랜지스터 T53 사이에 존재한다. 이와 유사하게, 동일한 내부 디자인 오버레이 오차(Ey)가 직교 구조체의 맞은편에서 합성 트랜지스터 T52와 합성 트랜지스터 T54 사이에 존재한다.

또한, 점선으로 나타낸 바와 같이, 합성 트랜지스터 T55와 합성 트랜지스터 T57 사이에 내부 디자인 오버레이 오차(Ex)가 존재한다. 이와 유사하게, 동일한 내부 디자인 오버레이 오차(Ex)가 직교 구조체의 맞은편에서 합성 트랜지스터 T56과 합성 트랜지스터 T58 사이에 존재한다.

앞서 설명된 구조체에서, 코너 접촉부들(C51, C53, C56 및 C58) 각각으로부터 구조체의 각 측면의 중심에 위치된 서로 연결된 중심 접촉부들(C52, C54, C55 및 C57)로의 4 개의 전류들을 측정할 수 있다.

4 개의 전류들로부터, 합성 트랜지스터들의 제 1 게이트부에서의 전류 밀도, 합성 트랜지스터들의 제 2 게이트부에서의 전류 밀도, 및 수평 및 수직 방향들(X 및 Y)로의 실제 오버레이(Δ)가 산술될 수 있다.

대안적인 실시예에서, 합성 트랜지스터들의 비균일 게이트들은 각각의 합성 트랜지스터의 트랜지스터 요소들의 제 2 게이트부가 단일의 제 2 게이트부로서 결합되어 도 11에 나타낸 것과 유사한 방식으로 배치된다.

도 15는 본 발명에 따른 리소그래피 장치의 회로를 나타낸다.

본 발명의 일 실시형태에서, 리소그래피 장치에는 입력 포트(I1), 프로세서(CPU) 및 메모리(MEM)를 포함하는 회로(C1)가 제공된다. 입력 포트(I1)는 반도체 디바이스(1) 또는 이러한 반도체 디바이스들(1)의 어레이에 의해 측정되거나 앞서 설명될 여하한의 방식으로 결정될 오버레이 오차(Δ)에 관한 오버레이 오차 신호(O)를 수신하도록 배치된다. 프로세서(CPU)는 오버레이 오차 신호(O)를 수신하는 입력 포트(I1)에 연결된다. 또한, 프로세서(CPU)는 메모리(MEM) 및 출력 포트(O1) 에 연결된다. 출력 포트(O1)는 마스크 테이블(MT), 웨이퍼 스테이지(WT) 및 간섭계 디바이스(IF)에 (또는 마스크 테이블(MT), 웨이퍼 스테이지(WT) 및 간섭계 디바이스(IF)를 각각 제어하는 1 이상의 제어 유닛(CU)(상징(phantom)으로 나타냄)에) 연결된다.

또한, 프로세서(CPU)는 수신된 오버레이 오차 신호(O)로부터 오버레이 오차(Δ)를 결정하고, 마스크 테이블(MT), 웨이퍼 스테이지(WT) 및 간섭계 디바이스(IF) 중 1 이상에 (또는 마스크 테이블(MT), 웨이퍼 스테이지(WT) 및 간섭계 디바이스(IF)의 1 이상의 제어 유닛에) 오버레이 오차 보정 신호(OCS)를 제공하도록 배치된다.

마스크 테이블(MT), 웨이퍼 스테이지(WT) 및 간섭계 디바이스(IF) 중 1 이상에 오버레이 오차 보정 신호(OCS)를 제공함으로써, 리소그래피 장치가 예를 들어 생산시 일어날 수 있는 그 세팅들의 변화 또는 드리프트(drift)를 보정할 수 있다.

프로세서(CPU)는 하나의 박스로서 도시되지만, 그것은 당업자에게 알려져 있는 바와 같이 서로 멀리 위치될 수 있는 하나의 주 프로세서에 의해 제어되거나 병렬로 기능하는 수 개의 처리 유닛들을 포함할 수 있다.

프로세서(CPU)의 기능성은 앞서 설명된 기능을 수행하는 하드웨어 또는 소프트웨어 구성요소들로 구현될 수 있다. 당업자라면, 본 발명의 기능성이 하드웨어 및 소프트웨어 구성요소들의 조합에 의해 수행될 수도 있다는 것을 이해할 것이다. 당업자에 의해 알려진 바와 같이, 아날로그 또는 디지털의 하드웨어 구성요소들은 프로세서(CPU) 내에 존재할 수 있으며, 프로세서(CPU)와 인터페이스(interface)되 는 별도의 회로들로서 존재할 수 있다. 또한, 당업자라면 소프트웨어 구성요소들이 프로세서(CPU)에 연결된 메모리 영역(MEM) 내에 존재할 수 있다는 것을 이해할 것이다. 또한, 메모리(MEM)는 내부 메모리로서 프로세서(CPU)와 통합될 수 있다.

본 명세서에서는, IC 제조에 있어서 리소그래피 장치의 특정 사용예에 대하여 언급되지만, 본 명세서에 서술된 리소그래피 장치는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 평판 디스플레이(flat-panel display), 액정 디스플레이(LCD), 박막 자기 헤드 등의 제조와 같이 다른 적용예들을 가질 수도 있음을 이해하여야 한다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "기판" 또는 "타겟부"라는 좀 더 일반적인 용어와 동의어로 간주될 수도 있음을 이해할 것이다. 본 명세서에서 언급되는 기판은 노광 전후에, 예를 들어 트랙(전형적으로, 기판에 레지스트 층을 도포하고 노광된 레지스트를 현상하는 툴), 메트롤로지 툴 및/또는 검사 툴에서 처리될 수 있다. 적용가능하다면, 이러한 기판 처리 툴과 다른 기판 처리 툴에 본 명세서의 기재 내용이 적용될 수 있다. 또한, 예를 들어 다층 IC를 생성하기 위하여 기판이 한번 이상 처리될 수 있으므로, 본 명세서에 사용되는 기판이라는 용어는 이미 여러번 처리된 층들을 포함한 기판을 칭할 수도 있다.

이상, 광학 리소그래피와 관련하여 본 발명의 실시예들의 특정 사용예를 언급하였지만, 본 발명은 다른 적용예들, 예를 들어 임프린트 리소그래피에 사용될 수 있으며, 본 명세서가 허용한다면 광학 리소그래피로 제한되지 않는다는 것을 이해할 것이다. 임프린트 리소그래피에서, 패터닝 디바이스 내의 토포그래 피(topography)는 기판 상에 생성된 패턴을 정의한다. 패터닝 디바이스의 토포그래피는 전자기 방사선, 열, 압력 또는 그 조합을 인가함으로써 레지스트가 경화되는 기판에 공급된 레지스트 층으로 가압될 수 있다. 패터닝 디바이스는 레지스트가 경화된 후에 그 안에 패턴을 남기는 레지스트로부터 이동된다.

본 명세서에서 사용된 "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 355, 248, 193, 157 또는 126 nm의, 또는 그 정도의 파장을 갖는) 자외(UV)방사선 및 (예를 들어, 5 내지 20 nm 범위 내의 파장을 갖는) 극자외(EUV)방사선뿐만 아니라, 이온 빔 또는 전자 빔과 같은 입자 빔을 포함하는 모든 형태의 전자기 방사선을 포괄한다.

본 명세서가 허용하는 "렌즈"라는 용어는, 굴절, 반사, 자기, 전자기 및 정전기 광학 구성요소들을 포함하는 다양한 형태의 광학 구성요소들 중 어느 하나 또는 그 조합으로 언급될 수 있다.

이상, 본 발명의 특정 실시예가 설명되었지만 본 발명은 설명된 것과 다르게 실시될 수 있다는 것을 이해할 것이다. 예를 들어, 본 발명은 앞서 개시된 바와 같은 방법을 구현하는 기계-판독가능한 명령어의 1 이상의 시퀀스를 포함하는 컴퓨터 프로그램, 또는 이러한 컴퓨터 프로그램이 저장되어 있는 데이터 저장 매체(예를 들어, 반도체 메모리, 자기 또는 광학 디스크)의 형태를 취할 수 있다.

상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면, 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 본 발명에 대한 변형예가 행해질 수도 있음을 이해할 것이다.

이하 대응하는 참조 부호들이 대응하는 부분들을 나타내는 첨부된 개략적인 도면들을 참조하여, 단지 예시의 방식으로만 본 발명의 실시예들을 설명할 것이다:

도 1은 본 발명의 일 실시예에 따른 리소그래피 장치를 도시하는 도면;

도 2는 본 발명의 일 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 평면도;

도 3은 오버레이를 측정하는 반도체 디바이스의 원리를 예시하는 도면;

도 4는 오버레이를 측정하는 반도체 디바이스의 제 1 영역의 단면도;

도 5는 오버레이를 측정하는 반도체 디바이스의 제 2 영역의 단면도;

도 6은 도 2에 나타낸 반도체 디바이스의 레이아웃(layout)을 도시하는 도면;

도 7은 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 평면도;

도 8은 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 평면도;

도 9는 도 8에 나타낸 반도체 디바이스의 단면도;

도 10은 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 평면도;

도 11은 도 10에 나타낸 반도체 디바이스의 단면도;

도 12는 본 발명의 일 실시예에 따른 조립된 반도체 디바이스의 평면도;

도 13은 또 다른 실시예에 따른 조립된 반도체 디바이스의 평면도;

도 14는 본 발명의 또 다른 실시예에 따른 오버레이를 측정하는 반도체 디바이스의 평면도; 및

도 15는 리소그래피 장치의 회로를 도시하는 도면이다.

Claims

반도체 기판 상의 오버레이 오차(overlay error)를 결정하는 반도체 디바이스에 있어서:

제 1 MOSFET(transistor) 및 제 2 MOSFET를 포함하여 이루어지고,

상기 제 1 MOSFET는 제 1 게이트(gate)와 연계된 제 1 및 제 2 확산 영역(diffusion region)을 포함하여 이루어지며,

상기 제 2 MOSFET는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하여 이루어지고,

상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 가지며,

상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호(opposite sign)를 갖는 방식으로 방위되는 것을 특징으로 하는 반도체 디바이스.
제 1 항에 있어서,

상기 제 1 게이트는 제 1 게이트부 및 제 2 게이트부를 포함하여 이루어지고, 상기 제 1 게이트부 및 상기 제 2 게이트부는 제 1 방향으로 서로 평행하게 연장되며, 상기 제 1 게이트부의 게이트 길이는 상기 제 2 게이트부의 게이트 길이와 다르고,

상기 제 2 MOSFET는 상기 제 1 방향에 수직인 제 2 방향으로 상기 제 1 MOSFET에 인접하여 배치되며,

상기 제 2 게이트는 제 3 게이트부 및 제 4 게이트부를 포함하여 이루어지고, 상기 제 3 게이트부 및 상기 제 4 게이트부는 상기 제 1 방향으로 서로 평행하게 연장되며, 상기 제 3 게이트부의 게이트 길이는 상기 제 4 게이트부의 게이트 길이와 다른 것을 특징으로 하는 반도체 디바이스.
제 2 항에 있어서,

상기 제 2 게이트의 상기 제 3 게이트부 및 상기 제 4 게이트부의 구성은 상기 제 1 게이트의 상기 제 1 게이트부 및 상기 제 2 게이트부의 구성에 대해 미러링된 레이아웃(mirrored layout)으로 구성되는 것을 특징으로 하는 반도체 디바이스.
제 2 항 또는 제 3 항에 있어서,

상기 제 1 게이트의 상기 제 1 게이트부는 상기 제 1 게이트의 상기 제 2 게이트부의 측벽(side wall)과 실질적으로 일직선인 측벽을 갖고, 상기 제 2 게이트의 상기 제 3 게이트부는 상기 제 2 게이트의 상기 제 4 게이트부의 측벽과 실질적으로 일직선인 측벽을 갖는 것을 특징으로 하는 반도체 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값 및 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값을 결정하는 회로를 더 포함하여 이루어지는 반도체 디바이스.
제 5 항에 있어서,

상기 디바이스 파라미터를 측정하는 회로는 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값과 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하도록 배치되는 것을 특징으로 하는 반도체 디바이스.
제 5 항에 있어서,

상기 디바이스 파라미터는 온-전류(on-current), 오프-전류(off-current) 및 임계 전압을 포함하여 이루어지는 그룹으로부터의 하나인 것을 특징으로 하는 반도체 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 제 1 MOSFET의 상기 제 1 게이트 및 상기 제 2 MOSFET의 상기 제 2 게이트는 연결되고, 공통 게이트 접촉부(common gate contact)를 공유하는 것을 특징으로 하는 반도체 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 제 1 및 제 2 MOSFET들은, 복수의 2 이상의 MOSFET 요소들의 각각의 제 1 및 제 2 그룹을 포함하여 이루어지는 제 1 및 제 2 합성 MOSFET(composite transistor)로서 각각 배치되고, 상기 제 1 및 제 2 그룹에서의 상기 복수의 2 이상의 MOSFET 요소들은 상기 각각의 그룹 내의 상기 복수의 2 이상의 MOSFET 요소들을 연속하여 커플링하는 중간 확산 영역들을 갖는 각각 제 1, 제 2 확산 영역들과 제 3, 제 4 확산 영역들 사이에서 직렬 연결(series connection)로 배치되는 것을 특징으로 하는 반도체 디바이스.
제 9 항에 있어서,

상기 합성 MOSFET들의 게이트들은 서로 연결되고, 공통 게이트 접촉부를 공유하는 것을 특징으로 하는 반도체 디바이스.
제 9 항에 있어서,

상기 MOSFET 요소들의 제 1 그룹의 각각의 MOSFET 요소의 제 2 게이트부는 단일의 제 2 게이트부로 결합(join)되고, 이는 상기 제 1 및 제 2 확산 영역들 사이에서 연장되며,

상기 MOSFET 요소들의 제 2 그룹의 각각의 MOSFET 요소의 제 3 게이트부는 단일의 제 3 게이트부로 결합되고, 이는 상기 제 3 및 제 4 확산 영역들 사이에서 연장되는 것을 특징으로 하는 반도체 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

제 1 추가 MOSFET 및 제 2 추가 MOSFET를 더 포함하여 이루어지고,

상기 제 1 추가 MOSFET는 제 1 추가 게이트와 연계된 제 1 추가 확산 영역 및 제 2 추가 확산 영역을 포함하여 이루어지며,

상기 제 2 추가 MOSFET는 제 2 추가 게이트와 연계된 제 3 추가 확산 영역 및 제 4 추가 확산 영역을 포함하여 이루어지고,

상기 제 1 및 제 2 추가 게이트는 상이한 게이트 길이를 가지며,

상기 제 2 추가 게이트는 상기 제 1 추가 게이트의 방위에 대해, 상기 제 2 추가 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 추가 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되고,

상기 각각의 제 1 및 제 2 추가 MOSFET들은 상이한 길이를 갖는 게이트를 가지며,

상기 제 1, 제 2, 제 1 추가 및 제 2 추가 MOSFET들은 각각의 MOSFET의 상이한 길이를 갖는 게이트들을 연결하는 공통 도체를 공유하고,

상기 제 1 및 제 2 MOSFET들은 제 1 방향을 따라 정렬되며, 상기 제 1 및 제 2 추가 MOSFET들은 상기 제 1 방향에 수직인 제 2 방향을 따라 정렬되는 것을 특징으로 하는 반도체 디바이스.
제 12 항에 있어서,

상기 각각의 제 1, 제 2, 제 1 추가 및 제 2 추가 MOSFET들은 복수의 2 이상의 MOSFET 요소들의 각각의 제 1, 제 2, 제 1 추가 및 제 2 추가 그룹을 포함하여 이루어지는 제 1, 제 2, 제 1 추가 및 제 2 추가 합성 MOSFET로서 각각 배치되고, 상기 제 1, 제 2, 제 1 추가 및 제 2 추가 그룹에서의 상기 복수의 2 이상의 MOSFET 요소들은 상기 각각의 그룹 내의 상기 복수의 2 이상의 MOSFET 요소들을 연속하여 커플링하는 중간 확산 영역들을 갖는 각각의 합성 MOSFET의 2 개의 외측 확산 영역들 사이에서 직렬 연결로 배치되는 것을 특징으로 하는 반도체 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

각각의 MOSFET는 수정된 MOSFET와 직렬로 배치되고, 상기 MOSFET와 상기 수정된 MOSFET 사이에 공통 확산 영역이 배치되며, 상기 수정된 MOSFET는 직렬로 배치된 상기 MOSFET에 대한 내부 디자인(designed-in) 오버레이 오차를 갖는 것을 특징으로 하는 반도체 디바이스.
제 14 항에 있어서,

상기 MOSFET와 상기 수정된 MOSFET 사이의 상기 공통 확산 영역 상에 접촉부가 배치되는 것을 특징으로 하는 반도체 디바이스.
제 15 항에 있어서,

각각의 MOSFET와 수정된 MOSFET 사이의 상기 공통 확산 영역 상의 상기 접촉부들은 서로 상호연결되는 것을 특징으로 하는 반도체 디바이스.
반도체 기판 상의 오버레이 오차를 결정하는 반도체 디바이스를 제작하는 방법에 있어서:

- 상기 반도체 기판 상에 제 1 MOSFET 및 제 2 MOSFET를 제공하는 단계;

- 상기 제 1 MOSFET에 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 제공하는 단계; 및

- 상기 제 2 MOSFET에 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 제공하는 단계를 포함하여 이루어지고, 상기 방법은:

- 상기 제 1 및 제 2 MOSFET를 각각 형성하는 상기 반도체 기판의 제 1 및 제 2 반도체 표면 영역을 형성하는 단계; 및

- 상기 제 1 반도체 표면 영역 상에 상기 제 1 게이트를 생성하고, 상기 제 2 반도체 표면 영역 상에 상기 제 2 게이트를 생성하는 단계를 더 포함하여 이루어지며,

상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 갖고,

상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되는 것을 특징으로 하는 반도체 디바이스 제작 방법.
반도체 기판 상의 리소그래피 패턴의 오버레이 오차를 측정하는 방법에 있어서:

상기 리소그래피 패턴은 제 1 MOSFET 및 제 2 MOSFET를 포함하는 1 이상의 반도체 디바이스를 포함하여 이루어지고,

상기 제 1 MOSFET는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하여 이루어지며,

상기 제 2 MOSFET는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하여 이루어지고,

상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 가지며,

상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되고, 상기 방법은:

- 상기 1 이상의 반도체 디바이스의 제 1 MOSFET의 디바이스 파라미터의 제 1 값을 결정하는 단계,

- 상기 1 이상의 반도체 디바이스의 제 2 MOSFET의 디바이스 파라미터의 제 2 값을 결정하는 단계, 및

- 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값과 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 오버레이 오차 측정 방법.
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리소그래피 장치에 있어서:

방사선 빔을 컨디셔닝(condition)하도록 구성된 조명 시스템;

패터닝된 방사선 빔을 형성하기 위해 상기 방사선 빔의 단면에 패턴을 부여할 수 있는 패터닝 디바이스를 지지하도록 구성된 패터닝 디바이스 지지체;

기판을 유지하도록 구성된 기판 테이블;

상기 기판 테이블의 위치를 결정하는 간섭계 디바이스; 및

상기 기판의 타겟부 상에 상기 패터닝된 방사선 빔을 투영하도록 구성된 투영 시스템을 포함하여 이루어지고,

상기 리소그래피 장치는 입력 포트(input port), 프로세서(processor), 메모리(memory) 및 출력 포트(output port)를 더 포함하여 이루어지며,

상기 프로세서는 상기 입력 포트, 상기 메모리 및 상기 출력 포트에 연결되고, 상기 입력 포트를 통해 1 이상의 반도체 디바이스에 전기적으로 연결되도록 배치되며,

상기 1 이상의 반도체 디바이스는 제 1 MOSFET 및 제 2 MOSFET를 포함하여 이루어지는 반도체 기판 상의 오버레이 오차를 결정하도록 배치되고,

상기 제 1 MOSFET는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하여 이루어지며,

상기 제 2 MOSFET는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하여 이루어지고,

상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 가지며,

상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되고, 상기 프로세서는:

- 1 이상의 반도체 디바이스의 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값을 포함하여 이루어지는 제 1 신호를 수신하고;

- 상기 1 이상의 반도체 디바이스의 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값을 포함하여 이루어지는 제 2 신호를 수신하며;

- 상기 1 이상의 반도체 디바이스의 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값과 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하고;

- 상기 디바이스 파라미터 차이로부터 오버레이 오차 값을 결정하도록 배치되는 것을 특징으로 하는 리소그래피 장치.
제 21 항에 있어서,

상기 출력 포트는 상기 패터닝 디바이스 지지체 및 상기 기판 테이블 중 1 이상에 각각의 제어 신호를 제공하기 위해 상기 패터닝 디바이스 지지체 및 상기 기판 테이블 중 1 이상에 연결되고,

상기 프로세서는 상기 패터닝 디바이스 지지체, 상기 기판 테이블 및 상기 간섭계 디바이스 중 1 이상에 오버레이 오차 보정 신호를 제공하도록 배치되며, 상기 오버레이 오차 보정 신호는 상기 결정된 오버레이 오차 값에 기초하는 것을 특징으로 하는 리소그래피 장치.
컴퓨터에 의해 로딩(load)되기 위한 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 있어서:

상기 컴퓨터는 프로세서, 메모리, 입력 포트 및 출력 포트를 포함하여 이루어지고, 상기 메모리는 상기 프로세서에 연결되고, 상기 입력 포트 및 상기 출력 포트는 각각 상기 프로세서에 연결되며, 상기 컴퓨터는 리소그래피 장치의 일부분이고, 상기 리소그래피 장치는 방사선 빔을 컨디셔닝하도록 구성된 조명 시스템; 패터닝된 방사선 빔을 형성하기 위해 상기 방사선 빔의 단면에 패턴을 부여할 수 있는 패터닝 디바이스를 지지하도록 구성된 패터닝 디바이스 지지체; 기판을 유지하도록 구성된 기판 테이블; 상기 기판 테이블의 위치를 결정하는 간섭계 디바이스; 및 상기 기판의 타겟부 상에 상기 패터닝된 방사선 빔을 투영하도록 구성된 투영 시스템을 포함하여 이루어지며,

상기 프로세서는 상기 입력 포트를 통해 1 이상의 반도체 디바이스에 전기적으로 연결되도록 배치되고,

상기 1 이상의 반도체 디바이스는 제 1 MOSFET 및 제 2 MOSFET를 포함하여 이루어지는 반도체 기판 상의 오버레이 오차를 결정하도록 배치되며, 상기 제 1 MOSFET는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하여 이루어지고, 상기 제 2 MOSFET는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하여 이루어지며, 상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 갖고, 상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되며,

로딩된 이후에 컴퓨터 프로그램물은 상기 프로세서로 하여금:

- 1 이상의 반도체 디바이스의 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값을 포함하여 이루어지는 제 1 신호를 수신하는 단계;

- 상기 1 이상의 반도체 디바이스의 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값을 포함한 제 2 신호를 수신하는 단계; 및

- 상기 1 이상의 반도체 디바이스의 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값과 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하는 단계를 수행하게 하는 것을 특징으로 하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 23 항에 있어서,

상기 컴퓨터 프로그램물은 상기 프로세서로 하여금:

- 상기 디바이스 파라미터 차이로부터 오버레이 오차 값을 결정하는 단계를 더 수행하게 하는 것을 특징으로 하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
패터닝 디바이스로부터 기판 상으로 리소그래피 패턴을 전사하는 단계를 포함하여 이루어지는 디바이스 제조 방법에 있어서,

반도체 기판 상의 상기 리소그래피 패턴의 오버레이 오차를 측정하는 단계를 더 포함하여 이루어지고,

상기 리소그래피 패턴은 제 1 MOSFET 및 제 2 MOSFET를 포함하여 이루어지는 1 이상의 반도체 디바이스의 일부분을 포함하여 이루어지며,

상기 제 1 MOSFET는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하여 이루어지고,

상기 제 2 MOSFET는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하여 이루어지며,

상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 갖고,

상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되며, 상기 방법은:

- 상기 1 이상의 반도체 디바이스의 제 1 MOSFET의 디바이스 파라미터를 결정하는 단계;

- 상기 1 이상의 반도체 디바이스의 제 2 MOSFET의 디바이스 파라미터를 결정하는 단계; 및

- 상기 1 이상의 반도체 디바이스의 상기 제 1 MOSFET의 디바이스 파라미터의 제 1 값과 상기 제 2 MOSFET의 디바이스 파라미터의 제 2 값 간의 디바이스 파라미터 차이를 결정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 디바이스 제조 방법.
마이크로전자 디바이스에 있어서:

제 1 MOSFET 및 제 2 MOSFET를 포함하여 이루어지는 반도체 기판 상의 오버레이 오차를 결정하는 반도체 디바이스를 포함하여 이루어지고,

상기 제 1 MOSFET는 제 1 게이트와 연계된 제 1 및 제 2 확산 영역을 포함하여 이루어지며,

상기 제 2 MOSFET는 제 2 게이트와 연계된 제 3 및 제 4 확산 영역을 포함하여 이루어지고,

상기 제 1 및 제 2 게이트는 상이한 게이트 길이를 가지며,

상기 제 2 게이트는 상기 제 1 게이트의 방위에 대해, 상기 제 2 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향이 상기 제 1 MOSFET의 디바이스 파라미터 상에서의 오버레이 오차의 영향과 비교하여 정반대의 부호를 갖는 방식으로 방위되는 것을 특징으로 하는 마이크로전자 디바이스.
제 26 항에 있어서,

상기 마이크로전자 디바이스는 보정 기능을 수행하는 기능 블록들을 더 포함하여 이루어지고, 상기 반도체 디바이스는 상기 오버레이 오차에 기초하여 보정 값을 제공하도록 배치되며, 상기 보정 값은 상기 기능 블록들에 의해 사용되는 것을 특징으로 하는 마이크로전자 디바이스.