TWI383433B

TWI383433B - 測量覆蓋誤差的半導體裝置、測量覆蓋誤差的方法、微影設備及裝置製造方法

Info

Publication number: TWI383433B
Application number: TW096132261A
Authority: TW
Inventors: Mircea Dusa; Axel Nackaerts; Gustaaf Verhaegen
Original assignee: Asml Netherlands Bv
Priority date: 2006-09-08
Filing date: 2007-08-30
Publication date: 2013-01-21
Also published as: US7704850B2; CN101202268B; US20080061291A1; CN101202268A; KR20080023203A; JP2008066728A; JP4584967B2; US20080149925A1; TW200832507A; US7786477B2; KR100885972B1

Description

測量覆蓋誤差的半導體裝置、測量覆蓋誤差的方法、微影設備及裝置製造方法

本發明係關於一種用於測量一覆蓋誤差之半導體裝置、一種用於測量一覆蓋誤差之方法、一種微影設備及一種用於製造一裝置之方法。

微影設備為將所要圖案應用至基板上，通常應用至該基板之一目標部分上的機器。微影設備可(例如)用於製造積體電路(IC)。在彼情況下，一圖案化裝置(或者稱作光罩或主光罩)可用以產生一將形成於IC之個別層上的電路圖案。可將此圖案轉印至基板(例如，矽晶圓)上之目標部分(例如，包含部分晶粒、一個或若干晶粒)上。圖案之轉印通常係經由成像至一提供於基板上之輻射敏感材料(抗蝕劑)層上。一般而言，單一基板將含有經連續圖案化之相鄰目標部分的一網路。已知微影設備包括：所謂步進機，其中藉由一次將整個圖案曝光至目標部分上而照射每一目標部分；及所謂掃描器，其中藉由在給定方向("掃描"方向)上經由輻射束而掃描圖案同時與此方向平行或反平行地同步掃描基板而照射每一目標部分。亦有可能藉由將圖案壓印至基板上來將圖案自圖案化裝置轉印至基板。

積體電路由複數個個別層形成，該複數個個別層各根據其如以上所解釋之特定圖案而圖案化。每一圖案化層須與其上定位有該層之先前圖案化層具有某一對準或覆蓋以確保可形成根據設計之積體電路。出於此原因，微影處理需要所有圖案相對於彼此對準。對準之準確性之測量為連續圖案(亦即，一個圖案疊置於先前產生之圖案上)之間的所謂覆蓋。覆蓋之不匹配通常稱作覆蓋誤差。

可借助於覆蓋標記來光學上測量覆蓋，該等覆蓋標記包含在第一圖案化步驟期間產生於第一層中之一部分及在後續圖案化步驟期間產生於連續層中之另一部分。該兩個部分之相對位置用作覆蓋之測量。在積體電路之生產階段期間可視需要重複此程序多次。

又，在完成積體電路之生產階段之後可借助於基本上使產量與覆蓋相關之電測量來測量覆蓋。該等電測量通常提供簡單布耳(Boolean)結果，亦即，在兩層之間是否存在短路。通常，先前技術對具有在達到特定覆蓋誤差時產生短路或開路之各種已知位移的結構之陣列應用電測量。測量所有結構且工作/不工作之間的斷點確定覆蓋。不能以小於內建位移之精度確定該覆蓋誤差。此工作方式之缺點為細粒測量需要大量結構及測量。

需要具有一種用於製造一裝置之方法，其包含藉由具有與來自先前技術之方法相比的相對高之精度之電測量來確定覆蓋。

在一個態樣中，本發明係關於一種用於在一半導體基板上確定一覆蓋誤差之半導體裝置，其包含一第一電晶體及一第二電晶體；該第一電晶體包含與一第一閘極相關聯之一第一及一第二擴散區域；該第二電晶體包含與一第二閘極相關聯之一第三及一第四擴散區域；該第一及該第二閘極各具有一非均一形狀，且第二閘極係相對於第一閘極之定向以一覆蓋誤差對第二電晶體之一裝置參數之效應與該覆蓋誤差對第一電晶體之該裝置參數之效應相比具有相反符號的方式而定向。

有利地，與如以上所論述僅允許確定覆蓋誤差之離散值的先前技術方法形成對比，本發明允許以連續標度測量覆蓋誤差。

在第二態樣中，本發明係關於一種製造用於在一半導體基板上確定一覆蓋誤差之半導體裝置的方法，其包含：－在該半導體基板上提供一第一電晶體及一第二電晶體；－向該第一電晶體提供與一第一閘極相關聯之一第一及一第二擴散區域；－向該第二電晶體提供與一第二閘極相關聯之一第三及一第四擴散區域；該方法進一步包含：－形成半導體基板之一第一及一第二半導體表面區域以用於分別形成第一及第二電晶體；－在該第一半導體表面區域上產生該第一閘極且在該第二半導體表面區域上產生該第二閘極；第一及第二閘極各具有一非均一形狀，且第二閘極相對於第一閘極之定向以一覆蓋誤差對第二電晶體之一裝置參數之效應與該覆蓋誤差對第一電晶體之該裝置參數之效應相比具有相反符號的方式而定向。

在第三態樣中，本發明係關於一種用於在半導體基板上測量一微影圖案之一覆蓋誤差的方法，該微影圖案包含包含一第一電晶體及一第二電晶體之至少一半導體裝置；該第一電晶體包含與一第一閘極相關聯之一第一及一第二擴散區域；該第二電晶體包含與一第二閘極相關聯之一第三及一第四擴散區域；第一及第二閘極各具有一非均一形狀，且第二閘極相對於第一閘極之定向以一覆蓋誤差對第二電晶體之一裝置參數之效應與該覆蓋誤差對第一電晶體之該裝置參數之效應相比具有相反符號的方式而定向；該方法包含：－確定該至少一半導體裝置之第一電晶體之一裝置參數的一第一值，－確定該至少一半導體裝置之第二電晶體之該裝置參數的一第二值，及確定第一電晶體之裝置參數之第一值與第二電晶體之裝置參數之第二值之間的一裝置參數差。

在第四態樣中，本發明係關於一種微影設備，其包含：一照明系統，其經組態以調節一輻射束；一圖案化裝置支撐件，其經建構以支撐一圖案化裝置，該圖案化裝置能夠在該輻射束之橫截面中賦予輻射束一圖案以形成一圖案化輻射束；一基板台，其經建構以固持一基板；一干涉裝置，其用於確定該基板台之一位置；及一投影系統，其經組態以將該圖案化輻射束投影至該基板之一目標部分上；該微影設備進一步包含一輸入埠、一處理器、記憶體及一輸出埠；該處理器連接至該輸入埠，連接至該記憶體且連接至該輸出埠；處理器經配置用於經由輸入埠電連接至至少一半導體裝置；經配置用於在一半導體基板上確定一覆蓋誤差之該至少一半導體裝置包含一第一電晶體及一第二電晶體；該第一電晶體包含與一第一閘極相關聯之一第一及一第二擴散區域；該第二電晶體包含與一第二閘極相關聯之一第三及一第四擴散區域；該第一及該第二閘極各具有一非均一形狀，且第二閘極相對於第一閘極之定向以一覆蓋誤差對第二電晶體之一裝置參數之效應與該覆蓋誤差對第一電晶體之該裝置參數之效應相比具有相反符號的方式而定向；處理器經配置用於：－接收一包含至少一半導體裝置之第一電晶體之裝置參數之一第一值的第一信號；－接收一包含至少一半導體裝置之第二電晶體之裝置參數之一第二值的第二信號；－確定至少一半導體裝置之第一電晶體之裝置參數之第一值與第二電晶體之裝置參數之第二值之間的一裝置參數差；自該裝置參數差確定一覆蓋誤差值。

在第五態樣中，本發明係關於一種在一電腦可讀取媒體上的將由一電腦載入之電腦程式，該電腦包含一處理器、記憶體、一輸入埠及一輸出埠，該記憶體連接至該處理器，且該輸入埠及該輸出埠各連接至處理器，電腦為一微影設備之部分，該微影設備包含：一照明系統，其經組態以調節一輻射束；一圖案化裝置支撐件，其經建構以支撐一圖案化裝置，該圖案化裝置能夠在輻射束之橫截面中賦予輻射束一圖案以形成一圖案化輻射束；一基板台，其經建構以固持一基板；一干涉裝置，其用於確定該基板台之一位置；及一投影系統，其經組態以將該圖案化輻射束投影至該基板之一目標部分上；處理器經配置以經由輸入埠連接至至少一半導體裝置；用於在一半導體基板上確定一覆蓋誤差之該至少一半導體裝置包含一第一電晶體及一第二電晶體；該第一電晶體包含與一第一閘極相關聯之一第一及一第二擴散區域；該第二電晶體包含與一第二閘極相關聯之一第三及一第四擴散區域；該第一及該第二閘極各具有一非均一形狀，且第二閘極相對於第一閘極之定向以一覆蓋誤差對第二電晶體之一裝置參數之效應與該覆蓋誤差對第一電晶體之該裝置參數之效應相比具有相反符號的方式而定向；該電腦程式產品在經載入之後允許處理器執行：－接收一包含至少一半導體裝置之第一電晶體之一裝置參數之一第一值的第一信號；－接收一包含至少一半導體裝置之第二電晶體之該裝置參數之一第二值的第二信號；－確定至少一半導體裝置之第一電晶體之裝置參數之第一值與第二電晶體之裝置參數之第二值之間的一裝置參數差。

在第六態樣中，本發明係關於一種裝置製造方法，其包含將一微影圖案自一圖案化裝置轉印至一基板上，該方法進一步包含在半導體基板上測量該微影圖案之一覆蓋誤差，微影圖案包含包含一第一電晶體及一第二電晶體之至少一半導體裝置之一部分；該第一電晶體包含與一第一閘極相關聯之一第一及一第二擴散區域；該第二電晶體包含與一第二閘極相關聯之一第三及一第四擴散區域；該第一及該第二閘極各具有一非均一形狀，且第二閘極相對於第一閘極之定向以一覆蓋誤差對第二電晶體之一裝置參數之效應與該覆蓋誤差對第一電晶體之該裝置參數之效應相比具有相反符號的方式而定向；該方法包含：－確定該至少一半導體裝置之第一電晶體之一裝置參數，－確定該至少一半導體裝置之第二電晶體之一裝置參數，及－確定至少一半導體裝置之第一電晶體之裝置參數之第一值與第二電晶體之裝置參數之第二值之間的一裝置參數差。

圖1示意性地描繪一根據本發明之一個實施例之微影設備。該設備包含：一照明系統(照明器)IL，其經組態以調節一輻射束B(例如，UV輻射或EUV輻射)。

一支撐結構(例如，光罩台)MT，其經建構以支撐一圖案化裝置(例如，光罩)MA且連接至一經組態以根據某些參數而準確地定位該圖案化裝置之第一定位器PM；一基板台(例如，晶圓台)WT，其經建構以固持一基板(例如，經抗蝕劑塗佈之晶圓)W且連接至一經組態以根據某些參數而準確地定位該基板之第二定位器PW；及一投影系統(例如，折射投影透鏡系統)PS，其經組態以將一由圖案化裝置MA賦予輻射束B之圖案投影至基板W之一目標部分C(例如，包含一或多個晶粒)上。

該照明系統可包括用於導向、成形或控制輻射的各種類型之光學組件，諸如折射、反射、磁性、電磁、靜電或其他類型之光學組件或其任何組合。

該支撐結構支撐圖案化裝置，亦即，承載圖案化裝置之重量。其以一取決於圖案化裝置之定向、微影設備之設計及其他條件(諸如圖案化裝置是否固持於真空環境中)的方式固持圖案化裝置。支撐結構可使用機械、真空、靜電或其他夾持技術來固持圖案化裝置。支撐結構可為框架或台，(例如)其可視需要為固定或可移動的。支撐結構可確保圖案化裝置(例如，相對於投影系統)處於所要位置。可認為本文中對術語"主光罩"或"光罩"之任何使用與較一般之術語"圖案化裝置"同義。

應將本文中所使用之術語"圖案化裝置"概括地解釋為指可用以在一輻射束之橫截面中賦予該輻射束一圖案以在基板之一目標部分中產生一圖案的任何裝置。應注意，(例如)若圖案包括相移特徵或所謂輔助特徵，則被賦予輻射束之該圖案可能不會恰好對應於基板之目標部分中的所要圖案。大體而言，被賦予輻射束之圖案將對應於裝置中之一在目標部分中產生之特定功能層，諸如積體電路。

圖案化裝置可為透射或反射的。圖案化裝置之實例包括光罩、可程式化鏡面陣列及可程式化LCD面板。光罩係微影中所熟知的，且包括諸如二元、交變相移及衰減相移之光罩類型以及各種混合光罩類型。可程式化鏡面陣列之一實例採用小鏡面之矩陣排列，該等小鏡面中每一者可個別地傾斜以便在不同方向上反射入射輻射束。傾斜鏡面在一由鏡面矩陣反射之輻射束中賦予一圖案。

應將本文中所使用之術語"投影系統"概括地解釋為涵蓋如適用於所使用之曝光輻射或適用於諸如浸漬液體之使用或真空之使用的其他因素之任何類型之投影系統，包括折射、反射、反射折射、磁性、電磁及靜電光學系統或其任何組合。可認為本文中對術語"投影透鏡"之任何使用與較一般之術語"投影系統"同義。

如此處所描繪，設備為透射型(例如，採用透射光罩)。或者，設備可為反射型(例如，採用如以上所提及之類型的可程式化鏡面陣列，或採用反射光罩)。

微影設備可為具有兩個(雙平臺)或兩個以上基板台(及/或兩個或兩個以上光罩台)之類型。在該等"多平臺"機器中，可並列使用額外台，或可對一或多個台執行預備步驟同時將一或多個其他台用於曝光。

微影設備亦可為一類型，在該類型中基板之至少一部分可由具有相對高折射率之液體(例如，水)覆蓋以便填充投影系統與基板之間的空間。亦可將浸漬液體應用至微影設備中之其他空間，例如在光罩與投影系統之間。浸漬技術係此項技術中所熟知的以用於增加投影系統之數值孔徑。如本文中所使用之術語"浸漬"並不意謂諸如基板之結構須浸沒於液體中，而僅意謂在曝光期間液體位於投影系統與基板之間。

參看圖1，照明器IL自一輻射源SO接收一輻射束。該源及微影設備可為獨立實體，例如當該源為準分子雷射器時。在該等狀況下，並不認為該源形成微影設備之部分，且輻射束係借助於一包含(例如)合適之導向鏡及/或射束放大器的射束傳遞系統BD而自源SO傳至照明器IL。在其他狀況下，該源可為微影設備之組成部分，例如當該源為汞燈時。可將源SO及照明器IL連同射束傳遞系統BD(若需要)稱作輻射系統。

照明器IL可包含一用於調整輻射束之角強度分布的調整器AD。大體而言，可調整照明器之光瞳平面中之強度分布的至少外部及/或內部徑向範圍(通常分別稱作σ外部及σ內部)。另外，照明器IL可包含各種其他組件，諸如積光器IN及聚光器CO。照明器可用以調節輻射束以在其橫截面中具有所要均一性及強度分布。

輻射束B入射於固持在支撐結構(例如，光罩台MT)上之圖案化裝置(例如，光罩MA)上，並由圖案化裝置加以圖案化。在已橫過光罩MA的情況下，輻射束B穿過投影系統PS，投影系統PS將該射束聚焦至基板W之目標部分C上。借助於第二定位器PW及位置感測器IF(例如，干涉裝置、線性編碼器或電容式感測器)，基板台WT可準確地移動，(例如)以便在輻射束B之路徑中定位不同目標部分C。類似地，第一定位器PM及另一位置感測器(其未明確描繪於圖1中)可用以(例如)在自光罩庫以機械方式取得之後或在掃描期間相對於輻射束B之路徑準確地定位光罩MA。一般而言，可借助於形成第一定位器PM之部分的長衝程模組(粗定位)及短衝程模組(精定位)來實現光罩台MT之移動。類似地，可使用形成第二定位器PW之部分的長衝程模組及短衝程模組來實現基板台WT之移動。在步進機之狀況下(與掃描器相對)，光罩台MT可僅連接至短衝程致動器或可為固定的。可使用光罩對準標記M1、M2及基板對準標記P1、P2來對準光罩MA及基板W。儘管如上所說明之基板對準標記佔據專用目標部分，但其可位於目標部分之間的空間中(此等已知為切割道(scribe－lane)對準標記)。類似地，在於光罩MA上提供一個以上晶粒的情況下，光罩對準標記可位於晶粒之間。

所描繪之設備可用於下列模式中之至少一者中：1.在步進模式中，在一次將賦予輻射束之整個圖案投影至目標部分C上的同時使光罩台MT及基板台WT保持基本上靜止(亦即，單一靜態曝光)。基板台WT接著在X及/或Y方向上移位以使得可曝光不同目標部分C。在步進模式中，曝光場之最大大小限制在單一靜態曝光中成像之目標部分C的大小。

2.在掃描模式中，在將賦予輻射束之圖案投影至目標部分C上的同時同步地掃描光罩台MT及基板台WT(亦即，單一動態曝光)。可藉由投影系統PS之放大(縮小)及影像反轉特性來確定基板台WT相對於光罩台MT之速度及方向。在掃描模式中，曝光場之最大大小限制單一動態曝光中之目標部分的寬度(在非掃描方向上)，而掃描運動之長度確定目標部分之高度(在掃描方向上)。

3.在另一模式中，在將賦予輻射束之圖案投影至目標部分C上的同時使光罩台MT保持基本上靜止以固持可程式化圖案化裝置，並移動或掃描基板台WT。在此模式中，通常在基板台WT之每一移動之後或在掃描期間的連續輻射脈衝中間採用脈衝輻射源並視需要更新可程式化圖案化裝置。可易於將此操作模式應用至利用諸如如以上所提及之類型的可程式化鏡面陣列之可程式化圖案化裝置的無光罩微影。

亦可採用上述有用模式之組合及/或變化或完全不同之有用模式。

圖2描繪一根據本發明之一第一實施例的用於測量覆蓋之半導體裝置之俯視圖。

在一半導體基板100上，一用於測量覆蓋之半導體裝置1包含兩個場效電晶體T1及T2。

第一場效電晶體T1在方向Y上延伸且包含一第一擴散區域A1、一第二擴散區域A2及一位於該第一擴散區域A1與該第二擴散區域A2中間的第一通道區域R1(未圖示)。

一非均一閘極G1、G2位於第一通道區域R1上方，該非均一閘極G1、G2包含一第一閘極部分G1及一第二閘極部分G2。該第一閘極部分G1及該第二閘極部分G2在第一擴散區域A1與第二擴散區域A2之間彼此平行地延伸。

閘極G1、G2係非均一的，由於第一閘極部分G1之閘極長度(在方向Y上)與第二閘極部分G2之閘極長度不同：通道區域R1上之非均一閘極之第一閘極部分G1具有長度L1，亦即，在自第一擴散區域A1至第二擴散區域A2之方向上。第二閘極部分G2具有長度L2。第一閘極部分G1之長度L1與第二閘極部分G2之長度L2相比較小。

第二場效電晶體T2在垂直於方向Y之第二方向X上鄰近第一場效電晶體T1。

第一與第二電晶體在方向X上彼此分離一隔離區域(例如，淺溝槽隔離STI)。

在此實施例中，第二場效電晶體T2具有與第一場效電晶體T1大體上類似之布局。第二電晶體T2之布局係第一場效電晶體T1關於在方向Y上延伸之鏡射線M的鏡像。

第二電晶體T2在方向Y上延伸且包含一第三擴散區域A3、一第四擴散區域A4及一位於該第三擴散區域A3與該第四擴散區域A4中間的第二通道區域R2(未圖示)。

一第二非均一閘極G3、G4位於第二通道區域R2上方，該第二非均一閘極G3、G4包含一第三閘極部分G3及一第四閘極部分G4。

第二場效電晶體T2之第三閘極部分G3藉由垂直於鏡射線M之連接線CG而連接至鄰近第一場效電晶體T1之第二閘極部分G2。

第二非均一閘極之第三閘極部分G3具有大體上等於第二閘極部分G2之第二閘極長度L2的第三閘極長度L3。

第四閘極部分G4具有第四閘極長度L4。第四閘極部分G4之第四閘極長度L4與第三閘極部分G3之第三閘極長度L3相比較小。

由於第一電晶體T1與第二電晶體T2係以鏡射線M為基準呈鏡射對稱的設計，第二電晶體T2之第四閘極部分G4之第四閘極長度L4大體上與第一電晶體T1之第一閘極部分G1之第一閘極長度L1相同。

又，擴散區域A1、A2、A3、A4及通道區域R1、R2之大小W(在方向X上)大體上相同。

每一電晶體T1；T2包含一與其擴散區域中之一者A1；A3的第一擴散接點C1；C3、一與其擴散區域中之另一者A2；A4的第二擴散接點C2；C4及一與其非均一閘極G1、G2；G3、G4之閘極接點。

第一及第二場效電晶體經設計為平行結構，且第二非均一閘極相對於第一非均一閘極之定向方式使一覆蓋誤差對第二電晶體之裝置參數之效應與該覆蓋誤差對第一電晶體之裝置參數之效應相比具有相反符號。

在此實施例中，第二場效電晶體T2大體上與第一場效電晶體T1相同，且第一及第二場效電晶體係以大體上對稱之鏡射布局而設計。因此，第一電晶體中覆蓋誤差之效應的第一振幅將大體上等於第二電晶體中覆蓋誤差之效應的第二振幅，但對第一電晶體之效應將具有與對第二電晶體之效應之符號相反的符號。

請注意，在另一實施例中，代替在閘位準處應用連接線G5，連接線亦可體現為(例如)在金屬1位準之互連線。

可使用標準微影程序(例如，使用CMOS技術)來製造如以上所述之半導體裝置。

製造此種半導體裝置可包含下列一系列步驟(參看圖2、圖4及圖5)：在半導體基板上，藉由一連串微影、蝕刻、絕緣體(例如，二氧化矽)之沈積及化學機械拋光(CMP)來界定淺溝槽隔離區域STI。淺溝槽隔離STI定界將產生第一電晶體T1及第二電晶體T2之半導體表面區域。

若需要，在下一步驟中，產生井植入。接著，在基板之半導體表面上沈積閘極介電質G繼之以閘極材料之沈積。接著，藉由微影及蝕刻來界定第一電晶體T1及第二電晶體T2之非均一閘極G1、G2；G3、G4及該兩個閘極之間的連接線G5。可能地，進行額外植入(使用該(等)閘極作為光罩)。在下一步驟中，產生間隔物SP。接著，植入源極/汲極區域A1、A2、A3、A4以獲得重摻雜汲極(HDD)分布。其後，可矽化源極/汲極區域及閘極。在下一步驟中，藉由接點堆疊之沈積、堆疊之微影、接觸孔蝕刻、接觸孔填充(以(例如)鎢)及平坦化(CMP)來形成與源極汲極區之接點及與非均一閘極之接點。

根據本發明，閘極之界定包含非均一閘極G1、G2；G3、G4之產生。

請注意，如以上所述的根據本發明之半導體裝置之製造過程僅為說明性的，替代實施係熟習此項技術者所已知的。

以下，將參看圖4及圖5較詳細地解釋第一電晶體T1及第二電晶體T2之構造。

圖3說明根據第一實施例的用於測量覆蓋之半導體裝置之原理。

在圖3中展示根據第一實施例之兩個半導體裝置1、1'。

借助於半導體裝置1；1'來測量覆蓋之原理係基於用於匹配一對電晶體之測量技術。諸如大體上相同之場效電晶體T1、T2的裝置在此等場效電晶體T1、T2於半導體基板上相對靠近地間隔時具有大體上相同之效能。在此情形下，該(等)場效電晶體之效能可能關於一諸如電晶體之接通電流、截止電流或臨限電壓的裝置參數。

用於測量基本場效電晶體(亦即，每一電晶體具有單一閘極)之一或多個效能參數的"匹配"測量技術係此項技術中已知的。對該等基本場效電晶體之測量產生具有測得參數值之分布的結果。該分布通常以一對匹配場效電晶體之零差值為中心。

在本發明中，匹配電晶體對T1、T2之分布僅在製造期間在閘極之寬度之方向上(亦即，沿方向X)未出現覆蓋誤差時居中，此由於每一場效電晶體現沿彼方向X具有一非均一閘極。

該非均一閘極將每一場效電晶體T1；T2有效地分成一用於一閘極部分G1；G4之第一電晶體部分P1；P4及一用於另一閘極部分G2；G3之第二電晶體部分P2；P3。

因此，對(例如)第一場效電晶體T1測量之裝置參數Z包含一關於第一電晶體部分P1之第一裝置參數分量ZP1及一關於第二電晶體部分P2之第二裝置參數分量ZP2。

考慮電晶體部分P1、P2中之每一者的寬度：Z≡ZP1*W1＋ZP2*W2 (1)，其中W1等於第一電晶體部分P1之寬度，且W2等於第二電晶體部分之寬度。(注意ZP1並不等於ZP2，由於第一電晶體部分P1之通道長度L1並不等於第二電晶體部分P2之通道長度(L2)。)

在圖3之上部中，展示未出現覆蓋誤差之情況。在此狀況下，第一閘極部分之寬度等於第二閘極部分之寬度，亦即，通道區域之寬度除以二：W/2(亦即，W1＝W2＝W/2)。

由於第二場效電晶體T2與第一場效電晶體T1相同(儘管以線M鏡射)，第二電晶體T2之裝置參數Z將大體上與第一電晶體T1之裝置參數相同。

藉由匹配測量，可確定對第一電晶體T1測量之裝置參數(例如，接通電流、截止電流或臨限電壓)與對第二電晶體T2測量之相同裝置參數之間的差。

請注意，如以上所述的每一電晶體T1；T2之通道區域之寬度W在兩個大體上同等大小之部分中的分割僅為一實例，亦可應用電晶體T1；T2之另一分割，其限制條件為將相同分割應用至第二鏡射電晶體。以下參看圖7說明半導體裝置1之一替代實施例。

在電晶體T1、T2大體上相同(亦即，第一電晶體之非均一閘極恰好關於第二電晶體之非均一閘極鏡射而無覆蓋誤差)之假定下，測得裝置參數之差為(理想地)零。

在圖3之下部中，展示一半導體裝置1'，其中出現沿方向X(亦即，沿通道區域之寬度)延伸之覆蓋誤差△。在第一電晶體T1'與第二電晶體T2'上，非均一閘極歸因於覆蓋誤差而沿方向X移位經過距離△。

歸因於閘極與通道區域相比之覆蓋誤差△，第一電晶體T1'顯示一具有寬度W/2＋△之第一閘極部分G1'及具有寬度W/2－△之第二閘極部分G2'，且第二電晶體T2'顯示一具有寬度W/2＋△之第三閘極部分G3'及一具有寬度W/2－△之第四閘極部分G4'。

除閘極部分G1'、G2'；G3'、G4'之不同覆蓋以外，假定電晶體T1'、T2'進一步大體上相同。(在此方面，半導體裝置1'中具有相同參考號碼之實體係指半導體裝置1之類似實體。)

因此，對第一電晶體T1'測量之裝置參數Z1可等於(與方程式1類似)：Z1≡ZP1*(W/2＋△)＋ZP2*(W/2－△) (2)，至少對於△<<W而言，且對第二電晶體T2'測量之裝置參數Z2可等於Z2≡ZP1*(W/2－△)＋ZP2*(W/2＋△) (3)，至少對於△<<W而言，且Z1－Z2≡(ZP1－ZP2)*2△ (4)

由於ZP1不等於ZP2，故Z1與Z2之間的差不等於零但與覆蓋誤差△成比例。

有利地，與如以上所論述的僅允許確定覆蓋誤差△之離散值的先前技術方法形成對比，根據本發明之半導體裝置1允許以連續標度測量覆蓋誤差△。

藉由提供若干半導體裝置1之一陣列(每一半導體裝置1具有特定且已知內設(designed－in)覆蓋誤差ε)，一線性回歸法可用以確定實際覆蓋誤差△。測量與特定內設覆蓋誤差ε(加上未知實際覆蓋誤差△)呈函數關係的裝置參數之差(亦即，Z1－Z2)。將差之結果標繪為內設覆蓋誤差ε之一函數，其將產生一大體上線性之曲線(根據以上所呈現之方程式)。接著，確定此曲線之線性回歸係數。自所確定線性回歸係數，可自曲線與覆蓋誤差ε軸之交點(在該交點處所測得之裝置參數差為零)而計算實際覆蓋誤差△。

有利地，對於一給定裝置產生或節點而言，可藉由將內設覆蓋誤差ε之系列值調適至特定裝置產生或節點來調整線性回歸法之敏感性，由於可能之覆蓋誤差之量值可視彼裝置產生之臨界尺寸(亦即，半導體裝置之特徵之最小大小)而不同。舉例而言，具有130 nm節點之裝置中的覆蓋誤差△之3σ誤差約為20 nm，而65 nm節點之覆蓋誤差△之3σ約為8 nm至10 nm。

半導體裝置之有關尺寸可為下列：擴散區域及通道區域之寬度W＝500 nm、第一(第4)閘極長度L1(L4)＝150 nm，且第二(第三)閘極長度L2(L3)＝250 nm。

內設覆蓋誤差ε值可為在5 nm至30 nm之範圍內的以5 nm為增量之一系列值。

將瞭解，半導體裝置1可在各種方向上對準以在彼特定方向上測量覆蓋。舉例而言，半導體裝置可與包含沿微影設備之掃描方向或垂直於微影設備之掃描方向(亦即，分別沿掃描方向及非掃描方向)配置的第一閘極部分G1、第二閘極部分G2、第三閘極部分G3及第四閘極部分G4之控制閘極線對準。

另外，由於本發明之半導體裝置1可藉由標準CMOS處理序列而生產，半導體裝置1(或半導體裝置1之一陣列)可易於用作大裝置結構中之嵌入式結構。

此外，根據本發明之半導體裝置1(之陣列)亦可用作包含於微電子裝置中之校正電子裝置。在操作期間，該微電子裝置可允許藉由(例如)評估電路來測量該(等)半導體裝置1，且可能夠自所測得結果確定在微電子裝置之製造期間引起之覆蓋誤差。此可適用作對包含對覆蓋誤差敏感之一或多個功能區塊的微電子裝置之內部校正。

在以上所述之實施例中，第一電晶體之第一閘極之非均一形狀與第二電晶體之第二閘極之形狀相同(儘管鏡射)。請注意，根據本發明，第一電晶體之第一閘極之非均一形狀可能不同於第二電晶體之第二閘極之非均一形狀。將瞭解，覆蓋誤差對電晶體之效應的振幅可能關於彼電晶體之閘極之形狀。藉由測量覆蓋誤差對第二電晶體之裝置參數之效應，其歸因於第一與第二閘極之形狀差異而與覆蓋誤差對第一電晶體之裝置參數之效應不同，覆蓋誤差可仍係可確定的。熟習此項技術者將瞭解，此可能需要校準程序及/或額外數學解決步驟。

圖4描繪用於測量覆蓋之半導體裝置之一第一區域沿圖2之線IV－IV的橫截面。

在半導體基板100之一表面中，第一擴散區域A1及第二擴散區域A2與位於A1、A2中間的第一通道區域R1一起配置。

一薄介電層或閘極氧化物G覆蓋通道區域R1。

在閘極氧化物G頂部上，配置第一閘極部分G1。間隔物SP覆蓋側壁S1。第一閘極部分G1在方向Y上具有長度L1。

圖5描繪用於測量覆蓋之半導體裝置之一第二區域沿圖2之線V－V的橫截面。

在半導體基板100之表面中，第一擴散區域A1及第二擴散區域A2與位於A1、A2中間的第一通道區域R1一起配置。

一薄介電層或閘極氧化物G覆蓋此通道區域R1。

在閘極氧化物G頂上，配置第二閘極部分G2。側壁S1由間隔物SP覆蓋。第二閘極部分G2在方向Y上具有長度L2。

藉由對一裝備有半導體裝置1之特定微電子裝置之微影處理而引起的覆蓋誤差△可藉由在半導體裝置已達到其為電可測量之狀態之後測量半導體裝置1之裝置參數而確定。測量之結果可用以提供校正因數至用於製造該特定微電子裝置的微影設備。

圖6展示如先前圖中所示之半導體裝置之另一布局的平面圖。

在圖6中，具有相同參考號碼之實體係指如先前圖中所示之相同實體。

第一電晶體T1及第二電晶體T2具有與金屬化部分之接點。如熟習此項技術者所已知，金屬化部分通常位於形成於半導體基板100之表面中的電晶體上方之位準。至少一絕緣層在該金屬化位準與電晶體之間，該至少一絕緣層將金屬化部分與電晶體電分離。

第一電晶體T1包含分別將第一擴散區域A1連接至一第一金屬線M1及將第二擴散區域A2連接至一第二金屬線M2的複數個第一及第二接點S1a、S1b、S1c；S2a、S2b、S2c。

類似地，第二電晶體T2包含分別將第三擴散區域A3連接至第三金屬線M3及將第四擴散區域A4連接至一第四金屬線M4的複數個第三及第四接點S3a、S3b、S3c；S4a、S4b、S4c。

每一擴散區域上之該複數個接點係以其位置大體上不會影響對應於各別擴散區域之電晶體之裝置參數之測量的方式加以建構。在圖6中，展示每擴散區域三個方形接點，但應理解，可使用一擴散區域上之不同數目(亦即，至少一個)之接點。又，應瞭解，擴散區域上之該或該等接點之形狀可能不同於此處所示之形狀(例如矩形)。

在如圖2中所示之半導體裝置1之實施例中，第一電晶體T1及第二電晶體T2之非均一閘極G1、G2；G3、G4之間的連接線G5由單一共同接點CC連接至一第五金屬線M5。

第一金屬線M1、第二金屬線M2、第三金屬線M3、第四金屬線M4及第五金屬線M5配置於半導體基板上以便提供至電路(未圖示)之連接，以用於分別測量第一電晶體T1及第二電晶體T2之裝置參數。

圖7描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置10之俯視圖。在圖7中，具有如先前圖中所示之相同參考號碼的實體係指先前圖中之對應實體。

在先前圖中，已描述一半導體裝置1，其中第一電晶體T1之非均一閘極G1、G2與第二電晶體T2之非均一閘極G3、G4關於半導體裝置之縱向方向Y對稱。

在圖7中所示之實施例中，半導體裝置10包含一具有一非均一閘極G1、G2之第一電晶體T1及一具有一非均一閘極G3、G4之第二電晶體T2，其中各別非均一閘極沿方向Y具有不對稱設計。第一電晶體T1之非均一閘極之第一閘極部分G1具有一在縱向方向Y上延伸的大體上與第一電晶體T1之第二閘極部分G2之一側壁13成一直線的側壁12。

類似地，第二電晶體T2之非均一閘極之第四閘極部分G4具有一在縱向方向Y上延伸的大體上與第二電晶體T2之第三閘極部分G3之側壁13成一直線的側壁14。

藉由此設計，減小了導體G1、G2、G3、G4中之不連續性。以此方式，可獲得一流過閘極部分G1、G2、G3、G4之較均一電流及因此裝置之較線性回應。

圖8描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置25之俯視圖。

在圖8中，具有如先前圖中所示之相同參考號碼的實體係指先前圖中之對應實體。

已知電晶體之電子性質隨裝置之有效面積(亦即，通道之有效面積)而變化。Pelgrom定律(Pelgrom's law)表明標準變化與有效通道面積之平方根成反比。在此實施例中，提供一半導體裝置，其中通道面積相對擴大。藉由擴大電晶體之有效通道面積，可減小自一個半導體裝置至另一半導體裝置之變化。有效通道面積之擴大係藉由使用複合第一及第二電晶體T1、T2而實現。每一複合電晶體T1、T2分別包含一群電晶體TG1、TG2。在每一群中，電晶體分別以串聯連接配置於第一與第二擴散區域及第三與第四擴散區域之間，且中間擴散區域用於串聯耦接每一群中之複數個電晶體。

第一群電晶體TG1包含複數個第一電晶體，在此處所示之實例中，三個電晶體：T1a、T1b、T1c。第二群電晶體TG2包含複數個第二電晶體，與第一群電晶體之數目相同的數目，在此實例中，三個電晶體：T2a、T2b、T2c。請注意，視所需準確性及半導體裝置之電子性質之所允許變化而定，可使用第一群及第二群內的任何數目之電晶體。

每一群中之電晶體以直列式(in－line)串聯配置。在第一群電晶體TG1中，電晶體T1a藉由一第一中間擴散區域A1a而耦接至電晶體T1b，且電晶體T1b藉由一第二中間擴散區域A2a而耦接至電晶體T1c。在第二群電晶體TG2中，電晶體T2a藉由一第三中間擴散區域A3a而耦接至電晶體T2b，且電晶體T2b藉由一第四中間擴散區域A4a而耦接至電晶體T2c。如以下參看圖9所述較詳細地解釋該串聯連接。

在每一群電晶體TG1；TG2中，每一電晶體T1a；T1b；T1c；T2a；T2b；T2c如以上所解釋具有一非均一閘極G1a、G2a；G1b、G2b；G1c、G2c；G3a、G4a；G3b、G4b；G3c、G4c。每一電晶體之閘極G1a、G2a；G1b、G2b；G1c、G2c；G3a、G4a；G3b、G4b；G3c、G4c係非均一的，因為方向Y上之閘極分成第一部分G1a；G1b；G1c；G4a；G4b；G4c及第二閘極部分G2a；G2b；G2c；G3a；G3b；G3c，其中第一閘極部分之閘極長度(在方向Y上)與第二閘極部分之閘極長度不同。

在此實施例中，閘極部分G2a、G2b、G2c、G3a、G3b、G3c藉由一中心閘極體CG而相互連接。以此方式，在使用期間，所有電晶體之所有閘極部分可能經受相同閘電壓。

圖9描繪如沿圖8中之線IX－IX所示的半導體裝置之橫截面。在半導體基板100之表面中，擴散區域A1、A1a、A2a、A2與電晶體T1a之一位於擴散區域A1與A1a中間的第一通道區域R1a、電晶體T1b之在擴散區域A1a與A2a之間的下一通道區域R1b以及電晶體T1c之在擴散區域A2a與A2之間的另一通道區域R1c一起配置。

一薄介電層或閘極氧化物G覆蓋每一通道區域R1a；R1b；R1c。

在閘極氧化物G頂部上，電晶體T1a之閘極部分G1a配置於通道區域R1a之上，電晶體T1b之閘極部分G1b配置於通道區域R1b之上且電晶體T1c之閘極部分G1c配置於通道區域R1c之上。每一通道區域R1a、R1b、R1c具有通道長度L1。間隔物SP覆蓋每一閘極部分之側壁。一第一接點C1配置於擴散區域A1上且一第二接點C2配置於擴散區域A2上。

如熟習此項技術者將瞭解，第一群電晶體TG1之閘極部分G2a、G2b、G2c以如圖9中所示之類似方式配置，除了此等閘極部分G2a、G2b、G2c中之每一者下方的通道長度L2比閘極部分G1a、G1b、G1c中之每一者下方的通道長度L1長之外。又，將瞭解，第二群電晶體TG2具有與第一群電晶體TG1相同之布局。

圖10描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置30之俯視圖。

在圖10中，具有如先前圖中所示之相同參考號碼的實體係指先前圖中之對應實體。在此實施例中，半導體裝置包含與圖8及圖9中所示類似之第一群電晶體TG1及第二群電晶體TG2。此處所示之半導體裝置之實施例與圖8及圖9中所示之實施例不同之處在於：第一群及第二群電晶體之第二閘極部分G2a、G2b、G2c；G3a、G3b、G3c分別接合於一在擴散區域A1；A3與擴散區域A2；A4之間延伸的單一第二閘極部分G2；G3中。在圖11中展示第一群電晶體沿線XI－XI之橫截面。將瞭解，第二群電晶體TG2具有與第一群電晶體TG1相同之布局。

如以上所述之實施例中的半導體裝置容許沿裝置之縱向方向的一維覆蓋測量。為在X及Y方向上在一基板上測量覆蓋，需將根據如以上所述之實施例中之一者的結構置放於該基板上且其縱向方向分別沿X及Y方向。以下描述一根據本發明之組裝半導體裝置之結構，其允許兩個正交方向上覆蓋之組合測量。

圖12展示一根據本發明之一實施例之組裝半導體裝置的俯視圖。

該組裝半導體裝置可藉由取得如先前圖中所示之半導體裝置中的第一與第二電晶體沿第一方向(例如，方向X)對準之一半導體裝置且將該半導體裝置與一相對於該第一者旋轉經過90度的第二相同半導體裝置(亦即，在第二半導體裝置中，各別第一與第二電晶體沿垂直於第一方向之第二方向對準)組合而形成。該兩個半導體裝置共用其各別第一及第二電晶體之非均一閘極之間的導體。

組裝半導體裝置40包含一具有一非均一閘極G1、G2之第一電晶體T1、一具有一非均一閘極G3、G4之第二電晶體T2、一具有一非均一閘極G5、G6之第一額外電晶體T3及一具有一非均一閘極G7、G8之第二額外電晶體T4。

四個電晶體T1、T2、T3、T4共用一用於連接所有電晶體之非均一閘極的共同閘極體CG。

每一電晶體包含一在非均一閘極下方之位於兩個擴散區域A中間的通道區。

第一電晶體T1與第二電晶體T2沿第一方向X對準，第一額外電晶體T3與第二額外電晶體T4沿垂直於第一方向X之第二方向Y對準。

第一及第二額外電晶體以與第一及第二電晶體類似之方式起作用。

圖13展示一根據另一實施例之組裝半導體裝置之俯視圖。

一如圖12中所示之組裝半導體裝置可藉由將每一電晶體T1、T2、T3、T4與一經修改電晶體T5、T6、T7、T8串聯地配置而進一步延伸，其中每一電晶體具有一與該經修改電晶體共有之擴散區域A。經修改電晶體相對於串聯配置之電晶體具有一內設覆蓋誤差Ex或Ey。該內設覆蓋誤差依賴電晶體及經修改電晶體之定向而在第一方向X或第二方向Y上延伸。

接點C1、C2、C3、C4、C5、C6、C7、C8配置於電晶體及經修改電晶體中之每一者之擴散區域A、AA上。電晶體與伴隨經修改電晶體之共同擴散區域上的接點由電晶體及經修改電晶體共用。

在此實施例中，組裝半導體裝置之每一轉角上的擴散區域AA由彼轉角上之電晶體共用。圖14描繪一根據本發明之另一實施例的用於測量覆蓋之組裝半導體裝置之俯視圖。

在此實施例中，如圖13中所示之組裝半導體裝置之電晶體及經修改電晶體各由複合電晶體T51、T52、T53、T54、T55、T56、T57、T58組成。每一複合電晶體T51；T52；T53；T54；T55；T56；T57；T58分別分成一群電晶體元件T51a、T51b、T51c；T52a、T52b、T52c；T53a、T53b、T53c；T54a、T54b、T54c；T55a、T55b、T55c；T56a、T56b、T56c；T57a、T57b、T57c；T58a、T58b、T58c。

複合電晶體經配置為沿一沿水平及垂直方向大體上正交之結構的邊緣之對(T51、T53；T55、T57；T52、T54；T56、T58)。

在每一複合電晶體之每一群內，如之前參看圖9所解釋，電晶體元件處於串聯連接中。在此實例中，每一複合電晶體在兩個外部擴散區域AA中間分成串聯連接之三個電晶體元件，且一中間擴散區域A在每一對鄰近電晶體元件中間。請注意，每一複合電晶體可由任何合適數目之個別電晶體元件(包括一個電晶體元件)組成。

每一群中之每一電晶體元件具有一擁有一第一閘極部分及一第二閘極部分之非均一閘極，該第一閘極部分及該第二閘極部分以第一閘極部分下方之通道長度與第二閘極部分下方之通道長度不同的方式加以配置。

組裝半導體裝置50之所有非均一閘極連接至一共同閘極體CG。

在正交結構之一水平側處，複合電晶體T51與複合電晶體T53串聯地配置。在正交結構之另一水平側處，複合電晶體T52與複合電晶體T54串聯地配置。在相反水平側上的直接面向複合電晶體T51之複合電晶體T52經設計大體上與複合電晶體T51相同。同樣地，在相反水平側上的直接面向複合電晶體T53之複合電晶體T54經設計大體上與複合電晶體T53相同。

在大體正交之結構之一垂直側處，複合電晶體T55與複合電晶體T57串聯地配置。在正交結構之另一垂直側處，複合電晶體T56與複合電晶體T58串聯地配置。在相反垂直側上的直接面向複合電晶體T56之複合電晶體T55經設計大體上與複合電晶體T56相同。同樣地，在相反垂直側上的直接面向複合電晶體T58之複合電晶體T57經設計大體上與複合電晶體T58相同。

接點C51、C52、C53、C54、C55、C56、C57及C58配置(於共同擴散區域上)於每兩個鄰近複合電晶體之間。複合電晶體T51與複合電晶體T55共用接點C51，且與複合電晶體T53共用接點C52。複合電晶體T53進一步與複合電晶體T56共用接點C53。複合電晶體T56進一步與複合電晶體T58共用接點C55。複合電晶體T58進一步與複合電晶體T54共用接點C58。另外，複合電晶體T54與複合電晶體T52共用接點C57。複合電晶體T52與電晶體T57共用接點C56，且複合電晶體T57與複合電晶體T55共用接點C54。

位於結構之每一側之中心處的接點C52、C54、C55、C57藉由一金屬線(未圖示)而互連(亦即，相互連接)。

共同閘極體CG具備一或多個閘極接點CG50、CG51、CG52、CG53。

閘極接點CG50、CG51、CG52、CG53之數目可視半導體裝置之實際特徵大小及每一複合電晶體內之電晶體元件的實際數目而變化。

一內設覆蓋誤差配置於正交結構之同一側上的複合電晶體之間。如一虛線所指示，內設覆蓋誤差Ey存在於複合電晶體T51與複合電晶體T53之間。類似地，相同內設覆蓋誤差Ey存在於正交結構之相對側上於複合電晶體T52與複合電晶體T54之間。

同樣地，如一虛線所指示，內設覆蓋誤差Ex存在於複合電晶體T55與複合電晶體T57之間。類似地，相同內設覆蓋誤差Ex存在於正交結構之相對側上於複合電晶體T56與複合電晶體T58之間。

在如以上所述之結構中，可測量自轉角接點之中心C51、C53、C56、C58至位於結構之每一側之中心處的相互連接之中心接點C52、C54、C55、C57的四個電流。

自該四個電流，可計算複合電晶體之第一閘極部分中的電流密度、複合電晶體之第二閘極部分中的電流密度及水平方向X及垂直方向Y上之實際覆蓋△。

在一替代實施例中，複合電晶體之非均一閘極以如圖11中所示之類似方式配置，其中每一複合電晶體之電晶體元件之第二閘極部分接合為單一第二閘極部分。

圖15展示一根據本發明之微影設備之一電路。

在本發明之一個態樣中，微影設備具備一電路C1，其包含一輸入埠I1、一處理器CPU及記憶體MEM。輸入端I1經配置以接收一關於如藉由半導體裝置1或藉由該等半導體裝置1之一陣列可測量或以如以上所述之任何方式確定的覆蓋誤差△之覆蓋誤差信號O。處理器CPU連接至用於接收該覆蓋誤差信號O之輸入埠I1。又，處理器CPU連接至記憶體MEM且連接至輸出埠O1。輸出埠O1連接至光罩台MT、晶圓平臺WT及干涉裝置IF(或連接至用於分別控制光罩台MT、晶圓平臺WT及干涉裝置IF的至少一控制單元CU(以幻影展示))。

處理器CPU進一步經配置以自所接收覆蓋誤差信號O確定覆蓋誤差△，且提供一覆蓋誤差校正信號OCS至光罩台MT、晶圓平臺WT及干涉裝置IF中之至少一者(或光罩台MT、晶圓平臺WT及干涉裝置IF之至少一控制單元CU)。

藉由提供該覆蓋誤差校正信號OCS至光罩台MT、晶圓平臺WT及干涉裝置IF中之至少一者，微影設備能夠校正(例如)在生產期間可能出現的其設定之改變或漂移。

處理器CPU經展示為一個方框，然而，如熟習此項技術者所已知，其可包含並列起作用或由一個主處理器控制之若干處理單元，該等處理單元可彼此遠離地定位。

處理器CPU之功能性可體現於硬體或軟體組件中以執行如以上所述之功能。熟習此項技術者將瞭解，本發明之功能性亦可藉由硬體與軟體組件之組合而實現。如熟習此項技術者所已知，硬體組件(類比或數位)可存在於處理器CPU內或可存在作為與處理器CPU介面連接之獨立電路。另外，熟習此項技術者將瞭解，軟體組件可存在於連接至處理器CPU之記憶體區域MEM中。記憶體MEM亦可與處理器CPU整合為一內部記憶體。

儘管本文中可特定參考微影設備在製造IC中之使用，但應理解，本文中所述之微影設備可具有其他應用，諸如製造整合光學系統、用於磁域記憶體之導引及偵測圖案、平板顯示器、液晶顯示器(LCD)、薄膜磁頭等。熟習此項技術者將瞭解，在該等替代應用之情形下，可認為本文中對術語"晶圓"或"晶粒"之任何使用分別與較一般之術語"基板"或"目標部分"同義。可在曝光之前或之後，以(例如)軌道(一通常將抗蝕劑層塗覆至基板並對已曝光之抗蝕劑進行顯影的工具)、計量學工具及/或檢驗工具來處理本文中所提及之基板。在適用時，可將本文中之揭示內容應用至該等及其他基板處理工具。另外，可對基板處理一次以上，(例如)以便產生多層IC，使得本文中所使用之術語基板亦可指已含有多個已處理層之基板。

儘管以上可已特定參考本發明之實施例在光學微影之情形下的使用，但將瞭解，本發明可用於其他應用(例如，壓印微影)中，且在情形允許時，本發明並不限於光學微影。在壓印微影中，圖案化裝置中之構形界定產生於基板上之圖案。可將圖案化裝置之構形擠壓入一供應至基板之抗蝕劑層，在該基板上藉由施加電磁輻射、熱、壓力或其組合而固化抗蝕劑。將圖案化裝置移出抗蝕劑，從而在抗蝕劑固化之後於其中留下圖案。

本文中所使用之術語"輻射"及"束"涵蓋包括紫外(UV)輻射(例如，具有為或約為365 nm、355 nm、248 nm、193 nm、157 nm或126 nm之波長)及遠紫外(EUV)輻射(例如，具有在5 nm至20 nm之範圍內的波長)的所有類型之電磁輻射，以及諸如離子束或電子束之粒子束。

術語"透鏡"(在情形允許時)可指各種類型之光學組件中之任一者或組合，包括折射、反射、磁性、電磁及靜電光學組件。

儘管以上已描述本發明之特定實施例，但將瞭解，可以不同於所述方式的方式實踐本發明。舉例而言，本發明可採取含有描述如以上所揭示之方法的機器可讀取指令之一或多個序列之電腦程式的形式，或採取其中儲存有該電腦程式之資料儲存媒體(例如，半導體記憶體、磁碟或光碟)的形式。

以上描述意欲為說明性而非限制性的。因此，熟習此項技術者將顯而易見，在不脫離以下所陳述之申請專利範圍之範疇的情況下，可對如所述之本發明作出修改。

1．．．半導體裝置

1'．．．半導體裝置

25．．．半導體裝置

40．．．組裝半導體裝置

50．．．組裝半導體裝置

100．．．半導體基板

A．．．擴散區域

A1．．．第一擴散區域

A1a．．．第一中間擴散區域

A2．．．第二擴散區域

A2a．．．第二中間擴散區域

A3．．．第三擴散區域

A3a．．．第三中間擴散區域

A4．．．第四擴散區域

A4a．．．第四中間擴散區域

AA．．．擴散區域

AD．．．調整器

B．．．輻射束

BD．．．射束傳遞系統

C．．．目標部分

C1．．．第一擴散接點、電路

C2．．．第二擴散接點

C3．．．第一擴散接點

C4．．．第二擴散接點

C5．．．接點

C6．．．接點

C7．．．接點

C8．．．接點

C51．．．接點

C52．．．接點

C53．．．接點

C54．．．接點

C55．．．接點

C56．．．接點

C57．．．接點

C58．．．接點

CC．．．共同接點

CG．．．連接線、中心閘極體、共同閘極體

CG50．．．閘極接點

CG51．．．閘極接點

CG52．．．閘極接點

CG53．．．閘極接點

CO．．．聚光器

CPU．．．處理器

CU．．．控制單元

Ex．．．內設覆蓋誤差

Ey．．．內設覆蓋誤差

G．．．薄介電層、閘極氧化物、閘極介電質

G1．．．非均一閘極、閘極部分

G1'．．．閘極部分

G1a．．．非均一閘極、閘極部分

G1b．．．非均一閘極、閘極部分

G1c．．．非均一閘極、閘極部分

G2．．．非均一閘極、閘極部分

G2'．．．閘極部分

G2a．．．非均一閘極、閘極部分

G2b．．．非均一閘極、閘極部分

G2c．．．非均一閘極、閘極部分

G3．．．第二非均一閘極、閘極部分

G3'．．．閘極部分

G3a．．．非均一閘極、閘極部分

G3b．．．非均一閘極、閘極部分

G3c．．．非均一閘極、閘極部分

G4．．．第二非均一閘極、閘極部分

G4'．．．閘極部分

G4a．．．非均一閘極、閘極部分

G4b．．．非均一閘極、閘極部分

G4c．．．非均一閘極、閘極部分

G5．．．連接線、非均一閘極

G6．．．非均一閘極

G7．．．非均一閘極

G8．．．非均一閘極

I1．．．輸入埠

IF．．．位置感測器、干涉裝置

IL．．．照明系統(照明器)

IN．．．積光器

L1．．．第一閘極長度、通道長度

L2．．．第二閘極長度、通道長度

M．．．鏡射線

M1．．．光罩對準標記、第一金屬線

M2．．．光罩對準標記、第二金屬線

M3．．．第三金屬線

M4．．．第四金屬線

M5．．．第五金屬線

MA．．．圖案化裝置、光罩

MEM．．．記憶體

MT．．．支撐結構、光罩台

O．．．覆蓋誤差信號

O1．．．輸出埠

OCS．．．覆蓋誤差校正信號

P1．．．基板對準標記、第一電晶體部分

P2．．．基板對準標記、第二電晶體部分

P3．．．第二電晶體部分

P4．．．第一電晶體部分

PM．．．第一定位器

PS．．．投影系統

PW．．．第二定位器

R1．．．通道區域

R1a．．．通道區域

R1b．．．通道區域

R1c．．．通道區域

S1．．．側壁

S1a．．．第一接點

S1b．．．第一接點

S1c．．．第一接點

S2a．．．第二接點

S2b．．．第二接點

S2c．．．第二接點

S3a．．．第三接點

S3b．．．第三接點

S3c．．．第三接點

S4a．．．第四接點

S4b．．．第四接點

S4c．．．第四接點

SO．．．輻射源

SP．．．間隔物

STI．．．淺溝槽隔離區域

T1．．．第一場效電晶體

T1'．．．第一電晶體

T1a．．．電晶體

T1b．．．電晶體

T1c．．．電晶體

T2．．．第二場效電晶體

T2'．．．第二電晶體

T2a．．．電晶體

T2b．．．電晶體

T2c．．．電晶體

T3．．．第一額外電晶體

T4．．．第二額外電晶體

T5．．．經修改電晶體

T6．．．經修改電晶體

T7．．．經修改電晶體

T8．．．經修改電晶體

T51．．．複合電晶體

T51a．．．電晶體元件

T51b．．．電晶體元件

T51c．．．電晶體元件

T52．．．複合電晶體

T52a．．．電晶體元件

T52b．．．電晶體元件

T52c．．．電晶體元件

T53．．．複合電晶體

T53a．．．電晶體元件

T53b．．．電晶體元件

T53c．．．電晶體元件

T54．．．複合電晶體

T54a．．．電晶體元件

T54b．．．電晶體元件

T54c．．．電晶體元件

T55．．．複合電晶體

T55a．．．電晶體元件

T55b．．．電晶體元件

T55c．．．電晶體元件

T56．．．複合電晶體

T56a．．．電晶體元件

T56b．．．電晶體元件

T56c．．．電晶體元件

T57．．．複合電晶體

T57a．．．電晶體元件

T57b．．．電晶體元件

T57c．．．電晶體元件

T58．．．複合電晶體

T58a．．．電晶體元件

T58b．．．電晶體元件

T58c．．．電晶體元件

TG1．．．第一群電晶體

TG2．．．第二群電晶體

W．．．基板、通道區域之寬度

WT．．．基板台、晶圓平臺

X．．．方向

Y．．．方向

△．．．實際覆蓋誤差

圖1描繪一根據本發明之一實施例之微影設備；圖2描繪一根據本發明之一實施例的用於測量覆蓋之半導體裝置之俯視圖；圖3說明用於測量覆蓋之半導體裝置之原理；圖4描繪用於測量覆蓋之半導體裝置之一第一區域的橫截面；圖5描繪用於測量覆蓋之半導體裝置之一第二區域的橫截面；圖6描繪如圖2中所示之半導體裝置之布局；圖7描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置之俯視圖；圖8描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置之俯視圖；圖9描繪如圖8中所示之半導體裝置之橫截面；圖10描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置之俯視圖；圖11描繪如圖10中所示之半導體裝置之橫截面；圖12展示一根據本發明之一實施例之組裝半導體裝置的俯視圖；圖13展示一根據另一實施例之組裝半導體裝置之俯視圖；圖14描繪一根據本發明之另一實施例的用於測量覆蓋之半導體裝置之俯視圖；圖15描繪一微影設備之一電路。