KR100872006B1 - 적층 커패시터 - Google Patents

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KR100872006B1
KR100872006B1 KR1020060133173A KR20060133173A KR100872006B1 KR 100872006 B1 KR100872006 B1 KR 100872006B1 KR 1020060133173 A KR1020060133173 A KR 1020060133173A KR 20060133173 A KR20060133173 A KR 20060133173A KR 100872006 B1 KR100872006 B1 KR 100872006B1
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conductors
terminal
laminate
multilayer capacitor
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크리스 티. 버켓
다카시 아오키
다케루 요시다
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티디케이가부시기가이샤
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    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
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Abstract

본 발명의 적층 커패시터는, 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들(제 1 및 제 2 단자 도체들과 제 1 및 제 2 외부 접속 도체들)을 포함한다. 외부 도체들 각각은 서로 대향하는 적층체의 두 측면들 중 하나에 형성된다. 제 1 및 제 2 내부 전극들 각각은 대응하는 외부 접속 도체에 전기적으로 접속된다. 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체가 적층체 내에 적층된다. 내부 접속 도체들 각각은 대응하는 단자 및 외부 접속 도체들에 전기적으로 접속된다. 적층 커패시터의 등가 직렬 저항은 내부 접속 도체들의 개수 또는 위치를 조정함으로써 희망하는 값으로 설정된다.
적층 커패시터, 멀티레이어 커패시터

Description

적층 커패시터{Multilayer Capacitor}
도1은 제 1 실시예에 따른 적층 커패시터의 투시도;
도2는 제 1 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도3은 제 1 실시예에 따른 적층 커패시터가 기판에 탑재된 상태를 설명하기 위한 도면;
도4는 제 2 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도5는 제 3 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도6은 제 4 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도7은 제 5 실시예에 따른 적층 커패시터의 투시도;
도8은 제 5 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도9는 제 6 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도10은 제 7 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도11은 제 8 실시예에 따른 적층 커패시터의 투시도;
도12는 제 8 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도13은 제 9 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도14는 제 10 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도15는 제 11 실시예에 따른 적층 커패시터의 투시도;
도16은 제 11 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도17은 제 12 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도18은 제 13 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도19는 제 14 실시예에 따른 적층 커패시터의 투시도;
도20은 제 14 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도21은 제 15 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도22는 제 16 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도23은 제 17 실시예에 따른 적층 커패시터의 투시도;
도24는 제 17 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도25는 제 18 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도26은 제 19 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도27은 제 20 실시예에 따른 적층 커패시터의 투시도;
도28은 제 20 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도29는 제 21 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도30은 제 22 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도31은 제 23 실시예에 따른 적층 커패시터의 투시도;
도32는 제 23 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도33은 제 24 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도34는 제 25 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도35은 제 26 실시예에 따른 적층 커패시터의 투시도;
도36은 제 26 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도37은 제 27 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도38는 제 28 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도39는 제 29 실시예에 따른 적층 커패시터의 투시도;
도40은 제 29 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도41는 제 30 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도42는 제 31 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도43은 제 32 실시예에 따른 적층 커패시터의 투시도;
도44는 제 32 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도45는 제 33 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도46는 제 34 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도47은 제 35 실시예에 따른 적층 커패시터의 투시도;
도48은 제 35 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도49는 제 36 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도50은 제 37 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도51은 제 38 실시예에 따른 적층 커패시터의 투시도;
도52는 제 38 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도53은 제 39 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도54는 제 40 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도55는 제 41 실시예에 따른 적층 커패시터의 투시도;
도56은 제 41 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도57은 제 42 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도58은 제 43 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도59는 제 44 실시예에 따른 적층 커패시터의 투시도;
도60은 제 44 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도61은 제 45 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도62는 제 46 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도63은 제 47 실시예에 따른 적층 커패시터의 투시도;
도64는 제 47 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도65는 제 48 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도66은 제 49 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도67은 제 50 실시예에 따른 적층 커패시터의 투시도;
도68은 제 50 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도69는 제 51 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도70은 제 52 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도71은 제 53 실시예에 따른 적층 커패시터의 투시도;
도72는 제 53 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도73은 제 54 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도74는 제 55 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도75는 제 56 실시예에 따른 적층 커패시터의 투시도;
도76은 제 56 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도77은 제 57 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도78은 제 58 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도79는 제 59 실시예에 따른 적층 커패시터의 투시도;
도80은 제 59 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도81은 제 60 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도82는 제 61 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도83은 제 62 실시예에 따른 적층 커패시터의 투시도;
도84는 제 62 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도85는 제 63 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도86은 제 64 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도87은 제 65 실시예에 따른 적층 커패시터의 투시도;
도88은 제 65 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도89는 제 66 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도90은 제 67 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도91은 제 68 실시예에 따른 적층 커패시터의 투시도;
도92는 제 68 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도93은 제 69 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도94는 제 70 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도95는 제 71 실시예에 따른 적층 커패시터의 투시도;
도96은 제 71 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도97은 제 72 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도98은 제 73 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도99는 제 74 실시예에 따른 적층 커패시터의 투시도;
도100은 제 74 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도;
도101은 제 75 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도; 및
도102는 제 76 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도면의 주요부분에 대한 부호의 설명
420 : 제 1 내부 접속 도체
430 : 제 2 내부 접속 도체
440 : 제 1 내부 전극
450 : 제 2 내부 전극
C22 : 적층 커패시터
본 발명은 적층 커패시터에 관한 것이다.
복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터가 공지되어 있다.
디지털 전자 디바이스들에 탑재된 중앙 처리 장치(CPU)들에 대한 전원 공급기들이, 그들의 전압은 낮추고 있는 반면 그들의 부하 전류 및 부하 과도전류들은 증가시켜 왔다. 따라서, 부하 전류의 극심한 변화에 따른 전원 공급기의 전압 변동을 허용 수준으로 억제하기가 매우 어려워지고 있다. 이에 의해, 디커플링 커패시터로 알려진 적층 커패시터가 전원 공급기에 접속되도록 사용되어 왔다. 부하 전류가 일시적으로 변동하는 때에 적층 커패시터가 CPU에 전류를 공급하며, 이에 의해 전원 공급기 전압의 변동을 억제한다.
최근 몇 년 동안, CPU들이 그 동작 주파수들을 증가시키고 있기 때문에, 부하 전류 및 부하 과도전류들은 더 빨라지고 더 커지고 있다. 이에 의해 디커플링 커패시터에 이용되고 있는 적층 커패시터는 그 용량과 등가 직렬 저항(ESR)을 증가시키고, 광역 주파수 스펙트럼에 대해 일정한 임피던스 부하라인을 유지할 수 있도록 그 등가 직렬 인덕턴스(ESL)를 낮출 것이 요구되고 있다. 따라서, 그 단자 도체가 내부 저항층을 포함하는 적층 구조를 갖는 적층 커패시터가 등가 직렬 저항을 증가시키기 위해 고려되어 왔다. 커패시터의 ESL을 낮추는 종래의 수단은 또한 ESR을 낮추는 결과를 초래해 왔다. 필요로 하는 임피던스(ESR과 관련되어 있다)의 CPU 시스템 레벨들은 전류 산출(products)에 의해, 지속적으로 ESL을 낮게 구동하면서도 그것들이 증가되기를 원하는 정도로 해결되어 왔다.
그러나, 내부 저항층을 포함하는 적층 구조를 갖는 단자 도체가 구비된 적층 커패시터를 희망하는 값으로 조정할 때 다음과 같은 문제점들이 있다. 즉, 내부 저항층을 포함하는 적층 구조를 갖는 단자 도체가 구비된 적층 커패시터에서 등가 직렬 저항을 희망하는 값으로 조정하는 동안, 단자 도체에 포함된 내부 저항층의 두께 및 물질 조성이 커패시터의 캐피시턴스 및 ESL에 독립적으로 잔존하면서 조정되어야 하며, 이것은 등가 직렬 저항의 제어를 매우 어렵게 만든다.
전술한 문제점을 극복하기 위해, 본 발명의 목적은 높은 정밀도를 가지고 등가 직렬 저항을 용이하게 조정할 수 있는 적층 커패시터를 제공하는 것이다.
전형적인 적층 커패시터에서, 모든 내부 전극들은 리드 도체들을 통해 그들의 대응하는 단자 도체들에 접속된다. 결과적으로, 리드 도체들이 내부 전극들의 수만큼 존재하게 되며, 이에 의해 등가 직렬 저항을 감소시킬 수 있다. 유전체층들 및 내부 전극들의 층들의 개수가 적층 커패시터의 용량을 증가시키기 위하여 더 많아지게 되기 때문에, 리디 도체들의 개수가 더 많아진다. 리드 도체들의 저항 성분들은 단자 도체들에 병렬로 접속되기 때문에, 적층 커패시터의 등가 직렬 저항이 리드 도체들의 개수가 증가함에 따라 더욱 감소된다. 따라서, 적층 커패시터의 용량 증가의 요구와 등가 직렬 저항의 증가의 요구는 상호 모순된다.
그러므로, 본 발명자들은 용량과 등가 직렬 저항의 증가에 대한 요구들을 동시에 충족시킬 수 있는 적층 커패시터들에 대한 연구에 매진했다. 결국, 본 발명자들은, 적층된 내부 전극들의 개수가 동일한 때에도, 내부 전극들이 적층체의 표면 상에 형성된 외부 접속 도체들 및 적층체 내에 적층된 내부 접속 도체들에 접속되면, 단자 도체들에 접속된 내부 접속 도체들의 개수 변경을 가능하게 하면서도, 직렬 저항이 희망하는 값으로 조정될 수 있다는 사실을 발견했다. 본 발명자들은 또한, 적층된 내부 전극들의 개수가 동일한 때에도, 내부 전극들이 적층체의 표면 상에 형성된 외부 접속 도체들 및 적층체 내에 적층된 내부 접속 도체들에 접속되면, 적층체의 적층 방향으로 내부 접속 도체들의 위치들을 변경하는 것을 가능하게 하면서도, 직렬 저항이 희망하는 값으로 조정될 수 있다는 사실을 발견했다. 단자 도체들에 접속된 내부 접속 도체들의 개수가 특히 내부 전극들의 개수보다 작도록 된 경우, 등가 직렬 저항이 증가하도록 조정될 수 있다.
그러한 연구 결과의 관점으로, 일 양상에서, 본 발명은 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 제 1 단자 도체, 제 2 단자 도체, 상기 복수의 제 1 내부 전극들에 전기적으로 접속되는 제 1 외부 접속 도체, 및 상기 복수의 제 2 내부 전극들에 전기적으로 접속되는 제 2 외부 접속 도체를 포함하고; 상기 제 1 단자 도체는 상기 적층체의 제 1 측면 상에 형성되고; 상기 제 2 단자 도체는 상기 적층체의 상기 제 1 측면 상에 또는 상기 제 1 측면 반대편의 상기 적층체의 제 2 측면 상에 형성되고; 상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 또는 제 2 측면 상에 형성되고; 상기 제 2 외부 접속 도체는 상기 적층체의 제 1 또는 제 2 측면 상에 형성되고; 상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고; 상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체가 상기 적층체 내에 적층되고; 상기 제 1 내부 접속 도체는 상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체 내에 적층되고; 및 등가 직렬 저항이, 상기 제 1 내부 접속 도체들의 개수 및 상기 제 2 내부 접속 도체들의 개수를 각각 조정함으로써 희망하는 값으로 설정되는, 적층 커패시터를 제공한다.
제 1 내부 접속 도체들의 개수 및 제 2 내부 접속 도체들의 개수를 조정함으로써, 본 발명의 이 양상에 따른 적층 커패시터는 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 제어할 수 있다. 적층 커패시터의 외부 도체들이 적층체의 두 측면들 즉, 서로 대향하는 제 1 및 제 2 측면들 중 하나 또는 양 측면 상에 형성된다. 그러므로, 외부 도체들은 용이하게 형성될 수 있다.
다른 양상에서, 본 발명은 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 제 1 단자 도체, 제 2 단자 도체, 상기 복수의 제 1 내부 전극들에 전기적으로 접속되는 제 1 외부 접속 도체, 및 상기 복수의 제 2 내부 전극들에 전기적으로 접속되는 제 2 외부 접속 도체를 포함하고; 상기 제 1 단자 도체는 상기 적층체의 제 1 측면 상에 형성되고; 상기 제 2 단자 도체는 상기 적층체의 상기 제 1 측면 상에 또는 상기 제 1 측면 반대편의 상기 적층체의 제 2 측면 상에 형성되고; 상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 또는 제 2 측면 상에 형성되고; 상기 제 2 외부 접속 도체는 상기 적층체의 제 1 또는 제 2 측면 상에 형성되고; 상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고; 상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체가 상기 적층체 내에 적층되고; 상기 제 1 내부 접속 도체는 상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체 내에 적층되고; 및 등가 직렬 저항이, 상기 적층 방향에서 상기 적층체에서의 상기 제 1 내부 접속 도체의 위치와 상기 적층 방향에서 상기 적층체에서의 상기 제 2 내부 접속 도체의 위치를 각각 조정함으로써, 희망하는 값으로 설정되는, 적층 커패시터를 제공한다.
적층 방향에서의 제 1 내부 접속 도체의 적층체에서의 위치 및 모양, 적층 방향에서의 제 2 내부 접속 도체의 적층체에서의 위치를 조정함으로써, 본 발명의 이 양상에 다른 적층 커패시터는 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정밀도로 용이하게 조정할 수 있다. 적층 커패시터의 외부 도체들이 적층체의 두 측면들 즉, 서로 대향하는 제 1 및 제 2 측면들 중 하나 또는 양 측면 상에 형성된다. 그러므로, 외부 도체들은 용이하게 형성될 수 있다.
바람직하게는, 상기 제 1 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제 2 내부 전극에 대향하는 영역을 포함한다. 이 경우, 제 1 내부 접속 도체는 또한 용량 성분을 형성하는데 기여하여, 적층 커패시터의 용량 증가를 가능하게 한다.
바람직하게는, 상기 제 2 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제 1 내부 전극에 대향하는 영역을 포함한다. 이 경우, 제 2 내부 접속 도체 또한 용량 성분을 형성하는데 기여하여, 적층 커패시터의 용량 증가를 가능하게 한다.
바람직하게는, 상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성된다. 제 1 외부 접속 도체가 직접 랜드 패턴에 접속되지 않도록 하면서 제 1 단자 도체가 직접 랜드 패턴에 접속되도록, 이 적층 커패시터가 기판 등에 탑재될 때, 제 1 단자 도체 및 제 1 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체 및 제 1 내부 전극과 제 1 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 이 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킨다.
바람직하게는, 상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성된다. 제 2 외부 접속 도체가 직접 랜드 패턴에 접속되지 않도록 하면서 제 2 단자 도체가 직접 랜드 패턴에 접속되도록, 이 적층 커패시터가 기판 등에 탑재될 때, 제 2 단자 도체 및 제 2 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체 및 제 2 내부 전극과 제 2 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 이 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킨다.
복수의 제 1 단자 도체들 및 복수의 제 1 외부 접속 도체들은 동일한 개수로 마련되고; 복수의 제 2 단자 도체들 및 복수의 제 2 외부 접속 도체들은 동일한 개수로 마련되고; 상기 복수의 제 1 단자 도체들 및 상기 복수의 제 1 외부 접속 도체들은 상기 적층체의 상기 제 1 측면 상에 형성되고, 상기 복수의 제 2 단자 도체들 및 상기 복수의 제 2 외부 접속 도체들은 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 측면 상의 제 1 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 1 외부 접속 도체가 형성되고; 상기 제 1 측면 상의 제 1 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 1 단자 도체가 형성되고; 상기 제 2 측면 상의 제 2 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 2 외부 접속 도체가 형성되고; 및 상기 제 2 측면 상의 제 2 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 2 단자 도체가 형성되는 것이 바람직할 수 있다.
단자 도체들 및 외부 접속 도체들이 따라서 배열될 때, 단자 도체 및 내부 접속 도체 사이에 흐르는 전류에 의해 형성된 자기장과, 외부 접속 도체 및 내부 전극과 내부 접속 도체 사이에 흐르는 전류에 의해 형성된 자기장 내에서 상당한 상쇄 효과를 얻을 수 있다. 결과적으로, 이 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킨다.
적어도 하나의 상기 제 1 단자 도체, 적어도 하나의 상기 제 2 단자 도체, 적어도 하나의 상기 제 1 외부 접속 도체 및 적어도 하나의 상기 제 2 외부 접속 도체가 마련되고; 상기 제 1 단자 도체 또는 상기 제 2 단자 도체는, 상기 적층체의 적층 방향에 수직한 상기 적층체의 두 측면들의 각각의 중심점들을 지나는각각의 중심점들을 지나는심으로 상기 제 1 단자 도체에 축대칭을 이루는 지점에 위치되고; 상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 1 외부 접속 도체에 축대칭을 이루는 지점에 위치되고; 상기 제 1 단자 도체 또는 상기 제 2 단자 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 2 단자 도체에 축대칭을 이루는 지점에 위치되고; 상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 2 외부 접속 도체에 축대칭을 이루는 지점에 위치되고; 상기 제 1 단자 도체 또는 상기 제 2 단자 도체는, 상기 적층체의 상기 제 1 및 제 2 측면들이 서로 대향하는 방향으로 상기 제 1 단자 도체와 대향하는 지점에 위치되고; 상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 본체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 1 외부 접속 도체에 대향하는 지점에 위치되고; 상기 제 1 단자 도체 또는 상기 제 2 단자 도체는 상기 적층체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 2 단자 도체에 대향하는 지점에 위치되고; 및 상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 2 외부 접속 도체에 대향하는 지점에 위치되는 것이 바람직할 것이다. 따라서, 단자 도체들 및 외부 접속 도체들을 배열 및 형성하여, 적층 커패시터를 기판 등에 탑재하는 것을 더욱 용이하게 할 수 있다.
다른 양상에서, 본 발명은 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 복수의 제 1 단자 도체, 복수의 제 2 단자 도체, 제 1 외부 접속 도체 및 제 2 외부 접속 도체를 포함하고; 상기 복수의 제 1 단자 도체들 중에서 선택된 2개의 제 1 단자 도체들에 대해, 하나는 상기 적층체의 제 1 측면 상에 형성되고, 다른 하나는 상기 제 1 측면에 대향하는 상기 적층체의 제 2 측면 상에 형성되고; 상기 복수의 제 2 단자 도체들 중에서 선택된 2개의 제 2 단자 도체들에 대해, 하나는 상기 적층체의 상기 제 1 측면 상에 형성되고, 다른 하나는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 측면 상에 형성되고; 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고; 상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체는 상기 적층체에서 적층되고; 상기 제 1 내부 접속 도체는 상기 복수의 제 1 단자 도체들 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 복수의 제 2 단자 도체들 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 적층 방향으로 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체 내에 적층되고; 및 등가 직렬 저항이, 상기 제 1 내부 접속 도체들의 개수 및 상기 제 2 내부 접속 도체들의 개수를 각각 조정함으로써 희망하는 값으로 설정되는, 적층 커패시터를 제공한다.
제 1 내부 접속 도체들의 개수 및 제 2 내부 접속 도체들의 개수를 조정함으로써, 본 발명의 이 양상에 따른 적층 커패시터는 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 제어할 수 있다.
또다른 양상에서, 본 발명은, 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체의 측면들 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 복수의 제 1 단자 도체, 복수의 제 2 단자 도체, 제 1 외부 접속 도체 및 제 2 외부 접속 도체를 포함하고; 상기 복수의 제 1 단자 도체들 중에서 선택된 2개의 제 1 단자 도체들에 대해, 하나는 상기 적층체의 제 1 측면 상에 형성되고, 다른 하나는 상기 제 1 측면에 대향하는 상기 적층체의 제 2 측면 상에 형성되고; 상기 복수의 제 2 단자 도체들 중에서 선택된 2개의 제 2 단자 도체들에 대해, 하나는 상기 적층체의 상기 제 1 측면 상에 형성되고, 다른 하나는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 측면 상에 형성되고; 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고; 상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체는 상기 적층체에서 적층되고; 상기 제 1 내부 접속 도체는 상기 복수의 제 1 단자 도체들 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 복수의 제 2 단자 도체들 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 적층 방향으로 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체 내에 적층되고; 및 등가 직렬 저항이, 상기 적층 방향에서 상기 적층체에서의 상기 제 1 내부 접속 도체의 위치와 상기 적층 방향에서 상기 적층체에서의 상기 제 2 내부 접속 도체의 위치를 각각 조정함으로써, 희망하는 값으로 설정되는, 적층 커패시터를 제공한다.
적층체에서 제 1 내부 접속 도체의 위치 및 모양을 적층 방향으로 및, 적층체에서 제 2 내부 접속 도체의 위치를 적층 방향으로 조정함으로써, 본 발명의 이 양상에 다른 적층 커패시터는 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정밀도로 용이하게 조정할 수 있다.
예를 들어, 제 1 외부 접속 도체는 제 1 측면 상의 제 1 및 제 2 단자 도체들 사이에 위치되도록 형성되고, 제 2 외부 접속 도체는 제 2 측면 상의 제 1 및 제 2 단자 도체들 사이에 위치되도록 형성된다.
상기 제 1 측면 상에 형성된 상기 제 1 단자 도체 및 상기 제 2 측면 상에 형성된 상기 제 2 단자 도체는 상기 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 서로 대향하고; 및 상기 제 2 측면 상에 형성된 상기 제 1 단자 도체 및 상기 제 1 측면 상에 형성된 상기 제 2 단자 도체는, 상기 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 서로 대향하는 것이 바람직하다.
한편, 적층 커패시터의 등가 직렬 저항을 조정하는 방법으로서, 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 복수의 제 1 단자 도체, 복수의 제 2 단자 도체, 제 1 외부 접속 도체 및 제 2 외부 접속 도체를 포함하고; 상기 복수의 제 1 단자 도체들 중에서 선택된 2개의 제 1 단자 도체들에 대해, 하나는 상기 적층체의 제 1 측면 상에 형성되고, 다른 하나는 상기 제 1 측면에 대향하는 상기 적층체의 제 2 측면 상에 형성되고; 상기 복수의 제 2 단자 도체들 중에서 선택된 2개의 제 2 단자 도체들에 대해, 하나는 상기 적층체의 상기 제 1 측면 상에 형성되고, 다른 하나는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 측면 상에 형성되고; 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고; 상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체는 상기 적층체에서 적층되고; 상기 제 1 내부 접속 도체는 상기 복수의 제 1 단자 도체들 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 복수의 제 2 단자 도체들 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 적층 방향으로 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체 내에 적층되고; 및 등가 직렬 저항이, 상기 제 1 내부 접속 도체들의 개수 및 상기 제 2 내부 접속 도체들의 개수를 각각 조정함으로써 희망하는 값으로 설정되는, 적층 커패시터의 등가 직렬 저항을 조정하는 방법이 있다.
한편, 적층 커패시터의 등가 직렬 저항을 조정하는 방법으로서, 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체의 측면들 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 복수의 제 1 단자 도체, 복수의 제 2 단자 도체, 제 1 외부 접속 도체 및 제 2 외부 접속 도체를 포함하고; 상기 복수의 제 1 단자 도체들 중에서 선택된 2개의 제 1 단자 도체들에 대해, 하나는 상기 적층체의 제 1 측면 상에 형성되고, 다른 하나는 상기 제 1 측면에 대향하는 상기 적층체의 제 2 측면 상에 형성되고; 상기 복수의 제 2 단자 도체들 중에서 선택된 2개의 제 2 단자 도체들에 대해, 하나는 상기 적층체의 상기 제 1 측면 상에 형성되고, 다른 하나는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 측면 상에 형성되고; 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 2 측면 상에 형성되고; 상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고; 상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체는 상기 적층체에서 적층되고; 상기 제 1 내부 접속 도체는 상기 복수의 제 1 단자 도체들 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 복수의 제 2 단자 도체들 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고; 상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 적층 방향으로 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체 내에 적층되고; 및 등가 직렬 저항이, 상기 적층 방향에서 상기 적층체에서의 상기 제 1 내부 접속 도체의 위치와 상기 적층 방향에서 상기 적층체에서의 상기 제 2 내부 접속 도체의 위치를 각각 조정함으로써, 희망하는 값으로 설정되는, 적층 커패시터의 등가 직렬 저항을 조정하는 방법이 있다.
본 발명은 높은 정밀도로 등가 직렬 저항을 용이하게 조정할 수 있는 적층 커패시터를 제공할 수 있다.
본 발명은 후술되는 상세한 설명과 첨부된 도면들을 통해 더욱 상세히 이해될 것이다. 이 도면들은 오직 예시적인 방법으로 제공된 것이며, 따라서 본 발명을 한정하는 것으로 생각될 수 없다.
본 발명의 응용 범위는 후술하는 상세한 설명으로부터 더욱 명백해 질 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는, 발명의 상세한 설명 및 상세한 실시예들은 오직 예시적으로 제공되는 것이며, 본 발명의 범위는 이 상세한 설명으로부터 당업자에게 명확하게 이해될 것이다.
다음에서, 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명될 것이다. 설명에서, 상호 동일한 구성요소들 또는 상호 동일한 기능을 갖는 것들은 중첩되는 설명을 반복하지 않고 동일한 도면부호로 참조될 것이다. 본 설명에서 사용되는 "좌" 및 "우"는 각각의 도면에서 수평적인 방향을 따른다.
제 1 실시예
도1 및 도2를 참조하여, 제 1 실시예에 따른 적층 커패시터(C1)의 구조가 설명된다. 도1은 제 1 실시예에 다른 적층 커패시터를 나타내는 투시도이다. 도2는 제 1 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도1에 도시된 바와 같이, 적층 커패시터(C1)는 거의 정방형의 평행육면체 형태를 갖는 적층체(L1)와 적층체(L1)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 2개의) 제 1 단자 도체들(3A,3B), 복수의(이 실시예에서는 2개의) 제 2 단자 도체들(4A,4B) 복수의(이 실시예에서는 2개의) 제 1 외부 접속 도체들(5A,5B) 및 복수의(이 실시예에서는 2개의) 외부 접속 도체들(6A,6B)을 포함한다. 복수의 외부 도체들은 적층체(L1)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
따라서, 복수의 제 1 단자 도체들(3A,3B) 및 복수의 제 1 외부 접속 도체들(5A,5B)은 동일 개수(본 실시예에서는 각각 2개)로 마련된다. 또한, 복수의 제 2 단자 도체들(4A,4B) 및 복수의 제 2 외부 접속 도체들(6A,6B)은 동일 개수(본 실시예에서는 각각 2개)로 마련된다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B) 각각은, 후술되는 바와 같이, 적층체(L1)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L1a) 상에 위치된다. 즉, 제 1 측면(L1a)은 적층체(L1)의 적층 방향에 수직한 측면들(L1c,L1d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 1 외부 접속 도체(5B), 제 1 단자 도체(3B)가 도1 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제 1 외부 접속 도체(5A)는 제 1 측면(L1a) 상의 제 1 단자 도체(3A)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 제 1 단자 도체(3A)는 제 1 측면(L1a) 상의 제 1 외부 접속 도체(5A)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 제 1 측면(L1a) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제 1 외부 접속 도체(5B)는 제 1 측면(L1a) 상의 제 1 단자 도체(3B)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 제 1 단자 도체(3B)는 제 1 측면(L1a) 상의 제 1 외부 접속 도체(5B)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 따라서, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 제 1 측면(L1a) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B) 각각은, 후술되는 바와 같이, 적층체(L1)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L1b) 상에 위치된다. 즉, 제 2 측면(L1b)은 제 1 측면(L1a)에 대향하면서, 적층체(L1)의 적층 방향에 수직한 측면들(L1c,L1d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A), 제 2 외부 접속 도체(6B), 제 2 단자 도체(4B)가 도1 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제 2 외부 접속 도체(6A)는 제 2 측면(L1b) 상의 제 2 단자 도체(4A)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 제 2 단자 도체(4A)는 제 2 측면(L1b) 상의 제 2 외부 접속 도체(6A)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 따라서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 제 2 측면(L1b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제 2 외부 접속 도체(6B)는 제 2 측면(L1a) 상의 제 2 단자 도체(4B)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 제 2 단자 도체(4B)는 제 2 측면(L1a) 상의 제 2 외부 접속 도체(6B)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 따라서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 제 2 측면(L1b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제 2 단자 도체(4B)는, 적층체(L1)의 중심축들 중에서, 적층체(L1)의 적층 방향에 수직한 두 측면들(L1c,L1d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax1)을 중심으로 제 1 단자 도체(3A)에 축대칭되는 지점에 위치된다. 제 2 단자 도체(4A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 1 단자 도체(3B)에 축대칭되는 지점에 위치된다. 반면, 제 1 단자 도체(3A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 2 단자 도체(4B)에 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 2 단자 도체(4A)에 축대칭되는 지점에 위치된다.
제 2 외부 접속 도체(6B)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 1 외부 접속 도체(5A)에 축대칭되는 지점에 위치된다. 제 2 외부 접속 도체(6A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 1 외부 접속 도체(5B)에 축대칭되는 지점에 위치된다. 반면, 제 1 외부 접속 도체(5A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 2 외부 접속 도체(6B)에 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5B)는 적층체(L1)의 중심축(Ax1)을 중심으로 제 2 외부 접속 도체(6A)에 축대칭되는 지점에 위치된다.
제 2 단자 도체(4A)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)이 서로 대향하는 방향을 따라 제 1 단자 도체(3A)에 대향하는 지점에 위치된다. 제 2 단자 도체(4B)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 1 단자 도체(3B)에 대향하는 지점에 위치된다. 반면, 제 1 단자 도체(3A)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 2 단자 도체(4A)에 대향하는 지점에 위치된다. 제 1 단자 도체(3B)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 2 단자 도체(4B)에 대향하는 지점에 위치된다.
제 2 외부 접속 도체(6A)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 1 외부 접속 도체(5A)에 대향하는 지점에 위치된다. 제 2 외부 접속 도체(6B)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 1 외부 접속 도체(5B)에 대향하는 지점에 위치된다. 반면, 제 1 외부 접속 도체(5A)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 2 외부 접속 도체(6A)에 대향하는 지점에 위치된다. 제 1 외부 접속 도체(5B)는 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로 제 2 외부 접속 도체(6B)에 대향하는 지점에 위치된다.
도2에 도시된 바와 같이, 적층체(L1)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(30~33, 40~43)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C1)에서, 이것들은 유전체층들(10~20)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(50) 및 하나의 제 2 내부 접속 도체(60)가 적층체(L1) 내에서 적층된다. 적층체(L1) 내에서, 복수의 제 1 내부 전극들(30~33) 및 복수의 제 2 내부 전극들(40~43)이, 내부 접속 도체들(50,60)의 두 층들의 일부인 제 1 내부 접속 도체(50)와 그 나머지인 제 2 내부 접속 도체(60) 사이에서 배열된다.
제 1 내부 전극들(30~33) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(30~33)은 적층체(L1) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 1 내부 전극들(30~33)은 그들로부터 시작하여 적층체(L1)의 제 1 측면(L1a)으로 신장하는 리드 도체들(35A~38A, 35B~38B)과 함께 형성된다.
리드 도체들(35A,35B) 각각이 제 1 내부 전극(30)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 1 측면(L1a)에 미친다. 리드 도체들(36A,36B) 각각이 제 1 내부 전극(31)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 1 측면(L1a)에 미친다. 리드 도체들(37A,37B) 각각이 제 1 내부 전극(32)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 1 측면(L1a)에 미친다. 리드 도체들(38A,38B) 각각이 제 1 내부 전극(33)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 1 측면(L1a)에 미친다.
제 1 내부 전극(30)은 리드 도체들(35A,35B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(31)은 리드 도체들(35A,35B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(30)은 리드 도체들(36A,36B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(32)은 리드 도체들(37A,37B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(33)은 리드 도체들(38A,38B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(30~33)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(40~43) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(40~43)은 적층체(L1) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 2 내부 전극들(40~43)은 그들로부터 시작하여 적층체(L1)의 제 1 측면(L1b)으로 신장하는 리드 도체들(45A~48A,45B~48B)과 함께 형성된다.
리드 도체들(45A,45B) 각각이 제 2 내부 전극(40)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 2 측면(L1b)에 미친다. 리드 도체들(46A,46B) 각각이 제 2 내부 전극(41)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 2 측면(L1b)에 미친다. 리드 도체들(47A,47B) 각각이 제 2 내부 전극(42)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 2 측면(L1b)에 미친다. 리드 도체들(48A,48B) 각각이 제 2 내부 전극(43)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제 2 측면(L1b)에 미친다.
제 2 내부 전극(40)은 리드 도체들(45A,45B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(41)은 리드 도체들(45A, 45B)을 통해 제 1 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(40)은 리드 도체들(46A,46B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(42)은 리드 도체들(47A,47B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(43)은 리드 도체들(48A,48B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(40~43)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(50)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(60)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(50) 및 제 2 내부 접속 도체(60)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(50)는 장방형 형태를 갖는 제 1 도체 부분(50A) 및 제 1 도체 부분(50A)으로부터 신장하여 적층체(L1)의 제 1 측면(L1a)으로 인출된 제 2 내지 제 5 도체 부분들(50B~50E)을 포함한다. 제 1 도체 부분(50A)은 그것의 길이방향 축이 적층체(L1)의 제 1 및 제 2 측면들(L1a,L1b)에 평행하게 배열된다. 이들 복수의 내부 접속 도체들은 ESR을 증가시키는 저항성 경로를 형성하는데 필수적이며, 디바이스의 ESL을 변경하는 수단은 아니다.
제 1 내부 접속 도체(50)의 제 2 내지 제 5 도체 부분들(50B~50E)은, 제 2 도체 부분(50B), 제 4 도체 부분(50D), 제 5 도체 부분(50E) 및 제 3 도체 부분(50C)이 도2의 좌에서 우측 방향으로 연속적으로 배열되도록 위치된다. 제 2 도체 부분(50B)은 제 1 단자 도체(3A)에 전기적으로 접속된다. 제 3 도체 부분(50C)은 제 1 단자 도체(3B)에 전기적으로 접속된다. 제 4 도체 부분(50D)은 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 5 도체 부분(50E)은 제 1 외부 접속 도체(5B)에 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(50)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(60)는 장방형 형태를 갖는 제 1 도체 부분(60A) 및 제 1 도체 부분(60A)로부터 신장하여 적층체(L1)의 제 2 측면(L1b)으로 인출된 제 2 내지 제 5 도체 부분들(60B~60E)을 포함한다. 제 1 도체 부분(60A)은 그것의 길이방향 축이 적층체(L1)의 제 1 및 제 2 측면들(L1a,L1b)에 평행하게 배열된다.
제 2 내부 접속 도체(60)의 제 2 내지 제 5 도체 부분들(60B~60E)은, 제 2 도체 부분(60B), 제 4 도체 부분(60D), 제 5 도체 부분(60E) 및 제 3 도체 부분(60C)이 도2의 좌에서 우측 방향으로 연속적으로 배열되도록 위치된다. 제 2 도체 부분(60B)은 제 2 단자 도체(4A)에 전기적으로 접속된다. 제 3 도체 부분(60C)은 제 2 단자 도체(4B)에 전기적으로 접속된다. 제 4 도체 부분(60D)은 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 5 도체 부분(60E)은 제 2 외부 접속 도체(6B)에 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(60)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(50)의 제 1 도체 부분(50A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(43)에 대향하는 영역이다. 제 2 내부 접속 도체(60)의 제 1 도체 부분(60A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(30)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(50,60)은, 적층체(L1)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L1) 내에 적층된다. 상세하게, 제 1 및 제 2 내부 접속 도체들(50,60)은, 예컨대 적층체(L1)가 유전체층(12)을 사이에 두고 서로 이웃하는 제 1 내부 전극(30) 및 제 2 내부 전극(40)을 포함하도록, 적층체(L1) 내부에 적층된다. 즉, 적층체(L1) 내에서, 제 1 및 제 2 내부 접속 도체들(50,60)이 적층체(L1)의 적층 방향으로 제 1 및 제 2 내부 전극들(30,40)의 한 세트의 바깥쪽에 배열된다.
적층 커패시터(C1)가 기판(S)에 탑재되는 경우가 예로서 도시된다. 도3은 적층 커패시터가 기판에 탑재되는 상태를 설명하기 위한 도면이다. 도3은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 2 단자 도체(4A) 및 제 2 단자 도체(4B)가 기판(S)에 형성된 음극 랜드 패턴(A1), 음극 랜드 패턴(A2), 양극 랜드 패턴(B1) 및 양극 랜드 패턴(B2)에 각각 접속되는 상태를 보여준다. 도3은 또한 음극 랜드 패턴들(A1,A2)이 리드(A3)에 접속되고, 양극 랜드 패턴들(B1,B2)이 리드(B3)에 접속되는 상태를 보여준다.
적층 커패시터(C1)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(30~33)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(50)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C1)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(40~43)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(60)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C1)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 1 및 제 2 내부 접속 도체들(50,60)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C1)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C1)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C1)의 외부 도체들인 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L1)의 제 1 측면(L1a) 상에 형성된다. 적층 커패시터(C1)의 외부 도체들인 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L1)의 제 1 측면(L1a)에 대향하는 제 2 측면(L1b) 상에 형성된다. 따라서, 적층 커패시터(C1) 내의 모든 외부 도체들(제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5A,5B) 및 제 2 외부 접속 도체들(6A,6B))은 적층체(L1)의 서로 대향하는 두 측면들(L1a,L1b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터(C1)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C1)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(50)는 유전체층(19)을 사이에 두고 제 2 내부 전극(43)에 대향하는 영역인 제 1 도체 부분(50A)을 갖는다. 따라서, 제 1 내부 접속 도체(50)는 또한 적층 커패시터(C1)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C1)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 2 내부 접속 도체(60)는 유전체층(11)을 사이에 두고 제 1 내부 전극(30)에 대향하는 영역인 제 1 도체 부분(60A)을 갖는다. 따라서, 제 2 내부 접속 도체(60)는 또한 적층 커패시터(C1)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C1)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C1)의 적층체에서, 복수의 제 1 내부 전극들(30~33) 및 복수의 제 2 내부 전극들(40~43)은 내부 접속 도체들(50,60)의 일부(제 1 내부 접속 도체(50)) 및 그 나머지(제 2 내부 접속 도체(60)) 사이에 배열된다. 따라서, 적층 커패시터(C1)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C1) 내의 적층체(L1)의 제 1 측면(L1a) 상에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 서로 인접하게 형성되고, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 서로 인접하게 형성된다. 따라서, 도3에 도시된 바와 같이, 제 1 단자 도체들(3A,3B)이 직접 랜드 패턴들에 접속되는 반면 제 1 외부 접속 도체들(5A,5B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C1)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 1 단자 도체들(3A,3B) 및 제 1 내부 접속 도체(50)(제 1 내부 접속 도체(50) 내의 제 2 및 제 3 도체 부분들(50B,50C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 전극들(30~33)(리드 도체들(35A~38A, 35B~38B)) 사이를 흐르는 전류와 제 1 외부 전극 도체들(5A,5B) 및 제 1 내부 접속 도체(50)(제 1 내부 접속 도체(50) 내의 제 4 및 제 5 도체 부분들(50D,50E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C1)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 1 단자 도체 및 제 1 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C1) 내의 적층체(L1)의 제 2 측면(L1b) 상에, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 서로 인접하게 형성되고, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 서로 인접하게 형성된다. 따라서, 도3에 도시된 바와 같이, 제 2 단자 도체들(4A,4B)이 직접 랜드 패턴들에 접속되는 반면 제 2 외부 접속 도체들(6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C1)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 2 단자 도체들(4A,4B) 및 제 2 내부 접속 도체(60)(제 2 내부 접속 도체(60) 내의 제 2 및 제 3 도체 부분들(60B,60C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 전극들(40~43)(리드 도체들(45A~48A, 45B~48B)) 사이를 흐르는 전류와 제 2 외부 전극 도체들(6A,6B) 및 제 2 내부 접속 도체(60)(제 2 내부 접속 도체(60) 내의 제 4 및 제 5 도체 부분들(60D,60E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C1)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 2 단자 도체 및 제 2 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은 적층체(L1)의 제 1 측면(L1a) 상에 동일한 개수(각각 2개씩)로 형성된다. 또한, 적층체(L1)의 제 1 측면(L1a) 상에 제 1 외부 접속 도체들(5A,5B)이 제 1 단자 도체들(3A,3B)에 각각 인접하도록 형성된다. 반면 제 1 단자 도체들(3A,3B)는 제 1 외부 접속 도체들(5A,5B)에 각각 인접하게 형성된다. 따라서, 제 1 단자 도체들(3A,3B) 및 제 1 내부 접속 도체(50) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 도체들(30~33) 사이에 흐르는 전류와 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(50) 사이에 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다.
한편, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은 적층체(L1)의 제 2 측면(L1b) 상에 동일한 개수(각각 2개씩)로 형성된다. 또한, 적층체(L1)의 제 2 측면(L1a) 상에 제 2 외부 접속 도체들(6A,6B)이 제 2 단자 도체들(4A,4B)에 각각 인접하도록 형성된다. 반면 제 2 단자 도체들(4A,4B)는 제 2 외부 접속 도체들(6A,6B)에 각각 인접하게 형성된다. 따라서, 제 2 단자 도체들(4A,4B) 및 제 2 내부 접속 도체(60) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 도체들(40~43) 사이에 흐르는 전류와 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(60) 사이에 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다.
결과적으로, 적층 커패시터(C1)는 그것의 등가 직렬 인덕턴스를 상당히 감소시킬 수 있다.
적층 커패시터(C1)에서, 적층체(L1)의 중심축(Ax1)을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 축대칭되는 지점들에 각각 형성된다. 따라서, 기판 등에서 적층 커패시터(C1)가 중심축(Ax1)을 중심으로 180도 회전되는 때라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 상태는 변화하지 않는다. 즉, 적층 커패시터(C1)가 도3에 도시된 상태로 탑재된 상태로부터 180도 회전된 후 적층 커패시터가 탑재되더라도, 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 2 단자 도체(4A) 및 제 2 단자 도체(4B)는 랜드 패턴들(B2,B1,A2,A1)에 각각 접속되어, 외부 접속 도체들은 랜드 패턴들에 직접 접속되지 않는다.
적층 커패시터(C1)에서, 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)는, 적층체(L1)의 제 1 측면(L1a) 및 제 2 측면(L1b)의 대향 방향으로, 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 각각 대향한다. 따라서, 적층 커패시터(C1)가 거꾸로 원래의 표면으로부터 반대 측면으로 기판 등에 탑재되더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다. 즉, 적층 커패시터(C1)가 도3에 도시된 바와 같은 상태로부터 측면들(L1a~L1d)에 평행한 축을 중심으로 반대로 돌려지더라도, 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 2 단자 도체(4A) 및 제 2 단자 도체(4B)는 랜드 패턴들(B1,B2,A1,A2)에 각각 접속되어, 외부 접속 도체들은 랜드 패턴들에 직접 접속되지 못한다.
또한, 적층 커패시터(C1)가 도3에 도시된 바와 같이 탑재된 상태에서 측면들(L1a,L1b)에 수직한 축을 중심으로 반대로 돌려지더라도, 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 2 단자 도체(4A) 및 제 2 단자 도체(4B)는 랜드 패턴들(A2,A1,B2,B1)에 각각 접속되어, 외부 접속 도체들은 랜드 패턴들에 직접 접속되지 못한다.
단자 도체들(3A,3B,4A,4B) 및 외부 접속 도체들(5A,5B,6A,6B)이 전술한 바와 같이 배열되기 때문에, 적층 커패시터(C1)는 다양한 탑재 방향들에 따라 탑재될 수 있다. 따라서 적층 커패시터(C1)는 용이하게 탑재될 수 있다.
제 2 실시예
도4를 참조하여, 제 2 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 2 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(50,60)의 위치들에 있어서, 제 1 실시예에 따른 적층 커패시터와 다르다. 도4는 제 2 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층 커패시터(C1)에 관해, 제 2 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 2 실시예에 따른 적층 커패시터에서, 하나씩 차례로 제공되는 제 1 및 제 2 내부 접속 도체들(50,60)은 도4에 도시되는 바와 같이, 제 1 및 제 2 내부 전극들(30,31,40,41) 중 각 두 층들 및 제 1 및 제 2 내부 전극들(32,33,42,43)의 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(50)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(60)가 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 2 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(50,60)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다. 상세하게, 제 1 및 제 2 내부 접속 도체들(50,60)은, 적층체가 유전체층(11)을 사이에 두고 서로 이웃하는 제 1 내부 전극(30) 및 제 2 내부 전극(40)을 포함하도록 적층체 내에 적층된다.
제 2 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(30~33)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(40)를 통해 접속된다. 또한, 제 2 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(40~43)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(60)를 통해 접속된다. 결과적으로, 제 2 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 2 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 제 1 실시예에 따른 적층 커패시터(C1)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(50)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 제 2 실시예에 따른 적층 커패시터는, 반면, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(50)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 2 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 제 1 실시예에 따른 적층 커패시터(C1)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(60)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 제 2 실시예에 따른 적층 커패시터는, 반면, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(60)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 2 실시예에 따른 적층 커패시터는 제 1 실시예에 다른 적층 커패시터(C1)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(50) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(60)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 2 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 2 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B), 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들(L1a,L1b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 2 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(50)의 제 1 도체 부분(50A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(41)에 대향한다. 제 2 내부 접속 도체(60)의 제 1 도체 부분(60A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(32)에 대향한다. 따라서, 제 2 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(50,60)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)는, 적층 커패시터(C1)에서와 같이, 제 2 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하도록 형성된다. 따라서, 제 2 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)는, 적층 커패시터(C1)에서와 같이, 제 2 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하도록 형성된다. 따라서, 제 2 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)는 적층체의 제 1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 또한, 제 2 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)는 적층체의 제 2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 제 2 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제 2 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 2 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 2 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 3 실시예
도5를 참조하여, 제 3 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 3 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(50,60)의 위치들에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 도5는 제 3 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 1 실시예에 따른 적층 커패시터(C1)에 관해, 제 3 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 3 실시예에 따른 적층 커패시터에서, 하나씩 차례로 제공되는 제 1 및 제 2 내부 접속 도체들(50,60)은 도5에 도시되는 바와 같이, 제 1 및 제 2 내부 전극들(30~33,40~41) 중 각 4개 층들의 적층체의 외부 상에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(50)가 유전체층들(18,19) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(60)가 유전체층들(19,20) 사이에 유지되도록 위치된다.
제 3 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(50,60)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다. 상세하게, 제 1 및 제 2 내부 접속 도체들(50,60)은, 적층체가 유전체층(11)을 사이에 두고 서로 이웃하는 제 1 내부 전극(30) 및 제 2 내부 전극(40)을 포함하도록 적층체 내에 적층된다.
제 3 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(30~33)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(50)를 통해 접속된다. 또한, 제 3 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(40~43)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(60)를 통해 접속된다. 결과적으로, 제 3 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 3 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 제 1 실시예에 따른 적층 커패시터(C1)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(50)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 제 3 실시예에 따른 적층 커패시터는, 반면, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(50)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 3 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 제 1 실시예에 따른 적층 커패시터(C1)에서, 제 2 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 2 내부 접속 도체(60)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 제 3 실시예에 따른 적층 커패시터는, 반면, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(60)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 3 실시예에 따른 적층 커패시터는 제 1 실시예에 다른 적층 커패시터(C1)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(50) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(60)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 3 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 3 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 3 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(50)의 제 1 도체 부분(50A)은 유전체층(18)을 사이에 두고 제 2 내부 전극(43)에 대향한다. 따라서, 제 3 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체(50)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은, 적층 커패시터(C1)에서와 같이, 제 3 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하도록 형성된다. 따라서, 제 3 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은, 적층 커패시터(C1)에서와 같이, 제 3 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하도록 형성된다. 따라서, 제 3 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 3 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)는 적층체의 제 1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 또한, 제 3 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은 적층체의 제 2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 따라서, 제 3 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제 3 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 3 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 3 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 4 실시예
도6을 참조하여, 제 4 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 4 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(50,60)의 위치들에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 도6은 제 4 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층 커패시터(C1)에 관해, 제 4 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 4 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(30~33, 40~43)을 도6에 도시된 바와 같이 교대로 적층하여 구성된다.
제 4 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(50,51) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(60,61)이 적층된다. 제 4 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(30~33)의 4개 층들 및 제 2 내부 전극들(40~43)의 4개 층들이, 복수의 내부 접속 도체들(50,51,60,61)의 일부인 제 1 및 제 2 내부 접속 도체들(50,60) 및 나머지 제 1 및 제 2 내부 접속 도체들(51,61)의 각 하나 사이에 배열된다.
제 4 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체(50)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(51)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(60)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(61)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 4 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(50,51,60,61)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다. 상세하게, 제 1 및 제 2 내부 접속 도체들(50,51,60,61)은, 적층체가 유전체층(13)을 사이에 두고 서로 이웃하는 제 1 내부 전극(30) 및 제 2 내부 전극(40)을 포함하도록 적층체 내에 적층된다.
제 4 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(30~33)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(50,51)를 통해 접속된다. 또한, 제 4 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(40~43)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(60,61)를 통해 접속된다. 결과적으로, 제 4 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C1)와 비교해 볼 때, 제 4 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(50,51)을 가지며, 제 1 내부 접속 도체들(50,51)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 제 1 내부 접속 도체들(50,51)의 개수가 증가함에 따라, 제 1 단자 도체들(3A,3B) 및 제 1 내부 전극들(30~33) 사이를 흐르는 전류들의 경로들의 개수가 더욱 많아진다. 또한, 제 4 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들을 가지며, 제 2 내부 접속 도체들(60,61)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 제 2 내부 접속 도체들(60,61)의 개수가 증가함에 따라, 제 2 단자 도체들(4A,4B) 및 제 2 내부 전극들(40~43) 사이를 흐르는 전류들의 경로들의 개수가 더욱 많아진다. 따라서, 제 4 실시예에 따른 적층 커패시터는 적층 커패시터(C1) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(50,51) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(60,61)의 위치를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 4 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 4 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 4 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(51)의 제 1 도체 부분(51A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(43)에 대향한다. 제 2 내부 접속 도체(60)의 제 1 도체 부분(60A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(30)에 대향한다. 따라서, 제 4 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(51,60)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 4 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(30~33,40~43)은 제 1 및 제 2 내부 접속 도체들(50,60) 및 제 1 및 제 2 내부 접속 도체들(51,61) 사이에 배열된다. 따라서, 제 4 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은, 적층 커패시터(C1)에서와 같이, 제 4 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하도록 형성된다. 따라서, 제 4 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은, 적층 커패시터(C1)에서와 같이, 제 4 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하도록 형성된다. 따라서, 제 4 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 4 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)는 적층체의 제 1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 또한, 제 4 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은 적층체의 제 2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 따라서, 제 4 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제 4 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 4 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 4 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 5 실시예
도7 및 도8을 참조하여, 제 5 실시예에 따른 적층 커패시터(C2)의 구성을 설명한다. 도7은 제 5 실시예에 따른 적층 커패시터의 투시도이다. 도8은 제 5 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도7에 도시된 바와 같이, 제 5 실시예에 따른 적층 커패시터(C2)는 적층체(L2), 적층체 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L2)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L2a) 상에 위치된다. 제 1 측면(L2a)은 적층체(L2)의 적층 방향에 수직한 측면들(L2c,L2d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 외부 접속 도체(5A), 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5B)가 도7 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 제 1 측면(L2a) 상에, 즉 적층체(L2)의 동일한 측면 상에 서로 이웃하여 형성된다. 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 제 1 측면(L2a) 상에, 즉 적층체(L2)의 동일한 측면 상에 서로 이웃하여 형성된다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L2)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L2b) 상에 위치된다. 제 2 측면(L2b)은 제 1 측면(L2a)에 대향하면서, 적층체(L2)의 적층 방향에 수직한 측면들(L2c,L2d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6B)가 도7 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 제 2 측면(L2b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 제 2 측면(L2b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4B)는, 적층체(L2)의 중심축들 중에서, 적층체(L2)의 적층 방향에 수직한 두 측면들(L2c,L2d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax2)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4A)는 적층체(L2)의 중심축(Ax2)을 중심으로 서로 축대칭되는 지점에 위치된다. 반면, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6B)는 적층체(L2)의 중심축(Ax2)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6A)는 적층체(L2)의 중심축(Ax2)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L2)의 제 1 측면(L2a) 및 제 2 측면(L2b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4B)는 적층체(L2)의 제 1 측면(L2a) 및 제 2 측면(L2b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 적층체(L2)의 제 1 측면(L2a) 및 제 2 측면(L2b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)는 적층체(L2)의 제 1 측면(L2a) 및 제 2 측면(L2b)의 대향 방향으로 서로 대향한다.
도8에 도시된 바와 같이, 적층체(L2)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(70~73, 80~83)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C2)에서, 이것들은 유전체층들(10~20)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(90) 및 하나의 제 2 내부 접속 도체(100)가 적층체(L2) 내에서 적층된다. 적층체(L2) 내에서, 복수의 제 1 내부 전극들(70~73) 및 복수의 제 2 내부 전극들(80~83)이 제 1 내부 접속 도체(90)와 제 2 내부 접속 도체(100) 사이에서 배열된다.
제 1 내부 전극들(70~73) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(70~73)은 적층체(L2) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(75A,75B) 각각이 제 1 내부 전극(70)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 1 측면(L2a)에 미친다. 리드 도체들(76A,76B) 각각이 제 1 내부 전극(31)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 1 측면(L2a)에 미친다. 리드 도체들(77A,77B) 각각이 제 1 내부 전극(72)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 1 측면(L2a)에 미친다. 리드 도체들(78A,78B) 각각이 제 1 내부 전극(73)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 1 측면(L2a)에 미친다.
제 1 내부 전극(70)은 리드 도체들(75A,75B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(71)은 리드 도체들(75A,75B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(70)은 리드 도체들(36A,36B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(72)은 리드 도체들(77A,77B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(73)은 리드 도체들(78A,78B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(70~73)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(80~83) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(80~83)은 적층체(L2) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(85A,85B) 각각이 제 2 내부 전극(80)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 2 측면(L2b)에 미친다. 리드 도체들(86A,86B) 각각이 제 2 내부 전극(81)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 2 측면(L2b)에 미친다. 리드 도체들(87A,87B) 각각이 제 2 내부 전극(82)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 2 측면(L2b)에 미친다. 리드 도체들(88A,88B) 각각이 제 2 내부 전극(83)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제 2 측면(L2b)에 미친다.
제 2 내부 전극(80)은 리드 도체들(85A,85B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(81)은 리드 도체들(85A, 85B)을 통해 제 1 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(80)은 리드 도체들(86A,86B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(82)은 리드 도체들(87A,87B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(83)은 리드 도체들(88A,88B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(80~83)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(90)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(100)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(90) 및 제 2 내부 접속 도체(100)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(90)는 장방형 형태를 갖는 제 1 도체 부분(90A) 및 제 1 도체 부분(90A)으로부터 신장하여 적층체(L2)의 제 1 측면(L2a)으로 인출된 제 2 내지 제 5 도체 부분들(90B~90E)을 포함한다. 제 1 도체 부분(90A)은 그것의 길이방향 축이 적층체(L2)의 제 1 및 제 2 측면들(L2a,L2b)에 평행하게 배열된다.
제 2~5 도체 부분(90B,90C,90D,90E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(90)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(100)는 장방형 형태를 갖는 제 1 도체 부분(100A) 및 제 1 도체 부분(100A)으로부터 신장하여 적층체(L2)의 제 2 측면(L2b)으로 인출된 제 2 내지 제 5 도체 부분들(100B~100E)을 포함한다. 제 1 도체 부분(100A)은 그것의 길이방향 축이 적층체(L2)의 제 1 및 제 2 측면들(L2a,L2b)에 평행하게 배열된다.
제 2 내지 제 5 도체 부분들(100B~100E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(100)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(90)의 제 1 도체 부분(90A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(83)에 대향하는 영역이다. 제 2 내부 접속 도체(100)의 제 1 도체 부분(100A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(70)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(90,100)은, 적층체(L2)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L2) 내에 적층된다.
적층 커패시터(C1)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(70~73)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(90)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C2)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(80~83)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(100)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C2)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 1 및 제 2 내부 접속 도체들(90,100)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C2)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C2)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C2)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L2)의 제 1 및 제 2 측면(L2a,L2b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C2)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C2)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(90)의 제 1 도체 부분(90A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(83)에 대향한다. 제 2 내부 접속 도체(100)의 제 1 도체 부분(100A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(70)에 대향한다. 따라서, 제 1 및 제 2 내부 접속 도체(90,100)는 또한 적층 커패시터(C2)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C2)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(30~33) 및 복수의 제 2 내부 전극들(80~83)이 제 1 내부 접속 도체(90) 및 제 2 내부 접속 도체(100) 사이에 배열되기 때문에, 적층 커패시터(C2)의 적층체(L2)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C2) 내의 적층체(L2)의 제 1 측면(L2a) 상에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 서로 인접하게 형성되고, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 서로 인접하게 형성된다. 따라서, 도3에 도시된 바와 같이, 제 1 단자 도체들(3A,3B)이 직접 랜드 패턴들에 접속되는 반면 제 1 외부 접속 도체들(5A,5B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C2)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 1 단자 도체들(3A,3B) 및 제 1 내부 접속 도체(90)(제 1 내부 접속 도체(90) 내의 제 2 및 제 3 도체 부분들(90B,90C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 전극들(70~73)(리드 도체들(35A~38A, 35B~38B)) 사이를 흐르는 전류와 제 1 외부 전극 도체들(5A,5B) 및 제 1 내부 접속 도체(90)(제 1 내부 접속 도체(90) 내의 제 4 및 제 5 도체 부분들(90D,90E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C2)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C2) 내의 적층체(L2)의 제 2 측면(L2b) 상에, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 서로 인접하게 형성되고, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 서로 인접하게 형성된다. 따라서, 도3에 도시된 바와 같이, 제 2 단자 도체들(4A,4B)이 직접 랜드 패턴들에 접속되는 반면 제 2 외부 접속 도체들(6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C2)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 2 단자 도체들(4A,4B) 및 제 2 내부 접속 도체(100)(제 2 내부 접속 도체(100) 내의 제 2 및 제 3 도체 부분들(100B,100C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 전극들(80~83)(리드 도체들(85A~88A,85B~88B) 사이를 흐르는 전류와 제 2 외부 전극 도체들(6A,6B) 및 제 2 내부 접속 도체(100)(제 2 내부 접속 도체(100) 내의 제 4 및 제 5 도체 부분들(100D,100E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C2)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C2)에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은 적층체(L2)의 제 1 측면(L2a) 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 또한, 적층 커패시터(C2)에서, 제 2 단자 도체들(4A,4B) 및 제 4 외부 접속 도체들(6A,6B)은 적층체(L2)의 제 2 측면(L2b) 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 따라서, 적층 커패시터(C2)는 그 등가 직렬 인덕턴스를 상당히 감소시킬 수 있다.
적층 커패시터(C2)에서, 적층체(L2)의 중심축(Ax2)을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 적층 커패시터(C2)의 적층체(L2)의 제 1 측면(L2a) 및 제 2 측면(L2b)의 대향 방향으로, 제 1 단자 도체들(3A,3B)은 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서 적층 커패시터(C2)가 용이하게 탑재될 수 있다.
제 6 실시예
도9를 참조하여, 제 6 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 6 실시예에 따른 적층 커패시터는 적층 방향에서의 제 1 및 제 2 내부 접속 도체들(90,100)의 위치들에 있어서, 제 5 실시예에 따른 적층 커패시터(C2)와 다르다. 도9는 제 6 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 5 실시예에 따른 적층 커패시터(C2)에 관해, 제 6 실시예에 따른 적층 커패시터는 비록 도시되지는 않았지만 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 6 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(90,100)은 도9에 도시된 바와 같이 제 1 및 제 2 내부 전극들(70,71,80,81)의 각 2층 및 제 1 및 제 2 내부 전극들(72,73,82,83) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(90)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(100)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(90,100)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 6 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(70~73)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(90)를 통해 접속된다. 또한, 제 6 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(80~83)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(100)를 통해 접속된다. 결과적으로, 제 6 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 6 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 5 실시예에 따른 적층 커패시터(C2)와 다르다. 제 5 실시예에 따른 적층 커패시터(C2)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(90)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 제 6 실시예에 따른 적층 커패시터에서, 반면, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(90)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 6 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 5 실시예에 따른 적층 커패시터(C2)와 다르다. 제 5 실시예에 따른 적층 커패시터(C2)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(100)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 제 6 실시예에 따른 적층 커패시터에서, 반면, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(100)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 6 실시예에 따른 적층 커패시터는 제 5 실시예에 따른 적층 커패시터(C2)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(90) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(100)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 6 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 6 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 6 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(90)의 제 1 도체 부분(90A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(81)에 대향한다. 제 2 내부 접속 도체(100)의 제 1 도체 부분(100A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(72)에 대향한다. 따라서, 제 6 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(90,100)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은, 적층 커패시터(C2)에서와 같이, 제 6 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하도록 형성된다. 따라서, 제 6 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은, 적층 커패시터(C1)에서와 같이, 제 6 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하도록 형성된다. 따라서, 제 6 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 6 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)는 적층체의 제 1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 또한, 제 6 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은 적층체의 제 2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 따라서, 제 6 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제 6 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 6 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 6 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 7 실시예
도10을 참조하여, 제 7 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 7 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 5 실시예에 따른 적층 커패시터(C2)와 다르다. 도10은 제 7 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 5 실시예에 따른 적층 커패시터(C2)에 관해, 제 7 실시예에 따른 적층 커패시터는 비록 도시되지는 않았지만 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 7 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(70~73, 80~83)을 도10에 도시된 바와 같이 교대로 적층하여 구성된다.
제 7 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(90,91) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(100,101)이 적층된다. 제 7 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(70~73)의 4개 층들 및 제 2 내부 전극들(80~83)의 4개 층들이, 복수의 내부 접속 도체들(90,91,100,101)의 일부인 제 1 및 제 2 내부 접속 도체들(90,100) 및 나머지 제 1 및 제 2 내부 접속 도체들(91,101)의 각 하나 사이에 배열된다.
제 7 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체(90)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(91)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(100)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(101)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(90,91,100,101)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 7 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(70~73)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(90,91)를 통해 접속된다. 또한, 제 7 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(40~43)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(100,101)를 통해 접속된다. 결과적으로, 제 7 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C2)와 비교해 볼 때, 제 7 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(90,91)을 가지며, 제 1 내부 접속 도체들(90,91)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 7 실시예에 따른 적층 커패시터는 적층 커패시터(C2)에 비해 더 많은 제 2 내부 접속 도체들(100,101)을 가지며, 제 1 내부 접속 도체들(90,91)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 따라서, 제 7 실시예에 따른 적층 커패시터는 적층 커패시터(C2) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(90,91) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(100,101)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 7 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 7 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 7 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(91)의 제 1 도체 부분(91A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(83)에 대향한다. 제 2 내부 접속 도체(100)의 제 1 도체 부분(100A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(70)에 대향한다. 따라서, 제 7 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(91,100)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 7 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(70~73,80~83)은 제 1 및 제 2 내부 접속 도체들(90,100) 및 제 1 및 제 2 내부 접속 도체들(91,101) 사이에 배열된다. 따라서, 제 7 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은, 적층 커패시터(C2)에서와 같이, 제 7 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하도록 형성된다. 따라서, 제 7 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은, 적층 커패시터(C2)에서와 같이, 제 7 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하도록 형성된다. 따라서, 제 7 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 7 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)는 적층체의 제 1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 또한, 제 7 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은 적층체의 제 2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 개수로 배열된다. 따라서, 제 7 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제 7 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 7 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 7 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
도11 및 도12을 참조하여, 제 8 실시예에 따른 적층 커패시터(C3)의 구성을 설명한다. 제 8 실시예에 따른 적층 커패시터는 적층체의 제 1 및 제 2 측면에 형성되는 외부 도체들의 배열에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 도11은 제 8 실시예에 따른 적층 커패시터의 투시도이다. 도12는 제 8 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도11에 도시된 바와 같이, 제 8 실시예에 따른 적층 커패시터(C3)는 적층체(L3), 적층체 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 1 단자 도체들(3A,3B) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L3)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L3a) 상에 위치된다. 제 1 측면(L3a)은 적층체(L3)의 적층 방향에 수직한 측면들(L3c,L3d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 2 외부 접속 도체(6A), 제 2 외부 접속 도체(6B) 및 제 1 단자 도체(3B)가 도11의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 2 외부 접속 도체들(6A,6B)이 형성된다.
제 2 단자 도체들(4A,4B) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L3)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L3b) 상에 위치된다. 제 2 측면(L3b)은 제 1 측면(L3a)에 대향하면서, 적층체(L3)의 적층 방향에 수직한 측면들(L3c,L3d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A), 제 1 외부 접속 도체(5B) 및 제 2 단자 도체(4B)가 도11의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B) 및 제 1 외부 접속 도체들(5A,5B)이 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4B)는, 적층체(L3)의 중심축들 중에서, 적층체(L3)의 적층 방향에 수직한 두 측면들(L3c,L3d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax3)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4A)는 적층체(L3)의 중심축(Ax3)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6B)는 적층체(L3)의 중심축(Ax3)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6A)는 적층체(L3)의 중심축(Ax3)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L3)의 제 1 측면(L3a) 및 제 2 측면(L3b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4B)는 적층체(L3)의 제 1 측면(L3a) 및 제 2 측면(L3b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 적층체(L3)의 제 1 측면(L3a) 및 제 2 측면(L3b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)는 적층체(L3)의 제 1 측면(L3a) 및 제 2 측면(L3b)의 대향 방향으로 서로 대향한다.
도12에 도시된 바와 같이, 적층체(L3)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(110~113, 120~123)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C3)에서, 이것들은 유전체층들(10~20)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(130) 및 하나의 제 2 내부 접속 도체(140)가 적층체(L3) 내에서 적층된다. 적층체(L3) 내에서, 복수의 제 1 내부 전극들(110~113) 및 복수의 제 2 내부 전극들(120~123)이 제 1 내부 접속 도체(130)와 제 2 내부 접속 도체(140) 사이에서 배열된다.
제 1 내부 전극들(110~113) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(110~113)은 적층체(L3) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(115A,115B) 각각이 제 1 내부 전극(110)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 2 측면(L3b)에 미친다. 리드 도체들(116A,116B) 각각이 제 1 내부 전극(111)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 2 측면(L3b)에 미친다. 리드 도체들(117A,117B) 각각이 제 1 내부 전극(112)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 2 측면(L3b)에 미친다. 리드 도체들(118A,118B) 각각이 제 1 내부 전극(113)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 2 측면(L3a)에 미친다.
제 1 내부 전극(110)은 리드 도체들(115A,115B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(111)은 리드 도체들(116A,116B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(112)은 리드 도체들(117A,117B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(113)은 리드 도체들(118A,118B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(113)은 리드 도체들(118A,118B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(110~113)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(120~123) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(120~123)은 적층체(L3) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(125A,125B) 각각이 제 2 내부 전극(120)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 1 측면(L3a)에 미친다. 리드 도체들(126A,126B) 각각이 제 2 내부 전극(121)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 1 측면(L3a)에 미친다. 리드 도체들(127A,127B) 각각이 제 2 내부 전극(122)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 1 측면(L3a)에 미친다. 리드 도체들(128A,128B) 각각이 제 2 내부 전극(123)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제 1 측면(L3a)에 미친다.
제 2 내부 전극(120)은 리드 도체들(125A,125B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(121)은 리드 도체들(126A, 126B)을 통해 제 1 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(122)은 리드 도체들(127A,127B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(123)은 리드 도체들(128A,128B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(120~123)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(130)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(140)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(90) 및 제 2 내부 접속 도체(100)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(130)는 장방형 형태를 갖는 제 1 도체 부분(130A) 및 제 1 도체 부분(130A)으로부터 신장하여 적층체(L3)의 제 1 측면(L3a)으로 인출된 제 2 및 제 3 도체 부분들(130B,130C)과, 제 1 도체 부분(130A)으로부터 신장하여 적층체(L3)의 제 2 측면(L3b)으로 인출된 제 4 및 제 5 도체 부분들(130D,130E)을 포함한다. 제 1 도체 부분(130A)은 그것의 길이방향 축이 적층체(L3)의 제 1 및 제 2 측면들(L3a,L3b)에 평행하도록 배열된다.
제 2 내부 접속 도체(140)는 장방형 형태를 갖는 제 1 도체 부분(140A) 및 제 1 도체 부분(140A)으로부터 신장하여 적층체(L3)의 제 2 측면(L3b)으로 인출된 제 2 및 제 3 도체 부분들(140B,140C)과, 제 1 도체 부분(140A)으로부터 신장하여 적층체(L3)의 제 1 측면(L3a)으로 인출된 제 4 및 제 5 도체 부분들(140D,140E)을 포함한다. 제 1 도체 부분(100A)은 그것의 길이방향 축이 적층체(L3)의 제 1 및 제 2 측면들(L3a,L3b)에 평행하도록 배열된다
제 1 내부 접속 도체(130)에서, 제 2~5 도체 부분(130B,130C,130D,130E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(130)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(140)에서, 제 2 내지 제 5 도체 부분들(140B~140E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(140)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(130)의 제 1 도체 부분(130A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(123)에 대향하는 영역이다. 제 2 내부 접속 도체(140)의 제 2 도체 부분(140A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(110)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(110,120)은, 적층체(L3)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L3) 내에 적층된다.
적층 커패시터(C3)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(110~113)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(130)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C3)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(120~123)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(140)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C3)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(130)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체들(140)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C3)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C3)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C3)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L3)의 제 1 및 제 2 측면(L3a,L3b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C3)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C3)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(130)의 제 1 도체 부분(130A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(123)에 대향한다. 제 2 내부 접속 도체(140)의 제 1 도체 부분(140A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(110)에 대향한다. 따라서, 제 1 및 제 2 내부 접속 도체(130,140)는 또한 적층 커패시터(C3)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C3)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(110~113) 및 복수의 제 2 내부 전극들(120~123)이 제 1 내부 접속 도체(130) 및 제 2 내부 접속 도체(140) 사이에 배열되기 때문에, 적층 커패시터(C3)의 적층체(L3)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C3)에서, 적층체(L3)의 중심축(Ax3)을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 적층 커패시터(C3)의 적층체(L3)의 제 1 측면(L3a) 및 제 2 측면(L3b)의 대향 방향으로, 제 1 단자 도체들(3A,3B)은 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서 적층 커패시터(C3)가 용이하게 탑재될 수 있다.
제 9 실시예
도13을 참조하여, 제 9 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 9 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(130,140)의 위치들에 있어서, 제 8 실시예에 따른 적층 커패시터(C3)와 다르다. 도13은 제 9 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 8 실시예에 따른 적층 커패시터(C3)에 관해, 제 9 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 9 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(130,140)은 도13에 도시된 바와 같이 제 1 및 제 2 내부 전극들(110,111,120,121)의 각 2층 및 제 1 및 제 2 내부 전극들(112,113,122,123) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(130)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(140)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(130,140)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 9 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(110~113)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(130)를 통해 접속된다. 또한, 제 9 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(120~123)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(140)를 통해 접속된다. 결과적으로, 제 9 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 9 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 8 실시예에 따른 적층 커패시터(C3)와 다르다. 제 8 실시예에 따른 적층 커패시터(C3)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(130)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 제 9 실시예에 따른 적층 커패시터에서, 반면, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(130)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 9 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 8 실시예에 따른 적층 커패시터(C3)와 다르다. 제 8 실시예에 따른 적층 커패시터(C3)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(140)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 제 9 실시예에 따른 적층 커패시터에서, 반면, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(140)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 9 실시예에 따른 적층 커패시터는 제 8 실시예에 따른 적층 커패시터(C3)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(130) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(140)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 9 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 9 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 9 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(130)의 제 1 도체 부분(130A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(121)에 대향한다. 제 2 내부 접속 도체(140)의 제 1 도체 부분(140A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(112)에 대향한다. 따라서, 제 9 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(130,140)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 9 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 9 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 9 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 10 실시예
도14를 참조하여, 제 10 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 10 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 8 실시예에 따른 적층 커패시터(C3)와 다르다. 도14는 제 10 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 8 실시예에 따른 적층 커패시터(C3)에 관해, 제 10 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 10 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(110~113, 120~123)을 도14에 도시된 바와 같이 교대로 적층하여 구성된다.
제 10 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(130,131) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(140,141)이 적층된다. 제 10 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(110~113)의 4개 층들 및 제 2 내부 전극들(120~123)의 4개 층들이, 복수의 내부 접속 도체들(130,131,140,141)의 일부인 제 1 및 제 2 내부 접속 도체들(130,140) 및 나머지 제 1 및 제 2 내부 접속 도체들(131,141)의 각 하나 사이에 배열된다.
제 10 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체(130)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(131)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(140)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(141)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 10 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(130,131,140,141)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 10 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(110~113)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(130,131)를 통해 접속된다. 또한, 제 10 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(120~123)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(140,141)를 통해 접속된다. 결과적으로, 제 10 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C3)와 비교해 볼 때, 제 10 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(130,131)을 가지며, 제 1 내부 접속 도체들(130,131)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 10 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들을 가지며, 제 2 내부 접속 도체들(140,141)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 10 실시예에 따른 적층 커패시터는 적층 커패시터(C3) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(130,131) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(140,141)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 10 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 10 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 10 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(131)의 제 1 도체 부분(131A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(123)에 대향한다. 제 2 내부 접속 도체(140)의 제 1 도체 부분(140A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(110)에 대향한다. 따라서, 제 10 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(131,140)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 10 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(110~113,120~123)은 제 1 및 제 2 내부 접속 도체들(130,140) 및 제 1 및 제 2 내부 접속 도체들(131,141) 사이에 배열된다. 따라서, 제 10 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 10 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 10 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 10 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 11 실시예
도15 및 도16을 참조하여, 제 11 실시예에 따른 적층 커패시터(C4)의 구성을 설명한다. 제 11 실시예에 따른 적층 커패시터는 적층체의 제 1 및 제 2 측면에 형성되는 외부 도체들의 배열에 있어서, 제 1 실시예에 따른 적층 커패시터(C1)와 다르다. 도15는 제 11 실시예에 따른 적층 커패시터의 투시도이다. 도16는 제 11 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도15에 도시된 바와 같이, 제 11 실시예에 따른 적층 커패시터(C4)는 적층체(L4), 적층체(L4) 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 1 단자 도체들(3A,3B) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L4)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L4a) 상에 위치된다. 제 1 측면(L4a)은 적층체(L4)의 적층 방향에 수직한 측면들(L4c,L4d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 외부 접속 도체(6A), 제 1 단자 도체(3A), 제 1 단자 도체(3B) 및 제 2 외부 접속 도체(6B)가 도15의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 2 외부 접속 도체들(6A,6B)이 형성된다.
제 2 단자 도체들(4A,4B) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L4)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L4b) 상에 위치된다. 제 2 측면(L4b)은 제 1 측면(L4a)에 대향하면서, 적층체(L4)의 적층 방향에 수직한 측면들(L4c,L4d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 외부 접속 도체(5A), 제 2 단자 도체(4A), 제 2 단자 도체(4B) 및 제 1 외부 접속 도체(5B)가 도15의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B) 및 제 1 외부 접속 도체들(5A,5B)이 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4B)는, 적층체(L4)의 중심축들 중에서, 적층체(L4)의 적층 방향에 수직한 두 측면들(L4c,L4d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax4)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4A)는 적층체(L4)의 중심축(Ax4)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6B)는 적층체(L4)의 중심축(Ax4)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6A)는 적층체(L4)의 중심축(Ax4)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L4)의 제 1 측면(L4a) 및 제 2 측면(L4b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4B)는 적층체(L4)의 제 1 측면(L4a) 및 제 2 측면(L4b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 적층체(L4)의 제 1 측면(L4a) 및 제 2 측면(L4b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)는 적층체(L4)의 제 1 측면(L4a) 및 제 2 측면(L4b)의 대향 방향으로 서로 대향한다.
도16에 도시된 바와 같이, 적층체(L4)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(150~153, 160~163)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C4)에서, 이것들은 유전체층들(10~20)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(170) 및 하나의 제 2 내부 접속 도체(180)가 적층체(L4) 내에서 적층된다. 적층체(L4) 내에서, 복수의 제 1 내부 전극들(150~153) 및 복수의 제 2 내부 전극들(160~163)이 제 1 내부 접속 도체(170)와 제 2 내부 접속 도체(180) 사이에서 배열된다.
제 1 내부 전극들(150~153) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(150~153)은 적층체(L4) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(155A,155B) 각각이 제 1 내부 전극(150)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 2 측면(L4b)에 미친다. 리드 도체들(156A,156B) 각각이 제 1 내부 전극(151)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 2 측면(L4b)에 미친다. 리드 도체들(157A,157B) 각각이 제 1 내부 전극(152)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 2 측면(L4b)에 미친다. 리드 도체들(158A,158B) 각각이 제 1 내부 전극(153)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 2 측면(L4b)에 미친다.
제 1 내부 전극(150)은 리드 도체들(155A,155B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(151)은 리드 도체들(156A,156B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(152)은 리드 도체들(157A,157B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(153)은 리드 도체들(158A,158B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(153)은 리드 도체들(158A,158B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(150~153)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(160~163) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(160~163)은 적층체(L4) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(165A,165B) 각각이 제 2 내부 전극(160)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 1 측면(L4a)에 미친다. 리드 도체들(166A,166B) 각각이 제 2 내부 전극(161)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 1 측면(L4a)에 미친다. 리드 도체들(167A,167B) 각각이 제 2 내부 전극(162)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 1 측면(L4a)에 미친다. 리드 도체들(168A,168B) 각각이 제 2 내부 전극(163)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제 1 측면(L4a)에 미친다.
제 2 내부 전극(160)은 리드 도체들(165A,165B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(161)은 리드 도체들(166A, 166B)을 통해 제 1 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(162)은 리드 도체들(167A,167B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(163)은 리드 도체들(168A,168B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(160~163)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(170)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(180)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(170) 및 제 2 내부 접속 도체(180)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(170)는 장방형 형태를 갖는 제 1 도체 부분(170A) 및 제 1 도체 부분(170A)으로부터 신장하여 적층체(L4)의 제 1 측면(L4a)으로 인출된 제 2 및 제 3 도체 부분들(170B,170C)과, 제 1 도체 부분(170A)으로부터 신장하여 적층체(L4)의 제 2 측면(L4b)으로 인출된 제 4 및 제 5 도체 부분들(170D,170E)을 포함한다. 제 1 도체 부분(170A)은 그것의 길이방향 축이 적층체(L4)의 제 1 및 제 2 측면들(L4a,L4b)에 평행하도록 배열된다.
제 2 내부 접속 도체(180)는 장방형 형태를 갖는 제 1 도체 부분(180A) 및 제 1 도체 부분(180A)으로부터 신장하여 적층체(L4)의 제 2 측면(L4b)으로 인출된 제 2 및 제 3 도체 부분들(180B,180C)과, 제 1 도체 부분(180A)으로부터 신장하여 적층체(L4)의 제 1 측면(L4a)으로 인출된 제 4 및 제 5 도체 부분들(180D,180E)을 포함한다. 제 1 도체 부분(180A)은 그것의 길이방향 축이 적층체(L4)의 제 1 및 제 2 측면들(L4a,L4b)에 평행하도록 배열된다.
제 1 내부 접속 도체(170)에서, 제 2~5 도체 부분(170B,170C,170D,170E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1외부 접속 도체(5B)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(170)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(180)에서, 제 2 내지 제 5 도체 부분들(180B~180E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 각각 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(180)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(170)의 제 1 도체 부분(170A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(163)에 대향하는 영역이다. 제 2 내부 접속 도체(180)의 제 2 도체 부분(180A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(150)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(150,160)은, 적층체(L4)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L4) 내에 적층된다.
적층 커패시터(C4)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(150~153)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(170)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C4)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(160~163)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(180)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C4)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(170)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체들(180)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C4)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C4)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C4)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L4)의 제 1 및 제 2 측면(L4a,L4b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C4)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C4)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(170)의 제 1 도체 부분(170A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(163)에 대향한다. 제 2 내부 접속 도체(180)의 제 1 도체 부분(180A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(150)에 대향한다. 따라서, 제 1 및 제 2 내부 접속 도체(170,180)는 또한 적층 커패시터(C4)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C4)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(150~153) 및 복수의 제 2 내부 전극들(160~163)이 제 1 내부 접속 도체(170) 및 제 2 내부 접속 도체(180) 사이에 배열되기 때문에, 적층 커패시터(C4)의 적층체(L4)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C4)에서, 적층체(L4)의 중심축(Ax4)을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 적층 커패시터(C4)의 적층체(L4)의 제 1 측면(L4a) 및 제 2 측면(L4b)의 대향 방향으로, 제 1 단자 도체들(3A,3B)은 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서 적층 커패시터(C4)가 용이하게 탑재될 수 있다.
제 12 실시예
도17을 참조하여, 제 12 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 12 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(170,180)의 위치들에 있어서, 제 11 실시예에 따른 적층 커패시터(C4)와 다르다. 도17은 제 12 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 11 실시예에 따른 적층 커패시터(C4)에 관해, 제 12 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 12 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(170,180)은 도17에 도시된 바와 같이 제 1 및 제 2 내부 전극들(150,151,160,161)의 각 2층 및 제 1 및 제 2 내부 전극들(152,153,162,163) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(170)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(180)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(170,180)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 12 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(150~153)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(170)를 통해 접속된다. 또한, 제 12 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(160~163)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(180)를 통해 접속된다. 결과적으로, 제 12 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 12 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 11 실시예에 따른 적층 커패시터(C4)와 다르다. 제 11 실시예에 따른 적층 커패시터(C4)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(170)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 제 12 실시예에 따른 적층 커패시터에서, 반면, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(170)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 12 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 11 실시예에 따른 적층 커패시터(C4)와 다르다. 제 11 실시예에 따른 적층 커패시터(C4)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(180)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 제 12 실시예에 따른 적층 커패시터에서, 반면, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(180)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 12 실시예에 따른 적층 커패시터는 제 11 실시예에 따른 적층 커패시터(C4)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(170) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(180)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 12 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 12 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 12 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(170)의 제 1 도체 부분(170A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(161)에 대향한다. 제 2 내부 접속 도체(180)의 제 1 도체 부분(180A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(152)에 대향한다. 따라서, 제 12 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(170,180)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 12 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 12 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 12 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 13 실시예
도18을 참조하여, 제 13 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 13 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 11 실시예에 따른 적층 커패시터(C4)와 다르다. 도18는 제 13 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 11 실시예에 따른 적층 커패시터(C4)에 관해, 제 13 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 13 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(150~153, 160~163)을 도18에 도시된 바와 같이 교대로 적층하여 구성된다.
제 13 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(170,171) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(180,181)이 적층된다. 제 13 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(150~153)의 4개 층들 및 제 2 내부 전극들(160~163)의 4개 층들이, 복수의 내부 접속 도체들(170,171,180,181)의 일부인 제 1 및 제 2 내부 접속 도체들(170,180) 및 나머지 제 1 및 제 2 내부 접속 도체들(171,181)의 각 하나 사이에 배열된다.
제 13 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체(170)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(171)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(180)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(181)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(170,171,180,181)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 13 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(150~153)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(170,171)를 통해 접속된다. 또한, 제 13 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(160~163)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(180,181)를 통해 접속된다. 결과적으로, 제 13 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C3)와 비교해 볼 때, 제 13 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(170,171)을 가지며, 제 1 내부 접속 도체들(170,171)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 13 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들을 가지며, 제 2 내부 접속 도체들(180,181)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 13 실시예에 따른 적층 커패시터는 적층 커패시터(C4) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(170,171) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(180,181)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다.
제 13 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 13 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(171)의 제 1 도체 부분(171A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(163)에 대향한다. 제 2 내부 접속 도체(180)의 제 1 도체 부분(180A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(150)에 대향한다. 따라서, 제 13 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(171,180)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 13 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(150~153,160~163)은 제 1 및 제 2 내부 접속 도체들(170,180) 및 제 1 및 제 2 내부 접속 도체들(171,181) 사이에 배열된다. 따라서, 제 13 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 13 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4B,4A)에 축대칭되는 지점들에 각각 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 축대칭되는 지점들에 각각 형성된다. 또한, 제 13 실시예에 따른 적층 커패시터의 적층체의 제 1 및 제 2 측면들의 대향하는 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제 13 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 14 실시예
도19 및 도20을 참조하여, 제 14 실시예에 따른 적층 커패시터(C5)의 구성을 설명한다. 도19는 제 14 실시예에 따른 적층 커패시터의 투시도이다. 도20는 제 14 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도19에 도시된 바와 같이, 제 14 실시예에 따른 적층 커패시터(C5)는 적층체(L5), 적층체(L5) 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 1 단자 도체들(3A,3B), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체들(6A) 각각은 적층체(L5)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L5a) 상에 위치된다. 제 1 측면(L5a)은 적층체(L5)의 적층 방향에 수직한 측면들(L5c,L5d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 2 외부 접속 도체(6A), 제 1 외부 접속 도체(5A) 및 제 1 단자 도체(3B)가 도19의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 형성된다.
제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5B) 및 제 2 외부 접속 도체(6B) 각각은 적층체(L5)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L5b) 상에 위치된다. 제 2 측면(L5b)은 제 1 측면(L5a)에 대향하면서, 적층체(L5)의 적층 방향에 수직한 측면들(L5c,L5d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 1 외부 접속 도체(5B), 제 2 외부 접속 도체(6B) 및 제 2 단자 도체(4B) 및 도19의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5B) 및 제 2 외부 접속 도체(6B)가 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4B)는, 적층체(L5)의 중심축들 중에서, 적층체(L5)의 적층 방향에 수직한 두 측면들(L5c,L5d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax5)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4A)는 적층체(L5)의 중심축(Ax5)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체들(5A,5B)이 적층체(L5)의 중심축(Ax5)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 2 외부 접속 도체들(6A,6B)이 적층체(L5)의 중심축(Ax5)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4B)는 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6B)는 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6A)는 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)의 대향 방향으로 서로 대향한다.
도20에 도시된 바와 같이, 적층체(L5)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(190~193, 200~203)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C5)에서, 이것들은 유전체층들(10~20)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(210) 및 하나의 제 2 내부 접속 도체(220)가 적층체(L5) 내에서 적층된다. 적층체(L5) 내에서, 복수의 제 1 내부 전극들(190~193) 및 복수의 제 2 내부 전극들(200~203)이 제 1 내부 접속 도체(210)와 제 2 내부 접속 도체(220) 사이에서 배열된다.
제 1 내부 전극들(190~193) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(190~193)은 적층체(L5) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(195A,195B) 각각이 제 1 내부 전극(190)과 일체로 형성된다. 리드 도체들(196A,196B) 각각이 제 1 내부 전극(191)과 일체로 형성된다. 리드 도체들(197A,197B) 각각이 제 1 내부 전극(192)과 일체로 형성된다. 리드 도체들(198A,198B) 각각이 제 1 내부 전극(193)과 일체로 형성된다.
리드 도체(195A)는 제 1 내부 전극(190)으로부터 신장되어 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(195B)는 제 1 내부 전극(190)으로부터 신장되어 적층체(L5)의 제 2 측면(L5b)에 미친다. 리드 도체(196A)는 제 1 내부 전극(191)으로부터 신장되어 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(196B)는 제 1 내부 전극(191)으로부터 신장되어 적층체(L5)의 제 2 측면(L5b)에 미친다. 리드 도체(197A)는 제 1 내부 전극(192)으로부터 신장되어 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(197B)는 제 1 내부 전극(192)으로부터 신장되어 적층체(L5)의 제 2 측면(L5b)에 미친다. 리드 도체(198A)는 제 1 내부 전극(193)으로부터 신장되어 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(198B)는 제 1 내부 전극(193)으로부터 신장되어 적층체(L5)의 제 2 측면(L5b)에 미친다.
제 1 내부 전극(190)은 리드 도체들(195A,195B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(191)은 리드 도체들(196A,196B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(192)은 리드 도체들(197A,197B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(193)은 리드 도체들(198A,198B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(190~193)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(200~203) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(200~203)은 적층체(L5) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(205A,205B) 각각이 제 2 내부 전극(200)과 일체로 형성된다. 리드 도체들(206A,206B) 각각이 제 2 내부 전극(201)과 일체로 형성된다. 리드 도체들(207A,207B) 각각이 제 2 내부 전극(202)과 일체로 형성된다. 리드 도체들(208A,208B) 각각이 제 2 내부 전극(203)과 일체로 형성된다.
리드 도체(205A)가 제 2 내부 전극(200)으로부터 신장하여 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(205B)가 제 2 내부 전극(200)으로부터 신장하여 적층체(L5)의 제 2 측면(L5b)에 미친다. 리드 도체(206A)가 제 2 내부 전극(201)으로부터 신장하여 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(206B)가 제 2 내부 전극(201)으로부터 신장하여 적층체(L5)의 제 2 측면(L5b)에 미친다. 리드 도체(207A)가 제 2 내부 전극(202)으로부터 신장하여 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(207B)가 제 2 내부 전극(202)으로부터 신장하여 적층체(L5)의 제 2 측면(L5b)에 미친다. 리드 도체(208A)가 제 2 내부 전극(203)으로부터 신장하여 적층체(L5)의 제 1 측면(L5a)에 미친다. 리드 도체(208B)가 제 2 내부 전극(203)으로부터 신장하여 적층체(L5)의 제 2 측면(L5b)에 미친다.
제 2 내부 전극(200)은 리드 도체들(205A,205B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(201)은 리드 도체들(206A, 206B)을 통해 제 1 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(202)은 리드 도체들(207A,207B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(203)은 리드 도체들(208A,208B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(200~203)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(210)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(220)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(210) 및 제 2 내부 접속 도체(220)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(210)는 장방형 형태를 갖는 제 1 도체 부분(210A) 및 제 1 도체 부분(210A)으로부터 신장하여 적층체(L5)의 제 1 측면(L5a)으로 인출된 제 2, 제 3 및 제 4 도체 부분들(210B,210C,210D)과, 제 1 도체 부분(210A)으로부터 신장하여 적층체(L5)의 제 2 측면(L5b)으로 인출된 제 5 도체 부분(210E)을 포함한다. 제 1 도체 부분(210A)은 그것의 길이방향 축이 적층체(L5)의 제 1 및 제 2 측면들(L5a,L5b)에 평행하도록 배열된다.
제 2 내부 접속 도체(220)는 장방형 형태를 갖는 제 1 도체 부분(220A) 및 제 1 도체 부분(220A)으로부터 신장하여 적층체(L5)의 제 2 측면(L5b)으로 인출된 제 2, 제 3 및 제 5 도체 부분들(220B,220C,220E)과, 제 1 도체 부분(220A)으로부터 신장하여 적층체(L5)의 제 1 측면(L5a)으로 인출된 제 4 도체 부분(220D)을 포함한다. 제 1 도체 부분(220A)은 그것의 길이방향 축이 적층체(L5)의 제 1 및 제 2 측면들(L5a,L5b)에 평행하도록 배열된다.
제 1 내부 접속 도체(210)에서, 제 2~5 도체 부분(210B,210C,210D,210E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1외부 접속 도체(5B)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(210)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(220)에서, 제 2 내지 제 5 도체 부분들(220B~220E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 각각 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(220)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(210)의 제 1 도체 부분(210A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(203)에 대향하는 영역이다. 제 2 내부 접속 도체(220)의 제 2 도체 부분(220A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(190)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(190,200)은, 적층체(L5)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L5) 내에 적층된다.
적층 커패시터(C5)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(190~193)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(210)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C5)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(200~203)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(220)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C5)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(210)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체들(220)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C5)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C5)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C5)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L5)의 제 1 및 제 2 측면(L5a,L5b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C5)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C5)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(210)의 제 1 도체 부분(210A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(203)에 대향한다. 제 2 내부 접속 도체(220)의 제 1 도체 부분(220A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(190)에 대향한다. 따라서, 제 1 및 제 2 내부 접속 도체(210,220)는 또한 적층 커패시터(C5)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C5)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(190~193) 및 복수의 제 2 내부 전극들(200~203)이 제 1 내부 접속 도체(210) 및 제 2 내부 접속 도체(220) 사이에 배열되기 때문에, 적층 커패시터(C5)의 적층체(L5)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C5) 내의 적층체(L5)의 제 1 측면(L5a) 상에서, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)가 서로 인접하게 형성된다. 따라서, 제 1 단자 도체(3B)가 직접 랜드 패턴들에 접속되는 반면 제 1 외부 접속 도체(5A)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C5)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 1 단자 도체들(3B) 및 제 1 내부 접속 도체(210)(제 1 내부 접속 도체(210) 내의 제 3 도체 부분들(210C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5A) 및 제 1 내부 전극들(190~193)(리드 도체들(195A~198A)) 사이를 흐르는 전류와 제 1 외부 전극 도체(5A) 및 제 1 내부 접속 도체(210)(제 1 내부 접속 도체(210) 내의 제 4 도체 부분들(210D)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C5)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C5) 내의 적층체(L5)의 제 2 측면(L5b) 상에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 서로 인접하게 형성된다. 따라서, 제 2 단자 도체(4B)가 직접 랜드 패턴들에 접속되는 반면 제 2 외부 접속 도체(6B)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C5)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 2 단자 도체들(4B) 및 제 2 내부 접속 도체(220)(제 1 내부 접속 도체(220) 내의 제 3 도체 부분들(220C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체(6B) 및 제 2 내부 전극들(200~203)(리드 도체들(205B~208B)) 사이를 흐르는 전류와 제 2 외부 전극 도체(6B) 및 제 2 내부 접속 도체(220)(제 2 내부 접속 도체(220) 내의 제 5 도체 부분들(220E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C5)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C5)에서, 적층체(L5)의 중심축(Ax5)을 중심으로, 제 1 단자 도체들(3A,3B), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 제 2 단자 도체들(4B,4A), 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 적층 커패시터(C5)의 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)의 대향 방향으로, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서 적층 커패시터(C5)가 용이하게 탑재될 수 있다.
제 15 실시예
도21을 참조하여, 제 15 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 15 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(210,220)의 위치들에 있어서, 제 14 실시예에 따른 적층 커패시터(C5)와 다르다. 도21은 제 15 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 14 실시예에 따른 적층 커패시터(C5)에 관해, 제 15 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 15 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(210,220)은 도21에 도시된 바와 같이 제 1 및 제 2 내부 전극들(190,191,200,201)의 각 2층 및 제 1 및 제 2 내부 전극들(192,193,202,203) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(210)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(220)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(210,220)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 15 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(190~193)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(210)를 통해 접속된다. 또한, 제 15 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(200~203)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(220)를 통해 접속된다. 결과적으로, 제 15 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 15 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 14 실시예에 따른 적층 커패시터(C5)와 다르다. 제 14 실시예에 따른 적층 커패시터(C5)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(210)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 제 15 실시예에 따른 적층 커패시터에서, 반면, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(210)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 15 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 14 실시예에 따른 적층 커패시터(C5)와 다르다. 제 14 실시예에 따른 적층 커패시터(C5)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(220)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 제 15 실시예에 따른 적층 커패시터에서, 반면, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(220)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 15 실시예에 따른 적층 커패시터는 제 14 실시예에 따른 적층 커패시터(C5)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(210) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(220)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 15 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 15 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 15 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(210)의 제 1 도체 부분(210A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(201)에 대향한다. 제 2 내부 접속 도체(220)의 제 1 도체 부분(220A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(192)에 대향한다. 따라서, 제 15 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(210,220)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가, 적층 커패시터(C5)에서와 같이, 제 15 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하여 형성된다. 따라서, 제 15 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가, 적층 커패시터(C5)에서와 같이, 제 15 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하여 형성된다. 따라서, 제 15 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 15 실시예에 따른 적층 커패시터에서, 적층체(L5)의 중심축(Ax5)을 중심으로, 제 1 단자 도체들(3A,3B), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 제 2 단자 도체들(4B,4A), 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 적층 커패시터의 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)의 대향 방향으로, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6B,6A)에 각각 대향한다. 따라서 적층 커패시터가 용이하게 탑재될 수 있다.
제 16 실시예
도22을 참조하여, 제 16 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 16 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 14 실시예에 따른 적층 커패시터(C5)와 다르다. 도22는 제 16 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 14 실시예에 따른 적층 커패시터(C5)에 관해, 제 16 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 16 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(190~193, 200~203)을 도22에 도시된 바와 같이 교대로 적층하여 구성된다.
제 16 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(210,211) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(220,221)이 적층된다. 제 16 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(190~193)의 4개 층들 및 제 2 내부 전극들(200~203)의 4개 층들이, 복수의 내부 접속 도체들(210,211,220,221)의 일부인 제 1 및 제 2 내부 접속 도체들(210,220) 및 나머지 제 1 및 제 2 내부 접속 도체들(211,221)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(210)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(211)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(220)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(221)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(210,211,220,221)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 16 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(190~193)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(210,211)를 통해 접속된다. 또한, 제 16 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(200~203)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(220,221)를 통해 접속된다. 결과적으로, 제 16 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C3)와 비교해 볼 때, 제 16 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(210,211)을 가지며, 제 1 내부 접속 도체들(210,211)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 16 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들을 가지며, 제 2 내부 접속 도체들(220,221)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 16 실시예에 따른 적층 커패시터는 적층 커패시터(C5) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(210,211) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(220,221)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 16 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 16 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 16 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(211)의 제 1 도체 부분(211A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(203)에 대향한다. 제 2 내부 접속 도체(220)의 제 1 도체 부분(220A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(190)에 대향한다. 따라서, 제 16 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(211,220)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 16 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(190~193,200~203)은 제 1 및 제 2 내부 접속 도체들(210,220) 및 제 1 및 제 2 내부 접속 도체들(211,221) 사이에 배열된다. 따라서, 제 16 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가, 적층 커패시터(C5)에서와 같이, 제 15 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하여 형성된다. 따라서, 제 15 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가, 적층 커패시터(C5)에서와 같이, 제 15 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하여 형성된다. 따라서, 제 15 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 16 실시예에 따른 적층 커패시터에서, 적층체(L5)의 중심축(Ax5)을 중심으로, 제 1 단자 도체들(3A,3B), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 제 2 단자 도체들(4B,4A), 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)에 축대칭되는 지점들에 각각 형성된다. 또한, 적층 커패시터의 적층체(L5)의 제 1 측면(L5a) 및 제 2 측면(L5b)의 대향 방향으로, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6B,6A)에 각각 대향한다. 따라서 적층 커패시터가 용이하게 탑재될 수 있다.
제 17 실시예
도23 및 도24을 참조하여, 제 17 실시예에 따른 적층 커패시터(C6)의 구성을 설명한다. 도23는 제 17 실시예에 따른 적층 커패시터의 투시도이다. 도24는 제 17 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도23에 도시된 바와 같이, 제 17 실시예에 따른 적층 커패시터(C6)는 적층체(L6), 적층체(L6) 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L6)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L6a) 상에 위치된다. 제 1 측면(L6a)은 적층체(L6)의 적층 방향에 수직한 측면들(L6c,L6d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 1 내부 도체(3B) 및 제 1 외부 접속 도체(5B)가 도23의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L6)의 동일한 측면인 제 1 측면(L6a) 상에 서로 인접하여 형성된다. 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(6B)가 적층체(L6)의 동일한 측면인 제 1 측면(L6a) 상에 서로 인접하여 형성된다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L6)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L6b) 상에 위치된다. 제 2 측면(L6b)은 제 1 측면(L6a)에 대향하면서, 적층체(L6)의 적층 방향에 수직한 측면들(L6c,L6d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 도23의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5B) 및 제 2 외부 접속 도체(6B)가 형성된다.
따라서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 적층체(L6)의 동일한 측면인 제 2 측면(L6b) 상에 서로 인접하여 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 적층체(L6)의 동일한 측면인 제 2 측면(L6b) 상에 서로 인접하여 형성된다.
도24에 도시된 바와 같이, 적층체(L6)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(230~233, 240~243)을 교대로 적층함으로써 구성된다.
또한, 하나의 제 1 내부 접속 도체(250) 및 하나의 제 2 내부 접속 도체(260)가 적층체(L6) 내에서 적층된다. 적층체(L6) 내에서, 복수의 제 1 내부 전극들(230~233) 및 복수의 제 2 내부 전극들(240~243)이 제 1 내부 접속 도체(250)와 제 2 내부 접속 도체(260) 사이에서 배열된다.
제 1 내부 전극들(230~233) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(230~233)은 적층체(L6) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(235A,235B) 각각이 제 1 내부 전극(230)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 1 측면(L6a)에 미친다. 리드 도체들(236A,236B) 각각이 제 1 내부 전극(231)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 1 측면(L6a)에 미친다. 리드 도체들(237A,237B) 각각이 제 1 내부 전극(232)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 1 측면(L6a)에 미친다. 리드 도체들(238A,238B) 각각이 제 1 내부 전극(233)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 1 측면(L6a)에 미친다.
제 1 내부 전극(230)은 리드 도체들(235A,235B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(231)은 리드 도체들(236A,236B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(232)은 리드 도체들(237A,237B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(233)은 리드 도체들(238A,238B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(230~233)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(240~243) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(240~243)은 적층체(L6) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(245A,245B) 각각이 제 2 내부 전극(240)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 2 측면(L6b)에 미친다. 리드 도체들(246A,246B) 각각이 제 2 내부 전극(241)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 2 측면(L6b)에 미친다. 리드 도체들(247A,247B) 각각이 제 2 내부 전극(242)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 2 측면(L6b)에 미친다. 리드 도체들(248A,248B) 각각이 제 2 내부 전극(243)과 일체로 형성되어, 그로부터 신장하여 적층체(L6)의 제 2 측면(L6b)에 미친다.
제 2 내부 전극(240)은 리드 도체들(245A,245B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(241)은 리드 도체들(246A, 246B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(242)은 리드 도체들(247A,247B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(243)은 리드 도체들(248A,248B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(240~243)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(250)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(260)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(250) 및 제 2 내부 접속 도체(260)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(250)는 장방형 형태를 갖는 제 1 도체 부분(250A) 및 제 1 도체 부분(250A)으로부터 신장하여 적층체(L6)의 제 1 측면(L6a)으로 인출된 제 2~5 도체 부분들(250B~250E)을 포함한다. 제 1 도체 부분(250A)은 그것의 길이방향 축이 적층체(L6)의 제 1 및 제 2 측면들(L6a,L6b)에 평행하도록 배열된다.
제 2 내부 접속 도체(260)는 장방형 형태를 갖는 제 1 도체 부분(260A) 및 제 1 도체 부분(260A)으로부터 신장하여 적층체(L6)의 제 2 측면(L6b)으로 인출된 제 2~5 도체 부분들(260B~260E)을 포함한다. 제 1 도체 부분(260A)은 그것의 길이방향 축이 적층체(L6)의 제 1 및 제 2 측면들(L6a,L6b)에 평행하도록 배열된다.
제 1 내부 접속 도체(250)에서, 제 2~5 도체 부분(250B,250C,250D,250E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(250)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(260)에서, 제 2 내지 제 5 도체 부분들(260B~260E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 각각 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(260)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(250)의 제 1 도체 부분(250A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(243)에 대향하는 영역이다. 제 2 내부 접속 도체(260)의 제 2 도체 부분(260A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(230)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(250,260)은, 적층체(L6)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L6) 내에 적층된다.
적층 커패시터(C6)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(230~233)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(250)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C6)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(240~243)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(260)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C6)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(250)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체들(260)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C6)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C6)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C6)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L6)의 제 1 및 제 2 측면(L6a,L6b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C6)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C6)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(250)는 유전체층(19)을 사이에 두고 제 2 내부 전극(243)에 대향하는 제 1 도체 부분(250A)을 갖는다. 제 2 내부 접속 도체(260)는 유전체층(11)을 사이에 두고 제 1 내부 전극(230)에 대향하는 제 1 도체 부분(260A)을 갖는다. 따라서, 제 1 및 제 2 내부 접속 도체(250,260)는 또한 적층 커패시터(C6)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C6)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(230~233) 및 복수의 제 2 내부 전극들(240~243)이 제 1 내부 접속 도체(250) 및 제 2 내부 접속 도체(260) 사이에 배열되기 때문에, 적층 커패시터(C6)의 적층체(L6)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C6) 내의 적층체(L6)의 제 1 측면(L6a) 상에서, 제 1 단자 도체들(3A,3B)이 제 1 외부 접속 도체들(5A,5B)에 각각 인접하게 형성된다. 따라서, 제 1 단자 도체들(3A,3B)가 직접 랜드 패턴들에 접속되는 반면 제 1 외부 접속 도체들(5A,5B)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C6)가 기판 등에 탑재될 때, 탁월한 상쇄 효과가 얻어진다. 즉, 제 1 단자 도체들(3A,3B) 및 제 1 내부 접속 도체(250)(제 1 내부 접속 도체(250) 내의 제 2 및 제 3 도체 부분들(250B,250C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5A,5B) 및 제 1 내부 전극들(230~233)(리드 도체들(235A~238A,235B~238B)) 사이를 흐르는 전류와 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(250)(제 1 내부 접속 도체(250) 내의 제 4 및 제 5 도체 부분들(250D,250E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C6)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C6) 내의 적층체(L6)의 제 2 측면(L6b) 상에서, 제 2 단자 도체들(4A,4B)이 제 2 외부 접속 도체들(6A,6B)에 각각 인접하게 형성된다. 따라서, 제 2 단자 도체들(4A,4B)이 직접 랜드 패턴들에 접속되는 반면 제 2 외부 접속 도체(6A,6B)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C6)가 기판 등에 탑재될 때, 탁월한 상쇄 효과가 얻어진다. 즉, 제 2 단자 도체들(4A,4B) 및 제 2 내부 접속 도체(260)(제 1 내부 접속 도체(260) 내의 제 2 및 제 3 도체 부분들(260B,260C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 전극들(240~243)(리드 도체들(245A~248A,245B~248B)) 사이를 흐르는 전류와 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(260)(제 2 내부 접속 도체(260) 내의 제 4 및 제 5 도체 부분들(260D,260E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C6)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C6)에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)이 적층체(L6)의 제 1 측면(L6a) 상에 이웃하는 쌍을 형성하면서 동일한 개수로 배열된다. 또한, 제 6 실시예에 다른 적층 커패시터에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)이 적층체(L6)의 제 2 측면(L6b) 상에 이웃하는 쌍을 형성하면서 동일한 개수로 배열된다. 따라서, 적층 커패시터(C6)를 통해 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 커패시터(C6)는 그의 등가 직렬 인덕턴스를 상당히 감소시킬 수 있다.
제 18 실시예
도25을 참조하여, 제 18 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 18 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(250,260)의 위치들에 있어서, 제 17 실시예에 따른 적층 커패시터(C6)와 다르다. 도25는 제 18 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 17 실시예에 따른 적층 커패시터(C6)에 관해, 제 18 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 18 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 내부 접속 도체(250) 및 제 2 내부 접속 도체(260)가 적층된다. 제 18 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 내부 접속 도체(250) 및 제 2 내부 접속 도체(260)가 도25에 도시된 바와 같이 제 1 및 제 2 내부 전극들(230,231,240,241)의 각 2층 및 제 1 및 제 2 내부 전극들(232,233,242,243) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(250)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(260)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(250,260)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 18 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(230~233)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(250)를 통해 접속된다. 또한, 제 18 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(240~243)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(260)를 통해 접속된다. 결과적으로, 제 18 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 18 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 17 실시예에 따른 적층 커패시터(C6)와 다르다. 제 17 실시예에 따른 적층 커패시터(C6)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(250)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 반면, 제 18 실시예에 따른 적층 커패시터에서는, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(250)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 18 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 17 실시예에 따른 적층 커패시터(C6)와 다르다. 제 17 실시예에 따른 적층 커패시터(C6)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(260)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 반면, 제 18 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(260)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 18 실시예에 따른 적층 커패시터는 제 17 실시예에 따른 적층 커패시터(C6)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(250) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(260)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 18 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 18 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 18 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(250)의 제 1 도체 부분(250A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(241)에 대향한다. 제 2 내부 접속 도체(260)의 제 1 도체 부분(260A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(232)에 대향한다. 따라서, 제 18 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(250,260)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)가 적층 커패시터(C6)에서와 같이, 제 18 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 18 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)가 적층 커패시터(C6)에서와 같이, 제 18 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 18 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 18 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)이 적층체의 제 1 측면 상에 이웃하는 쌍을 형성하면서 동일한 개수로 배열된다. 또한, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)이 적층체의 제 2 측면 상에 이웃하는 쌍을 형성하면서 동일한 개수로 배열된다. 따라서, 적층 커패시터를 통해 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 커패시터(C6)는 그의 등가 직렬 인덕턴스를 상당히 감소시킬 수 있다.
제 19 실시예
도26을 참조하여, 제 19 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 19 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 17 실시예에 따른 적층 커패시터(C6)와 다르다. 도26은 제 19 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 17 실시예에 따른 적층 커패시터(C6)에 관해, 제 19 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 19 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(230~233, 240~243)을 도26에 도시된 바와 같이 교대로 적층하여 구성된다.
제 19 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(250,251) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(260,261)이 적층된다. 제 19 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(230~233)의 4개 층들 및 제 2 내부 전극들(240~243)의 4개 층들이, 제 1 및 제 2 내부 접속 도체들(250,260) 및 제 1 및 제 2 내부 접속 도체들(251,261)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(250)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(251)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(260)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(261)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(250,251,260,261)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 19 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(230~233)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(250,251)를 통해 접속된다. 또한, 제 19 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(240~243)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(260,261)를 통해 접속된다. 결과적으로, 제 19 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C6)와 비교해 볼 때, 제 19 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(250,251)을 가지며, 제 1 내부 접속 도체들(250,251)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 19 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들(260,261)을 가지며, 제 2 내부 접속 도체들(260,261)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 19 실시예에 따른 적층 커패시터는 적층 커패시터(C6) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(250,251) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(260,261)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다.
제 19 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 19 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(251)의 제 1 도체 부분(251A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(243)에 대향한다. 제 2 내부 접속 도체(260)의 제 1 도체 부분(260A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(230)에 대향한다. 따라서, 제 19 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(251,260)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 19 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(230~233,240~243)은 제 1 및 제 2 내부 접속 도체들(250,260) 및 제 1 및 제 2 내부 접속 도체들(251,261) 사이에 배열된다. 따라서, 제 19 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A,5B)가 적층 커패시터(C6)에서와 같이, 제 18 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 18 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A,6B)가 적층 커패시터(C6)에서와 같이, 제 18 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 18 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 19 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)이 적층체의 제 1 측면 상에 이웃하는 쌍을 형성하면서 동일한 개수로 배열된다. 또한, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)이 적층체의 제 2 측면 상에 이웃하는 쌍을 형성하면서 동일한 개수로 배열된다. 따라서, 적층 커패시터를 통해 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 커패시터(C6)는 그의 등가 직렬 인덕턴스를 상당히 감소시킬 수 있다.
제 20 실시예
도27 및 도28을 참조하여, 제 20 실시예에 따른 적층 커패시터(C7)의 구성을 설명한다. 도27는 제 20 실시예에 따른 적층 커패시터의 투시도이다. 도28는 제 20 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도27에 도시된 바와 같이, 제 20 실시예에 따른 적층 커패시터(C7)는 적층체(L7), 적층체(L7) 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체(6A)을 포함한다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A) 각각은 적층체(L7)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L7a) 상에 위치된다. 제 1 측면(L7a)은 적층체(L7)의 적층 방향에 수직한 측면들(L7c,L7d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A) 및 제 1 내부 도체(3B)가 도27의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)이 형성된다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L7)의 동일한 측면인 제 1 측면(L7a) 상에 서로 인접하여 형성된다. 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)가 적층체(L7)의 동일한 측면인 제 1 측면(L7a) 상에 서로 인접하여 형성된다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A) 각각은 적층체(L7)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L7b) 상에 위치된다. 제 2 측면(L7b)은 제 1 측면(L7a)에 대향하면서, 적층체(L7)의 적층 방향에 수직한 측면들(L7c,L7d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A), 제 2 단자 도체(4B)가 도27의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A)가 형성된다.
따라서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 적층체(L7)의 동일한 측면인 제 2 측면(L7b) 상에 서로 인접하여 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)가 적층체(L7)의 동일한 측면인 제 2 측면(L7b) 상에 서로 인접하여 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4B)는, 적층체(L7)의 중심축들 중에서, 적층체(L7)의 적층 방향에 수직한 두 측면들(L7c,L7d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax7)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4A)는 적층체(L7)의 중심축(Ax7)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A)는 적층체(L7)의 중심축(Ax7)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L7)의 제 1 측면(L7a) 및 제 2 측면(L7b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4B)는 적층체(L7)의 제 1 측면(L7a) 및 제 2 측면(L7b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 적층체(L7)의 제 1 측면(L7a) 및 제 2 측면(L7b)의 대향 방향으로 서로 대향한다.
도28에 도시된 바와 같이, 적층체(L7)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(270~273, 280~283)을 교대로 적층함으로써 구성된다.
또한, 하나의 제 1 내부 접속 도체(290) 및 하나의 제 2 내부 접속 도체(300)가 적층체(L7) 내에서 적층된다. 적층체(L7) 내에서, 복수의 제 1 내부 전극들(270~273) 및 복수의 제 2 내부 전극들(280~283)이 제 1 내부 접속 도체(290)와 제 2 내부 접속 도체(300) 사이에서 배열된다.
제 1 내부 전극들(270~273) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(270~273)은 적층체(L7) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(275A,275B) 각각이 제 1 내부 전극(270)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 1 측면(L7a)에 미친다. 리드 도체들(276A,276B) 각각이 제 1 내부 전극(271)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 1 측면(L7a)에 미친다. 리드 도체들(277A,277B) 각각이 제 1 내부 전극(272)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 1 측면(L7a)에 미친다. 리드 도체들(278A,278B) 각각이 제 1 내부 전극(273)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 1 측면(L7a)에 미친다.
제 1 내부 전극(270)은 리드 도체(275A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(271)은 리드 도체(276A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(272)은 리드 도체(277A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(273)은 리드 도체(278A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(270~273)이 제 1 외부 접속 도체(5A)를 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(280~283) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(280~283)은 적층체(L7) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체(285A)는 제 2 내부 전극(280)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 2 측면(L7b)에 미친다. 리드 도체(286A)는 제 2 내부 전극(281)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 2 측면(L7b)에 미친다. 리드 도체(287A)는 제 2 내부 전극(282)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 2 측면(L7b)에 미친다. 리드 도체(288A)는 제 2 내부 전극(283)과 일체로 형성되어, 그로부터 신장하여 적층체(L7)의 제 2 측면(L7b)에 미친다.
제 2 내부 전극(280)은 리드 도체(285A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(281)은 리드 도체(286A)을 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(282)은 리드 도체(287A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(283)은 리드 도체(288A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(280~283)이 제 2 외부 접속 도체(6A)를 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(290)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(300)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(290) 및 제 2 내부 접속 도체(300)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(290)는 장방형 형태를 갖는 제 1 도체 부분(290A) 및 제 1 도체 부분(290A)으로부터 신장하여 적층체(L7)의 제 1 측면(L7a)으로 인출된 제 2~4 도체 부분들(290B~290D)을 포함한다. 제 1 도체 부분(290A)은 그것의 길이방향 축이 적층체(L7)의 제 1 및 제 2 측면들(L7a,L7b)에 평행하도록 배열된다.
제 2 내부 접속 도체(300)는 장방형 형태를 갖는 제 1 도체 부분(300A) 및 제 1 도체 부분(300A)으로부터 신장하여 적층체(L7)의 제 2 측면(L7b)으로 인출된 제 2~4 도체 부분들(300B~300D)을 포함한다. 제 1 도체 부분(300A)은 그것의 길이방향 축이 적층체(L7)의 제 1 및 제 2 측면들(L7a,L7b)에 평행하도록 배열된다.
제 1 내부 접속 도체(290)에서, 제 2~4 도체 부분(290B,290C,290D)은 제 1 단자 도체(3A), 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(290)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)에 전기적으로 접속된다.
제 2 내부 접속 도체(300)에서, 제 2 내지 제 4 도체 부분들(300B~300D)은 제 2 단자 도체(4A), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)에 각각 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(300)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A)에 전기적으로 접속된다.
제 1 내부 접속 도체(290)의 제 1 도체 부분(290A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(283)에 대향하는 영역이다. 제 2 내부 접속 도체(300)의 제 2 도체 부분(300A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(270)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(290,300)은, 적층체(L7)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L7) 내에 적층된다.
적층 커패시터(C7)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(270~273)에 직접 접속되지 않고, 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(290)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C7)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(280~283)에 직접 접속되지 않고, 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(300)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C7)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(290)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체들(300)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C7)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C7)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C7)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,6A) 각각은 서로 대향하는 적층체(L7)의 제 1 및 제 2 측면(L7a,L7b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C7)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C7)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(290)는 유전체층(19)을 사이에 두고 제 2 내부 전극(283)에 대향하는 제 1 도체 부분(290A)을 갖는다. 제 2 내부 접속 도체(300)는 유전체층(11)을 사이에 두고 제 1 내부 전극(270)에 대향하는 제 1 도체 부분(300A)을 갖는다. 따라서, 제 1 및 제 2 내부 접속 도체(290,300)는 또한 적층 커패시터(C7)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C7)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(270~273) 및 복수의 제 2 내부 전극들(280~283)이 제 1 내부 접속 도체(290) 및 제 2 내부 접속 도체(300) 사이에 배열되기 때문에, 적층 커패시터(C7)의 적층체(L7)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C7) 내의 적층체(L7)의 제 1 측면(L7a) 상에서, 제 1 단자 도체들(3A,3B)이 제 1 외부 접속 도체(5A)에 각각 인접하게 형성된다. 따라서, 제 1 단자 도체들(3A,3B)가 직접 랜드 패턴들에 접속되는 반면 제 1 외부 접속 도체(5A)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C7)가 기판 등에 탑재될 때, 다음과 같은 효과가 얻어진다. 즉, 제 1 단자 도체들(3A,3B) 및 제 1 내부 접속 도체(290)(제 1 내부 접속 도체(290) 내의 제 2 및 제 3 도체 부분들(290B,290C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5A) 및 제 1 내부 전극들(270~273)(리드 도체들(275A~278A)) 사이를 흐르는 전류와 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(290)(제 1 내부 접속 도체(290) 내의 제 4 도체 부분(290D)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C7)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C7) 내의 적층체(L7)의 제 2 측면(L7b) 상에서, 제 2 단자 도체들(4A,4B)이 제 2 외부 접속 도체(6A)에 각각 인접하게 형성된다. 따라서, 제 2 단자 도체들(4A,4B)이 직접 랜드 패턴들에 접속되는 반면 제 2 외부 접속 도체(6A)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C7)가 기판 등에 탑재될 때, 탁월한 상쇄 효과가 얻어진다. 즉, 제 2 단자 도체들(4A,4B) 및 제 2 내부 접속 도체(300)(제 1 내부 접속 도체(300) 내의 제 2 및 제 3 도체 부분들(300B,300C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체(6A) 및 제 2 내부 전극들(280~283)(리드 도체들(285A~288A)) 사이를 흐르는 전류와 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(300)(제 2 내부 접속 도체(300) 내의 제 4 도체 부분들(300D)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C7)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C7)에서, 적층체(L7)의 중심축(Ax7)을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제 2 외부 접속 도체(6B) 및 제 1 외부 접속 도체(5A)가 서로 축대칭되는 위치에 형성된다. 또한, 적층체(L7)의 제 1 측면(L7a) 및 제 2 측면(L7b)의 대향 방향으로, 제 1 단자 도체들(3A,3B)는 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 서로 대향한다. 따라서 적층 커패시터(C7)는 용이하게 탑재될 수 있다.
제 21 실시예
도29를 참조하여, 제 21 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 21 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(290,300)의 위치들에 있어서, 제 20 실시예에 따른 적층 커패시터(C7)와 다르다. 도29는 제 21 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 20 실시예에 따른 적층 커패시터(C7)에 관해, 제 21 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체(6A)을 포함한다.
제 21 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 내부 접속 도체(290) 및 제 2 내부 접속 도체(300)가 적층된다. 제 21 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 내부 접속 도체(290) 및 제 2 내부 접속 도체(300)가 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(290,300)은 도29에 도시된 바와 같이 제 1 및 제 2 내부 전극들(270,271,280,281)의 각 2층 및 제 1 및 제 2 내부 전극들(272,273,282,283) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(290)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(300)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(290,300)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 21 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(270~273)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(290)를 통해 접속된다. 또한, 제 21 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(280~283)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(300)를 통해 접속된다. 결과적으로, 제 21 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 21 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체(5A)의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 20 실시예에 따른 적층 커패시터(C7)와 다르다. 제 20 실시예에 따른 적층 커패시터(C7)에서, 제 1 외부 접속 도체(5A)의 저항 성분은 제 1 내부 접속 도체(290)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 반면, 제 21 실시예에 따른 적층 커패시터에서는, 제 1 외부 도체(5A)의 저항 성분이 경계로서의 제 1 내부 접속 도체(290)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 21 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체(6A)의 저항 성분이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 20 실시예에 따른 적층 커패시터(C7)와 다르다. 제 20 실시예에 따른 적층 커패시터(C7)에서, 제 2 외부 접속 도체(6A)의 저항 성분들 각각은 제 2 내부 접속 도체(300)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 반면, 제 21 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체(6A)의 저항 성분이 경계로서의 제 2 내부 접속 도체(300)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,6A)의 저항 성분들에서의 차이로 인해, 제 21 실시예에 따른 적층 커패시터는 제 20 실시예에 따른 적층 커패시터(C7)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(290) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(300)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 21 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 21 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 21 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(290)의 제 1 도체 부분(290A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(281)에 대향한다. 제 2 내부 접속 도체(300)의 제 1 도체 부분(300A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(272)에 대향한다. 따라서, 제 21 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(290,300)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)가 적층 커패시터(C7)에서와 같이, 제 21 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 21 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A)가 적층 커패시터(C7)에서와 같이, 제 21 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 21 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 21 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 위치들에 각각 형성되고, 제 2 외부 접속 도체(6B) 및 제 1 외부 접속 도체(5A)가 서로 축대칭되는 위치에 형성된다. 또한, 적층체의 제 1 측면 및 제 2 측면의 대향 방향으로, 제 1 단자 도체들(3A,3B)는 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 서로 대향한다. 따라서 적층 커패시터는 용이하게 탑재될 수 있다.
제 22 실시예
도30을 참조하여, 제 22 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 22 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 20 실시예에 따른 적층 커패시터(C7)와 다르다. 도30은 제 22 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 20 실시예에 따른 적층 커패시터(C7)에 관해, 제 22 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체(6A)을 포함한다.
제 22 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(270~273, 280~283)을 도30에 도시된 바와 같이 교대로 적층하여 구성된다.
제 22 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(290,291) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(300,301)이 적층된다. 제 22 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(270~273)의 4개 층들 및 제 2 내부 전극들(280~283)의 4개 층들이, 제 1 및 제 2 내부 접속 도체들(290,300) 및 제 1 및 제 2 내부 접속 도체들(291,301)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(290)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(291)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(300)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(301)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(290,291,300,301)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 22 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(270~273)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(290,291)를 통해 접속된다. 또한, 제 22 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(280~283)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(300,301)를 통해 접속된다. 결과적으로, 제 22 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C7)와 비교해 볼 때, 제 22 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(290,291)을 가지며, 제 1 내부 접속 도체들(290,291)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 22 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들을 가지며, 제 2 내부 접속 도체들(300,301)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 22 실시예에 따른 적층 커패시터는 적층 커패시터(C7) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(290,291) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(300,301)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다.
제 22 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 22 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(291)의 제 1 도체 부분(291A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(283)에 대향한다. 제 2 내부 접속 도체(300)의 제 1 도체 부분(300A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(270)에 대향한다. 따라서, 제 22 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(291,300)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 22 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(270~273,280~283)은 제 1 및 제 2 내부 접속 도체들(290,300) 및 제 1 및 제 2 내부 접속 도체들(291,301) 사이에 배열된다. 따라서, 제 22 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)가 적층 커패시터(C7)에서와 같이, 제 21 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 21 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A)가 적층 커패시터(C7)에서와 같이, 제 21 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에서로 인접하여 각각 형성된다. 따라서, 제 21 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 22 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 축대칭되는 위치들에 각각 형성되고, 제 2 외부 접속 도체(6B) 및 제 1 외부 접속 도체(5A)가 서로 축대칭되는 위치에 형성된다. 또한, 적층체의 제 1 측면 및 제 2 측면의 대향 방향으로, 제 1 단자 도체들(3A,3B)는 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 서로 대향한다. 따라서 적층 커패시터는 용이하게 탑재될 수 있다.
제 23 실시예
도31 및 도32를 참조하여, 제 23 실시예에 따른 적층 커패시터(C8)의 구성을 설명한다. 도31은 제 23 실시예에 따른 적층 커패시터의 투시도이다. 도32는 제 23 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도31에 도시된 바와 같이, 제 23 실시예에 따른 적층 커패시터(C8)는 적층체(L8), 적층체(L8) 상에 형성된 제 1 단자 도체(3A), 적층체 상에 유사하게 형성된 제 2 단자 도체(4A), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 1 단자 도체(3A) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L8)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L8a) 상에 위치된다. 제 1 측면(L8a)은 적층체(L8)의 적층 방향에 수직한 측면들(L8c,L8d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 외부 접속 도체(5A), 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5B)가 도31의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체(3A) 및 제 1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L8)의 동일한 측면인 제 1 측면(L8a) 상에 서로 인접하여 형성된다. 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5B)가 적층체(L8)의 동일한 측면인 제 1 측면(L8a) 상에 서로 인접하여 형성된다.
제 2 단자 도체(4A) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L8)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L8b) 상에 위치된다. 제 2 측면(L8b)은 제 1 측면(L8a)에 대향하면서, 적층체(L8)의 적층 방향에 수직한 측면들(L8c,L8d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 외부 접속 도체(6A), 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6B)가 도31의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체(4A) 및 제 1 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 적층체(L8)의 동일한 측면인 제 2 측면(L8b) 상에 서로 인접하여 형성된다. 제 2 단자 도체(3B) 및 제 2 외부 접속 도체(6B)가 적층체(L8)의 동일한 측면인 제 2 측면(L8b)상에 서로 인접하여 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는, 적층체(L8)의 중심축들 중에서, 적층체(L8)의 적층 방향에 수직한 두 측면들(L8c,L8d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax8)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6B)는 적층체(L8)의 중심축(Ax8)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A)는 적층체(L8)의 중심축(Ax8)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L8)의 제 1 측면(L8a) 및 제 2 측면(L8b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 적층체(L8)의 제 1 측면(L8a) 및 제 2 측면(L8b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)는 적층체(L8)의 제 1 측면(L8a) 및 제 2 측면(L8b)의 대향 방향으로 서로 대향한다.
도32에 도시된 바와 같이, 적층체(L8)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(310~313, 320~323)을 교대로 적층함으로써 구성된다.
또한, 하나의 제 1 내부 접속 도체(330) 및 하나의 제 2 내부 접속 도체(340)가 적층체(L8) 내에서 적층된다. 적층체(L8) 내에서, 복수의 제 1 내부 전극들(310~313) 및 복수의 제 2 내부 전극들(320~323)이 제 1 내부 접속 도체(330)와 제 2 내부 접속 도체(340) 사이에서 배열된다.
제 1 내부 전극들(310~313) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(310~313)은 적층체(L8) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(315A,315B) 각각이 제 1 내부 전극(310)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 1 측면(L8a)에 미친다. 리드 도체들(316A,316B) 각각이 제 1 내부 전극(311)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 1 측면(L8a)에 미친다. 리드 도체들(317A,317B) 각각이 제 1 내부 전극(312)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 1 측면(L8a)에 미친다. 리드 도체들(318A,318B) 각각이 제 1 내부 전극(313)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 1 측면(L8a)에 미친다.
제 1 내부 전극(310)은 리드 도체들(315A,315B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(311)은 리드 도체들(316A,316B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(312)은 리드 도체들(317A,317B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(313)은 리드 도체들(318A,318B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(310~313)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(320~323) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(320~323)은 적층체(L8) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(325A,325B) 각각이 제 2 내부 전극(320)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 2 측면(L8b)에 미친다. 리드 도체들(326A,326B) 각각이 제 2 내부 전극(321)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 2 측면(L8b)에 미친다. 리드 도체들(327A,327B) 각각이 제 2 내부 전극(322)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 2 측면(L8b)에 미친다. 리드 도체들(328A,328B) 각각이 제 2 내부 전극(323)과 일체로 형성되어, 그로부터 신장하여 적층체(L8)의 제 2 측면(L8b)에 미친다.
제 2 내부 전극(320)은 리드 도체들(325A,325B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(321)은 리드 도체들(326A, 326B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(322)은 리드 도체들(327A,327B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(323)은 리드 도체들(328A,328B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(320~323)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(330)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(340)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(330) 및 제 2 내부 접속 도체(340)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(330)는 장방형 형태를 갖는 제 1 도체 부분(330A) 및 제 1 도체 부분(330A)으로부터 신장하여 적층체(L8)의 제 1 측면(L8a)으로 인출된 제 2~4 도체 부분들(330B~330D)을 포함한다. 제 1 도체 부분(330A)은 그것의 길이방향 축이 적층체(L8)의 제 1 및 제 2 측면들(L8a,L8b)에 평행하도록 배열된다.
제 2 내부 접속 도체(340)는 장방형 형태를 갖는 제 1 도체 부분(340A) 및 제 1 도체 부분(340A)으로부터 신장하여 적층체(L8)의 제 2 측면(L8b)으로 인출된 제 2~4 도체 부분들(340B~340D)을 포함한다. 제 1 도체 부분(340A)은 그것의 길이방향 축이 적층체(L8)의 제 1 및 제 2 측면들(L8a,L8b)에 평행하도록 배열된다.
제 1 내부 접속 도체(330)에서, 제 2~4 도체 부분(330B,330C,330D)은 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(330)는 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(340)에서, 제 2 내지 제 4 도체 부분들(340B~340D)은 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 각각 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(340)는 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(330)의 제 1 도체 부분(330A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(323)에 대향하는 영역이다. 제 2 내부 접속 도체(340)의 제 2 도체 부분(340A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(310)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(330,340)은, 적층체(L8)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L8) 내에 적층된다.
적층 커패시터(C8)에서, 제 1 단자 도체(3A)는 제 1 내부 전극들(310~313)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(330)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C8)에서, 제 2 단자 도체(4A)는 제 2 내부 전극들(320~323)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(340)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C8)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체(3A)에 직접 접속되는 제 1 내부 접속 도체(330)의 개수 및 제 2 단자 도체들(4A)에 직접 접속되는 제 2 내부 접속 도체들(340)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C8)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C8)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C8)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,4A) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L8)의 제 1 및 제 2 측면(L8a,L8b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C8)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C8)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(330)는 유전체층(19)을 사이에 두고 제 2 내부 전극(323)에 대향하는 제 1 도체 부분(330A)을 갖는다. 제 2 내부 접속 도체(340)는 유전체층(11)을 사이에 두고 제 1 내부 전극(310)에 대향하는 제 1 도체 부분(340A)을 갖는다. 따라서, 제 1 및 제 2 내부 접속 도체(330,340)는 또한 적층 커패시터(C8)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C8)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(310~313) 및 복수의 제 2 내부 전극들(320~323)이 제 1 내부 접속 도체(330) 및 제 2 내부 접속 도체(340) 사이에 배열되기 때문에, 적층 커패시터(C8)의 적층체(L8)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C8) 내의 적층체(L8)의 제 1 측면(L8a) 상에서, 제 1 단자 도체(3A)가 제 1 외부 접속 도체들(5A,5B)에 인접하게 형성된다. 따라서, 제 1 단자 도체들(3A)가 직접 랜드 패턴들에 접속되는 반면 제 1 외부 접속 도체들(5A,5B)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C8)가 기판 등에 탑재될 때, 탁월한 상쇄 효과가 얻어진다. 즉, 제 1 단자 도체(3A) 및 제 1 내부 접속 도체(330)(제 1 내부 접속 도체(330) 내의 제 2 도체 부분들(330B)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5A,5B) 및 제 1 내부 전극들(310~313)(리드 도체들(315A~318A,315B~318B)) 사이를 흐르는 전류와 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(330)(제 1 내부 접속 도체(330) 내의 제 3 및 제 4 도체 부분들(330C,330D)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C8)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C8) 내의 적층체(L8)의 제 2 측면(L8b) 상에서, 제 2 단자 도체(4A)가 제 2 외부 접속 도체들(6A,6B)에 인접하게 형성된다. 따라서, 제 2 단자 도체(4A)가 직접 랜드 패턴들에 접속되는 반면 제 2 외부 접속 도체(6A,6B)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C8)가 기판 등에 탑재될 때, 탁월한 상쇄 효과가 얻어진다. 즉, 제 2 단자 도체들(4A) 및 제 2 내부 접속 도체(340)(제 1 내부 접속 도체(340) 내의 제 2 도체 부분들(340B)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 전극들(320~323)(리드 도체들(325A~328A,325B~328B)) 사이를 흐르는 전류와 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(340)(제 2 내부 접속 도체(340) 내의 제 3 및 제 4 도체 부분들(340C,340D)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C8)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C8)에서, 적층체(L8)의 중심축(Ax8)을 중심으로, 제 1 단자 도체(3A) 및 제 2 단자 도체(4A)가 서로 축대칭되는 위치들에 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치에 형성된다. 또한, 적층체(L8)의 제 1 측면(L8a) 및 제 2 측면(L8b)의 대향 방향으로, 제 1 단자 도체(3A) 및 제 2 단자 도체(4A)가 서로 대향하고, 제 1 외부 접속 도체(5A,5B) 및 제 2 외부 접속 도체(6A,6B)가 각각 대향한다. 따라서 적층 커패시터(C7)는 용이하게 탑재될 수 있다.
제 24 실시예
도33을 참조하여, 제 24 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 24 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(330,340)의 위치들에 있어서, 제 23 실시예에 따른 적층 커패시터(C8)와 다르다. 도33는 제 24 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 23 실시예에 따른 적층 커패시터(C8)에 관해, 제 24 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체(3A), 적층체 상에 유사하게 형성된 제 2 단자 도체(4A), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 24 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 내부 접속 도체(330) 및 제 2 내부 접속 도체(340)가 적층된다. 제 24 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 내부 접속 도체(330) 및 제 2 내부 접속 도체(340)가 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(330,340)은 도33에 도시된 바와 같이 제 1 및 제 2 내부 전극들(310,311,320,321)의 각 2층 및 제 1 및 제 2 내부 전극들(312,313,322,323) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(330)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(340)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(330,340)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 24 실시예에 따른 적층 커패시터에서, 제 1 단자 도체(3A)는 제 1 내부 전극들(310~313)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(330)를 통해 접속된다. 또한, 제 24 실시예에 따른 적층 커패시터에서, 제 2 단자 도체(4A)는 제 2 내부 전극들(320~323)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(340)를 통해 접속된다. 결과적으로, 제 24 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체(3A)를 고려할 때, 제 24 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체(3A)에 접속되는 방법에 있어서, 제 23 실시예에 따른 적층 커패시터(C8)와 다르다. 제 23 실시예에 따른 적층 커패시터(C8)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(330)에 직렬로 접속되어 제 1 단자 도체(3A)에 접속된다. 반면, 제 24 실시예에 따른 적층 커패시터에서는, 제 1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(330)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체(3A)에 병렬로 접속된다.
제 2 단자 도체들(4A)을 고려할 때, 제 24 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A)에 접속되는 방법에 있어서, 제 23 실시예에 따른 적층 커패시터(C8)와 다르다. 제 23 실시예에 따른 적층 커패시터(C8)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(340)에 직렬로 접속되어 제 2 단자 도체(4A)에 접속된다. 반면, 제 24 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(340)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 24 실시예에 따른 적층 커패시터는 제 23 실시예에 따른 적층 커패시터(C8)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A)에 직접 접속된 제 1 내부 접속 도체(330) 및 제 2 단자 도체들(4A)에 직접 접속된 제 2 내부 접속 도체(340)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 24 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 24 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,4A)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 24 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(330)의 제 1 도체 부분(330A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(321)에 대향한다. 제 2 내부 접속 도체(340)의 제 1 도체 부분(340A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(312)에 대향한다. 따라서, 제 24 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(330,340)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A,5B)가 적층 커패시터(C8)에서와 같이, 제 24 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하여 각각 형성된다. 따라서, 제 24 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A) 및 제 2 외부 접속 도체(6A,6B)가 적층 커패시터(C8)에서와 같이, 제 24 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하여 각각 형성된다. 따라서, 제 24 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 24 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체(3A) 및 제 2 단자 도체(4A)가 서로 축대칭되는 위치들에 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치에 형성된다. 또한, 적층체의 제 1 측면 및 제 2 측면의 대향 방향으로, 제 1 단자 도체들(3A) 및 제 2 단자 도체들(4A)가 서로 대향하고, 제 1 외부 접속 도체(5A,5B) 및 제 2 외부 접속 도체(6A,6B)가 각각 대향한다. 따라서 적층 커패시터는 용이하게 탑재될 수 있다.
제 25 실시예
도34를 참조하여, 제 25 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 25 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 23 실시예에 따른 적층 커패시터(C8)와 다르다. 도34는 제 25 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 23 실시예에 따른 적층 커패시터(C8)에 관해, 제 25 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체(3A), 적층체 상에 유사하게 형성된 제 2 단자 도체(4A), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체들(6A,6B)을 포함한다.
제 25 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(310~313, 320~323)을 도34에 도시된 바와 같이 교대로 적층하여 구성된다.
제 25 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(330,331) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(340,341)이 적층된다. 제 25 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(310~313)의 4개 층들 및 제 2 내부 전극들(320~323)의 4개 층들이, 제 1 및 제 2 내부 접속 도체들(330,340) 및 제 1 및 제 2 내부 접속 도체들(331,341)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(330)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(331)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(340)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(341)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(330,331,340,341)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 25 실시예에 따른 적층 커패시터에서, 제 1 단자 도체(3A)는 제 1 내부 전극들(310~313)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(330,331)를 통해 접속된다. 또한, 제 25 실시예에 따른 적층 커패시터에서, 제 2 단자 도체(4A)는 제 2 내부 전극들(320~323)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(340,341)를 통해 접속된다. 결과적으로, 제 25 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C8)와 비교해 볼 때, 제 25 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(330,331)을 가지며, 제 1 내부 접속 도체들(330,331)은 그들의 대응하는 제 1 단자 도체들(3A)에 병렬로 접속된다. 또한, 제 25 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들을 가지며, 제 2 내부 접속 도체들(340,341)은 그들의 대응하는 제 2 단자 도체(4B)에 병렬로 접속된다. 따라서, 제 25 실시예에 따른 적층 커패시터는 적층 커패시터(C8) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체(3A)에 직접 접속된 제 1 내부 접속 도체(330,331) 및 제 2 단자 도체들(4A)에 직접 접속된 제 2 내부 접속 도체(340,341)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다.
제 25 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,4A)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 25 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(331)의 제 1 도체 부분(331A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(323)에 대향한다. 제 2 내부 접속 도체(340)의 제 1 도체 부분(340A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(310)에 대향한다. 따라서, 제 25 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(331,340)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 25 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(310~313,320~323)은 제 1 및 제 2 내부 접속 도체들(330,340) 및 제 1 및 제 2 내부 접속 도체들(331,341) 사이에 배열된다. 따라서, 제 25 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A,5B)가 적층 커패시터(C8)에서와 같이, 제 24 실시예에 따른 적층 커패시터의 적층체의 제 1 측면 상에 서로 인접하여 각각 형성된다. 따라서, 제 24 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 2 단자 도체들(4A) 및 제 2 외부 접속 도체(6A,6B)가 적층 커패시터(C8)에서와 같이, 제 24 실시예에 따른 적층 커패시터의 적층체의 제 2 측면 상에 서로 인접하여 각각 형성된다. 따라서, 제 24 실시예에 따른 적층 커패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제 25 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체(3A) 및 제 2 단자 도체(4A)가 서로 축대칭되는 위치들에 형성되고, 제 1 외부 접속 도체들(5A,5B)이 제 2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치에 형성된다. 또한, 적층체의 제 1 측면 및 제 2 측면의 대향 방향으로, 제 1 단자 도체들(3A) 및 제 2 단자 도체들(4A)가 서로 대향하고, 제 1 외부 접속 도체(5A,5B) 및 제 2 외부 접속 도체(6A,6B)가 각각 대향한다. 따라서 적층 커패시터는 용이하게 탑재될 수 있다.
제 26 실시예
도35 및 도36을 참조하여, 제 26 실시예에 따른 적층 커패시터(C9)의 구성을 설명한다. 도35는 제 26 실시예에 따른 적층 커패시터의 투시도이다. 도36는 제 26 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도35에 도시된 바와 같이, 제 26 실시예에 따른 적층 커패시터(C9)는 적층체(L9), 적층체(L9) 상에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체(6A)를 포함한다.
제 1 단자 도체들(3A,3B) 및 제 2 외부 접속 도체(6A) 각각은 적층체(L9)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L9a) 상에 위치된다. 제 1 측면(L9a)은 적층체(L9)의 적층 방향에 수직한 측면들(L9c,L9d)의 길이방향 축을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 2 외부 접속 도체(6A) 및 제 1 내부 도체(3B)가 도35의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 1 단자 도체들(3A,3B) 및 제 2 외부 접속 도체(6A)가 형성된다.
제 2 단자 도체들(4A,4B) 및 제 1 외부 접속 도체(5A) 각각은 적층체(L9)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L9b) 상에 위치된다. 제 2 측면(L9b)은 제 1 측면(L9a)에 대향하면서, 적층체(L9)의 적층 방향에 수직한 측면들(L9c,L9d)의 길이방향 축을 따라 신장하는 측면이다. 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A) 및 제 2 단자 도체(4B)가 도35의 좌측에서 우측 방향으로 연속적으로 배열되도록 제 2 단자 도체들(4A,4B) 및 제 1 외부 접속 도체(5A)가 형성된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4B)는, 적층체(L9)의 중심축들 중에서, 적층체(L9)의 적층 방향에 수직한 두 측면들(L9c,L9d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax9)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4A)는 적층체(L9)의 중심축(Ax9)을 중심으로 서로 축대칭되는 지점에 위치된다. 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A)는 적층체(L9)의 중심축(Ax9)을 중심으로 서로 축대칭되는 지점에 위치된다.
제 1 단자 도체(3A) 및 제 2 단자 도체(4A)는 적층체(L9)의 제 1 측면(L9a) 및 제 2 측면(L9b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 단자 도체(3B) 및 제 2 단자 도체(4B)는 적층체(L9)의 제 1 측면(L9a) 및 제 2 측면(L9b)의 대향 방향으로 서로 대향한다. 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)는 적층체(L9)의 제 1 측면(L9a) 및 제 2 측면(L9b)의 대향 방향으로 서로 대향한다.
도36에 도시된 바와 같이, 적층체(L9)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(350~353, 360~363)을 교대로 적층함으로써 구성된다.
또한, 하나의 제 1 내부 접속 도체(370) 및 하나의 제 2 내부 접속 도체(380)가 적층체(L9) 내에서 적층된다. 적층체(L9) 내에서, 복수의 제 1 내부 전극들(350~353) 및 복수의 제 2 내부 전극들(360~363)이 제 1 내부 접속 도체(370)와 제 2 내부 접속 도체(380) 사이에서 배열된다.
제 1 내부 전극들(350~353) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(350~353)은 적층체(L9) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체(355A)가 제 1 내부 전극(350)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 2 측면(L9b)에 미친다. 리드 도체(356A)가 제 1 내부 전극(351)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 2 측면(L9b)에 미친다. 리드 도체(357A)가 제 1 내부 전극(352)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 2 측면(L9b)에 미친다. 리드 도체(358A)가 제 1 내부 전극(353)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 2 측면(L9b)에 미친다.
제 1 내부 전극(350)은 리드 도체(355A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(351)은 리드 도체(356A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(352)은 리드 도체(357A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(353)은 리드 도체(358A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(350~353)이 제 1 외부 접속 도체(5A)를 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(360~363) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(360~363)은 적층체(L9) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체(365A)가 제 2 내부 전극(360)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 1 측면(L9a)에 미친다. 리드 도체(366A)가 제 2 내부 전극(361)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 1 측면(L9a)에 미친다. 리드 도체(367A)가 제 2 내부 전극(362)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 1 측면(L9a)에 미친다. 리드 도체(368A)가 제 2 내부 전극(363)과 일체로 형성되어, 그로부터 신장하여 적층체(L9)의 제 1 측면(L9a)에 미친다.
제 2 내부 전극(360)은 리드 도체(365A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(361)은 리드 도체(366A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(362)은 리드 도체(367A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(363)은 리드 도체(368A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(360~363)이 제 2 외부 접속 도체(6A)를 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(370)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(380)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(370) 및 제 2 내부 접속 도체(380)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(370)는 장방형 형태를 갖는 제 1 도체 부분(370A) 및 제 1 도체 부분(370A)으로부터 신장하여 적층체(L9)의 제 1 측면(L9a)으로 인출된 제 2~4 도체 부분들(370B~370D)을 포함한다. 제 1 도체 부분(370A)은 그것의 길이방향 축이 적층체(L9)의 제 1 및 제 2 측면들(L9a,L9b)에 평행하도록 배열된다.
제 2 내부 접속 도체(380)는 장방형 형태를 갖는 제 1 도체 부분(380A) 및 제 1 도체 부분(380A)으로부터 신장하여 적층체(L9)의 제 2 측면(L9b)으로 인출된 제 2~4 도체 부분들(380B~380D)을 포함한다. 제 1 도체 부분(380A)은 그것의 길이방향 축이 적층체(L9)의 제 1 및 제 2 측면들(L9a,L9b)에 평행하도록 배열된다.
제 1 내부 접속 도체(370)에서, 제 2~4 도체 부분(370B,370C,370D,370E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)에 각각 전기적으로 접속된다. 따라서, 제 1 내부 접속 도체(370)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)에 전기적으로 접속된다.
제 2 내부 접속 도체(380)에서, 제 2 내지 제 4 도체 부분들(380B~380D)은 제 2 단자 도체(4A), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)에 각각 전기적으로 접속된다. 따라서, 제 2 내부 접속 도체(380)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A)에 전기적으로 접속된다.
제 1 내부 접속 도체(370)의 제 1 도체 부분(370A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(363)에 대향하는 영역이다. 제 2 내부 접속 도체(380)의 제 2 도체 부분(380A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(350)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(370,380)은, 적층체(L9)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L9) 내에 적층된다.
적층 커패시터(C9)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(350~353)에 직접 접속되지 않고, 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(370)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C9)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(360~363)에 직접 접속되지 않고, 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(380)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C9)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(370)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체들(380)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C9)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C9)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C9)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,6A) 각각은 서로 대향하는 적층체(L9)의 제 1 및 제 2 측면(L9a,L9b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 커패시터(C9)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 커패시터(C9)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(370)는 유전체층(19)을 사이에 두고 제 2 내부 전극(363)에 대향하는 제 1 도체 부분(370A)을 갖는다. 제 2 내부 접속 도체(380)는 유전체층(11)을 사이에 두고 제 1 내부 전극(350)에 대향하는 제 1 도체 부분(380A)을 갖는다. 따라서, 제 1 및 제 2 내부 접속 도체(370,380)는 또한 적층 커패시터(C9)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C9)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
복수의 제 1 내부 전극들(350~353) 및 복수의 제 2 내부 전극들(360~363)이 제 1 내부 접속 도체(370) 및 제 2 내부 접속 도체(380) 사이에 배열되기 때문에, 적층 커패시터(C9)의 적층체(L9)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C9)에서, 적층체(L9)의 중심축(Ax9)을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 서로 축대칭되는 위치에 형성된다. 또한, 적층체(L9)의 제 1 측면(L9a) 및 제 2 측면(L9b)의 대향 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 서로 대향한다. 따라서 적층 커패시터(C9)는 용이하게 탑재될 수 있다.
제 27 실시예
도37을 참조하여, 제 27 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 27 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(370,380)의 위치들에 있어서, 제 26 실시예에 따른 적층 커패시터(C9)와 다르다. 도37은 제 27 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 26 실시예에 따른 적층 커패시터(C9)에 관해, 제 27 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체(6A)를 포함한다.
하나씩 제공되는 제 1 내부 접속 도체(370) 및 제 2 내부 접속 도체(380)제 27 실시예에 따른 적층 커패시터의 적층체에 적층된다. 제 27 실시예에 따른 적층 커패시터에서, 하나씩 제공되는 제 1 및 제 2 내부 접속 도체들(370,380)은 도37에 도시된 바와 같이 제 1 및 제 2 내부 전극들(350,351,360,361)의 각 2층 및 제 1 및 제 2 내부 전극들(352,353,362,363) 각 제 2층 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(370)가 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(380)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(370,380)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 27 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(350~353)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(370)를 통해 접속된다. 또한, 제 27 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(360~363)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(380)를 통해 접속된다. 결과적으로, 제 27 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 27 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체(5A)의 저항 성분이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 26 실시예에 따른 적층 커패시터(C9)와 다르다. 제 26 실시예에 따른 적층 커패시터(C9)에서, 제 1 외부 접속 도체(5A)의 저항 성분은 제 1 내부 접속 도체(370)에 직렬로 접속되어 제 1 단자 도체들(3A,3B) 각각에 접속된다. 반면, 제 27 실시예에 따른 적층 커패시터에서는, 제 1 외부 도체(5A)의 저항 성분이 경계로서의 제 1 내부 접속 도체(370)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 1 단자 도체들(3A,3B) 각각에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 27 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체(6A)의 저항 성분이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 26 실시예에 따른 적층 커패시터(C9)와 다르다. 제 26 실시예에 따른 적층 커패시터(C9)에서, 제 2 외부 접속 도체(6A)의 저항 성분은 제 2 내부 접속 도체(380)에 직렬로 접속되어 제 2 단자 도체들(4A,4B) 각각에 접속된다. 반면, 제 27 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체(6A)의 저항 성분이 경계로서의 제 2 내부 접속 도체(380)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 1 및 제 2 외부 접속 도체들(5A,6A)의 저항 성분들에서의 차이로 인해, 제 27 실시예에 따른 적층 커패시터는 제 26 실시예에 따른 적층 커패시터(C9)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(370) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(380)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 27 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 27 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 두 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 27 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(370)의 제 1 도체 부분(370A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(361)에 대향한다. 제 2 내부 접속 도체(380)의 제 1 도체 부분(380A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(352)에 대향한다. 따라서, 제 27 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(370,380)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 27 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 서로 축대칭되는 위치에 형성된다. 또한, 적층체의 제 1 측면 및 제 2 측면의 대향 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 서로 대향한다. 따라서 적층 커패시터는 용이하게 탑재될 수 있다.
제 28 실시예
도38을 참조하여, 제 28 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 28 실시예에 따른 적층 커패시터는 내부 접속 도체들의 개수에 있어서, 제 26 실시예에 따른 적층 커패시터(C9)와 다르다. 도38은 제 28 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
제 26 실시예에 따른 적층 커패시터(C9)에 관해, 제 28 실시예에 따른 적층 커패시터는, 비록 도시되지는 않았지만, 적층체, 적층체에 형성된 제 1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제 2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제 1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제 2 외부 접속 도체(6A)를 포함한다.
제 28 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(350~353, 360~363)을 도38에 도시된 바와 같이 교대로 적층하여 구성된다.
제 28 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(370,371) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(380,381)이 적층된다. 제 28 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(350~353)의 4개 층들 및 제 2 내부 전극들(360~363)의 4개 층들이, 제 1 및 제 2 내부 접속 도체들(370,380) 및 제 1 및 제 2 내부 접속 도체들(371,381)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(370)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(371)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(380)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(381)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 및 제 2 내부 접속 도체들(370,371,380,381)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 28 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(350~352)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(370,371)를 통해 접속된다. 또한, 제 28 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(360~363)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(380,381)를 통해 접속된다. 결과적으로, 제 28 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C9)와 비교해 볼 때, 제 28 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(370,371)을 가지며, 제 1 내부 접속 도체들(370,371)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 제 28 실시예에 따른 적층 커패시터는 더 많은 제 2 내부 접속 도체들(380,381)을 가지며, 제 2 내부 접속 도체들(380,381)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제 28 실시예에 따른 적층 커패시터는 적층 커패시터(C9) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(370,371) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(380,381)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다.
제 28 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체(5A,6A))는 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 28 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(371)의 제 1 도체 부분(371A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(363)에 대향한다. 제 2 내부 접속 도체(380)의 제 1 도체 부분(380A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(350)에 대향한다. 따라서, 제 28 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(371,380)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 28 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(350~353,360~363)은 제 1 및 제 2 내부 접속 도체들(370,380) 및 제 1 및 제 2 내부 접속 도체들(371,381) 사이에 배열된다. 따라서, 제 28 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제 28 실시예에 따른 적층 커패시터에서, 적층체의 중심축을 중심으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 서로 축대칭되는 위치에 형성된다. 또한, 적층체의 제 1 측면 및 제 2 측면의 대향 방향으로, 제 1 단자 도체들(3A,3B)이 제 2 단자 도체들(4A,4B)에 각각 대향하고, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 서로 대향한다. 따라서 적층 커패시터는 용이하게 탑재될 수 있다.
제 1 및 제 2 단자 도체들(3A,3B,4A,4B)의 개수는 전술한 제 1~28 실시예들에 기재된 개수에 제한되지 않는다. 따라서, 제 1 및 제 2 단자 도체들은 예컨대 각 하나씩 혹은 3개 이상씩 제공될 수 있다. 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 위치들은 그것들이 상호 대향하는 적층체의 제 1 및 제 2 측면들 중 적어도 하나에 형성되는 것이라면 전술한 제 1~28 실시예들에서 설명된 위치들에 제한되지 않는다. 따라서, 제 1 2 단자 도체는 적층체의 제 1 측면 상에 형성될 수 있다. 제 1 외부 접속 도체는 적층체의 제 2 측면 상에 형성될 수 있다. 제 2 외부 접속 도체는 적층체의 제 1 측면 상에 형성될 수 있다.
제 29 실시예
도39 및 도40을 참조하여, 제 29 실시예에 따른 적층 커패시터(C10)의 구성을 설명한다. 도39는 제 29 실시예에 따른 적층 커패시터의 투시도이다. 도40는 제 29 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도39에 도시된 바와 같이, 제 29 실시예에 따른 적층 커패시터(C10)는 장방형의 평행육면체 형상을 갖는 적층체(L10), 적층체(L10)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 2개의) 제 1 단자 도체들(3A,3B), 복수의(이 실시예에서는 2개의) 제 2 단자 도체들(4A,4B), 복수의(이 실시예에서는 2개의) 제 1 외부 접속 도체들(5A,5B) 및 복수의(이 실시예에서는 2개의) 외부 접속 도체들(6A,6B)을 포함한다. 복수의 외부 도체들은 적층체(L10)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
외부 도체들(3A,3B,4A,4B,5A,5B,6A,6B)은 예컨대 도전성 금속 가루 및 유리 원료를 함유한 도전성 풀(paste)을 적층체의 외부 표면들 상에 적용하고 연소시킴으로써 형성된다. 박판 층이 필요에 따라 연소된 외부 도체들 상에 형성될 수 있다.
따라서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)은 복수의 동일 개수(본 실시예에서는 각각 2개)로 마련된다. 또한, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)은 복수의 동일 개수(본 실시예에서는 각각 2개)로 마련된다.
제 1 단자 도체(3A), 제 2 단자 도체(4A) 및 제 1 외부 접속 도체들(5A,5B) 각각은, 후술되는 바와 같이, 적층체(L10)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L10a) 상에 위치된다. 즉, 제 1 측면(L10a)은 적층체(L10)의 적층 방향에 수직한 측면들의 길이방향을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 2 단자 도체(4A) 및 제 1 외부 접속 도체(5A,5B)는 도39의 좌측으로부터 우측으로 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A), 제 1 외부 접속 도체(5B), 제 1 단자 도체(3A)의 순서로 형성된다. 즉, 제 1 외부 접속 도체(5A,5B)는 제 1 측면(L10a) 상에서 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다.
제 1 단자 도체(3B), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체들(6A,6B) 각각은, 후술되는 바와 같이, 적층체(L10)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L10b) 상에 위치된다. 즉, 제 2 측면(L10b)은 제 1 측면(L10a)에 대향하고, 적층체(L10)의 적층 방향에 수직한 측면들의 길이방향을 따라 신장하는 측면이다. 제 1 단자 도체(3B), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A,6B)는 제 1 단자 도체(3B), 제 2 외부 접속 도체(6A), 제 2 외부 접속 도체(6B), 제 2 단자 도체(4B)의 순서로 형성된다. 즉, 제 2 외부 접속 도체(6A,6B)는 제 2 측면(L10b) 상에서 제 1 단자 도체(3B) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성된다.
제 1 단자 도체(3B)는, 적층체(L10)의 중심축들 중에서, 적층체(L10)의 적층 방향에 수직한 두 측면들(L10c,L10d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax10)을 중심으로 제 1 단자 도체(3A)에 축대칭되는 지점에 위치된다. 제 2 단자 도체(4A)는 적층체(L10)의 중심축(Ax10)을 중심으로 제 1 단자 도체(3B)에 축대칭되는 지점에 위치된다. 제 2 단자 도체(4B)는 적층체(L10)의 중심축(Ax10)을 중심으로 제 2 단자 도체(4A)에 축대칭되는 지점에 위치된다. 제 2 외부 접속 도체(6B)는 적층체(L10)의 중심축(Ax10)을 중심으로 제 1 외부 접속 도체(5A)에 축대칭되는 지점에 위치된다. 제 2 외부 접속 도체(6A)는 적층체(L10)의 중심축(Ax10)을 중심으로 제 1 외부 접속 도체(5B)에 축대칭되는 지점에 위치된다.
제 1 측면(L10a) 상에 형성된 제 1 단자 도체(3A) 및 제 2 측면(L10b) 상에 형성된 제 2 단자 도체(4B)는, 적층체(L10)의 제 1 측면(L10a) 및 제 2 측면(L10b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 2 측면(L10b) 상에 형성된 제 1 단자 도체(3B) 및 제 1 측면(L10a) 상에 형성된 제 2 단자 도체(4A)는, 적층체(L10)의 제 1 측면(L10a) 및 제 2 측면(L10b)의 대향 방향을 따라 서로 대향한다.
도40에 도시된 바와 같이, 적층체(L10)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 유전체층들(10~20) 각각은 예컨대, 유전체 세라믹을 함유하는 세라믹 그린 시트의 소결 본체에 의해 구성된다. 내부 전극들(400~403,410~413)은 예컨대, 도전성 풀(paste)의 소결 본체에 의해 구성된다. 실제 적층 커패시터(C10)에서, 유전체층들(10~20)은 그들의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L10) 내에서 적층된다. 적층체(L10) 내에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 내부 접속 도체들(420,430)의 두 층들의 일부인 제 1 내부 접속 도체(420)와 그 나머지 제 2 내부 접속 도체(430) 사이에서 배열된다.
제 1 내부 전극들(400~403) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(400~403)은 적층체(L10) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 1 내부 전극들(400~403)은 적층체(L10)의 제 1 측면(L10a)에 이르도록 신장하는 리드 도체들(405A~408A,405B~408B)과 함께 형성된다.
리드 도체들(405A,405B) 각각이 제 1 내부 전극(400)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 1 측면(L10a)에 미친다. 리드 도체들(406A,406B) 각각이 제 1 내부 전극(401)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 1 측면(L10a)에 미친다. 리드 도체들(407A,407B) 각각이 제 1 내부 전극(402)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 1 측면(L10a)에 미친다. 리드 도체들(408A,408B) 각각이 제 1 내부 전극(403)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 1 측면(L10a)에 미친다.
제 1 내부 전극(400)은 리드 도체들(405A,405B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(401)은 리드 도체들(406A,406B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(402)은 리드 도체들(407A,407B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(403)은 리드 도체들(408A,408B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(400~403)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(410~413) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(410~413)은 적층체(L10) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 2 내부 전극들(410~413)은 적층체(L10)의 제 2 측면(L10b)에 이르도록 신장하는 리드 도체들(415A~418A,415B~418B)과 함께 형성된다.
리드 도체들(415A,415B) 각각이 제 2 내부 전극(410)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 2 측면(L10b)에 미친다. 리드 도체들(416A,416B) 각각이 제 2 내부 전극(411)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 2 측면(L10b)에 미친다. 리드 도체들(417A,417B) 각각이 제 2 내부 전극(412)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 2 측면(L10b)에 미친다. 리드 도체들(418A,418B) 각각이 제 2 내부 전극(413)과 일체로 형성되어, 그로부터 신장하여 적층체(L10)의 제 2 측면(L10b)에 미친다.
제 2 내부 전극(410)은 리드 도체들(415A,415B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(411)은 리드 도체들(416A,416B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(412)은 리드 도체들(417A,417B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(413)은 리드 도체들(418A,418B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(410~413)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(420)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L10)의 제 1 측면(L10a)으로 인출된 제 2, 제 4 및 제 5 도체 부분들(420B,420D,420E), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L10)의 제 2 측면(L10b)으로 인출된 제 3 도체 부분(420C)을 포함한다. 제 1 도체 부분(420A)은 그것의 길이방향 축이 적층체(L10)의 제 1 및 제 2 측면들(L10a,L10b)에 평행하도록 배열된다.
제 1 내부 접속 도체(420)의 제 2, 제 4 및 제 5 도체 부분들(420B,402D,420E)은, 도40의 좌측에서 우측 방향으로 제 4 도체 부분(420D), 제 5 도체 부분(420E) 및 제 2 도체 부분(420B)의 순서가 되도록 배열된다. 제 2 도체 부분(420B), 제 3 도체 부분(420C), 제 4 도체 부분(420D) 및 제 5 도체 부분(420E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 전기적으로 각각 접속된다. 결과적으로, 제 1 내부 접속 도체(420)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L10)의 제 1 측면(L10a)으로 인출된 제 2 도체 부분(430B), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L10)의 제 2 측면(L10b)으로 인출된 제 3~5 도체 부분(430C~430E)을 포함한다. 제 1 도체 부분(430A)은 그것의 길이방향 축이 적층체(L10)의 제 1 및 제 2 측면들(L10a,L10b)에 평행하도록 배열된다.
제 2 내부 접속 도체(430) 내의 제 3~5 도체 부분들(430C~430E)은 도40의 좌측에서 우측 방향으로 제 4 도체 부분(430D), 제 5 도체 부분(430E) 및 제 3 도체 부분(430C)의 순서가 되도록 배열된다. 제 2 도체 부분(430B), 제 3 도체 부분(430C), 제 4 도체 부분(430D) 및 제 5 도체 부분(430E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 전기적으로 각각 접속된다. 결과적으로, 제 2 내부 접속 도체(430)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(413)에 대향하는 영역이다. 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(400)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(420,430)은, 적층체(L10)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L10) 내에 적층된다. 상세하게는, 제 1 및 제 2 내부 접속 도체들(420,430)은, 적층체(L10)가 유전체층(12)을 사이에 두고 서로 이웃하는 제 1 내부 전극(400) 및 제 2 내부 전극(410)을 포함하도록, 적층체(L10) 내에 적층된다. 즉, 적층체(L10)에서, 제 1 및 제 2 내부 접속 도체들(420,430)은 적층체(L10)의 제 1 및 제 2 내부 전극들(400,410)의 하나의 세트의 외측에 적층 방향으로 배열된다.
적층 커패시터(C10)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C10)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C10)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 1 및 제 2 내부 접속 도체(420,430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C10)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C10)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C10)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L10)의 제 1 및 제 2 측면(L10a,L10b) 중 어느 하나에 형성된다. 따라서, 적층 커패시터(C10)에서, 모든 외부 접속 도체들(제 1 단자 도체들(3A,3B); 제 2 단자 도체들(4A,4B); 제 1 외부 접속 도체들(5A,5B); 및 제 2 외부 접속 도체들(6A,6B))이 적층체(L10)의 대향하는 두 측면들(L10a,L10b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 3개 이상의 측면에서 형성되는 경우에 비하여, 적층 커패시터(C10)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C10)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)는 적층체(L10) 내에서 유전체층(19)을 사이에 두고 적층 방향으로 제 2 내부 전극(413)에 대향하는 제 1 도체 부분(420A)을 갖는다. 따라서, 제 1 내부 접속 도체(420)는 또한 적층 커패시터(C10)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C10)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 2 내부 접속 도체(430)는 적층체(L10) 내에서 유전체층(11)을 사이에 두고 적층 방향으로 제 1 내부 전극(400)에 대향하는 제 1 도체 부분(430A)을 갖는다. 따라서, 제 2 내부 접속 도체(430)는 또한 적층 커패시터(C10)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C10)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C10)의 적층체(L10)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 내부 접속 도체들(420,430)의 부분(제 1 내부 접속 도체(420)) 및 그 나머지(제 2 내부 접속 도체(430)) 사이에 배열된다. 따라서, 적층 커패시터(C10)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C10)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B)이 랜드 패턴들에 직접 접속되고, 제 2 단자 도체들(4A,4B) 제 1 단자 도체들(3A,3B)와 접속된 랜드 패턴들의 극성과 다른 극성을 갖는 랜드 패턴에 직접 접속되고, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)이 어떠한 랜드 패턴들에도 직접 접속되지 않도록 적층 커패시터(C10)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류와 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류는 제 1 및 제 2 측면들(L10a,L10b)이 서로 대향하는 방향을 따라 서로 반대 방향으로 향한다. 따라서, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이를 흐르는 전류에 기인한 자기장과 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이를 흐르는 전류에 기인한 자기장은 상쇄된다. 결과적으로, 적층 커패시터(C10)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C10)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5B)가 적층체(L10)의 제 1 측면(L10a) 상에 서로 인접하도록 형성된다. 따라서, 제 1 단자 도체들(3A,3B)이 랜드 패턴들에 직접 접속되고, 제 1 외부 접속 도체들(5A,5B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C10)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 1 단자 도체(3A) 및 제 1 내부 접속 도체(420)(제 1 내부 접속 도체(420) 내의 제 2 도체 부분(420B)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체들(5B) 및 제 1 내부 전극(420)(제 1 내부 접속 도체(420)의 제 5 도체 부분(420E)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 적층 커패시터(C1)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 1 단자 도체 및 제 1 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C10)에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 적층체(L10)의 제 2 측면(L10b) 상에 서로 인접하도록 형성된다. 따라서, 제 2 단자 도체들(4A,4B)이 랜드 패턴들에 직접 접속되고, 제 2 외부 접속 도체들(6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C10)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제 2 단자 도체(4B) 및 제 2 내부 접속 도체(430)(제 2 내부 접속 도체(430) 내의 제 3 도체 부분(430C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체들(6B) 및 제 2 내부 전극(430)(제 2 내부 접속 도체(430)의 제 5 도체 부분(430E)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 적층 커패시터(C1)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 2 단자 도체 및 제 2 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C10)에서, 제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 쌍들 각각은 적층체(L10)의 중심축(Ax10)을 중심으로 서로에 대칭되는 위치들에 형성된다. 따라서, 기판 등에서 적층 커패시터(C10)가 중심축(Ax10)을 중심으로 180도 회전되는 때라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 상태는 변화하지 않는다.
적층 커패시터(C10)에서, 제 1 단자 도체(3A)와 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6B)는, 적층체(L10)의 제 1 측면(L10a) 및 제 2 측면(L10b)의 대향 방향으로 서로 대향한다. 따라서, 적층 커패시터(C10)가 기판 등에 거꾸로 반대 측면에 탑재되더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다.
적층 커패시터(C10)가 적층체(L10)의 측면들(L10a,L10b)에 수직한 축을 중심으로 반대로 돌려지더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다.
단자 도체들(3A,3B,4A,4B) 및 외부 접속 도체들(5A,5B,6A,6B)이 전술한 바와 같이 배열되기 때문에, 적층 커패시터(C10)는 다양한 탑재 방향들에 따라 탑재될 수 있다. 따라서 적층 커패시터(C10)는 용이하게 탑재될 수 있다.
제 30 실시예
도41을 참조하여, 제 30 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 30 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 도41은 제 30 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도41에 도시된 바와 같이, 제 30 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 30 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각각은, 적층체가 적층 방향으로 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들(예컨대, 개재하는 유전체층(11)을 갖는 제 1 및 제 2 내부 전극들(400,410))의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체 내에 적층된다.
제 30 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 접속된다. 또한, 제 30 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 접속된다. 이에 의해, 제 30 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 30 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 제 29 실시예에 따른 적층 커패시터(C10)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(420)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 반면, 제 30 실시예에 따른 적층 커패시터에서는, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(420)에서 분리되어, 각각의 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
제 2 단자 도체들(4A,4B)을 고려할 때, 제 30 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 제 29 실시예에 따른 적층 커패시터(C10)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(430)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 반면, 제 30 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(430)에서 분리되어, 각각의 제 2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 30 실시예에 따른 적층 커패시터는 제 29 실시예에 따른 적층 커패시터(C10)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(420) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(430)의 위치를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 30 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 30 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 30 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(411)에 대향한다. 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(402)에 대향한다. 따라서, 제 30 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C10)에 비해, 제 30 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C10)에 비해, 제 30 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 31 실시예
도42를 참조하여, 제 31 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 31 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 도42는 제 31 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도42에 도시된 바와 같이, 제 31 실시예에 따른 적층 커패시터는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 31 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 31 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403)의 4개 층들 및 제 2 내부 전극들(410~413)의 4개 층들이, 복수의 내부 접속 도체들(420,421,430,431)의 일부인 제 1 및 제 2 내부 접속 도체들(420,430) 및 그 나머지 제 1 및 제 2 내부 접속 도체들(421,431)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 내부 접속 도체(421)는 장방형 형태를 갖는 제 1 도체 부분(421A) 및 제 1 도체 부분(421A)으로부터 신장하여 적층체(L10)의 측면들로 인출된 제 2, 제 4~5 도체 부분들(421B~421E)을 포함한다. 제 1 내부 접속 도체(421)의 제 2~5 도체 부분들(421B~421E)은 신장하여, 제 1 내부 접속 도체(420)의 제 2~5 도체 부분들(420B~420E)이 인출되는 각각의 측면들에 대응하는 측면으로 인출된다.
제 2 도체 부분(421B), 제 3 도체 부분(421C), 제 4 도체 부분(421D) 및 제 5 도체 부분(421E)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 전기적으로 각각 접속된다. 결과적으로, 제 1 내부 접속 도체(421)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(431)는 장방형 형태를 갖는 제 1 도체 부분(431A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L10)의 측면들로 인출된 제 2, 제 4~5 도체 부분들(431B~431E)을 포함한다. 제 2 내부 접속 도체(431)의 제 2~5 도체 부분들(431B~431E)은 신장하여, 제 2 내부 접속 도체(430)의 제 2~5 도체 부분들(430B~430E)이 인출되는 각각의 측면들에 대응하는 측면들로 인출된다.
제 2 도체 부분(431B), 제 3 도체 부분(431C), 제 4 도체 부분(431D) 및 제 5 도체 부분(431E)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 전기적으로 각각 접속된다. 결과적으로, 제 2 내부 접속 도체(431)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
제 31 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,421,430,431)은, 적층체가 적층 방향으로 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 31 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420,421)를 통해 접속된다. 또한, 제 31 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430,431)를 통해 접속된다. 결과적으로, 제 31 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C10)와 비교해 볼 때, 제 31 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(420,421)을 가지며, 제 1 내부 접속 도체들(420,421)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 제 1 내부 접속 도체들(420,421)의 개수가 더 많기 때문에, 제 1 단자 도체들(3A,3B)과 제 1 내부 전극들(400~403) 사이의 전류 경로들의 개수도 증가한다. 한편, 제 31 실시예에 따른 적층 커패시터는 적층 커패시터(C10) 보다 더 많은 제 2 내부 접속 도체들(430,431)을 가지며, 제 2 내부 접속 도체들(430,431)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 제 2 내부 접속 도체들(430,431)의 개수가 더 많기 때문에, 제 2 단자 도체들(4A,4B)과 제 2 내부 전극들(410~413) 사이의 전류 경로들의 개수도 증가한다. 따라서, 제 31 실시예에 따른 적층 커패시터는 적층 커패시터(C10) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(420,421) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되므로, 제 31 실시예에 따른 적층 커패시터는 희망하는 캐패시턴스 값(예컨대, 큰 값)을 얻으면서 등가 직렬 저항을 조정할 수 있다.
제 31 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(413)에 대향한다. 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(400)에 대향한다. 따라서, 제 31 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(421,430)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 31 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)은 제 1 및 제 2 내부 접속 도체들(420,430) 및 제 1 및 제 2 내부 접속 도체들(421,431) 사이에 배열된다. 따라서, 제 31 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C10)에 비해, 제 31 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C10)에 비해, 제 31 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 32 실시예
도43 및 도44을 참조하여, 제 32 실시예에 따른 적층 커패시터(C11)의 구성을 설명한다. 제 32 실시예에 따른 적층 커패시터(C11)는 적층체 상의 외부 도체의 배열에 있어서 제 29 실시예에 따른 적층 커패시터(C10)과 다르다. 도43은 제 32 실시예에 따른 적층 커패시터의 투시도이다. 도44는 제 32 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L11)의 적층 방향에 평행한 측면들 가운데, 적층체(L11)의 적층 방향에 수직한 측면들(L11c,L11d)의 길이방향으로 신장한 측면인 제 1 측면(L11a) 상에, 제 1 단자 도체(3A), 제 2 외부 접속 도체(6A), 제 1 외부 접속 도체(5A) 및 제 2 단자 도체(4A)가 도43의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 제 1 측면(L11a) 상에서 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성되어 있다.
적층체(L11)의 적층 방향에 평행한 측면들 가운데, 적층체(L11)의 적층 방향에 수직한 측면들(L11c,L11d)의 길이방향으로 신장한 측면인 제 2 측면(L11b) 상에, 제 2 단자 도체(4B), 제 2 외부 접속 도체(6B), 제 1 외부 접속 도체(5B) 및 제 1 단자 도체(3B)가 도43의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)가 제 2 측면(L11b) 상에서 제 2 단자 도체(3B) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성되어 있다.
따라서, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 동일한 측면, 즉 적층체(L11)의 제 2 측면(L11b) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 동일한 측면, 즉 적층체(L11)의 제 2 측면(L11b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍들은 적층체(L11)의 중심축들 가운데 적층체(L11)의 적층 방향에 수직한 두 측면들(L11c,L11d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax11)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍은, 적층체(L11)의 제 1 측면(L11a) 및 제 2 측면(L11b)이 서로 대향하는 방향에 따라 서로 대향한다.
도44에 도시된 바와 같이, 적층체(L11)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L11) 내에서 적층된다.
리드 도체들(405A~408A)이 그들의 대응하는 제 1 내부 전극들(400~403)으로부터 신장하여 적층체(L11)의 제 1 측면(L11a)에 미친다. 리드 도체들(405B~408B)이 그들의 대응하는 제 1 내부 전극들(400~403)로부터 신장하여 적층체(L11)의 제 2 측면(L11b)에 미친다.
리드 도체들(415A~418A)이 그들의 대응하는 제 2 내부 전극들(410~413)으로부터 신장하여 적층체(L11)의 제 1 측면(L11a)에 미친다. 리드 도체들(415B~418B)이 그들의 대응하는 제 2 내부 전극들(410~413)로부터 신장하여 적층체(L11)의 제 2 측면(L11b)에 미친다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L11)의 제 1 측면(L11a)으로 인출된 제 2 및 제 4 도체 부분들(420B,420D), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L11)의 제 2 측면(L11b)으로 인출된 제 3 및 제 5 도체 부분(420C,420E)을 포함한다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L11)의 제 1 측면(L11a)으로 인출된 제 2 및 제 4 도체 부분들(430B,430D), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L11)의 제 2 측면(L11b)으로 인출된 제 3 및 5 도체 부분들(430C,430E)을 포함한다.
적층 커패시터(C11)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C11)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C11)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(420)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C11)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C11)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C11)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L11)의 대향하는 제 1 및 제 2 측면(L11a,L11b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L11)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C11)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C11)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C11)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C11)의 적층체(L11)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430) 사이에 배열되기 때문에, 적층 커패시터(C11)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C11)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C11)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 결과적으로, 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C11)에서, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 적층체(L11)의 제 2 측면(L11b) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C11)에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 적층체(L11)의 제 2 측면(L11b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C11)가 기판 등에 탑재될 때, 적층체(L11)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C11)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C11)는 외부 도체들(3A~6A, 3B~6B)과 중심축(Ax11)과의 위치 관계들 및 적층체(L11)의 제 1 측면(L11a) 및 제 2 측면(L11b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B)간의 위치 관계들로 인하여, 적층 커패시터(C11)는 용이하게 탑재될 수 있다.
제 33 실시예
도45를 참조하여, 제 33 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 33 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 32 실시예에 따른 적층 커패시터(C11)와 다르다. 도45는 제 33 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도45에 도시된 바와 같이, 제 33 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 33 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,430)을 통해 접속된다. 따라서 제 33 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 33 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(420)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 32 실시예에 따른 적층 커패시터(C11)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 33 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(430)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 32 실시예에 따른 적층 커패시터(C11)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 33 실시예에 따른 적층 커패시터는 제 32 실시예에 따른 적층 커패시터(C11)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,430)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(420,430)에 의해 제어되기 때문에, 제 33 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C11)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C11) 내에 배열되기 때문에, 제 33 실시예에 따른 적층 커패시터는 적층 커패시터(C11)에서와 같이 용이하게 제조될 수 있다. 제 33 실시예에 따른 적층 커패시터는 적층 커패시터(C11)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 33 실시예에 따른 적층 커패시터는 적층 커패시터(C11)에서와 같이 용이하게 탑재될 수 있다.
제 34 실시예
도46을 참조하여, 제 34 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 34 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 32 실시예에 따른 적층 커패시터(C11)와 다르다. 도46은 제 34 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도46에 도시된 바와 같이, 제 34 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 34 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 34 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403) 및 제 2 내부 전극들(410~413)이 제 1 및 제 2 내부 접속 도체들(420,430)와 제 1 및 제 2 내부 접속 도체들(421,431)의 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 34 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,421,430,431)을 통해 접속된다. 따라서 제 33 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(420,421) 및 제 2 내부 접속 도체들(430,431)의 개수는 적층체(C11)에서 보다 제 34 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(420,421,430,431)은 그들의 대응하는 단자 도체들(3A,4B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(420,421,430,431)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(400~403,410~413) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 34 실시예에 따른 적층 커패시터는 적층 커패시터(C11)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,421)의 개수 및 제 2 내부 접속 도체들(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 34 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 34 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 34 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)이 제 1 및 제 2 내부 접속 도체들(420,421)과 제 1 및 제 2 내부 접속 도체들(430,431) 사이에 배열된다. 따라서, 제 33 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C11)에서와 같이 배열되기 때문에, 제 34 실시예에 따른 적층 커패시터는 적층 커패시터(C11)에서와 같이 용이하게 제조될 수 있다. 제 34 실시예에 따른 적층 커패시터는 적층 커패시터(C11)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 34 실시예에 따른 적층 커패시터는 적층 커패시터(C11)에서와 같이 용이하게 탑재될 수 있다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(420,421) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되므로, 제 31 실시예에 따른 적층 커패시터는 희망하는 캐패시턴스 값(예컨대, 큰 값)을 얻으면서 등가 직렬 저항을 조정할 수 있다.
제 34 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(413)에 대향한다. 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(400)에 대향한다. 따라서, 제 34 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(421,430)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 34 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)은 제 1 및 제 2 내부 접속 도체들(420,430) 및 제 1 및 제 2 내부 접속 도체들(421,431) 사이에 배열된다. 따라서, 제 34 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C11)에 비해, 제 33 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C11)에 비해, 제 33 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 35 실시예
도47 및 도48을 참조하여, 제 35 실시예에 따른 적층 커패시터(C12)의 구성을 설명한다. 제 35 실시예에 따른 적층 커패시터(C12)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 29 실시예에 따른 적층 커패시터(C10)과 다르다. 도47은 제 35 실시예에 따른 적층 커패시터의 투시도이다. 도48는 제 35 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L12)의 적층 방향에 평행한 측면들 가운데, 적층체(L12)의 적층 방향에 수직한 측면들(L12c,L12d)의 길이방향으로 신장한 측면인 제 1 측면(L12a) 상에, 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 2 외부 접속 도체(6A) 및 제 2 단자 도체(4A)가 도47의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 제 1 측면(L12a) 상에서 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성되어 있다.
적층체(L12)의 적층 방향에 평행한 측면들 가운데, 적층체(L12)의 적층 방향에 수직한 측면들(L12c,L12d)의 길이방향으로 신장한 측면인 제 2 측면(L12b) 상에, 제 2 단자 도체(4B), 제 2 외부 접속 도체(6B), 제 1 외부 접속 도체(5B) 및 제 1 단자 도체(3B)가 도47의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)가 제 2 측면(L12b) 상에서 제 2 단자 도체(3B) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성되어 있다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 동일한 측면 즉, 적층체(L12)의 제 1 측면(L12a) 상에 서로 인접하도록 형성된다. 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 동일한 측면, 즉 적층체(L12)의 제 2 측면(L12b) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 동일한 측면 즉, 적층체(L12)의 제 1 측면(L12a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 동일한 측면, 즉 적층체(L12)의 제 2 측면(L12b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍들은 적층체(L12)의 중심축들 가운데 적층체(L12)의 적층 방향에 수직한 두 측면들(L12c,L12d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax12)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍은, 적층체(L12)의 제 1 측면(L12a) 및 제 2 측면(L12b)이 서로 대향하는 방향에 따라 서로 대향한다.
도48에 도시된 바와 같이, 적층체(L12)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L12) 내에서 적층된다.
리드 도체들(405A~408A)이 그들의 대응하는 제 1 내부 전극들(400~403)으로부터 신장하여 적층체(L12)의 제 1 측면(L12a)에 미친다. 리드 도체들(405B~408B)이 그들의 대응하는 제 1 내부 전극들(400~403)로부터 신장하여 적층체(L12)의 제 2 측면(L12b)에 미친다.
리드 도체들(415A~418A)이 그들의 대응하는 제 2 내부 전극들(410~413)으로부터 신장하여 적층체(L12)의 제 1 측면(L12a)에 미친다. 리드 도체들(415B~418B)이 그들의 대응하는 제 2 내부 전극들(410~413)로부터 신장하여 적층체(L12)의 제 2 측면(L12b)에 미친다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L12)의 제 1 측면(L12a)으로 인출된 제 2 및 제 4 도체 부분들(420B,420D), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L12)의 제 2 측면(L12b)으로 인출된 제 3 및 제 5 도체 부분(420C,420E)을 포함한다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L12)의 제 1 측면(L12a)으로 인출된 제 2 및 제 4 도체 부분들(430B,430D), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L12)의 제 2 측면(L12b)으로 인출된 제 3 및 5 도체 부분들(430C,430E)을 포함한다.
적층 커패시터(C12)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C12)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C12)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(420)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C12)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C12)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C12)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L12)의 대향하는 제 1 및 제 2 측면(L12a,L12b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L12)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C12)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C12)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C12)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C12)의 적층체(L12)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430) 사이에 배열되기 때문에, 적층 커패시터(C12)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C12)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C12)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 결과적으로, 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C12)에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)가 대응하는 적층체(L12)의 제 1 측면(L12a) 및 제 2 측면(L12b) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C12)에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)가 대응하는 적층체(L12)의 제 1 측면(L12a) 및 제 2 측면(L12b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C12)가 기판 등에 탑재될 때, 적층체(L12)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C12)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A, 3B~6B)과 중심축(Ax12)과의 위치 관계들 및 적층체(L12)의 제 1 측면(L12a) 및 제 2 측면(L12b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B)간의 위치 관계들로 인하여, 적층 커패시터(C12)는 용이하게 탑재될 수 있다.
제 36 실시예
도49를 참조하여, 제 36 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 36 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 35 실시예에 따른 적층 커패시터(C12)와 다르다. 도49는 제 36 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도49에 도시된 바와 같이, 제 36 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 36 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,430)을 통해 접속된다. 따라서 제 36 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 36 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(420)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 35 실시예에 따른 적층 커패시터(C12)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 36 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(430)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 35 실시예에 따른 적층 커패시터(C12)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 36 실시예에 따른 적층 커패시터는 제 35 실시예에 따른 적층 커패시터(C12)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,430)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(420,430)에 의해 제어되기 때문에, 제 36 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 36 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C12) 내에 배열되기 때문에, 제 36 실시예에 따른 적층 커패시터는 적층 커패시터(C12)에서와 같이 용이하게 제조될 수 있다. 제 36 실시예에 따른 적층 커패시터는 적층 커패시터(C12)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 36 실시예에 따른 적층 커패시터는 적층 커패시터(C12)에서와 같이 용이하게 탑재될 수 있다.
제 37 실시예
도50을 참조하여, 제 37 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 37 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 35 실시예에 따른 적층 커패시터(C12)와 다르다. 도50은 제 37 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도50에 도시된 바와 같이, 제 37 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 37 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 37 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403) 및 제 2 내부 전극들(410~413)이 제 1 및 제 2 내부 접속 도체들(420,430)와 제 1 및 제 2 내부 접속 도체들(421,431)의 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 37 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,421,430,431)을 통해 접속된다. 따라서 제 36 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(420,421) 및 제 2 내부 접속 도체들(430,431)의 개수는 적층체(C12)에서 보다 제 37 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(420,421,430,431)은 그들의 대응하는 단자 도체들(3A,4B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(420,421,430,431)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(400~403,410~413) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 37 실시예에 따른 적층 커패시터는 적층 커패시터(C12)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,421)의 개수 및 제 2 내부 접속 도체들(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 37 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 37 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 37 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)이 제 1 및 제 2 내부 접속 도체들(420,421)과 제 1 및 제 2 내부 접속 도체들(430,431) 사이에 배열된다. 따라서, 제 36 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C12)에서와 같이 배열되기 때문에, 제 37 실시예에 따른 적층 커패시터는 적층 커패시터(C12)에서와 같이 용이하게 제조될 수 있다. 제 37 실시예에 따른 적층 커패시터는 적층 커패시터(C12)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 37 실시예에 따른 적층 커패시터는 적층 커패시터(C12)에서와 같이 용이하게 탑재될 수 있다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(420,421) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되므로, 제 31 실시예에 따른 적층 커패시터는 희망하는 캐패시턴스 값(예컨대, 큰 값)을 얻으면서 등가 직렬 저항을 조정할 수 있다.
제 37 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(413)에 대향한다. 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(400)에 대향한다. 따라서, 제 37 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(421,430)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
제 37 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)은 제 1 및 제 2 내부 접속 도체들(420,430) 및 제 1 및 제 2 내부 접속 도체들(421,431) 사이에 배열된다. 따라서, 제 37 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C12)에 비해, 제 36 실시예에 따른 적층 커패시터는 등가 직 렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C12)에 비해, 제 36 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 38 실시예
도51 및 도52를 참조하여, 제 38 실시예에 따른 적층 커패시터(C13)의 구성을 설명한다. 제 38 실시예에 따른 적층 커패시터(C13)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 도51은 제 38 실시예에 따른 적층 커패시터의 투시도이다. 도52는 제 38 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L13)의 적층 방향에 평행한 측면들 가운데, 적층체(L13)의 적층 방향에 수직한 측면들(L13c,L13d)의 길이방향으로 신장한 측면인 제 1 측면(L13a) 상에, 제 1 단자 도체(3A), 제 2 외부 접속 도체(6A), 제 1 외부 접속 도체(5A), 및 제 2 단자 도체(4A)가 도51의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)가 제 1 측면(L13a) 상에서 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성되어 있다.
적층체(L13)의 적층 방향에 평행한 측면들 가운데, 적층체(L13)의 적층 방향에 수직한 측면들(L13c,L13d)의 길이방향으로 신장한 측면인 제 2 측면(L13b) 상에, 제 2 단자 도체(4B), 제 1 외부 접속 도체(5B), 제 2 외부 접속 도체(6B), 및 제 1 단자 도체(3B)가 도51의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 외부 접속 도체(5B) 및 제 2 외부 접속 도체(6B)가 제 2 측면(L13b) 상에서 제 2 단자 도체(3B) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성되어 있다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍들은 적층체(L13)의 중심축들 가운데 적층체(L13)의 적층 방향에 수직한 두 측면들(L13c,L13d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax13)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍은, 적층체(L13)의 제 1 측면(L13a) 및 제 2 측면(L13b)이 서로 대향하는 방향에 따라 서로 대향한다.
도52에 도시된 바와 같이, 적층체(L13)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L13) 내에서 적층된다.
리드 도체들(405A~408A)이 그들의 대응하는 제 1 내부 전극들(400~403)으로부터 신장하여 적층체(L13)의 제 1 측면(L13a)에 미친다. 리드 도체들(405B~408B)이 그들의 대응하는 제 1 내부 전극들(400~403)로부터 신장하여 적층체(L13)의 제 2 측면(L13b)에 미친다.
리드 도체들(415A~418A)이 그들의 대응하는 제 2 내부 전극들(410~413)으로부터 신장하여 적층체(L13)의 제 1 측면(L13a)에 미친다. 리드 도체들(415B~418B)이 그들의 대응하는 제 2 내부 전극들(410~413)로부터 신장하여 적층체(L13)의 제 2 측면(L13b)에 미친다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L13)의 제 1 측면(L13a)으로 인출된 제 2 및 제 4 도체 부분들(420B,420D), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L13)의 제 2 측면(L13b)으로 인출된 제 3 및 제 5 도체 부분(420C,420E)을 포함한다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L13)의 제 1 측면(L13a)으로 인출된 제 2 및 제 4 도체 부분들(430B,430D), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L13)의 제 2 측면(L13b)으로 인출된 제 3 및 5 도체 부분들(430C,430E)을 포함한다.
적층 커패시터(C13)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C13)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C13)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(420)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C13)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C13)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C13)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L13)의 대향하는 제 1 및 제 2 측면(L13a,L13b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L13)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C13)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C13)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C13)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C13)의 적층체(L13)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430) 사이에 배열되기 때문에, 적층 커패시터(C13)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C13)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C13)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 결과적으로, 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C13)에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)가 대응하는 적층체(L13)의 제 1 측면(L13a) 및 제 2 측면(L13b) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C13)에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)가 대응하는 적층체(L13)의 제 1 측면(L13a) 및 제 2 측면(L13b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C13)가 기판 등에 탑재될 때, 적층체(L13)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C13)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A, 3B~6B)과 중심축(Ax13)과의 위치 관계들 및 적층체(L13)의 제 1 측면(L13a) 및 제 2 측면(L13b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B)간의 위치 관계들로 인하여, 적층 커패시터(C13)는 용이하게 탑재될 수 있다.
제 39 실시예
도53을 참조하여, 제 39 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 39 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 38 실시예에 따른 적층 커패시터(C13)와 다르다. 도53은 제 39 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도53에 도시된 바와 같이, 제 39 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 39 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,430)을 통해 접속된다. 따라서 제 39 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 39 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(420)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 38 실시예에 따른 적층 커패시터(C13)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 39 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(430)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 38 실시예에 따른 적층 커패시터(C13)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 39 실시예에 따른 적층 커패시터는 제 38 실시예에 따른 적층 커패시터(C13)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,430)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(420,430)에 의해 제어되기 때문에, 제 39 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 39 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C13) 내에 배열되기 때문에, 제 39 실시예에 따른 적층 커패시터는 적층 커패시터(C13)에서와 같이 용이하게 제조될 수 있다. 제 39 실시예에 따른 적층 커패시터는 적층 커패시터(C13)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 39 실시예에 따른 적층 커패시터는 적층 커패시터(C13)에서와 같이 용이하게 탑재될 수 있다.
제 40 실시예
도54를 참조하여, 제 40 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 40 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 38 실시예에 따른 적층 커패시터(C13)와 다르다. 도54는 제 40 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도54에 도시된 바와 같이, 제 40 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 40 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 40 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403) 및 제 2 내부 전극들(410~413)이 제 1 및 제 2 내부 접속 도체들(420,430)와 제 1 및 제 2 내부 접속 도체들(421,431)의 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 40 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,421,430,431)을 통해 접속된다. 따라서 제 39 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(420,421) 및 제 2 내부 접속 도체들(430,431)의 개수는 적층체(C13)에서 보다 제 40 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(420,421,430,431)은 그들의 대응하는 단자 도체들(3A,4B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(420,421,430,431)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(400~403,410~413) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 40 실시예에 따른 적층 커패시터는 적층 커패시터(C13)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,421)의 개수 및 제 2 내부 접속 도체들(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 40 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 40 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 40 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)이 제 1 및 제 2 내부 접속 도체들(420,421)과 제 1 및 제 2 내부 접속 도체들(430,431) 사이에 배열된다. 따라서, 제 39 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C13)에서와 같이 배열되기 때문에, 제 40 실시예에 따른 적층 커패시터는 적층 커패시터(C13)에서와 같이 용이하게 제조될 수 있다. 제 40 실시예에 따른 적층 커패시터는 적층 커패시터(C13)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 40 실시예에 따른 적층 커패시터는 적층 커패시터(C13)에서와 같이 용이하게 탑재될 수 있다.
제 41 실시예
도55 및 도56을 참조하여, 제 41 실시예에 따른 적층 커패시터(C14)의 구성을 설명한다. 제 41 실시예에 따른 적층 커패시터(C14)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 도55는 제 41 실시예에 따른 적층 커패시터의 투시도이다. 도56은 제 41 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L14)의 적층 방향에 평행한 측면들 가운데, 적층체(L14)의 적층 방향에 수직한 측면들(L14c,L14d)의 길이방향으로 신장한 측면인 제 1 측면(L14a) 상에, 제 2 외부 접속 도체(6A), 제 1 단자 도체(3A), 제 2 단자 도체(4A), 및 제 1 외부 접속 도체(5A)가 도55의 좌측에서 우측방향으로 순차적으로 형성된다.
적층체(L14)의 적층 방향에 평행한 측면들 가운데, 적층체(L14)의 적층 방향에 수직한 측면들(L14c,L14d)의 길이방향으로 신장한 측면인 제 2 측면(L14b) 상에, 제 1 외부 접속 도체(5B), 제 2 단자 도체(4B), 제 1 단자 도체(3B) 및 제 2 외부 접속 도체(6B)가 도55의 좌측에서 우측방향으로 순차적으로 형성된다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍들은 적층체(L14)의 중심축들 가운데 적층체(L14)의 적층 방향에 수직한 두 측면들(L14c,L14d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax14)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍은, 적층체(L14)의 제 1 측면(L14a) 및 제 2 측면(L14b)이 서로 대향하는 방향에 따라 서로 대향한다.
도56에 도시된 바와 같이, 적층체(L14)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L14) 내에서 적층된다.
리드 도체들(405A~408A)이 그들의 대응하는 제 1 내부 전극들(400~403)으로부터 신장하여 적층체(L14)의 제 1 측면(L14a)에 미친다. 리드 도체들(405B~408B)이 그들의 대응하는 제 1 내부 전극들(400~403)로부터 신장하여 적층체(L14)의 제 2 측면(L14b)에 미친다.
리드 도체들(415A~418A)이 그들의 대응하는 제 2 내부 전극들(410~413)으로부터 신장하여 적층체(L14)의 제 1 측면(L14a)에 미친다. 리드 도체들(415B~418B)이 그들의 대응하는 제 2 내부 전극들(410~413)로부터 신장하여 적층체(L14)의 제 2 측면(L14b)에 미친다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L14)의 제 1 측면(L14a)으로 인출된 제 2 및 제 4 도체 부분들(420B,420D), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L14)의 제 2 측면(L14b)으로 인출된 제 3 및 제 5 도체 부분(420C,420E)을 포함한다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L14)의 제 1 측면(L14a)으로 인출된 제 2 및 제 4 도체 부분들(430B,430D), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L14)의 제 2 측면(L14b)으로 인출된 제 3 및 5 도체 부분들(430C,430E)을 포함한다.
적층 커패시터(C14)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C14)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C14)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(420)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C14)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C14)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C14)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L14)의 대향하는 제 1 및 제 2 측면(L14a,L14b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L14)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C14)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C14)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C14)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C14)의 적층체(L14)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430) 사이에 배열되기 때문에, 적층 커패시터(C14)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C14)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C14)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 결과적으로, 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C14)에서, 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체들(5A,5B)가 대응하는 적층체(L14)의 제 1 측면(L14a) 및 제 2 측면(L14b) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C14)에서, 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체들(6A,6B)가 대응하는 적층체(L14)의 제 1 측면(L14a) 및 제 2 측면(L14b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C14)가 기판 등에 탑재될 때, 적층체(L14)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C14)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A, 3B~6B)과 중심축(Ax14)과의 위치 관계들 및 적층체(L14)의 제 1 측면(L14a) 및 제 2 측면(L14b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B)간의 위치 관계들로 인하여, 적층 커패시터(C14)는 용이하게 탑재될 수 있다.
제 42 실시예
도57을 참조하여, 제 42 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 42 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 41 실시예에 따른 적층 커패시터(C14)와 다르다. 도57은 제 42 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도57에 도시된 바와 같이, 제 42 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 42 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,430)을 통해 접속된다. 따라서 제 42 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 42 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(420)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 41 실시예에 따른 적층 커패시터(C14)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 42 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(430)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 41 실시예에 따른 적층 커패시터(C14)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 42 실시예에 따른 적층 커패시터는 제 41 실시예에 따른 적층 커패시터(C14)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,430)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(420,430)에 의해 제어되기 때문에, 제 42 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 42 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C14) 내에 배열되기 때문에, 제 42 실시예에 따른 적층 커패시터는 적층 커패시터(C14)에서와 같이 용이하게 제조될 수 있다. 제 42 실시예에 따른 적층 커패시터는 적층 커패시터(C14)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 42 실시예에 따른 적층 커패시터는 적층 커패시터(C14)에서와 같이 용이하게 탑재될 수 있다.
제 43 실시예
도58을 참조하여, 제 43 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 43 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 41 실시예에 따른 적층 커패시터(C14)와 다르다. 도58은 제 43 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도58에 도시된 바와 같이, 제 43 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 43 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 43 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403) 및 제 2 내부 전극들(410~413)이 제 1 및 제 2 내부 접속 도체들(420,430)와 제 1 및 제 2 내부 접속 도체들(421,431)의 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 43 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,421,430,431)을 통해 접속된다. 따라서 제 43 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(420,421) 및 제 2 내부 접속 도체들(430,431)의 개수는 적층체(C14)에서 보다 제 43 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(420,421,430,431)은 그들의 대응하는 단자 도체들(3A,4B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(420,421,430,431)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(400~403,410~413) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 43 실시예에 따른 적층 커패시터는 적층 커패시터(C14)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,421)의 개수 및 제 2 내부 접속 도체들(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 43 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 43 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 43 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)이 제 1 및 제 2 내부 접속 도체들(420,421)과 제 1 및 제 2 내부 접속 도체들(430,431) 사이에 배열된다. 따라서, 제 42 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C14)에서와 같이 배열되기 때문에, 제 43 실시예에 따른 적층 커패시터는 적층 커패시터(C14)에서와 같이 용이하게 제조될 수 있다. 제 43 실시예에 따른 적층 커패시터는 적층 커패시터(C14)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 43 실시예에 따른 적층 커패시터는 적층 커패시터(C14)에서와 같이 용이하게 탑재될 수 있다.
제 44 실시예
도59 및 도60을 참조하여, 제 44 실시예에 따른 적층 커패시터(C15)의 구성을 설명한다. 제 44 실시예에 따른 적층 커패시터(C15)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 도59는 제 44 실시예에 따른 적층 커패시터의 투시도이다. 도60은 제 44 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L15)의 적층 방향에 평행한 측면들 가운데, 적층체(L15)의 적층 방향에 수직한 측면들(L15c,L15d)의 길이방향으로 신장한 측면인 제 1 측면(L15a) 상에, 제 1 외부 접속 도체(5A), 제 1 단자 도체(3A), 제 2 단자 도체(4A), 및 제 1 외부 접속 도체(5B)가 도59의 좌측에서 우측방향으로 순차적으로 형성된다.
적층체(L15)의 적층 방향에 평행한 측면들 가운데, 적층체(L15)의 적층 방향에 수직한 측면들(L15c,L15d)의 길이방향으로 신장한 측면인 제 2 측면(L15b) 상에, 제 2 외부 접속 도체(6A), 제 2 단자 도체(4B), 제 1 단자 도체(3B) 및 제 2 외부 접속 도체(6B)가 도59의 좌측에서 우측방향으로 순차적으로 형성된다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 동일한 측면 즉, 적층체(L15)의 제 1 측면(L15a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)가 동일한 측면, 즉 적층체(L15)의 제 2 측면(L15b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍들은 적층체(L15)의 중심축들 가운데 적층체(L15)의 적층 방향에 수직한 두 측면들(L15c,L15d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax15)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6B) 각각의 쌍은, 적층체(L15)의 제 1 측면(L15a) 및 제 2 측면(L15b)이 서로 대향하는 방향에 따라 서로 대향한다.
도60에 도시된 바와 같이, 적층체(L15)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L15) 내에서 적층된다.
리드 도체들(405A~408A)이 그들의 대응하는 제 1 내부 전극들(400~403)으로부터 신장하여 적층체(L15)의 제 1 측면(L15a)에 미친다. 리드 도체들(405B~408B)이 그들의 대응하는 제 1 내부 전극들(400~403)로부터 신장하여 적층체(L15)의 제 1 측면(L15a)에 미친다.
리드 도체들(415A~418A)이 그들의 대응하는 제 2 내부 전극들(410~413)으로부터 신장하여 적층체(L15)의 제 2 측면(L15b)에 미친다. 리드 도체들(415B~418B)이 그들의 대응하는 제 2 내부 전극들(410~413)로부터 신장하여 적층체(L15)의 제 2 측면(L15b)에 미친다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L15)의 제 1 측면(L15a)으로 인출된 제 2 제 4 및 제 5 도체 부분들(420B,420D,420E), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L15)의 제 2 측면(L15b)으로 인출된 제 3 도체 부분(420C)을 포함한다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L15)의 제 1 측면(L15a)으로 인출된 제 2 도체 부분들(430B), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L15)의 제 2 측면(L15b)으로 인출된 제 3~5 도체 부분들(430C~430E)을 포함한다.
적층 커패시터(C15)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C15)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C15)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(420)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C15)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C15)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C15)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L15)의 대향하는 제 1 및 제 2 측면(L15a,L15b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L15)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C15)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C15)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C15)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C15)의 적층체(L15)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430) 사이에 배열되기 때문에, 적층 커패시터(C15)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C15)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C15)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 결과적으로, 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C15)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L15)의 제 1 측면(L15a) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C15)에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)가 적층체(L15)의 제 2 측면(L15b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C15)가 기판 등에 탑재될 때, 적층체(L15)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C15)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A, 3B~6B)과 중심축(Ax15)과의 위치 관계들 및 적층체(L15)의 제 1 측면(L15a) 및 제 2 측면(L15b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B)간의 위치 관계들로 인하여, 적층 커패시터(C15)는 용이하게 탑재될 수 있다.
제 45 실시예
도61을 참조하여, 제 45 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 45 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 44 실시예에 따른 적층 커패시터(C15)와 다르다. 도61은 제 45 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도61에 도시된 바와 같이, 제 45 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 45 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,430)을 통해 접속된다. 따라서 제 45 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 45 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(420)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 44 실시예에 따른 적층 커패시터(C15)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 45 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(430)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 44 실시예에 따른 적층 커패시터(C15)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 45 실시예에 따른 적층 커패시터는 제 44 실시예에 따른 적층 커패시터(C15)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,430)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(420,430)에 의해 제어되기 때문에, 제 45 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 45 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C15) 내에 배열되기 때문에, 제 45 실시예에 따른 적층 커패시터는 적층 커패시터(C15)에서와 같이 용이하게 제조될 수 있다. 제 45 실시예에 따른 적층 커패시터는 적층 커패시터(C15)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 45 실시예에 따른 적층 커패시터는 적층 커패시터(C15)에서와 같이 용이하게 탑재될 수 있다.
제 46 실시예
도62를 참조하여, 제 46 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 46 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 44 실시예에 따른 적층 커패시터(C15)와 다르다. 도62는 제 46 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도62에 도시된 바와 같이, 제 46 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 46 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 46 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403) 및 제 2 내부 전극들(410~413)이 제 1 및 제 2 내부 접속 도체들(420,430)와 제 1 및 제 2 내부 접속 도체들(421,431)의 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 46 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,421,430,431)을 통해 접속된다. 따라서 제 46 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(420,421) 및 제 2 내부 접속 도체들(430,431)의 개수는 적층체(C15)에서 보다 제 46 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(420,421,430,431)은 그들의 대응하는 단자 도체들(3A,4B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(420,421,430,431)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(400~403,410~413) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 46 실시예에 따른 적층 커패시터는 적층 커패시터(C15)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,421)의 개수 및 제 2 내부 접속 도체들(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 46 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 46 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 46 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)이 제 1 및 제 2 내부 접속 도체들(420,421)과 제 1 및 제 2 내부 접속 도체들(430,431) 사이에 배열된다. 따라서, 제 45 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C15)에서와 같이 배열되기 때문에, 제 46 실시예에 따른 적층 커패시터는 적층 커패시터(C15)에서와 같이 용이하게 제조될 수 있다. 제 46 실시예에 따른 적층 커패시터는 적층 커패시터(C15)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 46 실시예에 따른 적층 커패시터는 적층 커패시터(C15)에서와 같이 용이하게 탑재될 수 있다.
제 47 실시예
도63 및 도64를 참조하여, 제 47 실시예에 따른 적층 커패시터(C16)의 구성을 설명한다. 제 47 실시예에 따른 적층 커패시터(C16)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 29 실시예에 따른 적층 커패시터(C10)와 다르다. 도63은 제 47 실시예에 따른 적층 커패시터의 투시도이다. 도64는 제 47 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L16)의 적층 방향에 평행한 측면들 가운데, 적층체(L16)의 적층 방향에 수직한 측면들(L16c,L16d)의 길이방향으로 신장한 측면인 제 1 측면(L16a) 상에, 제 1 외부 접속 도체(5A), 제 1 단자 도체(3A), 제 2 단자 도체(4A), 및 제 2 외부 접속 도체(6A)가 도63의 좌측에서 우측방향으로 순차적으로 형성된다.
적층체(L16)의 적층 방향에 평행한 측면들 가운데, 적층체(L16)의 적층 방향에 수직한 측면들(L16c,L16d)의 길이방향으로 신장한 측면인 제 2 측면(L16b) 상에, 제 1 외부 접속 도체(5B), 제 2 단자 도체(4B), 제 1 단자 도체(3B) 및 제 2 외부 접속 도체(6B)가 도63의 좌측에서 우측방향으로 순차적으로 형성된다.
따라서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 동일한 측면 즉, 적층체(L16)의 제 1 측면(L16a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 동일한 측면, 즉 적층체(L16)의 제 1 측면(L16a) 상에 서로 인접하도록 형성된다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍들은 적층체(L16)의 중심축들 가운데 적층체(L16)의 적층 방향에 수직한 두 측면들(L16c,L16d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax16)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍은, 적층체(L16)의 제 1 측면(L16a) 및 제 2 측면(L16b)이 서로 대향하는 방향에 따라 서로 대향한다.
도64에 도시된 바와 같이, 적층체(L16)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(420) 및 하나의 제 2 내부 접속 도체(430)가 적층체(L16) 내에서 적층된다.
리드 도체들(405A~408A)이 그들의 대응하는 제 1 내부 전극들(400~403)으로부터 신장하여 적층체(L16)의 제 1 측면(L16a)에 미친다. 리드 도체들(405B~408B)이 그들의 대응하는 제 1 내부 전극들(400~403)로부터 신장하여 적층체(L16)의 제 2 측면(L16b)에 미친다.
리드 도체들(415A~418A)이 그들의 대응하는 제 2 내부 전극들(410~413)으로부터 신장하여 적층체(L16)의 제 1 측면(L16a)에 미친다. 리드 도체들(415B~418B)이 그들의 대응하는 제 2 내부 전극들(410~413)로부터 신장하여 적층체(L16)의 제 2 측면(L16b)에 미친다.
제 1 내부 접속 도체(420)는 장방형 형태를 갖는 제 1 도체 부분(420A), 제 1 도체 부분(420A)으로부터 신장하여 적층체(L16)의 제 1 측면(L16a)으로 인출된 제 2 및 제 4 도체 부분들(420B,420D), 및 제 1 도체 부분(420A)으로부터 신장하여 적층체(L16)의 제 2 측면(L16b)으로 인출된 제 3 및 제 5 도체 부분(420C,420E)을 포함한다.
제 2 내부 접속 도체(430)는 장방형 형태를 갖는 제 1 도체 부분(430A), 제 1 도체 부분(430A)으로부터 신장하여 적층체(L16)의 제 1 측면(L16a)으로 인출된 제 2 및 제 4 도체 부분들(430B,430D), 및 제 1 도체 부분(430A)으로부터 신장하여 적층체(L16)의 제 2 측면(L16b)으로 인출된 제 3 및 제 5 도체 부분들(430C,430E)을 포함한다.
적층 커패시터(C16)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(400~403)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(420)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C16)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(410~413)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(430)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C16)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(420)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(430)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C16)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C16)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C16)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L16)의 제 1 및 제 2 측면(L16a,L16b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L16)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C16)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C16)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C16)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C16)의 적층체(L16)에서, 복수의 제 1 내부 전극들(400~403) 및 복수의 제 2 내부 전극들(410~413)이 제 1 내부 접속 도체(420) 및 제 2 내부 접속 도체(430) 사이에 배열되기 때문에, 적층 커패시터(C16)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C16)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C16)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 결과적으로, 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C16)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L16)의 제 1 측면(L16a) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C16)에서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 적층체(L16)의 제 1 측면(L16a) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C16)가 기판 등에 탑재될 때, 적층체(L16)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C16)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A, 3B~6B)과 중심축(Ax16)과의 위치 관계들 및 적층체(L16)의 제 1 측면(L16a) 및 제 2 측면(L16b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B)간의 위치 관계들로 인하여, 적층 커패시터(C16)는 용이하게 탑재될 수 있다.
제 48 실시예
도65를 참조하여, 제 48 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 48 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(420,430)의 위치들에 있어서, 제 47 실시예에 따른 적층 커패시터(C16)와 다르다. 도65는 제 48 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도65에 도시된 바와 같이, 제 48 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(420,430) 각 하나가 제 1 및 제 2 내부 전극들(400,401,410,411) 각 두 층들 및 제 1 및 제 2 내부 전극들(402,403,412,413) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(420)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 48 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,430)을 통해 접속된다. 따라서 제 48 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 48 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(420)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 47 실시예에 따른 적층 커패시터(C16)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 48 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(430)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 47 실시예에 따른 적층 커패시터(C16)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 48 실시예에 따른 적층 커패시터는 제 47 실시예에 따른 적층 커패시터(C16)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,430)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(420,430)에 의해 제어되기 때문에, 제 48 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(420)의 제 1 도체 부분(420A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 48 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C16) 내에 배열되기 때문에, 제 48 실시예에 따른 적층 커패시터는 적층 커패시터(C16)에서와 같이 용이하게 제조될 수 있다. 제 48 실시예에 따른 적층 커패시터는 적층 커패시터(C16)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 48 실시예에 따른 적층 커패시터는 적층 커패시터(C16)에서와 같이 용이하게 탑재될 수 있다.
제 49 실시예
도66을 참조하여, 제 49 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 49 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 47 실시예에 따른 적층 커패시터(C16)와 다르다. 도66는 제 49 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도66에 도시된 바와 같이, 제 49 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(400~403, 410~413)을 교대로 적층하여 구성된다.
제 49 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(420,421) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(430,431)이 적층된다. 제 49 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(400~403) 및 제 2 내부 전극들(410~413)이 제 1 및 제 2 내부 접속 도체들(420,430)와 제 1 및 제 2 내부 접속 도체들(421,431)의 사이에 배열된다.
제 1 내부 접속 도체(420)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(421)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(430)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(431)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 49 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(400~403,410~413)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(420,421,430,431)을 통해 접속된다. 따라서 제 49 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(420,421) 및 제 2 내부 접속 도체들(430,431)의 개수는 적층체(C16)에서 보다 제 49 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(420,421,430,431)은 그들의 대응하는 단자 도체들(3A,4B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(420,421,430,431)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(400~403,410~413) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 49 실시예에 따른 적층 커패시터는 적층 커패시터(C16)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(420,421)의 개수 및 제 2 내부 접속 도체들(430,431)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 49 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(421)의 제 1 도체 부분(421A)과 제 2 내부 접속 도체(430)의 제 1 도체 부분(430A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 49 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 49 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(400~403,410~413)이 제 1 및 제 2 내부 접속 도체들(420,421)과 제 1 및 제 2 내부 접속 도체들(430,431) 사이에 배열된다. 따라서, 제 48 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C16)에서와 같이 배열되기 때문에, 제 49 실시예에 따른 적층 커패시터는 적층 커패시터(C16)에서와 같이 용이하게 제조될 수 있다. 제 49 실시예에 따른 적층 커패시터는 적층 커패시터(C16)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 49 실시예에 따른 적층 커패시터는 적층 커패시터(C16)에서와 같이 용이하게 탑재될 수 있다.
제 50 실시예
도67 및 도68을 참조하여, 제 50 실시예에 따른 적층 커패시터(C17)의 구성을 설명한다. 도67은 제 50 실시예에 따른 적층 커패시터의 투시도이다. 도68은 제 50 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도67에 도시된 바와 같이, 제 50 실시예에 따른 적층 커패시터(C17)는 장방형의 평행육면체 형상을 갖는 적층체(L17), 적층체(L17)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 3개의) 제 1 단자 도체들(3A,3B,3C), 복수의(이 실시예에서는 3개의) 제 2 단자 도체들(4A,4B,4C), 복수의(이 실시예에서는 2개의) 제 1 외부 접속 도체들(5A,5B) 및 복수의(이 실시예에서는 2개의) 외부 접속 도체들(6A,6B)을 포함한다. 복수의 외부 도체들은 적층체(L17)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
제 1 단자 도체들(3A,3B), 제 2 단자 도체(4A) 및 제 1 외부 접속 도체들(5A,5B) 각각은 적층체(L17)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L17a) 상에 위치된다. 즉, 제 1 측면(L17a)은 적층체(L17)의 적층 방향에 수직한 측면들의 길이방향을 따라 신장하는 측면이다. 제 1 단자 도체들(3A,3B), 제 2 단자 도체(4A) 및 제 1 외부 접속 도체들(5A,5B)은, 도67의 좌측으로부터 우측으로 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 2 단자 도체(4A), 제 1 외부 접속 도체(5B), 제 1 단자 도체(3B)의 순서로 형성된다. 즉, 제 1 외부 접속 도체(5A)는 제 1 측면(L17a) 상에서 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다. 제 1 외부 접속 도체(5B)는 제 1 측면(L17a) 상에서 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다.
제 1 단자 도체(3C), 제 2 단자 도체(4B,4C) 및 제 2 외부 접속 도체들(6A,6B) 각각은 적층체(L17)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L17b) 상에 위치된다. 즉, 제 2 측면(L17b)은 제 1 측면(L17a)에 대향하고, 적층체(L17)의 적층 방향에 수직한 측면들의 길이방향을 따라 신장하는 측면이다. 제 1 단자 도체(3C), 제 2 단자 도체(4B,4C) 및 제 2 외부 접속 도체(6A,6B)는 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A), 제 1 외부 접속 도체(3C), 제 2 외부 접속 도체(6B), 제 2 단자 도체(4C)의 순서로 형성된다. 즉, 제 2 외부 접속 도체(6A)는 제 2 측면(L17b) 상에서 제 1 단자 도체(3C) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성된다. 제 2 외부 접속 도체(6B)는 제 2 측면(L17b) 상에서 제 1 단자 도체(3C) 및 제 2 단자 도체(4C) 사이에 위치되도록 형성된다.
제 2 단자 도체(4C)는, 적층체(L17)의 중심축들 중에서, 적층체(L17)의 적층 방향에 수직한 두 측면들(L17c,L17d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax17)을 중심으로 제 1 단자 도체(3A)에 축대칭되는 지점에 위치된다. 제 2 단자 도체(4B)는 적층체(L17)의 중심축(Ax17)을 중심으로 제 1 단자 도체(3B)에 축대칭되는 지점에 위치된다. 제 2 단자 도체(4A)는 적층체(L17)의 중심축(Ax17)을 중심으로 제 1 단자 도체(3C)에 축대칭되는 지점에 위치된다. 제 2 외부 접속 도체(6B)는 적층체(L17)의 중심축(Ax17)을 중심으로 제 1 외부 접속 도체(5A)에 축대칭되는 지점에 위치된다. 제 2 외부 접속 도체(6A)는 적층체(L17)의 중심축(Ax17)을 중심으로 제 1 외부 접속 도체(5B)에 축대칭되는 지점에 위치된다.
제 1 측면(L17a) 상에 형성된 제 1 단자 도체(3A) 및 제 2 측면(L17b) 상에 형성된 제 2 단자 도체(4B)는, 제 1 측면(L17a) 및 제 2 측면(L17b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 측면(L17a) 상에 형성된 제 1 단자 도체(3B) 및 제 2 측면(L17b) 상에 형성된 제 2 단자 도체(4C)는, 제 1 측면(L17a) 및 제 2 측면(L17b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 2 측면(L17b) 상에 형성된 제 1 단자 도체(3C) 및 제 1 측면(L17a) 상에 형성된 제 2 단자 도체(4A)는, 제 1 측면(L17a) 및 제 2 측면(L17b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 측면(L17a) 상에 형성된 제 1 외부 접속 도체(5A) 및 제 2 측면(L17b) 상에 형성된 제 2 외부 접속 도체(6A)는, 제 1 측면(L17a) 및 제 2 측면(L17b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 측면(L17a) 상에 형성된 제 1 외부 접속 도체(5B) 및 제 2 측면(L17b) 상에 형성된 제 2 외부 접속 도체(6B)는, 제 1 측면(L17a) 및 제 2 측면(L17b)이 서로 대향하는 방향을 따라 서로 대향한다.
도68에 도시된 바와 같이, 적층체(L17)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C17)에서, 유전체층들(10~20)은 그들의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L17) 내에서 적층된다. 적층체(L17) 내에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 내부 접속 도체들(460,470)의 두 층들의 일부인 제 1 내부 접속 도체(460)와 그 나머지 제 2 내부 접속 도체(470) 사이에서 배열된다.
제 1 내부 전극들(440~443) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 1 내부 전극들(440~443)은 적층체(L17) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 1 내부 전극들(440~443)은 적층체(L17)의 제 1 측면(L17a)에 이르도록 신장하는 리드 도체들(445A~448A,445B~448B)과 함께 형성된다.
리드 도체들(445A,445B) 각각이 제 1 내부 전극(440)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 1 측면(L17a)에 미친다. 리드 도체들(446A,446B) 각각이 제 1 내부 전극(441)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 1 측면(L17a)에 미친다. 리드 도체들(447A,447B) 각각이 제 1 내부 전극(442)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 1 측면(L17a)에 미친다. 리드 도체들(448A,448B) 각각이 제 1 내부 전극(443)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 1 측면(L17a)에 미친다.
제 1 내부 전극(440)은 리드 도체들(445A,445B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(441)은 리드 도체들(446A,446B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(442)은 리드 도체들(447A,447B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제 1 내부 전극(443)은 리드 도체들(448A,448B)을 통해 제 1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(440~443)이 제 1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(450~453) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(450~453)은 적층체(L17) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 2 내부 전극들(450~453)은 적층체(L17)의 제 2 측면(L17b)에 이르도록 신장하는 리드 도체들(455A~458A,455B~458B)과 함께 형성된다.
리드 도체들(455A,455B)이 제 2 내부 전극(450)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 2 측면(L17b)에 미친다. 리드 도체들(456A,456B)이 제 2 내부 전극(451)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 2 측면(L17b)에 미친다. 리드 도체들(457A,457B)이 제 2 내부 전극(452)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 2 측면(L17b)에 미친다. 리드 도체들(458A,458B) 각각이 제 2 내부 전극(453)과 일체로 형성되어, 그로부터 신장하여 적층체(L17)의 제 2 측면(L17b)에 미친다.
제 2 내부 전극(450)은 리드 도체들(455A,455B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(451)은 리드 도체들(456A,456B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(452)은 리드 도체들(457A,457B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제 2 내부 전극(453)은 리드 도체들(458A,458B)을 통해 제 2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(450~453)이 제 2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(460)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L17)의 제 1 측면(L17a)으로 인출된 제 2, 제 3, 제 5 및 제 6 도체 부분들(460B,460C,460E,460F), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L17)의 제 2 측면(L17b)으로 인출된 제 4 도체 부분(460D)을 포함한다. 제 1 도체 부분(460A)은 그것의 길이방향 축이 적층체(L17)의 제 1 및 제 2 측면들(L17a,L17b)에 평행하도록 배열된다.
제 1 내부 접속 도체(460)의 제 2, 제 3, 제 5 및 제 6 도체 부분들(460B,460C,460E,460F)은, 도68의 좌측에서 우측 방향으로 제 2 도체 부분(460B), 제 5 도체 부분(460E), 제 6 도체 부분(460F) 및 제 3 도체 부분(460C)의 순서가 되도록 배열된다. 제 2 도체 부분(460B), 제 3 도체 부분(460C), 제 4 도체 부분(460D), 제 5 도체 부분(460E) 및 제 6 도체 부분(460F)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 단자 도체(3C), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 전기적으로 각각 접속된다. 결과적으로, 제 1 내부 접속 도체(460)는 제 1 단자 도체들(3A~3C) 및 제 1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L17)의 제 1 측면(L17a)으로 인출된 제 2 도체 부분(470B), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L17)의 제 2 측면(L17b)으로 인출된 제 3~6 도체 부분(470C~470F)을 포함한다. 제 1 도체 부분(470A)은 그것의 길이방향 축이 적층체(L17)의 제 1 및 제 2 측면들(L17a,L17b)에 평행하도록 배열된다.
제 2 내부 접속 도체(470) 내의 제 3~6 도체 부분들(470C~470F)은 도68의 좌측에서 우측 방향으로 제 3 도체 부분(470C), 제 5 도체 부분(470E), 제 6 도체 부분(470F) 및 제 4 도체 부분(470D)의 순서가 되도록 배열된다. 제 2 도체 부분(470B), 제 3 도체 부분(470C), 제 4 도체 부분(470D), 제 5 도체 부분(470E) 및 제 6 도체 부분(470F)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 단자 도체(4C), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 전기적으로 각각 접속된다. 결과적으로, 제 2 내부 접속 도체(470)는 제 2 단자 도체들(4A~4C) 및 제 2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(453)에 대향하는 영역이다. 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(440)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(460,470)은, 적층체(L17)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L17) 내에 적층된다. 상세하게는, 제 1 및 제 2 내부 접속 도체들(460,470)은, 적층체(L17)가 유전체층(12)을 사이에 두고 서로 이웃하는 제 1 내부 전극(440) 및 제 2 내부 전극(450)을 포함하도록, 적층체(L17) 내에 적층된다. 즉, 적층체(L17)에서, 제 1 및 제 2 내부 접속 도체들(460,470)은 적층체(L17)의 제 1 및 제 2 내부 전극들(440,450)의 하나의 세트의 외측에 배열된다.
적층 커패시터(C17)에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C17)에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C17)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3C) 및 제 2 단자 도체들(4A~4C)에 직접 접속되는 제 1 및 제 2 내부 접속 도체(460,470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C17)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C17)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C17)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3C,4A~4C) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L17)의 제 1 및 제 2 측면(L17a,L17b) 중 어느 하나에 형성된다. 따라서, 적층 커패시터(C17)에서, 모든 외부 접속 도체들(제 1 단자 도체들(3A~3C); 제 2 단자 도체들(4A~4C); 제 1 외부 접속 도체들(5A,5B); 및 제 2 외부 접속 도체들(6A,6B))이 적층체(L17)의 대향하는 두 측면들(L17a,L17b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 3개 이상의 측면에서 형성되는 경우에 비하여, 적층 커패시터(C17)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C17)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)는 적층체(L17) 내에서 유전체층(19)을 사이에 두고 적층 방향으로 제 2 내부 전극(453)에 대향하는 제 1 도체 부분(460A)을 갖는다. 따라서, 제 1 내부 접속 도체(460)는 또한 적층 커패시터(C17)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C17)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 2 내부 접속 도체(470)는 적층체(L17) 내에서 유전체층(11)을 사이에 두고 적층 방향으로 제 1 내부 전극(440)에 대향하는 제 1 도체 부분(470A)을 갖는다. 따라서, 제 2 내부 접속 도체(470)는 또한 적층 커패시터(C17)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C17)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C17)의 적층체(L17)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 내부 접속 도체들(460,470)의 부분(제 1 내부 접속 도체(460)) 및 그 나머지(제 2 내부 접속 도체(470)) 사이에 배열된다. 따라서, 적층 커패시터(C17)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C17)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3C)이 랜드 패턴들에 직접 접속되고, 제 2 단자 도체들(4A~4C) 제 1 단자 도체들(3A~3C)와 접속된 랜드 패턴들의 극성과 다른 극성을 갖는 랜드 패턴에 직접 접속되고, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)이 어떠한 랜드 패턴들에도 직접 접속되지 않도록 적층 커패시터(C17)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류와 제 1 단자 도체(3C) 및 제 2 단자 도체(4B) 사이에 흐르는 전류는 제 1 및 제 2 측면들(L17a,L17b)이 서로 대향하는 방향을 따라 서로 반대 방향으로 향한다. 따라서, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이를 흐르는 전류에 기인한 자기장과 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이를 흐르는 전류에 기인한 자기장은 상쇄된다.
적층 커패시터(C17)가 전술한 바와 같이 기판 등에 탑재될 때, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류와 제 1 단자 도체(3B) 및 제 2 단자 도체(4C) 사이에 흐르는 전류가 제 1 및 제 2 측면들(L17a,L17b)이 서로 대향하는 방향을 따라 서로 반대 방향을 향한다. 이로 인하여, 적층 커패시터(C17)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C17)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5B)가 적층체(L17)의 제 1 측면(L17a) 상에 서로 인접하도록 형성되고, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5B)가 적층체(L17)의 제 1 측면(L17a) 상에 서로 인접하도록 형성된다. 따라서, 제 1 단자 도체들(3A~3C)이 랜드 패턴들에 직접 접속되고, 제 1 외부 접속 도체들(5A,5B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C17)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다.
즉, 제 1 단자 도체(3A) 및 제 1 내부 접속 도체(460)(제 1 내부 접속 도체(460) 내의 제 2 도체 부분(460B)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5A) 및 제 1 내부 전극(460)(제 1 내부 접속 도체(460)의 제 5 도체 부분(460E)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 제 1 단자 도체(3B) 및 제 1 내부 접속 도체(460)(제 1 내부 접속 도체(460) 내의 제 3 도체 부분(460C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5B) 및 제 1 내부 전극(460)(제 1 내부 접속 도체(460)의 제 6 도체 부분(460F)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 적층 커패시터(C17)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 1 단자 도체 및 제 1 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C17)에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)가 적층체(L17)의 제 2 측면(L17b) 상에 서로 인접하도록 형성되고, 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B)가 적층체(L17)의 제 2 측면(L17b) 상에 서로 인접하도록 형성된다. 따라서, 제 2 단자 도체들(4A~4C)이 랜드 패턴들에 직접 접속되고, 제 2 외부 접속 도체들(6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C17)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다.
즉, 제 2 단자 도체(4B) 및 제 2 내부 접속 도체(470)(제 2 내부 접속 도체(470) 내의 제 3 도체 부분(470C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체(6A) 및 제 2 내부 전극(470)(제 2 내부 접속 도체(470)의 제 5 도체 부분(470E)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 또한, 제 2 단자 도체(4C) 및 제 2 내부 접속 도체(470)(제 2 내부 접속 도체(470) 내의 제 4 도체 부분(470D)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체(6B) 및 제 2 내부 전극들(450~453)(리드 도체들(455B~458B)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체(6B)와 제 2 내부 접속 도체(470)(제 2 내부 접속 도체(470)의 제 6 도체 부분(470F)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 적층 커패시터(C17)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 2 단자 도체 및 제 2 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C17)에서, 제 1 단자 도체(3A)와 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4B), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 쌍들 각각은 적층체(L17)의 중심축(Ax17)을 중심으로 서로에 대칭되는 위치들에 형성된다. 따라서, 기판 등에서 적층 커패시터(C17)가 중심축(Ax17)을 중심으로 180도 회전되는 때라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 상태는 변화하지 않는다.
또한, 적층 커패시터(C17)에서, 제 1 단자 도체(3A)와 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4C), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6B)는, 적층체(L17)의 제 1 측면(L17a) 및 제 2 측면(L17b)의 대향 방향으로 서로 대향한다. 따라서, 적층 커패시터(C17)가 기판 등에 거꾸로 반대 측면에 탑재되더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다.
적층 커패시터(C17)가 적층체(L17)의 측면들(L17a,L17b)에 수직한 축을 중심으로 반대로 돌려지더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다.
단자 도체들(3A~3C,4A~4C) 및 외부 접속 도체들(5A,5B,6A,6B)이 전술한 바와 같이 배열되기 때문에, 적층 커패시터(C17)는 다양한 탑재 방향들에 따라 탑재될 수 있다. 따라서 적층 커패시터(C17)는 용이하게 탑재될 수 있다.
제 51 실시예
도69를 참조하여, 제 51 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 51 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도69는 제 51 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도69에 도시된 바와 같이, 제 51 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 51 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각각은, 적층체가 적층 방향으로 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들(예컨대, 개재하는 유전체층(11)을 갖는 제 1 및 제 2 내부 전극들(440,450))의 적어도 하나의 세트를 포함하도록 적층체 내에 적층된다.
제 51 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 접속된다. 또한, 제 51 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 접속된다. 이에 의해, 제 51 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3C)을 고려할 때, 제 51 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A~3B)에 접속되는 방법에 있어서, 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 제 50 실시예에 따른 적층 커패시터(C17)에서, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각은 제 1 내부 접속 도체(460)에 직렬로 접속되어 제 1 단자 도체들(3A~3C)에 접속된다. 반면, 제 51 실시예에 따른 적층 커패시터에서는, 제 1 외부 접속 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 제 1 내부 접속 도체(460)에서 분리되어, 각각의 제 1 단자 도체들(3A~3C)에 병렬로 접속된다.
제 2 단자 도체들(4A~4C)을 고려할 때, 제 51 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A~4C)에 접속되는 방법에 있어서, 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 제 50 실시예에 따른 적층 커패시터(C17)에서, 제 2 외부 접속 도체들(6A,6B)의 저항 성분들 각각은 제 2 내부 접속 도체(470)에 직렬로 접속되어 제 2 단자 도체들(4A~4C)에 접속된다. 반면, 제 51 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 제 2 내부 접속 도체(470)에서 분리되어, 각각의 제 2 단자 도체들(4A~4C)에 병렬로 접속된다.
따라서, 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 51 실시예에 따른 적층 커패시터는 제 50 실시예에 따른 적층 커패시터(C17)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A~3C)에 직접 접속된 제 1 내부 접속 도체(460) 및 제 2 단자 도체들(4A~4C)에 직접 접속된 제 2 내부 접속 도체(470)의 위치를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 51 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 51 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A~3C,4A~4C)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 제 51 실시예에 따른 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 51 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(451)에 대향한다. 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(442)에 대향한다. 따라서, 제 51 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C17)와 같이, 제 51 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C17)와 같이, 제 51 실시예에 따 른 적층 커패시터는 용이하게 탑재될 수 있다.
제 52 실시예
도70을 참조하여, 제 52 실시예에 따른 적층 커패시터의 구성을 설명한다. 도52 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도70은 도52 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도70에 도시된 바와 같이, 도52 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층하여 구성된다.
도52 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 도52 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443)의 4개 층들 및 제 2 내부 전극들(450~453)의 4개 층들이, 복수의 내부 접속 도체들(460,461,470,471)의 일부인 제 1 및 제 2 내부 접속 도체들(460,470) 및 그 나머지 제 1 및 제 2 내부 접속 도체들(461,471)의 각 하나 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 내부 접속 도체(461)는 장방형 형태를 갖는 제 1 도체 부분(461A) 및 제 1 도체 부분(461A)으로부터 신장하여 적층체(L17)의 측면들로 인출된 제 2~6 도체 부분들(461B~461F)을 포함한다. 제 1 내부 접속 도체(461)의 제 2~6 도체 부분들(461B~461F)은 신장하여, 제 1 내부 접속 도체(460)의 제 2~6 도체 부분들(460B~460F)이 인출되는 각각의 측면들에 대응하는 측면으로 인출된다.
제 2 도체 부분(461B), 제 3 도체 부분(461C), 제 4 도체 부분(461D), 제 5 도체 부분(461E) 및 제 6 도체 부분(461F)은 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 단자 도체(3C), 제 1 외부 접속 도체(5A) 및 제 1 외부 접속 도체(5B)에 전기적으로 각각 접속된다. 결과적으로, 제 1 내부 접속 도체(461)는 제 1 단자 도체들(3A~3C) 및 제 1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제 2 내부 접속 도체(471)는 장방형 형태를 갖는 제 1 도체 부분(471A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L17)의 측면들로 인출된 제 2~6 도체 부분들(471B~471F)을 포함한다. 제 2 내부 접속 도체(471)의 제 2~6 도체 부분들(471B~471F)은 신장하여, 제 2 내부 접속 도체(470)의 제 2~6 도체 부분들(470B~470F)이 인출되는 각각의 측면들에 대응하는 측면들로 인출된다.
제 2 도체 부분(471B), 제 3 도체 부분(471C), 제 4 도체 부분(471D), 제 5 도체 부분(471E) 및 제 6 도체 부분(471F)은 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 단자 도체(4C), 제 2 외부 접속 도체(6A) 및 제 2 외부 접속 도체(6B)에 전기적으로 각각 접속된다. 결과적으로, 제 2 내부 접속 도체(471)는 제 2 단자 도체들(4A~4C) 및 제 2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
도52 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,461,470,471)은, 적층체가 적층 방향으로 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체 내에 적층된다.
도52 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460,461)를 통해 접속된다. 또한, 도52 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470,471)를 통해 접속된다. 결과적으로, 도52 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C17)와 비교해 볼 때, 도52 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(460,461)을 가지며, 제 1 내부 접속 도체들(460,461)은 그들의 대응하는 제 1 단자 도체들(3A~3C)에 병렬로 접속된다. 제 1 내부 접속 도체들(460,461)의 개수가 더 많기 때문에, 제 1 단자 도체들(3A~3C)과 제 1 내부 전극들(440~443) 사이의 전류 경로들의 개수도 증가한다. 한편, 도52 실시예에 따른 적층 커패시터는 적층 커패시터(C17) 보다 더 많은 제 2 내부 접속 도체들(470,471)을 가지며, 제 2 내부 접속 도체들(470,471)은 그들의 대응하는 제 2 단자 도체들(4A~4C)에 병렬로 접속된다. 제 2 내부 접속 도체들(470,471)의 개수가 더 많기 때문에, 제 2 단자 도체들(4A~4C)과 제 2 내부 전극들(450~453) 사이의 전류 경로들의 개수도 증가한다. 따라서, 도52 실시예에 따른 적층 커패시터는 적층 커패시터(C17) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A~3C)에 직접 접속된 제 1 내부 접속 도체(460,461) 및 제 2 단자 도체들(4A~4C)에 직접 접속된 제 2 내부 접속 도체(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되므로, 제 31 실시예에 따른 적층 커패시터는 희망하는 캐패시턴스 값(예컨대, 큰 값)을 얻으면서 등가 직렬 저항을 조정할 수 있다.
도52 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A~3C,4A~4C)과 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(453)에 대향한다. 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(440)에 대향한다. 따라서, 도52 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(461,470)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
도52 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)은 제 1 및 제 2 내부 접속 도체들(460,470) 및 제 1 및 제 2 내부 접속 도체들(461,471) 사이에 배열된다. 따라서, 도52 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C17)에 비해, 도52 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C17)에 비해, 도52 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 53 실시예
도71 및 도72를 참조하여, 제 53 실시예에 따른 적층 커패시터(C18)의 구성을 설명한다. 제 53 실시예에 따른 적층 커패시터(C18)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도71은 제 53 실시예에 따른 적층 커패시터의 투시도이다. 도72는 제 53 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L18)의 적층 방향에 평행한 측면들 가운데, 적층체(L18)의 적층 방향에 수직한 측면들(L18c,L18d)의 길이방향으로 신장한 측면인 제 1 측면(L18a) 상에, 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A), 제 1 단자 도체(3A), 제 1 외부 접속 도체(5B) 및 제 2 단자 도체(4B)가 도71의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 측면(L18a) 상에, 제 1 외부 접속 도체(5A)가 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성되고, 제 1 외부 접속 도체(5B)가 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성된다.
적층체(L18)의 적층 방향에 평행한 측면들 가운데, 적층체(L18)의 적층 방향에 수직한 측면들(L18c,L18d)의 길이방향으로 신장한 측면인 제 2 측면(L18b) 상에, 제 1 단자 도체(3B), 제 2 외부 접속 도체(6A), 제 2 단자 도체(4C), 제 2 외부 접속 도체(6B) 및 제 1 단자 도체(3C)가 도71의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 2 측면(L18b) 상에, 제 2 외부 접속 도체(6A)가 제 1 단자 도체(3B) 및 제 2 단자 도체(4C) 사이에 위치되도록 형성되고, 제 2 외부 접속 도체(6B)가 제 1 단자 도체(3C) 및 제 2 단자 도체(4C) 사이에 위치되도록 형성된다.
따라서, 제 1 단자 도체(3A)와 제 1 외부 접속 도체(5A), 및 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5B) 각각의 쌍이 동일한 측면, 즉 적층체(L18)의 제 1 측면(L18a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4C)와 제 2 외부 접속 도체(6A), 및 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B) 각각의 쌍이 동일한 측면, 즉 적층체(L18)의 제 2 측면(L18b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4B), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍이 적층체(L18)의 중심축들 가운데 적층체(L18)의 적층 방향에 수직한 두 측면들(L18c,L18d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax18)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 제 1 단자 도체(3C)와 제 2 단자 도체(4B), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6B) 각각의 쌍은, 적층체(L18)의 제 1 측면(L18a) 및 제 2 측면(L18b)이 서로 대향하는 방향에 따라 서로 대향한다.
도72에 도시된 바와 같이, 적층체(L18)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L18) 내에서 적층된다.
리드 도체들(445A~448A)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L18)의 제 1 측면(L18a)에 미친다. 리드 도체들(445B~448B)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L18)의 제 1 측면(L18a)에 미친다.
리드 도체들(455A~458A)이 그들의 대응하는 제 2 내부 전극들(450~453)으로부터 신장하여 적층체(L18)의 제 2 측면(L18b)에 미친다. 리드 도체들(455B~458B)이 그들의 대응하는 제 2 내부 전극들(450~453)로부터 신장하여 적층체(L18)의 제 2 측면(L18b)에 미친다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L18)의 제 1 측면(L18a)으로 인출된 제 2, 제 5 및 제 6 도체 부분들(460B,460E,460F), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L18)의 제 2 측면(L18b)으로 인출된 제 3 및 제 4 도체 부분(460C,460D)을 포함한다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L18)의 제 1 측면(L18a)으로 인출된 제 2 및 제 3 도체 부분들(470B,470C), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L18)의 제 2 측면(L18b)으로 인출된 제 4, 제 5 및 제 6 도체 부분들(470D,470E,470F)을 포함한다.
적층 커패시터(C18)에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C18)에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C18)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3C)에 직접 접속되는 제 1 내부 접속 도체(460)의 개수 및 제 2 단자 도체들(4A~4C)에 직접 접속되는 제 2 내부 접속 도체(470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C18)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C18)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C18)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3C,4A~4C) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L18)의 제 1 및 제 2 측면(L18a,L18b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L18)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C18)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C18)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C18)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C18)의 적층체(L18)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470) 사이에 배열되기 때문에, 적층 커패시터(C18)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C18)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3C) 및 제 2 단자 도체들(4A~4C)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C18)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 또한, 적층 커패시터(C18)가 전술한 바와 같이 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C18)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C18)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체들(5A,5B)이 적층체(L18)의 제 1 측면(L18a) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C18)에서, 제 2 단자 도체(4C) 및 제 2 외부 접속 도체들(6A,6B)이 적층체(L18)의 제 2 측면(L18b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A~3C,4A~4C)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C18)가 기판 등에 탑재될 때, 적층체(L18)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C18)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A,3B~6B,3C,4C)과 중심축(Ax16)과의 위치 관계들 및 적층체(L18)의 제 1 측면(L18a) 및 제 2 측면(L18b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B,3C,4C)간의 위치 관계들로 인하여, 적층 커패시터(C18)는 용이하게 탑재될 수 있다.
제 54 실시예
도73을 참조하여, 제 54 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 54 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 53 실시예에 따른 적층 커패시터(C18)와 다르다. 도73은 제 54 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도73에 도시된 바와 같이, 제 54 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 54 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 제 1 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,470)을 통해 접속된다. 따라서 제 54 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3C)을 고려할 때, 제 54 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(460)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A~3C)에 접속되는 방법에 있어서, 제 53 실시예에 따른 적층 커패시터(C18)와 다르다. 또한, 제 2 단자 도체들(4A~4C)을 고려할 때, 제 54 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(470)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A~4C)에 접속되는 방법에 있어서, 제 53 실시예에 따른 적층 커패시터(C18)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 54 실시예에 따른 적층 커패시터는 제 53 실시예에 따른 적층 커패시터(C18)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,470)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(460,470)에 의해 제어되기 때문에, 제 54 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 54 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C18) 내에 배열되기 때문에, 제 54 실시예에 따른 적층 커패시터는 적층 커패시터(C18)에서와 같이 용이하게 제조될 수 있다. 제 54 실시예에 따른 적층 커패시터는 적층 커패시터(C18)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 54 실시예에 따른 적층 커패시터는 적층 커패시터(C18)에서와 같이 용이하게 탑재될 수 있다.
제 55 실시예
도74를 참조하여, 제 55 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 55 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 53 실시예에 따른 적층 커패시터(C18)와 다르다. 도74는 제 55 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도74에 도시된 바와 같이, 제 55 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층하여 구성된다.
제 55 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 제 55 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443) 및 제 2 내부 전극들(450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)와 제 1 및 제 2 내부 접속 도체들(461,471)의 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 55 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,461,470,471)을 통해 접속된다. 따라서 제 55 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(460,461) 및 제 2 내부 접속 도체들(470,471)의 개수는 적층체(C18)에서 보다 제 55 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(460,461,470,471)은 그들의 대응하는 단자 도체들(3A~3C,4A~4C)에 병렬로 접속된다. 내부 접속 도체들(460,461,470,471)의 개수가 더 많기 때문에, 단자 도체들(3A~3C,4A~4C) 및 내부 전극들(440~443,450~453) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 55 실시예에 따른 적층 커패시터는 적층 커패시터(C18)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,461)의 개수 및 제 2 내부 접속 도체들(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 55 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 55 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 55 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)이 제 1 및 제 2 내부 접속 도체들(460,461)과 제 1 및 제 2 내부 접속 도체들(470,471) 사이에 배열된다. 따라서, 제 54 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C18)에서와 같이 배열되기 때문에, 제 55 실시예에 따른 적층 커패시터는 적층 커패시터(C18)에서와 같이 용이하게 제조될 수 있다. 제 55 실시예에 따른 적층 커패시터는 적층 커패시터(C18)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 55 실시예에 따른 적층 커패시터는 적층 커패시터(C18)에서와 같이 용이하게 탑재될 수 있다.
제 56 실시예
도75 및 도76을 참조하여, 제 56 실시예에 따른 적층 커패시터(C19)의 구성을 설명한다. 제 56 실시예에 따른 적층 커패시터(C19)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도75는 제 56 실시예에 따른 적층 커패시터의 투시도이다. 도76은 제 56 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L19)의 적층 방향에 평행한 측면들 가운데, 적층체(L19)의 적층 방향에 수직한 측면들(L19c,L19d)의 길이방향으로 신장한 측면인 제 1 측면(L19a) 상에, 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A) 및 제 1 단자 도체(3B)가 도75의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 측면(L19a) 상에, 제 1 외부 접속 도체(5A)가 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성되고, 제 2 외부 접속 도체(6A)가 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다.
적층체(L19)의 적층 방향에 평행한 측면들 가운데, 적층체(L19)의 적층 방향에 수직한 측면들(L19c,L19d)의 길이방향으로 신장한 측면인 제 2 측면(L19b) 상에, 제 2 단자 도체(4B), 제 2 외부 접속 도체(6B), 제 1 단자 도체(3C), 제 1 외부 접속 도체(5B) 및 제 2 단자 도체(4C)가 도75의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 2 측면(L19b) 상에, 제 1 외부 접속 도체(5B)가 제 1 단자 도체(3C) 및 제 2 단자 도체(4C) 사이에 위치되도록 형성되고, 제 2 외부 접속 도체(6B)가 제 1 단자 도체(3C) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성된다.
따라서, 제 1 단자 도체(3A)와 제 1 외부 접속 도체(5A) 쌍이 동일한 측면, 즉 적층체(L19)의 제 1 측면(L19a) 상에 서로 인접하도록 형성된다. 제 1 단자 도체(3C)와 제 1 외부 접속 도체(5B) 쌍이 동일한 측면, 즉 적층체(L19)의 제 2 측면(L19b) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4A)와 제 2 외부 접속 도체(6A) 쌍이 동일한 측면, 즉 적층체(L19)의 제 1 측면(L19a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4B)와 제 2 외부 접속 도체(6B) 쌍이 동일한 측면, 즉 적층체(L19)의 제 2 측면(L19b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4B), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체들(5A,5B) 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍이 적층체(L19)의 중심축들 가운데 적층체(L19)의 적층 방향에 수직한 두 측면들(L19c,L19d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax19)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4C), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6B) 각각의 쌍은, 적층체(L19)의 제 1 측면(L19a) 및 제 2 측면(L19b)이 서로 대향하는 방향에 따라 서로 대향한다.
도76에 도시된 바와 같이, 적층체(L19)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L19) 내에서 적층된다.
리드 도체들(445A~448A)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L19)의 제 1 측면(L19a)에 미친다. 리드 도체들(445B~448B)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L19)의 제 2 측면(L19b)에 미친다.
리드 도체들(455A~458A)이 그들의 대응하는 제 2 내부 전극들(450~453)으로부터 신장하여 적층체(L19)의 제 1 측면(L19a)에 미친다. 리드 도체들(455B~458B)이 그들의 대응하는 제 2 내부 전극들(450~453)로부터 신장하여 적층체(L19)의 제 2 측면(L19b)에 미친다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L19)의 제 1 측면(L19a)으로 인출된 제 2, 제 3 및 제 5 도체 부분들(460B,460C,460E), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L19)의 제 2 측면(L19b)으로 인출된 제 4 및 제 6 도체 부분(460D,460F)을 포함한다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L19)의 제 1 측면(L19a)으로 인출된 제 2 및 제 5 도체 부분들(470B,470E), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L19)의 제 2 측면(L19b)으로 인출된 제 3, 제 4 및 제 6 도체 부분들(470C,470D,470F)을 포함한다.
적층 커패시터(C19)에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C19)에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C19)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3C)에 직접 접속되는 제 1 내부 접속 도체(460)의 개수 및 제 2 단자 도체들(4A~4C)에 직접 접속되는 제 2 내부 접속 도체(470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C19)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C19)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C19)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3C,4A~4C) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L19)의 제 1 및 제 2 측면(L19a,L19b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L19)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C19)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C19)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C19)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C19)의 적층체(L19)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470) 사이에 배열되기 때문에, 적층 커패시터(C19)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C19)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3C) 및 제 2 단자 도체들(4A~4C)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C19)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 또한, 적층 커패시터(C19)가 전술한 바와 같이 탑재될 때, 제 1 단자 도체(3B) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C19)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C19)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L19)의 제 1 측면(L19a) 상에 서로 인접하도록 형성된다. 제 1 단자 도체(3C) 및 제 1 외부 접속 도체(5B)가 적층체(L19)의 제 2 측면(L19b) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C19)에서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 적층체(L19)의 제 1 측면(L19a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6B)가 적층체(L19)의 제 2 측면(L19b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A~3C,4A~4C)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C19)가 기판 등에 탑재될 때, 적층체(L19)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C19)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A,3B~6B,3C,4C)과 중심축(Ax16)과의 위치 관계들 및 적층체(L19)의 제 1 측면(L19a) 및 제 2 측면(L19b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B,3C,4C)간의 위치 관계들로 인하여, 적층 커패시터(C19)는 용이하게 탑재될 수 있다.
제 57 실시예
도77을 참조하여, 제 57 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 57 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 56 실시예에 따른 적층 커패시터(C19)와 다르다. 도77은 제 57 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도77에 도시된 바와 같이, 제 57 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 57 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 제 1 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,470)을 통해 접속된다. 따라서 제 57 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3C)을 고려할 때, 제 57 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(460)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A~3C)에 접속되는 방법에 있어서, 제 56 실시예에 따른 적층 커패시터(C19)와 다르다. 또한, 제 2 단자 도체들(4A~4C)을 고려할 때, 제 57 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(470)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A~4C)에 접속되는 방법에 있어서, 제 56 실시예에 따른 적층 커패시터(C19)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 57 실시예에 따른 적층 커패시터는 제 56 실시예에 따른 적층 커패시터(C19)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,470)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(460,470)에 의해 제어되기 때문에, 제 57 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 57 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C19) 내에 배열되기 때문에, 제 57 실시예에 따른 적층 커패시터는 적층 커패시터(C19)에서와 같이 용이하게 제조될 수 있다. 제 57 실시예에 따른 적층 커패시터는 적층 커패시터(C19)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 57 실시예에 따른 적층 커패시터는 적층 커패시터(C19)에서와 같이 용이하게 탑재될 수 있다.
제 58 실시예
도78을 참조하여, 제 58 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 58 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 56 실시예에 따른 적층 커패시터(C19)와 다르다. 도78은 제 58 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도78에 도시된 바와 같이, 제 58 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층하여 구성된다.
제 58 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 제 58 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443) 및 제 2 내부 전극들(450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)와 제 1 및 제 2 내부 접속 도체들(461,471)의 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 58 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,461,470,471)을 통해 접속된다. 따라서 제 58 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(460,461) 및 제 2 내부 접속 도체들(470,471)의 개수는 적층체(C19)에서 보다 제 58 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(460,461,470,471)은 그들의 대응하는 단자 도체들(3A~3C,4A~4C)에 병렬로 접속된다. 내부 접속 도체들(460,461,470,471)의 개수가 더 많기 때문에, 단자 도체들(3A~3C,4A~4C) 및 내부 전극들(440~443,450~453) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 58 실시예에 따른 적층 커패시터는 적층 커패시터(C19)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,461)의 개수 및 제 2 내부 접속 도체들(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 58 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 58 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 58 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)이 제 1 및 제 2 내부 접속 도체들(460,461)과 제 1 및 제 2 내부 접속 도체들(470,471) 사이에 배열된다. 따라서, 제 57 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C19)에서와 같이 배열되기 때문에, 제 58 실시예에 따른 적층 커패시터는 적층 커패시터(C19)에서와 같이 용이하게 제조될 수 있다. 제 58 실시예에 따른 적층 커패시터는 적층 커패시터(C19)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 58 실시예에 따른 적층 커패시터는 적층 커패시터(C19)에서와 같이 용이하게 탑재될 수 있다.
제 59 실시예
도79 및 도80을 참조하여, 제 59 실시예에 따른 적층 커패시터(C20)의 구성을 설명한다. 제 59 실시예에 따른 적층 커패시터(C20)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도79는 제 59 실시예에 따른 적층 커패시터의 투시도이다. 도80은 제 59 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L20)의 적층 방향에 평행한 측면들 가운데, 적층체(L20)의 적층 방향에 수직한 측면들(L20c,L20d)의 길이방향으로 신장한 측면인 제 1 측면(L20a) 상에, 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 2 단자 도체(4A), 제 2 외부 접속 도체(6A) 및 제 1 단자 도체(3B)가 도79의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 측면(L20a) 상에, 제 1 외부 접속 도체(5A)가 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성되고, 제 2 외부 접속 도체(6A)가 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다.
적층체(L20)의 적층 방향에 평행한 측면들 가운데, 제 1 측면(L20a)에 대향하고, 적층체(L20)의 적층 방향에 수직한 측면들(L20c,L20d)의 길이방향으로 신장한 측면인 제 2 측면(L20b) 상에, 제 2 단자 도체(4B), 제 1 외부 접속 도체(5B), 제 1 단자 도체(3C), 제 2 외부 접속 도체(6B) 및 제 2 단자 도체(4C)가 도79의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 2 측면(L20b) 상에, 제 1 외부 접속 도체(5B)가 제 1 단자 도체(3C) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성되고, 제 2 외부 접속 도체(6B)가 제 1 단자 도체(3C) 및 제 2 단자 도체(4C) 사이에 위치되도록 형성된다.
따라서, 제 1 단자 도체(3A)와 제 1 외부 접속 도체(5A), 및 제 2 단자 도체(4A)와 제 2 외부 접속 도체(6A) 각각의 쌍이 동일한 측면, 즉 적층체(L20)의 제 1 측면(L20a) 상에 서로 인접하도록 형성된다. 제 1 단자 도체(3C)와 제 1 외부 접속 도체(5B), 및 제 2 단자 도체(4C)와 제 2 외부 접속 도체(6B) 각각의 쌍이 동일한 측면, 즉 적층체(L20)의 제 2 측면(L20b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4B), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍이 적층체(L20)의 중심축들 가운데 적층체(L20)의 적층 방향에 수직한 두 측면들(L20c,L20d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax20)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4C), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍은, 적층체(L20)의 제 1 측면(L20a) 및 제 2 측면(L20b)이 서로 대향하는 방향에 따라 서로 대향한다.
도80에 도시된 바와 같이, 적층체(L20)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L20) 내에서 적층된다.
리드 도체들(445A~448A)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L20)의 제 1 측면(L20a)에 미친다. 리드 도체들(445B~448B)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L20)의 제 2 측면(L20b)에 미친다.
리드 도체들(455A~458A)이 그들의 대응하는 제 2 내부 전극들(450~453)으로부터 신장하여 적층체(L20)의 제 1 측면(L20a)에 미친다. 리드 도체들(455B~458B)이 그들의 대응하는 제 2 내부 전극들(450~453)로부터 신장하여 적층체(L20)의 제 2 측면(L20b)에 미친다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L20)의 제 1 측면(L20a)으로 인출된 제 2, 제 3 및 제 5 도체 부분들(460B,460C,460E), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L20)의 제 2 측면(L20b)으로 인출된 제 4 및 제 6 도체 부분(460D,460F)을 포함한다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L20)의 제 1 측면(L20a)으로 인출된 제 2 및 제 5 도체 부분들(470B,470E), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L20)의 제 2 측면(L20b)으로 인출된 제 3, 제 4 및 제 6 도체 부분들(470C,470D,470F)을 포함한다.
적층 커패시터(C20)에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C20)에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C20)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3C)에 직접 접속되는 제 1 내부 접속 도체(460)의 개수 및 제 2 단자 도체들(4A~4C)에 직접 접속되는 제 2 내부 접속 도체(470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C20)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C20)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C20)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3C,4A~4C) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L20)의 제 1 및 제 2 측면(L20a,L20b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L20)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C20)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C20)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C20)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C20)의 적층체(L20)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470) 사이에 배열되기 때문에, 적층 커패시터(C20)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C20)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3C) 및 제 2 단자 도체들(4A~4C)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C20)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 또한, 적층 커패시터(C20)가 전술한 바와 같이 탑재될 때, 제 1 단자 도체(3B) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C20)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C20)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L20)의 제 1 측면(L20a) 상에 서로 인접하도록 형성된다. 제 1 단자 도체(3C) 및 제 1 외부 접속 도체(5B)가 적층체(L20)의 제 2 측면(L20b) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C20)에서, 제 2 단자 도체(4A) 및 제 2 외부 접속 도체(6A)가 적층체(L20)의 제 1 측면(L20a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B)가 적층체(L20)의 제 2 측면(L20b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A~3C,4A~4C)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C20)가 기판 등에 탑재될 때, 적층체(L20)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C20)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A,3B~6B,3C,4C)과 중심축(Ax20)과의 위치 관계들 및 적층체(L20)의 제 1 측면(L20a) 및 제 2 측면(L20b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B,3C,4C)간의 위치 관계들로 인하여, 적층 커패시터(C20)는 용이하게 탑재될 수 있다.
제 60 실시예
도81을 참조하여, 제 60 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 60 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 59 실시예에 따른 적층 커패시터(C20)와 다르다. 도81은 제 60 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도81에 도시된 바와 같이, 제 60 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 60 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 제 1 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,470)을 통해 접속된다. 따라서 제 60 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3C)을 고려할 때, 제 60 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(460)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A~3C)에 접속되는 방법에 있어서, 제 59 실시예에 따른 적층 커패시터(C20)와 다르다. 또한, 제 2 단자 도체들(4A~4C)을 고려할 때, 제 60 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(470)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A~4C)에 접속되는 방법에 있어서, 제 59 실시예에 따른 적층 커패시터(C20)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 60 실시예에 따른 적층 커패시터는 제 59 실시예에 따른 적층 커패시터(C20)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,470)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(460,470)에 의해 제어되기 때문에, 제 60 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 60 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C20) 내에 배열되기 때문에, 제 60 실시예에 따른 적층 커패시터는 적층 커패시터(C20)에서와 같이 용이하게 제조될 수 있다. 제 60 실시예에 따른 적층 커패시터는 적층 커패시터(C20)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 60 실시예에 따른 적층 커패시터는 적층 커패시터(C20)에서와 같이 용이하게 탑재될 수 있다.
제 61 실시예
도82를 참조하여, 제 61 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 61 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 59 실시예에 따른 적층 커패시터(C20)와 다르다. 도82는 제 61 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도82에 도시된 바와 같이, 제 61 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층하여 구성된다.
제 61 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 제 61 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443) 및 제 2 내부 전극들(450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)와 제 1 및 제 2 내부 접속 도체들(461,471)의 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 61 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,461,470,471)을 통해 접속된다. 따라서 제 61 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(460,461) 및 제 2 내부 접속 도체들(470,471)의 개수는 적층체(C20)에서 보다 제 61 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(460,461,470,471)은 그들의 대응하는 단자 도체들(3A~3C,4A~4C)에 병렬로 접속된다. 내부 접속 도체들(460,461,470,471)의 개수가 더 많기 때문에, 단자 도체들(3A~3C,4A~4C) 및 내부 전극들(440~443,450~453) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 61 실시예에 따른 적층 커패시터는 적층 커패시터(C20)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,461)의 개수 및 제 2 내부 접속 도체들(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 61 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 61 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 61 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)이 제 1 및 제 2 내부 접속 도체들(460,461)과 제 1 및 제 2 내부 접속 도체들(470,471) 사이에 배열된다. 따라서, 제 60 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C20)에서와 같이 배열되기 때문에, 제 61 실시예에 따른 적층 커패시터는 적층 커패시터(C20)에서와 같이 용이하게 제조될 수 있다. 제 61 실시예에 따른 적층 커패시터는 적층 커패시터(C20)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 61 실시예에 따른 적층 커패시터는 적층 커패시터(C20)에서와 같이 용이하게 탑재될 수 있다.
제 62 실시예
도83 및 도84를 참조하여, 제 62 실시예에 따른 적층 커패시터(C21)의 구성을 설명한다. 제 62 실시예에 따른 적층 커패시터(C21)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도83은 제 62 실시예에 따른 적층 커패시터의 투시도이다. 도84는 제 62 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L21)의 적층 방향에 평행한 측면들 가운데, 적층체(L21)의 적층 방향에 수직한 측면들(L21c,L21d)의 길이방향으로 신장한 측면인 제 1 측면(L21a) 상에, 제 2 외부 접속 도체(6A), 제 1 단자 도체(3A), 제 2 단자 도체(4A), 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)가 도83의 좌측에서 우측방향으로 순차적으로 형성된다.
적층체(L21)의 적층 방향에 평행한 측면들 가운데, 제 1 측면(L21a)에 대향하고, 적층체(L21)의 적층 방향에 수직한 측면들(L21c,L21d)의 길이방향으로 신장한 측면인 제 2 측면(L21b) 상에, 제 1 외부 접속 도체(5B), 제 2 단자 도체(4B), 제 1 단자 도체(3C), 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B)가 도83의 좌측에서 우측방향으로 순차적으로 형성된다.
따라서, 제 1 단자 도체(3A)와 제 1 외부 접속 도체(5A) 쌍이 동일한 측면, 즉 적층체(L21)의 제 1 측면(L21a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4C)와 제 2 외부 접속 도체(6B) 쌍이 동일한 측면, 즉 적층체(L21)의 제 2 측면(L21b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4B), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍이 적층체(L21)의 중심축들 가운데 적층체(L21)의 적층 방향에 수직한 두 측면들(L21c,L21d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax21)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4C), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체(6A) 각각의 쌍은, 적층체(L21)의 제 1 측면(L21a) 및 제 2 측면(L21b)이 서로 대향하는 방향에 따라 서로 대향한다.
도84에 도시된 바와 같이, 적층체(L21)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L21) 내에서 적층된다.
리드 도체들(445A~448A)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L21)의 제 1 측면(L21a)에 미친다. 리드 도체들(445B~448B)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L21)의 제 2 측면(L21b)에 미친다.
리드 도체들(455A~458A)이 그들의 대응하는 제 2 내부 전극들(450~453)으로부터 신장하여 적층체(L21)의 제 1 측면(L21a)에 미친다. 리드 도체들(455B~458B)이 그들의 대응하는 제 2 내부 전극들(450~453)로부터 신장하여 적층체(L21)의 제 2 측면(L21b)에 미친다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L21)의 제 1 측면(L21a)으로 인출된 제 2, 제 3 및 제 5 도체 부분들(460B,460C,460E), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L21)의 제 2 측면(L21b)으로 인출된 제 4 및 제 6 도체 부분(460D,460F)을 포함한다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L21)의 제 1 측면(L21a)으로 인출된 제 2, 제 3 및 제 5 도체 부분들(470B,470C,470E), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L21)의 제 2 측면(L21b)으로 인출된 제 4 및 제 6 도체 부분들(470D,470F)을 포함한다.
적층 커패시터(C21)에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C21)에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C21)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3C)에 직접 접속되는 제 1 내부 접속 도체(460)의 개수 및 제 2 단자 도체들(4A~4C)에 직접 접속되는 제 2 내부 접속 도체(470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C21)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C21)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C21)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3C,4A~4C) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L21)의 제 1 및 제 2 측면(L21a,L21b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L21)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C21)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C21)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C21)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C21)의 적층체(L21)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470) 사이에 배열되기 때문에, 적층 커패시터(C21)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C21)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3C) 및 제 2 단자 도체들(4A~4C)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C21)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 또한, 적층 커패시터(C21)가 전술한 바와 같이 탑재될 때, 제 1 단자 도체(3B) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C21)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C21)에서, 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)가 적층체(L21)의 제 1 측면(L21a) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C21)에서, 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B)가 적층체(L21)의 제 2 측면(L21b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A~3C,4A~4C)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C21)가 기판 등에 탑재될 때, 적층체(L21)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C21)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A,3B~6B,3C,4C)과 중심축(Ax21)과의 위치 관계들 및 적층체(L21)의 제 1 측면(L21a) 및 제 2 측면(L21b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B,3C,4C)간의 위치 관계들로 인하여, 적층 커패시터(C21)는 용이하게 탑재될 수 있다.
제 63 실시예
도85를 참조하여, 제 63 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 63 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 62 실시예에 따른 적층 커패시터(C21)와 다르다. 도85는 제 63 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도85에 도시된 바와 같이, 제 63 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 63 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 제 1 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,470)을 통해 접속된다. 따라서 제 63 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3C)을 고려할 때, 제 63 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(460)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A~3C)에 접속되는 방법에 있어서, 제 62 실시예에 따른 적층 커패시터(C21)와 다르다. 또한, 제 2 단자 도체들(4A~4C)을 고려할 때, 제 63 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(470)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A~4C)에 접속되는 방법에 있어서, 제 62 실시예에 따른 적층 커패시터(C21)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 63 실시예에 따른 적층 커패시터는 제 62 실시예에 따른 적층 커패시터(C21)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,470)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(460,470)에 의해 제어되기 때문에, 제 63 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 63 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C21) 내에 배열되기 때문에, 제 63 실시예에 따른 적층 커패시터는 적층 커패시터(C21)에서와 같이 용이하게 제조될 수 있다. 제 63 실시예에 따른 적층 커패시터는 적층 커패시터(C21)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 63 실시예에 따른 적층 커패시터는 적층 커패시터(C21)에서와 같이 용이하게 탑재될 수 있다.
제 64 실시예
도86을 참조하여, 제 64 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 64 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 62 실시예에 따른 적층 커패시터(C21)와 다르다. 도86은 제 64 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도86에 도시된 바와 같이, 제 64 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층하여 구성된다.
제 64 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 제 64 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443) 및 제 2 내부 전극들(450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)와 제 1 및 제 2 내부 접속 도체들(461,471)의 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 64 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,461,470,471)을 통해 접속된다. 따라서 제 64 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(460,461) 및 제 2 내부 접속 도체들(470,471)의 개수는 적층체(C21)에서 보다 제 64 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(460,461,470,471)은 그들의 대응하는 단자 도체들(3A~3C,4A~4C)에 병렬로 접속된다. 내부 접속 도체들(460,461,470,471)의 개수가 더 많기 때문에, 단자 도체들(3A~3C,4A~4C) 및 내부 전극들(440~443,450~453) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 64 실시예에 따른 적층 커패시터는 적층 커패시터(C21)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,461)의 개수 및 제 2 내부 접속 도체들(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 64 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 64 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 64 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)이 제 1 및 제 2 내부 접속 도체들(460,461)과 제 1 및 제 2 내부 접속 도체들(470,471) 사이에 배열된다. 따라서, 제 63 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C21)에서와 같이 배열되기 때문에, 제 64 실시예에 따른 적층 커패시터는 적층 커패시터(C21)에서와 같이 용이하게 제조될 수 있다. 제 64 실시예에 따른 적층 커패시터는 적층 커패시터(C21)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 64 실시예에 따른 적층 커패시터는 적층 커패시터(C21)에서와 같이 용이하게 탑재될 수 있다.
제 65 실시예
도87 및 도88을 참조하여, 제 65 실시예에 따른 적층 커패시터(C22)의 구성을 설명한다. 제 65 실시예에 따른 적층 커패시터(C22)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도87은 제 65 실시예에 따른 적층 커패시터의 투시도이다. 도88은 제 65 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L22)의 적층 방향에 평행한 측면들 가운데, 적층체(L22)의 적층 방향에 수직한 측면들(L22c,L22d)의 길이방향으로 신장한 측면인 제 1 측면(L22a) 상에, 제 1 외부 접속 도체(5A), 제 1 단자 도체(3A), 제 2 단자 도체(4A), 제 1 단자 도체(3B) 및 제 2 외부 접속 도체(6A)가 도87의 좌측에서 우측방향으로 순차적으로 형성된다.
적층체(L22)의 적층 방향에 평행한 측면들 가운데, 제 1 측면(L22a)에 대향하고, 적층체(L22)의 적층 방향에 수직한 측면들(L22c,L22d)의 길이방향으로 신장한 측면인 제 2 측면(L22b) 상에, 제 1 외부 접속 도체(5B), 제 2 단자 도체(4B), 제 1 단자 도체(3C), 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B)가 도87의 좌측에서 우측방향으로 순차적으로 형성된다.
따라서, 제 1 단자 도체(3A)와 제 1 외부 접속 도체(5A) 쌍이 동일한 측면, 즉 적층체(L22)의 제 1 측면(L22a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4C)와 제 2 외부 접속 도체(6B) 쌍이 동일한 측면, 즉 적층체(L22)의 제 2 측면(L22b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4B), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체들(6B), 및 제 1 외부 접속 도체(5B)와 제 2 외부 접속 도체들(6A) 각각의 쌍이 적층체(L22)의 중심축들 가운데 적층체(L22)의 적층 방향에 수직한 두 측면들(L22c,L22d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax22)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4C), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 외부 접속 도체들(5A,5B), 및 제 2 외부 접속 도체들(6A,6B) 각각의 쌍은, 적층체(L22)의 제 1 측면(L22a) 및 제 2 측면(L22b)이 서로 대향하는 방향에 따라 서로 대향한다.
도88에 도시된 바와 같이, 적층체(L22)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L22) 내에서 적층된다.
리드 도체들(445A~448A)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L22)의 제 1 측면(L22a)에 미친다. 리드 도체들(445B~448B)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L22)의 제 2 측면(L22b)에 미친다.
리드 도체들(455A~458A)이 그들의 대응하는 제 2 내부 전극들(450~453)으로부터 신장하여 적층체(L22)의 제 1 측면(L22a)에 미친다. 리드 도체들(455B~458B)이 그들의 대응하는 제 2 내부 전극들(450~453)로부터 신장하여 적층체(L22)의 제 2 측면(L22b)에 미친다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L22)의 제 1 측면(L22a)으로 인출된 제 2, 제 3 및 제 5 도체 부분들(460B,460C,460E), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L22)의 제 2 측면(L22b)으로 인출된 제 4 및 제 6 도체 부분(460D,460F)을 포함한다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L22)의 제 1 측면(L22a)으로 인출된 제 2 및 제 5 도체 부분들(470B,470E), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L22)의 제 2 측면(L22b)으로 인출된 제 3, 제 4 및 제 6 도체 부분들(470C,470D,470F)을 포함한다.
적층 커패시터(C22)에서, 제 1 단자 도체들(3A~3C)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체들(5A,5B) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C22)에서, 제 2 단자 도체들(4A~4C)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체들(6A,6B) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C22)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3C)에 직접 접속되는 제 1 내부 접속 도체(460)의 개수 및 제 2 단자 도체들(4A~4C)에 직접 접속되는 제 2 내부 접속 도체(470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C22)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C22)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C22)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3C,4A~4C) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L22)의 제 1 및 제 2 측면(L22a,L22b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L22)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C22)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C22)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C22)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C22)의 적층체(L22)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470) 사이에 배열되기 때문에, 적층 커패시터(C22)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C22)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3C) 및 제 2 단자 도체들(4A~4C)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C22)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 또한, 적층 커패시터(C22)가 전술한 바와 같이 탑재될 때, 제 1 단자 도체(3B) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C22)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C22)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L22)의 제 1 측면(L22a) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C22)에서, 제 2 단자 도체(4C) 및 제 2 외부 접속 도체(6B)가 적층체(L22)의 제 2 측면(L22b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A~3C,4A~4C)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,5B,6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C22)가 기판 등에 탑재될 때, 적층체(L22)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C22)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~6A,3B~6B,3C,4C)과 중심축(Ax22)과의 위치 관계들 및 적층체(L22)의 제 1 측면(L22a) 및 제 2 측면(L22b)의 대향 방향에서의 외부 도체들(3A~6A,3B~6B,3C,4C)간의 위치 관계들로 인하여, 적층 커패시터(C22)는 용이하게 탑재될 수 있다.
제 66 실시예
도89를 참조하여, 제 66 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 66 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 65 실시예에 따른 적층 커패시터(C22)와 다르다. 도89는 제 66 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도89에 도시된 바와 같이, 제 66 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 66 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 제 1 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,470)을 통해 접속된다. 따라서 제 66 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3C)을 고려할 때, 제 66 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(460)의 위치 및 이에 따른 제 1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제 1 단자 도체들(3A~3C)에 접속되는 방법에 있어서, 제 65 실시예에 따른 적층 커패시터(C22)와 다르다. 또한, 제 2 단자 도체들(4A~4C)을 고려할 때, 제 66 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(470)의 위치 및 이에 따른 제 2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제 2 단자 도체들(4A~4C)에 접속되는 방법에 있어서, 제 65 실시예에 따른 적층 커패시터(C22)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제 66 실시예에 따른 적층 커패시터는 제 65 실시예에 따른 적층 커패시터(C22)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,470)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(460,470)에 의해 제어되기 때문에, 제 66 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 66 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C22) 내에 배열되기 때문에, 제 66 실시예에 따른 적층 커패시터는 적층 커패시터(C22)에서와 같이 용이하게 제조될 수 있다. 제 66 실시예에 따른 적층 커패시터는 적층 커패시터(C22)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 66 실시예에 따른 적층 커패시터는 적층 커패시터(C22)에서와 같이 용이하게 탑재될 수 있다.
제 67 실시예
도90을 참조하여, 제 67 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 67 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 65 실시예에 따른 적층 커패시터(C22)와 다르다. 도90은 제 67 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도90에 도시된 바와 같이, 제 67 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층하여 구성된다.
제 67 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 제 67 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443) 및 제 2 내부 전극들(450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)와 제 1 및 제 2 내부 접속 도체들(461,471)의 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 67 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3C,4A~4C)은 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,5B,6A,6B) 및 내부 접속 도체들(460,461,470,471)을 통해 접속된다. 따라서 제 67 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(460,461) 및 제 2 내부 접속 도체들(470,471)의 개수는 적층체(C22)에서 보다 제 67 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(460,461,470,471)은 그들의 대응하는 단자 도체들(3A~3C,4A~4C)에 병렬로 접속된다. 내부 접속 도체들(460,461,470,471)의 개수가 더 많기 때문에, 단자 도체들(3A~3C,4A~4C) 및 내부 전극들(440~443,450~453) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 67 실시예에 따른 적층 커패시터는 적층 커패시터(C22)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,461)의 개수 및 제 2 내부 접속 도체들(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 67 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 67 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 67 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)이 제 1 및 제 2 내부 접속 도체들(460,461)과 제 1 및 제 2 내부 접속 도체들(470,471) 사이에 배열된다. 따라서, 제 66 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C22)에서와 같이 배열되기 때문에, 제 67 실시예에 따른 적층 커패시터는 적층 커패시터(C22)에서와 같이 용이하게 제조될 수 있다. 제 67 실시예에 따른 적층 커패시터는 적층 커패시터(C22)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 67 실시예에 따른 적층 커패시터는 적층 커패시터(C22)에서와 같이 용이하게 탑재될 수 있다.
제 68 실시예
도91 및 도92를 참조하여, 제 68 실시예에 따른 적층 커패시터(C23)의 구성을 설명한다. 제 68 실시예에 따른 적층 커패시터(C23)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 50 실시예에 따른 적층 커패시터(C17)와 다르다. 도91은 제 68 실시예에 따른 적층 커패시터의 투시도이다. 도92은 제 68 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도91에 도시된 바와 같이, 제 68 실시예에 따른 적층 커패시터(C23)는 장방형의 평행육면체 형상을 갖는 적층체(L23), 적층체(L23)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 4개의) 제 1 단자 도체들(3A,3B,3C,3D), 복수의(이 실시예에서는 4개의) 제 2 단자 도체들(4A,4B,4C,4D), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)를 포함한다. 복수의 외부 도체들은 적층체(L23)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
적층체(L23)의 적층 방향에 평행한 측면들 가운데, 적층체(L23)의 적층 방향에 수직한 측면들(L23c,L23d)의 길이방향으로 신장한 측면인 제 1 측면(L23a) 상에, 제 1 단자 도체(3A), 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A), 제 2 단자 도체(4B) 및 제 1 단자 도체(3B)가 도91의 좌측에서 우측방향으로 순차적으로 형성된다.
적층체(L23)의 적층 방향에 평행한 측면들 가운데, 제 1 측면(L23a)에 대향하고, 적층체(L23)의 적층 방향에 수직한 측면들(L23c,L23d)의 길이방향으로 신장한 측면인 제 2 측면(L23b) 상에, 제 2 단자 도체(4C), 제 1 단자 도체(3C), 제 2 외부 접속 도체(6A), 제 1 단자 도체(3D) 및 제 2 단자 도체(4D)가 도91의 좌측에서 우측방향으로 순차적으로 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4D), 제 1 단자 도체(3B)와 제 2 단자 도체(4C), 제 1 단자 도체(3C)와 제 2 단자 도체(4B), 제 1 단자 도체(3D)와 제 2 단자 도체(4A), 및 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A) 각각의 쌍이 적층체(L23)의 중심축들 가운데 적층체(L23)의 적층 방향에 수직한 두 측면들(L23c,L23d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax23)을 중심으로 서로 대칭된다. 제 1 단자 도체(3A) 및 제 2 단자 도체(4C), 제 1 단자 도체(3B)와 제 2 단자 도체(4D), 제 1 단자 도체(3C)와 제 2 단자 도체(4A), 제 1 단자 도체(3D)와 제 2 단자 도체(4B), 및 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A) 각각의 쌍은, 적층체(L23)의 제 1 측면(L23a) 및 제 2 측면(L23b)이 서로 대향하는 방향에 따라 서로 대향한다.
도92에 도시된 바와 같이, 적층체(L23)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(440~443, 450~453)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(460) 및 하나의 제 2 내부 접속 도체(470)가 적층체(L23) 내에서 적층된다.
리드 도체들(445A~448A)이 그들의 대응하는 제 1 내부 전극들(440~443)로부터 신장하여 적층체(L23)의 제 1 측면(L23a)에 미친다. 리드 도체들(455A~458A)이 그들의 대응하는 제 2 내부 전극들(450~453)으로부터 신장하여 적층체(L23)의 제 2 측면(L23b)에 미친다.
제 1 내부 전극(440)은 리드 도체(445A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(441)은 리드 도체(446A)을 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(442)은 리드 도체(447A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(443)은 리드 도체(448A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(440~443)이 제 1 외부 접속 도체(5A)을 통해 서로 전기적으로 접속된다.
제 2 내부 전극(450)은 리드 도체(455A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(451)은 리드 도체(456A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(452)은 리드 도체(457A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(453)은 리드 도체(458A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(450~453)이 제 2 외부 접속 도체(6A)를 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(460)는 장방형 형태를 갖는 제 1 도체 부분(460A), 제 1 도체 부분(460A)으로부터 신장하여 적층체(L23)의 제 1 측면(L23a)으로 인출된 제 2, 제 3 및 제 6 도체 부분들(460B,460C,460F), 및 제 1 도체 부분(460A)으로부터 신장하여 적층체(L23)의 제 2 측면(L23b)으로 인출된 제 4 및 제 6 도체 부분(460D,460E)을 포함한다.
제 1 내부 접속 도체(460)의 제 2, 제 3 및 제 6 도체 부분들(460B,460C,460F)은 도92의 좌측에서 우측 방향으로 제 2 도체 부분(460B), 제 6 도체 부분(460F) 및 제 3 도체 부분(460C)의 순서로 위치된다. 제 1 내부 접속 도체(460)의 제 4 및 제 5 도체 부분들(460D,460E)은 도92의 좌측에서 우측 방향으로 제 4 도체 부분(460D) 및 제 5 도체 부분(460E)의 순서로 위치된다. 제 2 도체 부분(460B), 제 3 도체 부분(460C), 제 4 도체 부분(460D), 제 5 도체 부분(460E) 및 제 6 도체 부분(460F)은, 제 1 단자 도체(3A), 제 1 단자 도체(3B), 제 1 단자 도체(3C), 제 1 단자 도체(3D) 및 제 1 외부 접속 도체(5A)에 전기적으로 각각 접속된다. 따라서, 제 1 내부 접속 도체(460)는 제 1 단자 도체들(3A~3D) 및 제 1 외부 접속 도체(5A)에 전기적으로 접속된다.
제 2 내부 접속 도체(470)는 장방형 형태를 갖는 제 1 도체 부분(470A), 제 1 도체 부분(470A)으로부터 신장하여 적층체(L23)의 제 1 측면(L23a)으로 인출된 제 2 및 제 3 도체 부분들(470B,470C), 및 제 1 도체 부분(470A)으로부터 신장하여 적층체(L23)의 제 2 측면(L23b)으로 인출된 제 4, 제 5 및 제 6 도체 부분들(470D,470E,470F)을 포함한다.
제 2 내부 접속 도체(470)의 제 2 및 제 3 도체 부분들(470B,470C)은 도92의 좌측에서 우측 방향으로 제 2 도체 부분(470B) 및 제 3 도체 부분(470C)의 순서로 위치된다. 제 1 내부 접속 도체(470)의 제 4~6 도체 부분들(470D~470F)은 도92의 좌측에서 우측 방향으로 제 4 도체 부분(470D), 제 6 도체 부분(470F) 및 제 5 도체 부분(470E)의 순서로 위치된다. 제 2 도체 부분(470B), 제 3 도체 부분(470C), 제 4 도체 부분(470D), 제 5 도체 부분(470E) 및 제 6 도체 부분(470F)은, 제 2 단자 도체(4A), 제 2 단자 도체(4B), 제 2 단자 도체(4C), 제 2 단자 도체(4D) 및 제 2 외부 접속 도체(6A)에 전기적으로 각각 접속된다. 따라서, 제 2 내부 접속 도체(470)는 제 2 단자 도체들(4A~4D) 및 제 2 외부 접속 도체(6A)에 전기적으로 접속된다.
적층 커패시터(C23)에서, 제 1 단자 도체들(3A~3D)은 제 1 내부 전극들(440~443)에 직접 접속되지 않고, 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(460)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C23)에서, 제 2 단자 도체들(4A~4D)은 제 2 내부 전극들(450~453)에 직접 접속되지 않고, 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(470)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C23)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A~3D)에 직접 접속되는 제 1 내부 접속 도체(460)의 개수 및 제 2 단자 도체들(4A~4D)에 직접 접속되는 제 2 내부 접속 도체(470)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C23)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C23)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C23)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A~3D,4A~4D) 및 제 1 및 제 2 외부 접속 도체들(5A,6A)은 서로 대향하는 적층체(L23)의 제 1 및 제 2 측면(L23a,L23b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L23)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C23)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C23)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C23)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C23)의 적층체(L23)에서, 복수의 제 1 내부 전극들(440~443) 및 복수의 제 2 내부 전극들(450~453)이 제 1 내부 접속 도체(460) 및 제 2 내부 접속 도체(470) 사이에 배열되기 때문에, 적층 커패시터(C23)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C23)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A~3D) 및 제 2 단자 도체들(4A~4D)이 서로 다른 각각의 극성을 갖는 랜드 패턴들에 직접 접속되도록 적층 커패시터(C23)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4C) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3C) 및 제 2 단자 도체(4A) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C23)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C23)가 전술한 바와 같이 탑재될 때, 제 1 단자 도체(3B) 및 제 2 단자 도체(4D) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제 1 단자 도체(3D) 및 제 2 단자 도체(4B) 사이에 흐르는 전류에 의해 형성된 자기장은 상쇄된다. 이에 의해, 적층 커패시터(C23)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A~3A,4A~4D,5A,6A)과 중심축(Ax23)과의 위치 관계들 및 적층체(L23)의 제 1 측면(L23a) 및 제 2 측면(L23b)의 대향 방향에서의 외부 도체들(3A~3D,4A~4D,5A,6A)간의 위치 관계들로 인하여, 적층 커패시터(C23)는 용이하게 탑재될 수 있다.
제 69 실시예
도93을 참조하여, 제 69 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 69 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(460,470)의 위치들에 있어서, 제 68 실시예에 따른 적층 커패시터(C23)와 다르다. 도93은 제 69 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도93에 도시된 바와 같이, 제 69 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(460,470) 각 하나가 제 1 및 제 2 내부 전극들(440,441,450,451) 각 두 층들 및 제 1 및 제 2 내부 전극들(442,443,452,453) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(460)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 69 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3D,4A~4D)은 제 1 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,6A) 및 내부 접속 도체들(460,470)을 통해 접속된다. 따라서 제 69 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A~3D)을 고려할 때, 제 69 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(460)의 위치 및 이에 따른 제 1 외부 접속 도체(5A)의 저항 성분이 제 1 단자 도체들(3A~3D)에 접속되는 방법에 있어서, 제 68 실시예에 따른 적층 커패시터(C23)와 다르다. 또한, 제 2 단자 도체들(4A~4D)을 고려할 때, 제 69 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(470)의 위치 및 이에 따른 제 2 외부 접속 도체(6A)의 저항 성분이 제 2 단자 도체들(4A~4D)에 접속되는 방법에 있어서, 제 68 실시예에 따른 적층 커패시터(C23)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,6A)의 저항 성분들에서의 차이로 인해, 제 69 실시예에 따른 적층 커패시터는 제 68 실시예에 따른 적층 커패시터(C23)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,470)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(460,470)에 의해 제어되기 때문에, 제 69 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(460)의 제 1 도체 부분(460A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 69 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C23) 내에 배열되기 때문에, 제 69 실시예에 따른 적층 커패시터는 적층 커패시터(C23)에서와 같이 용이하게 제조될 수 있다. 제 69 실시예에 따른 적층 커패시터는 적층 커패시터(C23)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 69 실시예에 따른 적층 커패시터는 적층 커패시터(C23)에서와 같이 용이하게 탑재될 수 있다.
제 70 실시예
도94를 참조하여, 제 70 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 70 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 68 실시예에 따른 적층 커패시터(C23)와 다르다. 도94는 제 70 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도94에 도시된 바와 같이, 제 70 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(440~443,450~453)을 교대로 적층하여 구성된다.
제 70 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(460,461) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(470,471)이 적층된다. 제 70 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(440~443) 및 제 2 내부 전극들(450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)와 제 1 및 제 2 내부 접속 도체들(461,471)의 사이에 배열된다.
제 1 내부 접속 도체(460)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(461)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(470)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(471)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 70 실시예에 따른 적층 커패시터에서, 단자 도체들(3A~3D,4A~4D)은 내부 전극들(440~443,450~453)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,6A) 및 내부 접속 도체들(460,461,470,471)을 통해 접속된다. 따라서 제 70 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(460,461) 및 제 2 내부 접속 도체들(470,471)의 개수는 적층체(C23)에서 보다 제 70 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(460,461,470,471)은 그들의 대응하는 단자 도체들(3A~3D,4A~4D)에 병렬로 접속된다. 내부 접속 도체들(460,461,470,471)의 개수가 더 많기 때문에, 단자 도체들(3A~3D,4A~4D) 및 내부 전극들(440~443,450~453) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 70 실시예에 따른 적층 커패시터는 적층 커패시터(C23)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(460,461)의 개수 및 제 2 내부 접속 도체들(470,471)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 70 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(461)의 제 1 도체 부분(461A)과 제 2 내부 접속 도체(470)의 제 1 도체 부분(470A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 70 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 70 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(440~443,450~453)이 제 1 및 제 2 내부 접속 도체들(460,470)과 제 1 및 제 2 내부 접속 도체들(461,471) 사이에 배열된다. 따라서, 제 70 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C23)에서와 같이 배열되기 때문에, 제 70 실시예에 따른 적층 커패시터는 적층 커패시터(C23)에서와 같이 용이하게 제조될 수 있다. 제 70 실시예에 따른 적층 커패시터는 적층 커패시터(C23)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 70 실시예에 따른 적층 커패시터는 적층 커패시터(C23)에서와 같이 용이하게 탑재될 수 있다.
제 71 실시예
도95 및 도96을 참조하여, 제 71 실시예에 따른 적층 커패시터(C24)의 구성을 설명한다. 도95는 제 71 실시예에 따른 적층 커패시터의 투시도이다. 도96은 제 71 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도95에 도시된 바와 같이, 제 71 실시예에 따른 적층 커패시터(C24)는 장방형의 평행육면체 형상을 갖는 적층체(L24), 적층체(L24)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 2개의) 제 1 단자 도체들(3A,3B), 복수의(이 실시예에서는 2개의) 제 2 단자 도체들(4A,4B), 제 1 외부 접속 도체(5A) 및 제 2 외부 접속 도체(6A)를 포함한다. 복수의 외부 도체들은 적층체(L24)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
제 1 단자 도체(3A), 제 2 단자 도체(4A) 및 제 1 외부 접속 도체(5A) 각각은 적층체(L24)의 적층 방향에 평행한 측면들 중에서 제 1 측면(L24a) 상에 위치된다. 즉, 제 1 측면(L24a)은 적층체(L24)의 적층 방향에 수직한 측면들의 길이방향을 따라 신장하는 측면이다. 제 1 단자 도체(3A), 제 2 단자 도체(4A) 및 제 1 외부 접속 도체(5A)는, 도95의 좌측으로부터 우측으로 제 1 단자 도체(3A), 제 1 외부 접속 도체(5A), 제 2 단자 도체(4A)의 순서로 형성된다. 즉, 제 1 외부 접속 도체(5A)는 제 1 측면(L24a) 상에서 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다.
제 1 단자 도체(3B), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A) 각각은 적층체(L24)의 적층 방향에 평행한 측면들 중에서 제 2 측면(L24b) 상에 위치된다. 즉, 제 2 측면(L24b)은 제 1 측면(L24a)에 대향하고, 적층체(L24)의 적층 방향에 수직한 측면들의 길이방향을 따라 신장하는 측면이다. 제 1 단자 도체(3B), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)는 도95의 좌측으로부터 우측으로 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A), 제 1 외부 접속 도체(3B)의 순서로 형성된다. 즉, 제 2 외부 접속 도체(6A)는 제 2 측면(L24b) 상에서 제 1 단자 도체(3B) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성된다.
제 1 단자 도체(3B)는 적층체(L24)의 중심축들 가운데 적층체(L24)의 적층 방향에 수직한 두 측면들(L24c,L24d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax24)을 중심으로 제 1 단자 도체(3A)에 대칭되는 지점에 위치된다. 제 2 단자 도체(4B)는 적층체(L24)의 중심축(Ax24)을 중심으로 제 1 외부 접속 도체(5A)에 대칭되는 지점에 위치된다.
제 1 측면(L24a) 상에 형성된 제 1 단자 도체(3A) 및 제 2 측면(L24b) 상에 형성된 제 2 단자 도체(4B)는 제 1 측면(L24a) 및 제 2 측면(L24b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 측면(L24a) 상에 형성된 제 2 단자 도체(4A) 및 제 2 측면(L24b) 상에 형성된 제 1 단자 도체(3B)는 제 1 측면(L24a) 및 제 2 측면(L24b)이 서로 대향하는 방향을 따라 서로 대향한다. 제 1 측면(L24a) 상에 형성된 제 1 외부 접속 도체(5A) 및 제 2 측면(L24b) 상에 형성된 제 2 외부 접속 도체(6A)는 제 1 측면(L24a) 및 제 2 측면(L24b)이 서로 대향하는 방향을 따라 서로 대향한다.
도96에 도시된 바와 같이, 적층체(L24)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(480~483, 490~493)을 교대로 적층함으로써 구성된다. 실제 적층 커패시터(C24)에서, 유전체층들(10~20)은 그들의 경계들이 인지되지 않을 정도로 집적된다.
또한, 하나의 제 1 내부 접속 도체(500) 및 하나의 제 2 내부 접속 도체(510)가 적층체(L24) 내에서 적층된다. 복수의 제 1 내부 전극들(480~483)은 적층체(L24) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 1 내부 전극들(480~483)은 적층체(L24)의 제 1 측면(L24a)에 이르도록 신장하는 리드 도체들(485A~488A)과 함께 형성된다.
리드 도체(485A)가 제 1 내부 전극(480)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 1 측면(L24a)에 미친다. 리드 도체(486A)가 제 1 내부 전극(481)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 1 측면(L24a)에 미친다. 리드 도체(487A)가 제 1 내부 전극(482)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 1 측면(L24a)에 미친다. 리드 도체(488A)가 제 1 내부 전극(483)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 1 측면(L24a)에 미친다.
제 1 내부 전극(480)은 리드 도체(485A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(481)은 리드 도체(486A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(482)은 리드 도체(487A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 제 1 내부 전극(483)은 리드 도체(488A)를 통해 제 1 외부 접속 도체(5A)에 전기적으로 접속된다. 결론적으로, 복수의 제 1 내부 전극들(480~483)이 제 1 외부 접속 도체(5A)를 통해 서로 전기적으로 접속된다.
제 2 내부 전극들(490~493) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제 2 내부 전극들(490~493)은 적층체(L24) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제 2 내부 전극들(490~493)은 적층체(L24)의 제 2 측면(L24b)에 이르도록 신장하는 리드 도체들(495A~498A)과 함께 형성된다.
리드 도체(495A)가 제 2 내부 전극(490)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 2 측면(L24b)에 미친다. 리드 도체(496A)가 제 2 내부 전극(491)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 2 측면(L24b)에 미친다. 리드 도체(497A)가 제 2 내부 전극(492)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 2 측면(L24b)에 미친다. 리드 도체(498A)가 제 2 내부 전극(493)과 일체로 형성되어, 그로부터 신장하여 적층체(L24)의 제 2 측면(L24b)에 미친다.
제 2 내부 전극(490)은 리드 도체(495A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(491)은 리드 도체(496A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(492)은 리드 도체(497A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 제 2 내부 전극(493)은 리드 도체(498A)를 통해 제 2 외부 접속 도체(6A)에 전기적으로 접속된다. 결론적으로, 복수의 제 2 내부 전극들(490~493)이 제 2 외부 접속 도체(6A)를 통해 서로 전기적으로 접속된다.
제 1 내부 접속 도체(500)는 유전체층들(19,20) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(510)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(500) 및 제 2 내부 접속 도체(510)는 전기적으로 서로 절연된다.
제 1 내부 접속 도체(500)는 장방형 형태를 갖는 제 1 도체 부분(500A), 제 1 도체 부분(500A)으로부터 신장하여 적층체(L24)의 제 1 측면(L24a)으로 인출된 제 2, 및 제 4 도체 부분들(500B,500D), 및 제 1 도체 부분(500A)으로부터 신장하여 적층체(L24)의 제 2 측면(L24b)으로 인출된 제 3 도체 부분(500C)을 포함한다. 제 1 도체 부분(500A)은 그것의 길이방향 축이 적층체(L24)의 제 1 및 제 2 측면들(L24a,L24b)에 평행하도록 배열된다.
제 1 내부 접속 도체(500)의 제 2 및 제 4 도체 부분들(500B,500D)은, 도96의 좌측에서 우측 방향으로 제 2 도체 부분(500B) 및 제 4 도체 부분(500D)의 순서가 되도록 배열된다. 제 2 도체 부분(500B), 제 3 도체 부분(500C) 및 제 4 도체 부분(500D)은 제 1 단자 도체(3A), 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)에 전기적으로 각각 접속된다. 결과적으로, 제 1 내부 접속 도체(500)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)에 전기적으로 접속된다.
제 2 내부 접속 도체(510)는 장방형 형태를 갖는 제 1 도체 부분(510A), 제 1 도체 부분(510A)으로부터 신장하여 적층체(L24)의 제 1 측면(L24a)으로 인출된 제 2 도체 부분(510B), 및 제 1 도체 부분(510A)으로부터 신장하여 적층체(L24)의 제 2 측면(L24b)으로 인출된 제 3 및 제 4 도체 부분(510C,510D)을 포함한다. 제 1 도체 부분(510A)은 그것의 길이방향 축이 적층체(L24)의 제 1 및 제 2 측면들(L24a,L24b)에 평행하도록 배열된다.
제 2 내부 접속 도체(510) 내의 제 3 및 제 4 도체 부분들(510C,510D)은 도96의 좌측에서 우측 방향으로 제 3 도체 부분(510C) 및 제 4 도체 부분(510D)의 순서가 되도록 배열된다. 제 2 도체 부분(510B), 제 3 도체 부분(510C) 및 제 4 도체 부분(510D)은 제 2 단자 도체(4A), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)에 전기적으로 각각 접속된다. 결과적으로, 제 2 내부 접속 도체(510)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A)에 전기적으로 접속된다.
제 1 내부 접속 도체(500)의 제 1 도체 부분(500A)은 유전체층(19)을 사이에 두고 제 2 내부 전극(493)에 대향하는 영역이다. 제 2 내부 접속 도체(510)의 제 1 도체 부분(510A)은 유전체층(11)을 사이에 두고 제 1 내부 전극(480)에 대향하는 영역이다.
제 1 및 제 2 내부 접속 도체들(500,510)은, 적층체(L24)가 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L24) 내에 적층된다. 상세하게는, 제 1 및 제 2 내부 접속 도체들(500,510)은, 적층체(L24)가 유전체층(12)을 사이에 두고 서로 이웃하는 제 1 내부 전극(480) 및 제 2 내부 전극(490)을 포함하도록, 적층체(L24) 내에 적층된다. 즉, 적층체(L24)에서, 제 1 및 제 2 내부 접속 도체들(500,510)은 적층체(L24)의 제 1 및 제 2 내부 전극들(480,490)의 하나의 세트의 외측에 배열된다.
적층 커패시터(C24)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(480~483)에 직접 접속되지 않고, 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(500)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C24)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(490~493)에 직접 접속되지 않고, 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(510)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C24)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B) 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 1 및 제 2 내부 접속 도체(500,510)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C24)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C24)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C24)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,6A)은 서로 대향하는 적층체(L24)의 제 1 및 제 2 측면(L24a,L24b) 중 어느 하나에 형성된다. 따라서, 적층 커패시터(C24)에서, 모든 외부 접속 도체들(제 1 단자 도체들(3A,3B); 제 2 단자 도체들(4A,4B); 제 1 외부 접속 도체(5A); 및 제 2 외부 접속 도체(6A))이 적층체(L24)의 대향하는 두 측면들(L24a,L24b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 3개 이상의 측면(예컨대, 4개의 측면)에서 형성되는 경우에 비하여, 적층 커패시터(C24)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C24)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(500)는 적층체(L24) 내에서 유전체층(19)을 사이에 두고 적층 방향으로 제 2 내부 전극(493)에 대향하는 제 1 도체 부분(500A)을 갖는다. 따라서, 제 1 내부 접속 도체(500)는 또한 적층 커패시터(C24)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C24)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 2 내부 접속 도체(510)는 적층체(L24) 내에서 유전체층(11)을 사이에 두고 적층 방향으로 제 1 내부 전극(480)에 대향하는 제 1 도체 부분(510A)을 갖는다. 따라서, 제 2 내부 접속 도체(510)는 또한 적층 커패시터(C24)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 커패시터(C24)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C24)의 적층체(L24)에서, 복수의 제 1 내부 전극들(480~483) 및 복수의 제 2 내부 전극들(490~493)이 내부 접속 도체들(500,510)의 부분(제 1 내부 접속 도체(500)) 및 그 나머지(제 2 내부 접속 도체(510)) 사이에 배열된다. 따라서, 적층 커패시터(C24)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C24)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다. 그에 대한 이유는 다음과 같다. 즉, 제 1 단자 도체들(3A,3B)이 랜드 패턴들에 직접 접속되고, 제 2 단자 도체들(4A,4B) 제 1 단자 도체들(3A,3B)와 접속된 랜드 패턴들의 극성과 다른 극성을 갖는 랜드 패턴에 직접 접속되고, 제 1 및 제 2 외부 접속 도체들(5A,6A)이 어떠한 랜드 패턴들에도 직접 접속되지 않도록 적층 커패시터(C24)가 기판 등에 탑재될 때, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이에 흐르는 전류와 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이에 흐르는 전류는 제 1 및 제 2 측면들(L24a,L24b)이 서로 대향하는 방향을 따라 서로 반대 방향으로 향한다. 따라서, 제 1 단자 도체(3A) 및 제 2 단자 도체(4B) 사이를 흐르는 전류에 기인한 자기장과 제 1 단자 도체(3B) 및 제 2 단자 도체(4A) 사이를 흐르는 전류에 기인한 자기장은 상쇄된다. 이로 인하여, 적층 커패시터(C24)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 커패시터(C24)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L24)의 제 1 측면(L24a) 상에 서로 인접하도록 형성된다. 따라서, 제 1 단자 도체들(3A,3B)이 랜드 패턴들에 직접 접속되고, 제 1 외부 접속 도체(5A)r가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C24)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다.
즉, 제 1 단자 도체(3A) 및 제 1 내부 접속 도체(500)(제 1 내부 접속 도체(500) 내의 제 2 도체 부분(500B)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 1 외부 접속 도체(5A) 및 제 1 내부 전극(500)(제 1 내부 접속 도체(500)의 제 4 도체 부분(500D)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 적층 커패시터(C24)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 1 단자 도체 및 제 1 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C24)에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)가 적층체(L24)의 제 2 측면(L24b) 상에 서로 인접하도록 형성된다. 따라서, 제 2 단자 도체들(4A,4B)이 랜드 패턴들에 직접 접속되고, 제 2 외부 접속 도체(6A)가 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C24)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다.
즉, 제 2 단자 도체(4B) 및 제 2 내부 접속 도체(510)(제 2 내부 접속 도체(510) 내의 제 3 도체 부분(510C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제 2 외부 접속 도체(6A) 및 제 2 내부 전극(510)(제 2 내부 접속 도체(510)의 제 4 도체 부분(510D)) 사이를 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 적층 커패시터(C24)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제 2 단자 도체 및 제 2 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 커패시터(C24)에서, 제 1 단자 도체들(3A,3B), 제 2 단자 도체em들(4A,4B), 및 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A) 쌍들 각각은 적층체(L24)의 중심축(Ax24)을 중심으로 서로에 대칭되는 위치들에 형성된다. 따라서, 기판 등에서 적층 커패시터(C24)가 중심축(Ax24)을 중심으로 180도 회전되는 때라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 상태는 변화하지 않는다.
또한, 적층 커패시터(C24)에서, 제 1 단자 도체(3A)와 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 및 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A)는, 적층체(L24)의 제 1 측면(L24a) 및 제 2 측면(L24b)의 대향 방향으로 서로 대향한다. 따라서, 적층 커패시터(C24)가 기판 등에 거꾸로 반대 측면에 탑재되더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다.
적층 커패시터(C24)가 적층체(L24)의 측면들(L24a,L24b)에 수직한 축을 중심으로 반대로 돌려지더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다.
단자 도체들(3A,3B,4A,4B) 및 외부 접속 도체들(5A,6A)이 전술한 바와 같이 배열되기 때문에, 적층 커패시터(C24)는 다양한 탑재 방향들에 따라 탑재될 수 있다. 따라서 적층 커패시터(C24)는 용이하게 탑재될 수 있다.
제 72 실시예
도97을 참조하여, 제 72 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 72 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(500,510)의 위치들에 있어서, 제 71 실시예에 따른 적층 커패시터(C24)와 다르다. 도97은 제 72 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도97에 도시된 바와 같이, 제 72 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(500,510) 각 하나가 제 1 및 제 2 내부 전극들(480,481,490,491) 각 두 층들 및 제 1 및 제 2 내부 전극들(482,483,492,493) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(500)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(510)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 72 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(500,510) 각각은, 적층체가 적층 방향으로 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들(예컨대, 개재하는 유전체층(11)을 갖는 제 1 및 제 2 내부 전극들(480,490))의 적어도 하나의 세트를 포함하도록 적층체 내에 적층된다.
제 72 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(480~483)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(500)를 통해 접속된다. 또한, 제 72 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(490~493)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(510)를 통해 접속된다. 따라서 제 72 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 72 실시예에 따른 적층 커패시터는 제 1 외부 접속 도체(5A)의 저항 성분이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 71 실시예에 따른 적층 커패시터(C24)와 다르다. 즉, 제 71 실시예에 따른 적층 커패시터(C24)에서, 제 1 외부 접속 도체(5A)의 저항 성분은 제 1 내부 접속 도체(500)에 직렬로 접속되어 제 1 단자 도체들(3A,3B)에 접속된다. 반면, 제 51 실시예에 따른 적층 커패시터에서는, 제 1 외부 접속 도체(5A)의 저항 성분이 경계로서의 제 1 내부 접속 도체(500)에서 분리되어, 제 1 단자 도체들(3A,3B)에 병렬로 접속된다.
또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 72 실시예에 따른 적층 커패시터는 제 2 외부 접속 도체(6A)의 저항 성분이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 71 실시예에 따른 적층 커패시터(C24)와 다르다. 제 71 실시예에 따른 적층 커패시터(C24)에서, 제 2 외부 접속 도체(6A)의 저항 성분은 제 2 내부 접속 도체(510)에 직렬로 접속되어 제 2 단자 도체들(4A,4B)에 접속된다. 반면, 제 72 실시예에 따른 적층 커패시터에서는, 제 2 외부 도체(6A)의 저항 성분이 경계로서의 제 2 내부 접속 도체(510)에서 분리되어, 제 2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제 1 및 제 2 외부 접속 도체들(5A,6A)의 저항 성분들에서의 차이로 인해, 제 72 실시예에 따른 적층 커패시터는 제 71 실시예에 따른 적층 커패시터(C24)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(500) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(510)의 위치를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 또한, 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 72 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 72 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 제 72 실시예에 따른 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제 72 실시예에 따른 적층 커패시터는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(500)의 제 1 도체 부분(500A)은 유전체층(14)을 사이에 두고 제 2 내부 전극(491)에 대향한다. 제 2 내부 접속 도체(510)의 제 1 도체 부분(510A)은 유전체층(16)을 사이에 두고 제 1 내부 전극(482)에 대향한다. 따라서, 제 72 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(500,510)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C24)와 같이, 제 72 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C24)와 같이, 제 72 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 73 실시예
도98을 참조하여, 제 73 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 73 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 71 실시예에 따른 적층 커패시터(C24)와 다르다. 도98은 제 73 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도98에 도시된 바와 같이, 제 73 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(480~483,490~493)을 교대로 적층하여 구성된다.
제 73 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(500,501) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(510,511)이 적층된다. 제 73 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(480~483) 및 제 2 내부 전극들(490~493)이 복수의 내부 접속 도체들(500,501,510,511)의 일부인 제 1 및 제 2 내부 접속 도체들(500,510)와 그 나머지 제 1 및 제 2 내부 접속 도체들(501,511)의 사이에 배열된다.
제 1 내부 접속 도체(500)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(501)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(510)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(511)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 1 내부 접속 도체(501)는 장방형 형태를 갖는 제 1 도체 부분(501A) 및 제 1 도체 부분(501A)으로부터 신장하여 적층체의 측면들로 인출된 제 2~4 도체 부분들(501B~501D)을 포함한다. 제 1 내부 접속 도체(501)의 제 2~4 도체 부분들(501B~501D)은 신장하여, 제 1 내부 접속 도체(500)의 제 2~4 도체 부분들(500B~500D)이 인출되는 각각의 측면들에 대응하는 측면으로 인출된다.
제 2 도체 부분(501B), 제 3 도체 부분(501C) 및 제 4 도체 부분(501D)은 제 1 단자 도체(3A), 제 1 단자 도체(3B) 및 제 1 외부 접속 도체(5A)에 전기적으로 각각 접속된다. 결과적으로, 제 1 내부 접속 도체(501)는 제 1 단자 도체들(3A,3B) 및 제 1 외부 접속 도체(5A)에 전기적으로 접속된다.
제 2 내부 접속 도체(511)는 장방형 형태를 갖는 제 1 도체 부분(511A), 및 제 1 도체 부분(510A)으로부터 신장하여 적층체(L24)의 측면들로 인출된 제 2~4 도체 부분들(511B~511D)을 포함한다. 제 2 내부 접속 도체(511)의 제 2~4 도체 부분들(511B~511D)은 신장하여, 제 2 내부 접속 도체(510)의 제 2~4 도체 부분들(510B~510D)이 인출되는 각각의 측면들에 대응하는 측면들로 인출된다.
제 2 도체 부분(511B), 제 3 도체 부분(511C) 및 제 4 도체 부분(511D)은 제 2 단자 도체(4A), 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)에 전기적으로 각각 접속된다. 결과적으로, 제 2 내부 접속 도체(511)는 제 2 단자 도체들(4A,4B) 및 제 2 외부 접속 도체(6A)에 전기적으로 접속된다.
제 73 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(500,501,510,511)은, 적층체가 적층 방향으로 유전체층을 사이에 두고 서로 이웃하는 제 1 및 제 2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체 내에 적층된다.
제 73 실시예에 따른 적층 커패시터에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(480~483)에 직접 접속되지 않으며, 전기적으로 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(500,501)를 통해 접속된다. 또한, 제 73 실시예에 따른 적층 커패시터에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(490~493)에 직접 접속되지 않으며, 전기적으로 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(510,511)를 통해 접속된다. 결과적으로, 제 73 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 커패시터(C24)와 비교해 볼 때, 도73 실시예에 따른 적층 커패시터는 더 많은 제 1 내부 접속 도체들(500,501)을 가지며, 제 1 내부 접속 도체들(500,501)은 그들의 대응하는 제 1 단자 도체들(3A,3B)에 병렬로 접속된다. 제 1 내부 접속 도체들(500,501)의 개수가 더 많기 때문에, 제 1 단자 도체들(3A,3B)과 제 1 내부 전극들(440~443) 사이의 전류 경로들의 개수도 증가한다. 한편, 도52 실시예에 따른 적층 커패시터는 적층 커패시터(C24) 보다 더 많은 제 2 내부 접속 도체들(510,511)을 가지며, 제 2 내부 접속 도체들(510,511)은 그들의 대응하는 제 2 단자 도체들(4A,4B)에 병렬로 접속된다. 제 2 내부 접속 도체들(510,511)의 개수가 더 많기 때문에, 제 2 단자 도체들(4A,4B)과 제 2 내부 전극들(450~453) 사이의 전류 경로들의 개수도 증가한다. 따라서, 도73 실시예에 따른 적층 커패시터는 적층 커패시터(C24) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 단자 도체들(3A,3B)에 직접 접속된 제 1 내부 접속 도체(500,501) 및 제 2 단자 도체들(4A,4B)에 직접 접속된 제 2 내부 접속 도체(510,511)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되므로, 제 73 실시예에 따른 적층 커패시터는 희망하는 캐패시턴스 값(예컨대, 큰 값)을 얻으면서 등가 직렬 저항을 조정할 수 있다.
도73 실시예에 따른 적층 커패시터 내의 모든 외부 도체들(제 1 및 제 2 단자 도체들(3A,3B,4A,4B)과 제 1 및 제 2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 제 1 및 제 2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 커패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다.
제 1 내부 접속 도체(501)의 제 1 도체 부분(501A)은 유전체층(20)을 사이에 두고 제 2 내부 전극(453)에 대향한다. 제 2 내부 접속 도체(510)의 제 1 도체 부분(510A)은 유전체층(12)을 사이에 두고 제 1 내부 전극(480)에 대향한다. 따라서, 도73 실시예에 따른 적층 커패시터에서, 제 1 내부 접속 도체들(501,510)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 커패시터의 캐패시턴스를 더욱 증가시킬 수 있다.
도73 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(480~483,490~493)은 제 1 및 제 2 내부 접속 도체들(500,510) 및 제 1 및 제 2 내부 접속 도체들(501,511) 사이에 배열된다. 따라서, 도73 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C24)에 비해, 도73 실시예에 따른 적층 커패시터는 등가 직렬 인덕턴스를 감소시킬 수 있다. 적층 커패시터(C24)에 비해, 도73 실시예에 따른 적층 커패시터는 용이하게 탑재될 수 있다.
제 74 실시예
도99 및 도100을 참조하여, 제 74 실시예에 따른 적층 커패시터(C25)의 구성을 설명한다. 제 74 실시예에 따른 적층 커패시터(C25)는 적층체 상에 형성된 외부 도체들의 배열에 있어서 제 71 실시예에 따른 적층 커패시터(C24)와 다르다. 도99는 제 74 실시예에 따른 적층 커패시터의 투시도이다. 도100은 제 74 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
적층체(L25)의 적층 방향에 평행한 측면들 가운데, 적층체(L25)의 적층 방향에 수직한 측면들(L25c,L25d)의 길이방향으로 신장한 측면인 제 1 측면(L25a) 상에, 제 2 단자 도체(4A), 제 1 외부 접속 도체(5A) 및 제 1 단자 도체(3A)가 도99의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 1 측면(L25a) 상에, 제 1 외부 접속 도체(5A)가 제 1 단자 도체(3A) 및 제 2 단자 도체(4A) 사이에 위치되도록 형성된다.
적층체(L25)의 적층 방향에 평행한 측면들 가운데, 적층체(L25)의 적층 방향에 수직한 측면들(L25c,L25d)의 길이방향으로 신장한 측면인 제 2 측면(L25b) 상에, 제 2 단자 도체(4B), 제 2 외부 접속 도체(6A) 및 제 1 단자 도체(3B)가 도99의 좌측에서 우측방향으로 순차적으로 형성된다. 즉, 제 2 측면(L25b) 상에, 제 2 외부 접속 도체(6A)가 제 1 단자 도체(3B) 및 제 2 단자 도체(4B) 사이에 위치되도록 형성된다.
따라서, 제 1 단자 도체(3A)와 제 1 외부 접속 도체(5A)가 동일한 측면, 즉 적층체(L25)의 제 1 측면(L25a) 상에 서로 인접하도록 형성된다. 제 2 단자 도체(4B)와 제 2 외부 접속 도체(6B)가 동일한 측면, 즉 적층체(L25)의 제 2 측면(L25b) 상에 서로 인접하도록 형성된다.
제 1 단자 도체(3A)와 제 2 단자 도체(4B), 제 1 단자 도체(3B)와 제 2 단자 도체(4A), 및 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A) 각각의 쌍이 적층체(L25)의 중심축들 가운데 적층체(L25)의 적층 방향에 수직한 두 측면들(L25c,L25d)의 각각의 중심점들(Pc,Pd)을 지나는 중심축(Ax25)을 중심으로 서로 대칭된다. 제 1 단자 도체들(3A,3B), 제 2 단자 도체들(4A,4B), 및 제 1 외부 접속 도체(5A)와 제 2 외부 접속 도체(6A) 각각의 쌍은, 적층체(L25)의 제 1 측면(L25a) 및 제 2 측면(L25b)이 서로 대향하는 방향에 따라 서로 대향한다.
도100에 도시되는 바와 같이, 적층체(L25)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제 1 및 제 2 내부 전극들(480~483, 490~493)을 교대로 적층함으로써 구성된다. 또한, 하나의 제 1 내부 접속 도체(500) 및 하나의 제 2 내부 접속 도체(510)가 적층체(L25) 내에서 적층된다.
리드 도체들(485A~488A)이 그들의 대응하는 제 1 내부 전극들(480~483)로부터 신장하여 적층체(L25)의 제 1 측면(L25a)에 미친다. 리드 도체들(495A~498A)이 그들의 대응하는 제 2 내부 전극들(490~493)으로부터 신장하여 적층체(L25)의 제 2 측면(L25b)에 미친다.
제 1 내부 접속 도체(500)는 장방형 형태를 갖는 제 1 도체 부분(500A), 제 1 도체 부분(500A)으로부터 신장하여 적층체(L25)의 제 1 측면(L25a)으로 인출된 제 2 및 제 4 도체 부분들(500B,500D), 및 제 1 도체 부분(500A)으로부터 신장하여 적층체(L25)의 제 2 측면(L25b)으로 인출된 제 3 도체 부분(500C)을 포함한다.
제 2 내부 접속 도체(510)는 장방형 형태를 갖는 제 1 도체 부분(510A), 제 1 도체 부분(510A)으로부터 신장하여 적층체(L25)의 제 1 측면(L25a)으로 인출된 제 2 도체 부분(510B), 및 제 1 도체 부분(510A)으로부터 신장하여 적층체(L25)의 제 2 측면(L25b)으로 인출된 제 3 및 제 4 도체 부분들(510C, 510D)을 포함한다.
적층 커패시터(C25)에서, 제 1 단자 도체들(3A,3B)은 제 1 내부 전극들(480~483)에 직접 접속되지 않고, 제 1 외부 접속 도체(5A) 및 제 1 내부 접속 도체(500)를 통해 전기적으로 접속된다. 또한, 적층 커패시터(C25)에서, 제 2 단자 도체들(4A,4B)은 제 2 내부 전극들(490~493)에 직접 접속되지 않고, 제 2 외부 접속 도체(6A) 및 제 2 내부 접속 도체(510)를 통해 전기적으로 접속된다. 결과적으로, 적층 커패시터(C25)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 단자 도체들(3A,3B)에 직접 접속되는 제 1 내부 접속 도체(500)의 개수 및 제 2 단자 도체들(4A,4B)에 직접 접속되는 제 2 내부 접속 도체(510)의 개수를 조정함으로써, 이 실시예는 적층 커패시터(C25)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 적층 커패시터(C25)는 그 용량을 희망하는 값(예컨대, 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 커패시터(C25)의 외부 도체들인 제 1 및 제 2 단자 도체들(3A,3B,4A,4B) 및 제 1 및 제 2 외부 접속 도체들(5A,6A) 각각은 서로 대향하는 적층체(L25)의 제 1 및 제 2 측면(L25a,L25b) 상에 형성된다. 결과적으로, 단자 도체들이 적층 커패시터의 적층체(L25)의 4개의 측면 상에 형성되는 경우에 비하여, 적층 커패시터(C25)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 그러므로, 적층 커패시터(C25)는 용이하게 제조될 수 있다.
제 1 내부 접속 도체(500)의 제 1 도체 부분(500A)과 제 2 내부 접속 도체(510)의 제 1 도체 부분(510A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 적층 커패시터(C25)는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
적층 커패시터(C25)의 적층체(L25)에서, 복수의 제 1 내부 전극들(480~483) 및 복수의 제 2 내부 전극들(490~493)이 제 1 내부 접속 도체(500) 및 제 2 내부 접속 도체(510) 사이에 배열되기 때문에, 적층 커패시터(C25)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 커패시터(C25)에서, 제 1 단자 도체(3A) 및 제 1 외부 접속 도체(5A)가 적층체(L25)의 제 1 측면(L25a) 상에 서로 인접하도록 형성된다. 또한, 적층 커패시터(C25)에서, 제 2 단자 도체(4B) 및 제 2 외부 접속 도체(6A)가 적층체(L25)의 제 2 측면(L25b) 상에 서로 인접하도록 형성된다. 따라서, 단자 도체들(3A,3B,4A,4B)이 랜드 패턴들에 직접 접속되고, 외부 접속 도체들(5A,6A)이 랜드 패턴들에 직접 접속되지 않도록 적층 커패시터(C25)가 기판 등에 탑재될 때, 적층체(L25)를 통해 흐르는 전류들에 의해 형성되는 자기장들은 상쇄되고, 따라서 적층 커패시터(C25)의 등가 직렬 인덕턴스를 감소시킬 수 있다.
외부 도체들(3A,3B,4A,4B,5A,6A)과 중심축(Ax25)과의 위치 관계들 및 적층체(L25)의 제 1 측면(L25a) 및 제 2 측면(L25b)의 대향 방향에서의 외부 도체들(3A,3B,4A,4B,5A,6A)간의 위치 관계들로 인하여, 적층 커패시터(C25)는 용이하게 탑재될 수 있다.
제 75 실시예
도101을 참조하여, 제 75 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 75 실시예에 따른 적층 커패시터는 적층 방향에서의 내부 접속 도체들(500,510)의 위치들에 있어서, 제 74 실시예에 따른 적층 커패시터(C25)와 다르다. 도101은 제 75 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도101에 도시된 바와 같이, 제 75 실시예에 따른 적층 커패시터에서, 제 1 및 제 2 내부 접속 도체들(500,510) 각 하나가 제 1 및 제 2 내부 전극들(480,481,490,491) 각 두 층들 및 제 1 및 제 2 내부 전극들(482,483,492,493) 각 두 층들 사이에 적층된다. 더욱 상세하게는, 제 1 내부 접속 도체(500)는 유전체층들(14,15) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(510)는 유전체층들(15,16) 사이에 유지되도록 위치된다.
제 75 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 제 1 내부 전극들(480~483,490~493)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,6A) 및 내부 접속 도체들(500,510)을 통해 접속된다. 따라서 제 75 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제 1 단자 도체들(3A,3B)을 고려할 때, 제 75 실시예에 따른 적층 커패시터는 제 1 내부 접속 도체(500)의 위치 및 이에 따른 제 1 외부 접속 도체(5A)의 저항 성분이 제 1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제 74 실시예에 따른 적층 커패시터(C25)와 다르다. 또한, 제 2 단자 도체들(4A,4B)을 고려할 때, 제 75 실시예에 따른 적층 커패시터는 제 2 내부 접속 도체(510)의 위치 및 이에 따른 제 2 외부 접속 도체(6A)의 저항 성분이 제 2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제 74 실시예에 따른 적층 커패시터(C25)와 다르다.
제 1 및 제 2 외부 접속 도체들(5A,6A)의 저항 성분들에서의 차이로 인해, 제 75 실시예에 따른 적층 커패시터는 제 74 실시예에 따른 적층 커패시터(C25)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(500,510)의 위치들을 적층 방향으로 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들(500,510)에 의해 제어되기 때문에, 제 75 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(500)의 제 1 도체 부분(500A)과 제 2 내부 접속 도체(510)의 제 1 도체 부분(510A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 75 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
외부 도체들이 이와 같이 적층 커패시터(C25) 내에 배열되기 때문에, 제 75 실시예에 따른 적층 커패시터는 적층 커패시터(C25)에서와 같이 용이하게 제조될 수 있다. 제 75 실시예에 따른 적층 커패시터는 적층 커패시터(C25)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 75 실시예에 따른 적층 커패시터는 적층 커패시터(C25)에서와 같이 용이하게 탑재될 수 있다.
제 76 실시예
도102를 참조하여, 제 76 실시예에 따른 적층 커패시터의 구성을 설명한다. 제 76 실시예에 따른 적층 커패시터는 제 1 및 제 2 내부 접속 도체들의 개수에 있어서, 제 74 실시예에 따른 적층 커패시터(C25)와 다르다. 도102는 제 76 실시예에 따른 적층 커패시터에 포함된 적층체의 분해조립 사시도이다.
도102에 도시된 바와 같이, 제 76 실시예에 따른 적층 커패시터의 적층체는 복수(이 실시예에서는 13개)의 유전체층들(10~22) 및 복수(이 실시예에서는 각각 4개)의 제 1 및 제 2 내부 전극들(480~483, 490~493)을 교대로 적층하여 구성된다.
제 76 실시예에 따른 적층 커패시터의 적층체에서, 복수(이 실시예에서 각 2개)의 제 1 내부 접속 도체들(500,501) 및 복수(이 실시예에서 각 2개)의 제 2 내부 접속 도체들(510,511)이 적층된다. 제 76 실시예에 따른 적층 커패시터의 적층체에서, 제 1 내부 전극들(480~483) 및 제 2 내부 전극들(490~493)이 제 1 및 제 2 내부 접속 도체들(500,510)와 제 1 및 제 2 내부 접속 도체들(501,511)의 사이에 배열된다.
제 1 내부 접속 도체(500)는 유전체층들(10,11) 사이에 유지되도록 위치된다. 제 1 내부 접속 도체(501)는 유전체층들(20,21) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(510)는 유전체층들(11,12) 사이에 유지되도록 위치된다. 제 2 내부 접속 도체(511)는 유전체층들(21,22) 사이에 유지되도록 위치된다.
제 76 실시예에 따른 적층 커패시터에서, 단자 도체들(3A,3B,4A,4B)은 내부 전극들(480~483,490~493)에 직접 접속되지 않으며, 전기적으로 외부 접속 도체들(5A,6A) 및 내부 접속 도체들(500,501,510,511)을 통해 접속된다. 따라서 제 76 실시예에 따른 적층 커패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 커패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제 1 내부 접속 도체들(500,501) 및 제 2 내부 접속 도체들(510,511)의 개수는 적층체(C25)에서 보다 제 76 실시예에 따른 적층 커패시터에서 더욱 많다. 반면, 내부 접속 도체들(500,501,510,511)은 그들의 대응하는 단자 도체들(3A,3B,4A,4B)에 병렬로 접속된다. 내부 접속 도체들(500,501,510,511)의 개수가 더 많기 때문에, 단자 도체들(3A,3B,4A,4B) 및 내부 전극들(480~483,490~493) 사이의 전류 경로들의 개수가 증가한다. 따라서, 제 76 실시예에 따른 적층 커패시터는 적층 커패시터(C25)의 것보다 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제 1 내부 접속 도체들(500,501)의 개수 및 제 2 내부 접속 도체들(510,511)의 개수를 조정함으로써, 이 실시예는 적층 커패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 직렬 등가 저항을 용이하게 조정할 수 있다. 직렬 등가 저항은 제 1 및 제 2 내부 접속 도체들에 의해 제어되기 때문에, 제 76 실시예에 따른 적층 커패시터는 그 캐패시턴스를 희망하는 값(예컨대, 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제 1 내부 접속 도체(501)의 제 1 도체 부분(501A)과 제 2 내부 접속 도체(510)의 제 1 도체 부분(510A)은 각각 유전체층을 사이에 두고 그들의 대응하는 내부 전극들에 대향하고, 따라서 용량 성분을 형성하는데 기여할 수 있다. 그러므로, 제 76 실시예에 따른 적층 커패시터는 그것의 캐패시턴스를 더욱 증가시킬 수 있다.
제 76 실시예에 따른 적층 커패시터의 적층체에서, 복수의 제 1 및 제 2 내부 전극들(480~483,490~493)이 제 1 및 제 2 내부 접속 도체들(500,510)과 제 1 및 제 2 내부 접속 도체들(501,511) 사이에 배열된다. 따라서, 제 75 실시예에 따른 적층 커패시터는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
외부 도체들이 적층 커패시터(C25)에서와 같이 배열되기 때문에, 제 76 실시예에 따른 적층 커패시터는 적층 커패시터(C25)에서와 같이 용이하게 제조될 수 있다. 제 76 실시예에 따른 적층 커패시터는 적층 커패시터(C25)에서와 같이 등가 직렬 인덕턴스를 감소시킬 수 있다. 또한, 제 76 실시예에 따른 적층 커패시터는 적층 커패시터(C25)에서와 같이 용이하게 탑재될 수 있다.
지금까지 본 발명의 바람직한 실시예들을 상세히 설명하였으나, 본 발명은 전술한 실시예들에 한정되는 것은 아니다. 예를 들어, 유전체층(10~22)의 개수 및 적층된 제 1 및 제 2 내무 전극들(30~33, 70~73, 110~113, 150~153, 190~193, 230~233, 270~273, 310~313, 350~353, 40~43, 80~83, 120~123, 160~163, 200~203, 240~243, 280~283, 320~323, 360~363, 400~405, 410~415, 440~445, 450~455, 480~485, 490~495)의 개수는 전술한 실시예에서 설명된 개수에 한정되는 것은 아니다.
제 1 내부 접속 도체들(50, 51, 90, 91, 130, 131, 170, 171, 210, 211, 250, 251, 290, 291, 330, 331, 370, 371, 420, 421, 460, 461, 500, 501)의 개수 및 적층 방향에서의 그들의 위치들은 전술한 실시예에서 설명된 위치들에 한정되는 것은 아니다. 제 2 내부 접속 도체들(60, 61, 70, 71, 140, 141, 180, 181, 220, 221, 260, 261, 300, 301, 340, 341, 380, 381, 430, 431, 470, 471, 510, 511)의 개수 및 적층 방향에서의 그들의 위치들은 전술한 실시예에서 설명된 위치들에 한정되는 것은 아니다.
제 1 내부 접속 도체들(50, 51, 90, 91, 130, 131, 170, 171, 210, 211, 250, 251, 290, 291, 330, 331, 370, 371, 420, 421, 460, 461, 500, 501)의 형태들은, 그것들이 제 1 단자 도체 및 제 1 외부 접속 도체에 접속되는 한, 전술한 실시예에서 설명된 위치들에 한정되는 것은 아니다. 제 2 내부 접속 도체들(60, 61, 70, 71, 140, 141, 180, 181, 220, 221, 260, 261, 300, 301, 340, 341, 380, 381, 430, 431, 470, 471, 510, 511)의 형태들은, 그것들이 제 2 단자 도체 및 제 2 외부 접속 도체에 접속되는 한, 전술한 실시예에서 설명된 위치들에 한정되는 것은 아니다.
제 1 내부 접속 도체들(50, 51, 90, 91, 130, 131, 170, 171, 210, 211, 250, 251, 290, 291, 330, 331, 370, 371, 420, 421, 460, 461, 500, 501)이 반드시 적층체의 적층 방향으로 제 2 내부 전극에 대향하는 영역을 가져야 하는 것은 아니다. 제 2 내부 접속 도체들(60, 61, 70, 71, 140, 141, 180, 181, 220, 221, 260, 261, 300, 301, 340, 341, 380, 381, 430, 431, 470, 471, 510, 511)이 반드시 적층체의 적층 방향으로 제 1 내부 전극에 대향하는 영역을 가져야 하는 것은 아니다.
제 1 및 제 2 단자 도체들(3A~3D, 4A~4D)의 개수가 전술한 실시예에서 설명된 개수에 한정되는 것은 아니다. 따라서, 제 1 및 제 2 내부 단자 도체들은 예컨대, 각 5개 이상으로 제공될 수 있다. 제 1 및 제 2 단자 도체들(3A~3D, 4A~4D)은 서로 다른 개수로 마련될 수 있다. 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 개수는 예컨대, 각 3개 이상으로 제공될 수 있다. 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)은 서로 다른 개수로 제공될 수 있다.
제 1 및 제 2 단자 도체들(3A~3D, 4A~4D) 및 제 1 및 제 2 외부 접속 도체들(5A,5B,6A,6B)의 위치들은 전술한 실시예들에서 설명된 위치들에 한정되는 것은 아니다.
단자 도체들이 반드시 적층체의 중심축(예컨대, Ax1~Ax25)을 중심으로 상호 축대칭을 이루며 위치되어야 하는 것은 아니다. 외부 접속 도체들이 반드시 적층체의 중심축(예컨대, Ax1~Ax25)을 중심으로 상호 축대칭을 이루며 위치되어야 하는 것은 아니다.
제 2 단자 도체가, 적층체의 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 제 1 측면 상의 제 1 단자 도체에 대향하는 제 2 측면 상의 지점에 위치되는 것이 요구되지는 않는다. 제 2 단자 도체가, 적층체의 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 제 2 측면 상의 제 1 단자 도체에 대향하는 제 1 측면 상의 지점에 위치되는 것이 요구되지는 않는다. 단자 도체들은 적층체의 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 단자 도체들에 대향하는 지점들에 위치되는 것이 요구되지는 않는다. 외부 접속 도체들은 적층체의 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 외부 접속 도체들에 대향하는 지점들에 위치되는 것이 요구되지는 않는다.
본 발명에 따른 적층 커패시터의 적층체에서, 유전체층들이 더 적층될 수도 있고, 또는 유전체층들 및 내부 전극들은 교대로 적층될 수도 있다.
따라서, 설명된 본 발명으로부터, 본 발명은 다양한 방법으로 변형될 수 있다는 것을 용이하게 이해할 수 있을 것이다. 당업자는 그러한 변형이 본 발명의 사상 및 범위를 벗어는 것이 아니며, 다음의 청구항들의 범위 내에 포함되는 것임을 용이하게 이해할 수 있을 것이다.
이상과 같이, 본 발명에 의해 높은 정밀도를 가지고 등가 직렬 저항을 용이하게 조정할 수 있는 적층 커패시터가 제공된다.

Claims (20)

  1. 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서,
    상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고;
    상기 복수의 외부 도체들은 제 1 단자 도체, 제 2 단자 도체, 상기 복수의 제 1 내부 전극들에 전기적으로 접속되는 제 1 외부 접속 도체, 및 상기 복수의 제 2 내부 전극들에 전기적으로 접속되는 제 2 외부 접속 도체를 포함하고;
    상기 제 1 단자 도체는 상기 적층체의 제 1 측면 상에 형성되고;
    상기 제 2 단자 도체는 상기 적층체의 상기 제 1 측면 상에 또는 상기 제 1 측면 반대편의 제 2 측면 상에 형성되고;
    상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 또는 제 2 측면 상에 형성되고;
    상기 제 2 외부 접속 도체는 상기 적층체의 제 1 또는 제 2 측면 상에 형성되고;
    상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고;
    상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체가 상기 적층체에 적층되고;
    상기 제 1 내부 접속 도체는 상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고;
    상기 제 1 및 제 2 내부 접속 도체들은 적층 방향에 있어서 서로 다른 층에 배치되고;
    등가 직렬 저항이, 상기 제 1 내부 접속 도체들의 개수 및 상기 제 2 내부 내부 접속 도체들의 개수를 각각 조정함으로써 희망하는 값으로 설정되는, 적층 커패시터.
  2. 제 1 항에 있어서,
    상기 제 1 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제 2 내부 전극에 대향하는 영역을 포함하는, 적층 커패시터.
  3. 제 1 항에 있어서,
    상기 제 2 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제 1 내부 전극에 대향하는 영역을 포함하는, 적층 커패시터.
  4. 제 1 항에 있어서,
    상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 커패시터.
  5. 제 1 항에 있어서,
    상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 커패시터.
  6. 제 1 항에 있어서,
    복수의 제 1 단자 도체들 및 복수의 제 1 외부 접속 도체들은 동일한 개수로 마련되고;
    복수의 제 2 단자 도체들 및 복수의 제 2 외부 접속 도체들은 동일한 개수로 마련되고;
    상기 복수의 제 1 단자 도체들 및 상기 복수의 제 1 외부 접속 도체들은 상기 적층체의 상기 제 1 측면 상에 형성되고, 상기 복수의 제 2 단자 도체들 및 상기 복수의 제 2 외부 접속 도체들은 상기 적층체의 상기 제 2 측면 상에 형성되고;
    상기 제 1 측면 상의 제 1 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 1 외부 접속 도체가 형성되고;
    상기 제 1 측면 상의 제 1 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 1 단자 도체가 형성되고;
    상기 제 2 측면 상의 제 2 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 2 외부 접속 도체가 형성되고;
    상기 제 2 측면 상의 제 2 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 2 단자 도체가 형성되는, 적층 커패시터.
  7. 제 1 항에 있어서,
    적어도 하나의 상기 제 1 단자 도체, 적어도 하나의 상기 제 2 단자 도체, 적어도 하나의 상기 제 1 외부 접속 도체 및 적어도 하나의 상기 제 2 외부 접속 도체가 마련되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는, 상기 적층체의 적층 방향에 수직한 상기 적층체의 두 측면들의 각각의 중심점들을 지나는 상기 적층체의 중심축을 중심으로 상기 제 1 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 1 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 2 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 2 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는, 상기 적층체의 상기 제 1 및 제 2 측면들이 서로 대향하는 방향으로 상기 제 1 단자 도체와 대향하는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 본체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 1 외부 접속 도체에 대향하는 위치에 위치되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는 상기 적층체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 2 단자 도체에 대향하는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 2 외부 접속 도체에 대향하는 위치에 위치되는, 적층 커패시터.
  8. 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서,
    상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고;
    상기 복수의 외부 도체들은 제 1 단자 도체, 제 2 단자 도체, 상기 복수의 제 1 내부 전극들에 전기적으로 접속되는 제 1 외부 접속 도체, 및 상기 복수의 제 2 내부 전극들에 전기적으로 접속되는 제 2 외부 접속 도체를 포함하고;
    상기 제 1 단자 도체는 상기 적층체의 제 1 측면 상에 형성되고;
    상기 제 2 단자 도체는 상기 적층체의 상기 제 1 측면 상에 또는 상기 제 1 측면 반대편의 제 2 측면 상에 형성되고;
    상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 또는 제 2 측면 상에 형성되고;
    상기 제 2 외부 접속 도체는 상기 적층체의 제 1 또는 제 2 측면 상에 형성되고;
    상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고;
    상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체가 상기 적층체에 적층되고;
    상기 제 1 내부 접속 도체는 상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고;
    상기 제 1 및 제 2 내부 접속 도체들은 적층 방향에 있어서 서로 다른 층에 배치되고;
    등가 직렬 저항이, 상기 적층 방향에서 상기 적층체에서의 상기 제 1 내부 접속 도체의 위치와 상기 적층 방향에서 상기 적층체에서의 상기 제 2 내부 접속 도체의 위치를 각각 조정함으로써, 희망하는 값으로 설정되는, 적층 커패시터.
  9. 제 8 항에 있어서,
    상기 제 1 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제 2 내부 전극에 대향하는 영역을 포함하는, 적층 커패시터.
  10. 제 8 항에 있어서,
    상기 제 2 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제 1 내부 전극에 대향하는 영역을 포함하는, 적층 커패시터.
  11. 제 8 항에 있어서,
    상기 제 1 단자 도체 및 상기 제 1 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 커패시터.
  12. 제 8 항에 있어서,
    상기 제 2 단자 도체 및 상기 제 2 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 커패시터.
  13. 제 8 항에 있어서,
    복수의 제 1 단자 도체들 및 복수의 제 1 외부 접속 도체들은 동일한 개수로 마련되고;
    복수의 제 2 단자 도체들 및 복수의 제 2 외부 접속 도체들은 동일한 개수로 마련되고;
    상기 복수의 제 1 단자 도체들 및 상기 복수의 제 1 외부 접속 도체들은 상기 적층체의 상기 제 1 측면 상에 형성되고, 상기 복수의 제 2 단자 도체들 및 상기 복수의 제 2 외부 접속 도체들은 상기 적층체의 상기 제 2 측면 상에 형성되고;
    상기 제 1 측면 상의 제 1 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 1 외부 접속 도체가 형성되고;
    상기 제 1 측면 상의 제 1 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 1 단자 도체가 형성되고;
    상기 제 2 측면 상의 제 2 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 2 외부 접속 도체가 형성되고;
    상기 제 2 측면 상의 제 2 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제 2 단자 도체가 형성되는, 적층 커패시터.
  14. 제 8 항에 있어서,
    적어도 하나의 상기 제 1 단자 도체, 적어도 하나의 상기 제 2 단자 도체, 적어도 하나의 상기 제 1 외부 접속 도체 및 적어도 하나의 상기 제 2 외부 접속 도체가 마련되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는, 상기 적층체의 적층 방향에 수직한 상기 적층체의 두 측면들의 각각의 중심점들을 지나는 상기 적층체의 중심축을 중심으로 상기 제 1 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 1 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 2 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제 2 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는, 상기 적층체의 상기 제 1 및 제 2 측면들이 서로 대향하는 방향으로 상기 제 1 단자 도체와 대향하는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 본체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 1 외부 접속 도체에 대향하는 위치에 위치되고;
    상기 제 1 단자 도체 또는 상기 제 2 단자 도체는 상기 적층체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 2 단자 도체에 대향하는 위치에 위치되고;
    상기 제 1 외부 접속 도체 또는 상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 1 및 제 2 측면들의 상기 대향 방향으로 상기 제 2 외부 접속 도체에 대향하는 위치에 위치되는, 적층 커패시터.
  15. 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서,
    상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고;
    상기 복수의 외부 도체들은 복수의 제 1 단자 도체, 복수의 제 2 단자 도체, 제 1 외부 접속 도체 및 제 2 외부 접속 도체를 포함하고;
    상기 복수의 제 1 단자 도체들 중에서 선택된 2개의 제 1 단자 도체들에 대해, 하나는 상기 적층체의 제 1 측면 상에 형성되고, 다른 하나는 상기 제 1 측면에 대향하는 상기 적층체의 제 2 측면 상에 형성되고;
    상기 복수의 제 2 단자 도체들 중에서 선택된 2개의 제 2 단자 도체들에 대해, 하나는 상기 적층체의 상기 제 1 측면 상에 형성되고, 다른 하나는 상기 적층체의 상기 제 2 측면 상에 형성되고;
    상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 측면 상에 형성되고;
    상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 2 측면 상에 형성되고;
    상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고;
    상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체는 상기 적층체에 적층되고;
    상기 제 1 내부 접속 도체는 상기 복수의 제 1 단자 도체들 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 복수의 제 2 단자 도체들 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 적층 방향으로 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고;
    상기 제 1 및 제 2 내부 접속 도체들은 적층 방향에 있어서 서로 다른 층에 배치되고;
    등가 직렬 저항이, 상기 제 1 내부 접속 도체들의 개수 및 상기 제 2 내부 내부 접속 도체들의 개수를 각각 조정함으로써 희망하는 값으로 설정되는, 적층 커패시터.
  16. 제 15 항에 있어서,
    상기 제 1 외부 접속 도체는 상기 제 1 측면 상의 상기 제 1 및 제 2 단자 도체들 사이에 위치되도록 형성되고;
    상기 제 2 외부 접속 도체는 상기 제 2 측면 상의 상기 제 1 및 제 2 단자 도체들 사이에 위치되도록 형성되는, 적층 커패시터.
  17. 제 15 항에 있어서,
    상기 제 1 측면 상에 형성된 상기 제 1 단자 도체 및 상기 제 2 측면 상에 형성된 상기 제 2 단자 도체는 상기 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 서로 대향하고;
    상기 제 2 측면 상에 형성된 상기 제 1 단자 도체 및 상기 제 1 측면 상에 형성된 상기 제 2 단자 도체는, 상기 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 서로 대향하는, 적층 커패시터.
  18. 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체의 측면들 상에 형성된 복수의 외부 도체들을 포함하는 적층 커패시터에 있어서,
    상기 복수의 내부 전극들은 교대로 배열된 복수의 제 1 내부 전극들 및 복수의 제 2 내부 전극들을 포함하고;
    상기 복수의 외부 도체들은 복수의 제 1 단자 도체, 복수의 제 2 단자 도체, 제 1 외부 접속 도체 및 제 2 외부 접속 도체를 포함하고;
    상기 복수의 제 1 단자 도체들 중에서 선택된 2개의 제 1 단자 도체들에 대해, 하나는 상기 적층체의 제 1 측면 상에 형성되고, 다른 하나는 상기 제 1 측면에 대향하는 상기 적층체의 제 2 측면 상에 형성되고;
    상기 복수의 제 2 단자 도체들 중에서 선택된 2개의 제 2 단자 도체들에 대해, 하나는 상기 적층체의 상기 제 1 측면 상에 형성되고, 다른 하나는 상기 적층체의 상기 제 2 측면 상에 형성되고;
    상기 제 1 외부 접속 도체는 상기 적층체의 상기 제 1 측면 상에 형성되고;
    상기 제 2 외부 접속 도체는 상기 적층체의 상기 제 2 측면 상에 형성되고;
    상기 제 1 내부 전극들 각각은 리드 도체를 통해 상기 제 1 외부 접속 도체에 전기적으로 접속되고;
    상기 제 2 내부 전극들 각각은 리드 도체를 통해 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    적어도 하나의 제 1 내부 접속 도체 및 적어도 하나의 제 2 내부 접속 도체는 상기 적층체에 적층되고;
    상기 제 1 내부 접속 도체는 상기 복수의 제 1 단자 도체들 및 상기 제 1 외부 접속 도체에 전기적으로 접속되고, 상기 제 2 내부 접속 도체는 상기 제 1 내부 접속 도체로부터 전기적으로 절연되나 상기 복수의 제 2 단자 도체들 및 상기 제 2 외부 접속 도체에 전기적으로 접속되고;
    상기 제 1 및 제 2 내부 접속 도체들은, 상기 적층체가 상기 유전체층을 사이에 두고 적층 방향으로 상호 이웃하는 상기 제 1 및 제 2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고;
    상기 제 1 및 제 2 내부 접속 도체들은 적층 방향에 있어서 서로 다른 층에 배치되고;
    등가 직렬 저항은, 상기 적층 방향에서 상기 적층체에서의 상기 제 1 내부 접속 도체의 위치와 상기 적층 방향에서 상기 적층체에서의 상기 제 2 내부 접속 도체의 위치를 각각 조정함으로써, 희망하는 값으로 설정되는, 적층 커패시터.
  19. 제 18 항에 있어서,
    상기 제 1 외부 접속 도체는 상기 제 1 측면 상의 상기 제 1 및 제 2 단자 도체들 사이에 위치되도록 형성되고;
    상기 제 2 외부 접속 도체는 상기 제 2 측면 상의 상기 제 1 및 제 2 단자 도체들 사이에 위치되도록 형성되는, 적층 커패시터.
  20. 제 18 항에 있어서,
    상기 제 1 측면 상에 형성된 상기 제 1 단자 도체 및 상기 제 2 측면 상에 형성된 상기 제 2 단자 도체는 상기 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 서로 대향하고;
    상기 제 2 측면 상에 형성된 상기 제 1 단자 도체 및 상기 제 1 측면 상에 형성된 상기 제 2 단자 도체는, 상기 제 1 및 제 2 측면들이 서로 대향하는 방향을 따라 서로 대향하는, 적층 커패시터.
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