KR100866735B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents
반도체 소자의 미세 패턴 형성 방법 Download PDFInfo
- Publication number
- KR100866735B1 KR100866735B1 KR1020070042291A KR20070042291A KR100866735B1 KR 100866735 B1 KR100866735 B1 KR 100866735B1 KR 1020070042291 A KR1020070042291 A KR 1020070042291A KR 20070042291 A KR20070042291 A KR 20070042291A KR 100866735 B1 KR100866735 B1 KR 100866735B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- hard mask
- layer
- amorphous carbon
- carbon layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 78
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 54
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 13
- 229910052799 carbon Inorganic materials 0.000 claims description 13
- 239000007789 gas Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 230000007261 regionalization Effects 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/952—Utilizing antireflective layer
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 구체적으로 제1 내지 제3 하드마스크막이 순차적으로 증착된 반도체 기판상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 하드마스크막을 패터닝하여 제3 하드마스크 패턴과 포토레지스트 패턴으로 이루어진 적층 패턴을 형성하는 단계; 상기 적층 패턴 측면에 비정질 탄소층 패턴을 형성하는 단계; 상기 포토레지스트 패턴 및 비정질 탄소층 패턴을 마스크로 제2 하드마스크막을 패터닝하는 단계; 상기 결과 구조물 전면에 스핀 온 카본층을 매립하는 단계; 상기 제3 하드마스크 패턴이 노출될 때까지 평탄화하는 단계; 상기 비정질 탄소층 패턴을 식각 마스크로 제1 하드마스크막이 노출될 때까지 선택적 건식 식각하여 상기 제3 하드마스크 패턴 및 제2 하드마스크막을 제거하는 단계; 상기 스핀 온 카본층 및 비정질 탄소층을 제거하는 단계; 및 상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 제1 하드마스크막 패턴을 형성하는 단계를 포함함으로써, 균일한 선폭을 가지는 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1d는 종래 방법에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 종래 방법에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
도 3은 종래 방법에서 제1 마스크와 제2 마스크 간 중첩 균일도를 도시한 그래프.
도 4a 내지 도 4i는 본 발명의 방법에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 반도체 기판 3, 23, 101: 피식각층
3-1, 23-1: 피식각층 패턴 5, 25-1: 제1 하드마스크 패턴
5-1, 27: 제2 하드마스크 패턴 7, 29: 제1 포토레지스트 패턴
9, 31: 제2 포토레지스트 패턴 25: 제1 하드마스크막
103: 제1 비정질 탄소층 103-1: 제1 비정질 탄소층 패턴
105: 실리콘 질화막 105-1: 실리콘 질화막 패턴
107: 폴리 실리콘층 107-1: 폴리실리콘층 패턴
109: 실리콘 질화막 109-1: 실리콘 질화막 패턴
111: 포토레지스트 패턴 113: 제2 비정질 탄소층 패턴
115: 스핀 온 카본층
본 발명은 반도체 소자 제조 공정에서 미세 패턴 형성 방법에 관한 것이다.
오늘날 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가져야 한다. 이러한 요구에 부응하기 위하여 제조 원자는 낮으면서 집적도, 신뢰도 및 데이터를 액세스(access)하는 전기적 특성은 향상된 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.
특히 소자의 집적도를 향상시키기 위하여 더욱 미세한 패턴을 형성할 수 있는 포토리소그라피 기술이 계속 개발되고 있다. 포토리소그라피 기술은 ArF(193nm) 또는 VUV(157nm)와 같은 단파장의 화학증폭형의 원자외선(Deep Ultra Violet; DUV) 광원을 사용하는 노광 기술과, 상기 노광원에 적합한 포토레지스트 물질을 적용하는 기술을 포함한다.
한편, 반도체 소자 크기가 점점 미세화 되어감에 따라, 패턴 선폭의 임계 치 수(critical dimension)를 제어하는 것이 중요한 문제로 대두되었다. 일반적으로 반도체 소자의 속도는 게이트 임계 치수, 즉 패턴의 선폭 크기가 작을수록 빨라지며, 소자 성능도 향상된다. 이에, 노광 파장이나 포토레지스트 물질을 개발하지 않고, 두 단계 패턴 형성 방법을 수행하여 패턴 선폭을 축소할 수 있는 방법(double patterning technology)이 현재 반도체 소자 양산 공정에 적용되고 있다.
상기 두 단계 패턴 형성 방법은 트랜치를 형성하여 패턴을 얻는 방법과 라인을 형성하여 패턴을 얻는 두 가지 방법으로 분류할 수 있다.
보다 구체적으로, 도 1a 내지 도 1e는 종래 방법 중에 트랜치를 형성하여 미세 패턴을 형성하는 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(1) 상부에 피식각층(3), 하드마스크막(미도시) 및 제1 포지티브 포토레지스트막(미도시)을 적층 한 다음, 상기 제1 포지티브 포토레지스트막에 대한 1차 포토리소그라피 공정을 실시하여 제1 포토레지스트 패턴(7)을 형성한다.
이어서, 상기 제1 포지티브 포토레지스트 패턴(7)을 식각 마스크로 이용하여 하드마스크막에 대한 1차 패터닝 공정을 수행하여 트랜치를 포함한 제1 하드마스크 패턴(5) 및 제1 포지티브 포토레지스트 패턴(7)으로 이루어진 적층 구조를 형성한다.
도 1b를 참조하면, 상기 제1 포지티브 포토레지스트 패턴(7)을 제거한 다음, 결과물 전면에 제2 포지티브 포토레지스트막(미도시)을 형성한다.
이어서, 상기 제2 포지티브 포토레지스트막에 대한 2차 포토리소그라피 공정 을 수행하여 제2 포지티브 포토레지스트 패턴(9)을 형성한다.
도 1c는 상기 제2 포지티브 포토레지스트 패턴(9)을 식각 마스크로 이용하여 제1 하드마스크 패턴(5)에 대한 2차 패터닝 공정을 수행하여 트랜치를 포함한 제2 하드마스크 패턴(5-1)을 도시한다.
도 1d를 참조하면, 상기 제2 포지티브 포토레지스트 패턴(9)을 제거한 다음, 상기 제2 하드마스크 패턴(5-1)을 식각 마스크로 이용하여 상기 피식각층(3)에 대한 패터닝 공정을 수행하여 피식각층 패턴(3-1)을 얻는다.
이후, 상기 제2 하드마스크 패턴(5-1)은 건식 또는 습식 식각 공정으로 제거한다.
한편, 도 2a 내지 도 2e는 종래 방법 중에 라인을 형성하여 미세 패턴을 형성하는 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상부에 피식각층(23), 제1 하드마스크막(25), 제2 하드마스크막(미도시) 및 제1 포지티브 포토레지스트막(미도시)을 적층 한 다음, 상기 제1 포지티브 포토레지스트막에 대한 1차 포토리소그라피 공정을 실시하여 라인 형태의 제1 포토레지스트 패턴(29)을 형성한다.
이어서, 상기 제1 포지티브 포토레지스트 패턴(29)을 식각 마스크로 이용하여 제2 하드마스크막에 대한 패터닝 공정을 수행하여 제2 하드마스크막 패턴(27) 및 제1 포지티브 포토레지스트 패턴(29)으로 이루어진 적층 구조를 형성한다.
도 2b를 참조하면, 상기 제1 포지티브 포토레지스트 패턴(29)을 제거한 다음, 결과물 전면에 제2 포지티브 포토레지스트막(미도시)을 형성한다.
이어서, 상기 제2 포지티브 포토레지스트막에 대한 2차 포토리소그라피 공정을 수행하여 상기 제2 하드마스크막 패턴(27) 사이에 제2 포지티브 포토레지스트 패턴(31)을 형성한다.
도 2c는 상기 제2 하드마스크막 패턴(27) 및 제2 포지티브 포토레지스트 패턴(31)을 식각 마스크로 이용하여 제1 하드마스크막(25)에 대한 패터닝 공정을 수행하여 얻어진 제1 하드마스크 패턴(25-1)을 도시한다.
도 2d를 참고하면, 제1 하드마스크 패턴(25-1)과 상기 제2 포지티브 포토레지스트 패턴(31)으로 이루어진 구조와, 제1 하드마스크 패턴(25-1)과 제2 하드마스크 패턴(27)을 식각 마스크로 이용하여 피식각층(23)에 대한 패터닝 공정을 수행하여 피식각층 패턴(23-1)을 형성한다.
하지만, 이와 같은 종래 두 단계 패턴 형성 방법은 제2 포지티브 포토레지스트 패턴(31)과 제2 하드마스크 패턴(27) 간의 식각 선택비가 다르기 때문에, 식각 공정 시에 균일한 패턴을 형성하기 어렵다.
더욱이, 식각 마스크로 사용하는 제1 및 제2 포토레지스트 패턴의 중첩 정확도(overlay accuracy)가 낮기 때문에, 선폭의 임계 치수 균일도를 조절하지 못한다. 즉, 1차 포토리소그라피 공정으로 얻어진 제1 포토레지스트 패턴과 2차 포토리소그라피 공정에서 사용하는 제2 포토레지스트 패턴의 중첩 정확도에 의해 패턴 선폭의 균일도가 결정되는데, 40nm 이하의 패턴에서는 원하는 선폭 균일도를 맞추기 위해서 중첩 정확도가 3σ 기준으로 3nm 이하로 조절되어야 하지만, 현재 적용되는 공정 장비는 3σ에서 7nm 정도 밖에 조절되지 못한다. 그 결과, 제1 및 제2 포토레 지스트 패턴이 균일한 선폭으로 형성되지 않으므로, 이를 개선할 수 있는 새로운 장비 개발이 요구된다(도 3 참조).
더욱이, 상기 식각 마스크로 사용하는 포토레지스트 패턴을 형성하기 위한 노광 공정은 현재 F2 (157㎚) 또는 EUV (13nm) 등과 같이 단파장화 광원이 적용하고 있는데, 이러한 단파장 광원을 사용하는 노광 장비로부터 얻어지는 패턴의 해상도는 0.1㎛ 정도로 한정되어 있기 때문에, 미세한 패턴으로 이루어진 고집적화의 반도체 소자를 제조하는 것에 어려움이 따른다.
본 발명은 상기한 종래 문제점을 개선하기 위하여 제공된 것으로, 반도체 소자의 패턴 형성 공정 시에 식각 마스크로 사용하는 최상층 하드마스크 패턴 측벽에 비정질 탄소층을 형성한 다음, 하드마스크 패턴을 제거하고 남은 비정질 탄소층을 식각 마스크로 이용하여 하부층을 식각함으로써, 균일한 선폭을 가지는 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.
상기 문제점을 개선하기 위하여, 본 발명에서는
제1, 제2 및 제3 하드마스크막이 순차적으로 증착된 반도체 기판상에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 하드마스크막을 패터 닝하여 제3 하드마스크 패턴과 포토레지스트 패턴으로 이루어진 적층 패턴을 형성하는 단계;
상기 적층 패턴 측면에 비정질 탄소층 패턴을 형성하는 단계;
상기 포토레지스트 패턴 및 비정질 탄소층 패턴을 마스크로 상기 제2 하드마스크막을 패터닝하는 단계;
상기 패터닝된 제 2 하드마스크막을 포함하는 전면에 스핀 온 카본층을 매립하는 단계;
상기 제3 하드마스크 패턴이 노출될 때까지 평탄화하는 단계;
상기 비정질 탄소층 패턴을 식각 마스크로 상기 제1 하드마스크막이 노출될 때까지 건식 식각 공정을 수행하여 상기 제3 하드마스크 패턴을 제거하고, 상기 제2 하드마스크막을 식각하여 제 2 하드마스크 패턴을 형성하는 단계;
상기 스핀 온 카본층 및 비정질 탄소층을 제거하는 단계; 및
상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 제1 하드마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
상기 방법은 상기 제1 하드마스크 패턴을 식각 마스크로 이용하여 피식각층 패턴을 형성하는 단계를 더 포함한다.
이와 같이 본 발명의 방법의 경우 종래 방법과 같이 식각 마스크로 사용되는 포토레지스트 패턴 형성 단계를 두 단계로 수행하지 않고, 한 단계만 수행하여 형성하기 때문에 포토레지스트 패턴 간의 중첩 정확도를 얻을 수 있을 뿐만 아니라, 제조 비용 및 공정 단계를 단순화시킬 수 있다. 더욱이, 본 발명의 방법에서는 형성된 포토레지스트 패턴은 측면에 식각 마스크로 사용할 수 있는 비정질 탄소층을 형성한 후, 이를 식각 마스크로 이용함으로써, 현재 리소그라피 장비로 얻을 수 없는 미세한 패턴 피치(pitch)와 선폭 균일도를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 4a 내지 도 4i는 본 발명에 따른 반도체 소자의 듀얼 폴리 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 피식각층 (101) 상부에 제1, 제 2 및 제3 하드마스크막을 증착한다.
이때, 상기 제1 하드마스크막은 비정질 탄소층(amorphous carbon) 및 실리콘 산화질화막을 증착하여 형성하고, 제2 및 제3 하드마스크막은 각각 실리콘 산화질화막, 실리콘 질화막, 폴리-실리콘막, 실리콘 산화막, 및 이들을 하나 이산 적층시켜 형성한다. 바람직하게, 상기 제1 하드마스크막은 제1 비정질 탄소층(103)과 완충막인 실리콘 질화막(105)의 적층막으로 형성하고, 제2 하드마스크막은 폴리-실리콘막(107)으로 형성하며, 제3 하드마스크막은 실리콘 질화막(109)으로 형성한다.
도 4b는 상기 제3 하드마스크막 상부에 포토리소그라피 공정으로 얻어진 포토레지스트 패턴(111)을 도시한다.
이때 상기 포토레지스트 패턴은 선폭:패턴 간 간격(space)의 비율을 식각 바 이어스(bias)에 따라 적절히 조절할 수 있으나, 바람직하게는 포토레지스트 패턴 간 간격은 현재 리소그라피 장비로 얻어지는 최소한의 크기(half pitch)의 3배 정도의 간격으로서, 포토레지스트 패턴 선폭:패턴 간 간격의 비율은 1:2~4, 바람직하게는 1:3이다.
도 4c는 상기 포토레지스트 패턴(111)을 식각 마스크로 이용하여 제2 하드마스크막인 폴리 실리콘층(107)이 노출될 때까지 제3 하드마스크막인 실리콘 질화막(109)을 패터닝하여 실리콘 질화막 패턴(109-1) 및 포토레지스트 패턴(111)으로 이루어진 적층 패턴을 형성한다.
도 4d를 참조하면, 상기 적층 패턴 측면에 제2 비정질 탄소층(미도시)을 증착한 다음, 제1 하드마스크층이 노출될 때까지 상기 제2 비정질 탄소층을 식각하여 제2 비정질 탄소층 패턴(113)을 형성한다.
상기 제2 비정질 탄소층 패턴(113)은 100℃ 이하의 온도에서 화학기상 증착법(CVD)으로 증착한 다음, 산소(O2) 및 질소(N2) 혼합 가스를 식각 가스로 이용하는 식각 공정에 의해 형성된다.
이렇게 얻은 상기 제2 비정질 탄소층 패턴(113)은 인접한 패턴 간 간격:선폭의 비율이 1:1로, 전 단계에서 형성된 적층 패턴 간 간격보다 좁은 피치를 가지는 패턴을 얻을 수 있다.
이때, 상기 방법과 같이 한 챔버 내에서 포토레지스트 패턴을 포함하는 전면에 비정질 탄소층을 증착하고 식각하여, 전 단계에서 형성된 포토레지스트 패턴 간 간격 크기보다 더 작아 간격을 가지는 패턴을 형성하는 기술을 통상적으로 NGT(next generation process; LAM 사에서 개발된 장비로 실시하는 공정)라 칭한다.
도 4e를 참조하면, 전 단계 방법을 통해 얻어진 제2 비정질 탄소층 패턴(113)이 형성된 전체 상부에 스핀 온 카본(spin on carbon)(115)을 형성한다. 이때, 스핀 온 카본(115)은 특성상 상기 적층 패턴 및 제2 비정질 탄소층 패턴(113) 사이 공간 부분에 갭필 되면서 코팅된다.
도 4f를 참조하면, 상기 제3 하드마스크 패턴인 실리콘 질화막(109-1)이 노출될 때까지 스핀 온 카본층(115), 포토레지스트 패턴(111) 및 제2 비정질 탄소층 패턴(113)을 제거하는 평탄화 공정을 수행한다.
상기 평탄화 공정은 산소(O2) 식각 가스를 이용한 에치백 식각 공정 또는 CMP (chemical mechanical polishing)를 이용하여 수행된다. 이때, 산소 식각 가스를 사용하는 경우, 스핀 온 카본층, 포토레지스트 패턴 및 제2 비정질 탄소층 패턴(113)에 대한 식각 선택비가 실리콘 질화막에 비하여 높기 때문에, 제3 하드마스크 패턴인 실리콘 질화막(109-1)을 식각 정지막으로 평탄화 공정을 수행할 수 있다.
도 4g를 참조하면, 상기 제1 하드마스크막의 완충막인 실리콘 질화막(105)이 노출될 때까지 비정질 탄소층 패턴(113)을 식각 마스크로 건식 식각하여 제3 하드마스크 패턴인 실리콘 질화막(109-1)과 그 하부에 위치한 제2 하드마스크막인 폴리 실리콘층(107)을 모두 제거한다.
상기 식각 공정은 CF 가스를 식각 가스로 이용하여 수행된다. 이때 CF 식각 가스의 경우, 제2 비정질 탄소층에 비하여 실리콘 질화막이나 폴리 실리콘에 대한 식각 선택비가 크기 때문에, 식각 공정을 수행하는 동안 제2 비정질 탄소층 패턴(113)이 식각 마스크로 이용되어, 제3 하드마스크 패턴인 실리콘 질화막(109-1)과 그 하부에 위치한 제2 하드마스크막인 폴리실리콘층(107)만 식각 된다.
이에 따라, 제2 비정질 탄소층 패턴(113) 하부에 위치한 제2 하드마스크막의 경우, 상기 제2 비정질 탄소층 패턴(113)이 식각 마스크로 사용되기 때문에, 식각 가스에 의해 제거되지 않고 잔류한다. 그 결과, 제2 하드마스크 패턴인 폴리실리콘층 패턴(107-1) 상부에 비정질 탄소층 패턴(113)이 형성되어 있고, 폴리실리콘층 패턴(107-1) 사이에 스핀 온 카본층(115)이 매립된 결과 구조물을 얻을 수 있다.
도 4h를 참조하면, 산소 플라즈마를 이용한 스트립 공정을 수행하여 스핀 온 카본층(115) 및 제2 비정질 탄소층 패턴(113)을 모두 제거한다.
그 결과, 폴리실리콘층 패턴(107-1)은 제2 비정질 패턴(113)과 동일하게, 패턴 간 간격: 패턴 선폭의 비율(1:1)을 갖는다.
한편, 상기 제1 하드마스크막으로 형성된 제1 비정질 탄소층(103)의 경우, 해 CF 식각 가스를 이용하는 식각 공정을 수행하는 동안 제1 하드마스크막의 완충막인 실리콘 질화막(105)에 손상을 방지할 수 있다.
도 4i를 참조하면, 상기 폴리실리콘층 패턴(107-1)을 식각 마스크로 이용하여 상기 제1 하드마스크막의 완충막인 실리콘 질화막(105) 및 제1 비정질 탄소층(103)에 대한 식각 공정을 각각 수행하여, 제1 비정질 탄소층 패턴(103-1), 실리콘 질화막 패턴(105-1) 및 폴리실리콘층 패턴(107-1)으로 이루어진 적층 패턴을 형성한다.
이후, 상기 적층 패턴을 식각 마스크로 이용하여 피식각층(101)을 식각 함으로써, 피식각층 패턴 간 간격과 패턴 선폭의 비율은 1:1의 크기를 가지는 미세 패턴을 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 방법은 종래 식각 마스크로 사용하던 하드마스크막 패턴 및 포토레지스트 패턴 양 측벽에 비정질 탄소층 패턴을 형성한 다음, 상기 포토레지스트 패턴과 하드마스크막 패턴을 제거하고 비정질 탄소층 패턴을 식각 마스크로 이용하여 피식각층을 식각함으로써, 공정 단계를 단순화시킬 수 있을 뿐만 아니라, 현재 사용되는 노광 장비의 중첩 정확도와 무관하게 미세 패턴을 형성할 수 있다.
Claims (12)
- 제1, 제2 및 제3 하드마스크막이 순차적으로 증착된 반도체 기판상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 하드마스크막을 패터닝하여 제3 하드마스크 패턴과 포토레지스트 패턴으로 이루어진 적층 패턴을 형성하는 단계;상기 적층 패턴 측면에 비정질 탄소층 패턴을 형성하는 단계;상기 포토레지스트 패턴 및 비정질 탄소층 패턴을 마스크로 상기 제2 하드마스크막을 패터닝하는 단계;상기 패터닝된 제2 하드마스크막을 포함하는 전면에 스핀 온 카본층을 매립하는 단계;상기 제3 하드마스크 패턴이 노출될 때까지 평탄화하는 단계;상기 비정질 탄소층 패턴을 식각 마스크로 상기 제1 하드마스크막이 노출될 때까지 건식 식각 공정을 수행하여 상기 제3 하드마스크 패턴을 제거하고, 상기 제2 하드마스크막을 식각하여 제 2 하드마스크 패턴을 형성하는 단계;상기 스핀 온 카본층 및 비정질 탄소층을 제거하는 단계; 및상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 제1 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 방법은 상기 제1 하드마스크 패턴을 식각 마스크로 이용하여 하부 피식각층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 제1 하드마스크막은 비정질 탄소층(amorphous carbon) 및 실리콘 산화질화막을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 제2 및 제3 하드마스크막은 각각 실리콘 산화질화막, 실리콘 질화막, 폴리-실리콘막, 실리콘 산화막 또는 이들을 하나 이상 적층시켜 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 포토레지스트 패턴은 선폭 : 패턴 간 간격(space)의 비율이 1:2~4인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제5항에 있어서,상기 포토레지스트 패턴은 선폭 : 패턴 간 간격(space)의 비율이 1:3인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 비정질 탄소층 패턴은 화학기상 증착법(CVD)으로 비정질 탄소층을 증착한 다음, 산소(O2) 및 질소(N2) 가스를 혼합한 식각 가스를 이용하여 식각 공정을 수행하여 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 비정질 탄소층 패턴은 선폭: 인접한 패턴 간 간격의 비율이 1:1인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 평탄화 식각 공정은 에치백 식각 공정 또는 CMP (chemical mechanical polishing)를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 건식 식각 공정은 CF 가스를 식각 가스로 이용하는 조건 하에서 수행되 는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 스핀 온 카본층 및 비정질 탄소층을 제거 단계는 산소 플라즈마 조건 하에서 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제1항에 있어서,상기 제2 하드마스크 패턴은 선폭: 인접한 패턴 간 간격의 비율이 1:1인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070042291A KR100866735B1 (ko) | 2007-05-01 | 2007-05-01 | 반도체 소자의 미세 패턴 형성 방법 |
| US11/964,988 US7615497B2 (en) | 2007-05-01 | 2007-12-27 | Forming fine pattern of semiconductor device using three mask layers and CMP of spin-on carbon layer |
| TW097100535A TWI373790B (en) | 2007-05-01 | 2008-01-07 | Method for forming fine pattern of semiconductor device |
| CN2008100006801A CN101299408B (zh) | 2007-05-01 | 2008-01-14 | 形成半导体器件的精细图案的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070042291A KR100866735B1 (ko) | 2007-05-01 | 2007-05-01 | 반도체 소자의 미세 패턴 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100866735B1 true KR100866735B1 (ko) | 2008-11-03 |
Family
ID=39938973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070042291A KR100866735B1 (ko) | 2007-05-01 | 2007-05-01 | 반도체 소자의 미세 패턴 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7615497B2 (ko) |
| KR (1) | KR100866735B1 (ko) |
| CN (1) | CN101299408B (ko) |
| TW (1) | TWI373790B (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100742284B1 (ko) * | 2006-02-09 | 2007-07-24 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| TW201036142A (en) * | 2009-03-16 | 2010-10-01 | Nanya Technology Corp | Manufacturing method of supporting structure for stack capacitor in semiconductor device |
| KR20110095694A (ko) * | 2010-02-19 | 2011-08-25 | 삼성전자주식회사 | 패턴 구조물의 형성 방법 |
| US8513129B2 (en) | 2010-05-28 | 2013-08-20 | Applied Materials, Inc. | Planarizing etch hardmask to increase pattern density and aspect ratio |
| US8563439B2 (en) * | 2010-07-23 | 2013-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of pitch dimension shrinkage |
| US8575020B2 (en) * | 2011-03-02 | 2013-11-05 | Texas Instruments Incorporated | Pattern-split decomposition strategy for double-patterned lithography process |
| US8461038B2 (en) * | 2011-03-02 | 2013-06-11 | Texas Instruments Incorporated | Two-track cross-connects in double-patterned metal layers using a forbidden zone |
| US8420542B2 (en) * | 2011-05-27 | 2013-04-16 | International Business Machines Corporation | Method of patterned image reversal |
| US8932961B2 (en) | 2012-02-13 | 2015-01-13 | Globalfoundries Inc. | Critical dimension and pattern recognition structures for devices manufactured using double patterning techniques |
| US8961807B2 (en) | 2013-03-15 | 2015-02-24 | Cabot Microelectronics Corporation | CMP compositions with low solids content and methods related thereto |
| US9659860B2 (en) | 2013-08-21 | 2017-05-23 | Intel Corporation | Method and structure to contact tight pitch conductive layers with guided vias |
| JP6140575B2 (ja) * | 2013-08-26 | 2017-05-31 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| CN105491796B (zh) * | 2014-10-08 | 2019-02-22 | 深圳市昶东鑫线路板有限公司 | 电路板的制作方法 |
| US9786504B1 (en) | 2016-05-16 | 2017-10-10 | Micron Technology, Inc. | Method for forming a patterned layer |
| US10204783B1 (en) | 2017-09-03 | 2019-02-12 | Nanya Technology Corporation | Method of forming fine island patterns of semiconductor devices |
| US10153161B1 (en) * | 2017-11-27 | 2018-12-11 | Nanya Technology Corporation | Method for manufacturing a semiconductor structure |
| JP2022142897A (ja) | 2021-03-17 | 2022-10-03 | キオクシア株式会社 | パターン形成方法及び半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980021248A (ko) * | 1996-09-14 | 1998-06-25 | 김광호 | 반도체소자 미세패턴 형성방법 |
| KR20060129412A (ko) * | 2004-01-30 | 2006-12-15 | 어플라이드 머티어리얼스, 인코포레이티드 | 다양한 에칭 및 리소 집적 설계를 위한 비결정형탄소(ａｐｆ)의 사용 기술 |
| KR100714305B1 (ko) | 2005-12-26 | 2007-05-02 | 삼성전자주식회사 | 자기정렬 이중패턴의 형성방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700739A (en) * | 1995-08-03 | 1997-12-23 | Taiwan Semiconductor Manufacturing Company Ltd | Method of multi-step reactive ion etch for patterning adjoining semiconductor metallization layers |
| TW410455B (en) * | 1998-02-16 | 2000-11-01 | United Microelectronics Corp | Forming method for dual damascene structure |
| KR100576463B1 (ko) * | 2003-12-24 | 2006-05-08 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
-
2007
- 2007-05-01 KR KR1020070042291A patent/KR100866735B1/ko not_active IP Right Cessation
- 2007-12-27 US US11/964,988 patent/US7615497B2/en not_active Expired - Fee Related
-
2008
- 2008-01-07 TW TW097100535A patent/TWI373790B/zh not_active IP Right Cessation
- 2008-01-14 CN CN2008100006801A patent/CN101299408B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980021248A (ko) * | 1996-09-14 | 1998-06-25 | 김광호 | 반도체소자 미세패턴 형성방법 |
| KR20060129412A (ko) * | 2004-01-30 | 2006-12-15 | 어플라이드 머티어리얼스, 인코포레이티드 | 다양한 에칭 및 리소 집적 설계를 위한 비결정형탄소(ａｐｆ)의 사용 기술 |
| KR100714305B1 (ko) | 2005-12-26 | 2007-05-02 | 삼성전자주식회사 | 자기정렬 이중패턴의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080272467A1 (en) | 2008-11-06 |
| TW200845121A (en) | 2008-11-16 |
| TWI373790B (en) | 2012-10-01 |
| US7615497B2 (en) | 2009-11-10 |
| CN101299408B (zh) | 2010-06-09 |
| CN101299408A (zh) | 2008-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100866735B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100871967B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| US10242952B2 (en) | Registration mark formation during sidewall image transfer process | |
| US9831117B2 (en) | Self-aligned double spacer patterning process | |
| KR101004691B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| US7550384B2 (en) | Semiconductor device and method for forming pattern in the same | |
| US8951918B2 (en) | Method for fabricating patterned structure of semiconductor device | |
| US20030219988A1 (en) | Ashable layers for reducing critical dimensions of integrated circuit features | |
| US20150325441A1 (en) | Semiconductor fabrication method | |
| KR100835486B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| CN112017946A (zh) | 半导体结构的形成方法、晶体管 | |
| US20110254142A1 (en) | Stacked structure | |
| JP2010087300A (ja) | 半導体装置の製造方法 | |
| US20110076832A1 (en) | Dual etch method of defining active area in semiconductor device | |
| CN111435651B (zh) | 半导体结构及其形成方法 | |
| CN112951718A (zh) | 半导体结构及其形成方法 | |
| CN112670168B (zh) | 半导体结构的形成方法、晶体管 | |
| KR100935251B1 (ko) | 반도체 소자의 나노 스페이스 제조 방법 | |
| KR20080100688A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| CN117810163A (zh) | 半导体结构及其形成方法 | |
| JP2010087298A (ja) | 半導体装置の製造方法 | |
| CN112687528A (zh) | 半导体结构及其形成方法 | |
| CN113496874A (zh) | 半导体结构及半导体结构的形成方法 | |
| KR20080038962A (ko) | 미세 패턴 형성 방법 | |
| CN111863600A (zh) | 增加固体材料层和流体材料层之间贴附性的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110923 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |