CN101299408B - 形成半导体器件的精细图案的方法 - Google Patents
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Abstract
本发明公开一种形成半导体器件的精细图案的方法，所述方法包括在具有底层的基板上形成沉积膜。沉积膜包括第一、第二和第三掩模薄膜。所述方法还包括在第三掩模薄膜上形成光阻图案，将第三掩模薄膜图案化以形成沉积图案，以及在沉积图案的侧壁上形成非晶碳图案。所述方法还包括在沉积图案和非晶碳图案上填充旋涂碳层，抛光旋涂碳层、非晶碳图案和光阻图案以露出第三掩模图案，以及以非晶碳图案作为蚀刻掩模来执行蚀刻工序，以露出第一掩模薄膜。蚀刻工序移除第三掩模图案和露出的第二掩模图案。所述方法还包括移除旋涂碳层和非晶碳图案，以及以第二掩模图案作为蚀刻掩模来形成第一掩模图案。
Description
技术领域
本发明整体涉及形成半导体器件的精细图案的方法。
背景技术
随着例如计算机等信息媒体的普及，半导体器件技术已经得到快速地发展。半导体器件需要高速操作且需要具有高的存储容量。结果，需要制造出具有更高集成度、可靠度和数据存取特性的高容量半导体存储元件。
为了提高器件的集成度，已经发展出光刻技术以形成精细图案。光刻技术包括使用诸如ArF(193nm)和VUV(157nm)等化学增幅型深紫外光(DUV)光源的曝光技术、以及将适合于曝光光源的光阻材料显影的技术。
随着半导体器件变小，在光刻技术中控制图案线宽的临界尺寸是重要的。通常，半导体器件的处理速度决定于图案线宽的临界尺寸。例如，随着图案线宽减少，处理速度增加，从而改进器件性能。
为了提高光刻技术的分辨率和扩展工序裕量(process margin)，已经发展出双重图案化技术。双重图案化技术包括如下工序：利用两个掩模将涂布有光阻剂的晶片分别曝光，然后显影，从而获得复杂图案、密集图案或隔离图案。
因为双重图案化技术使用两个掩模执行图案化，因此制造成本高于使用单个掩模的单图案化技术。并且由于采用该技术制造半导体器件需要大量时间，于是产出量较低。此外，难以控制图案的重叠度。结果，当在单元区中形成节距小于曝光器分辨率极限的图案时，虚像会重叠。因此，双重图案化技术无法获得所要的图案。在对准过程中，会由于图案重叠不准确而产生对准不良。
发明内容
本发明的各种实施例旨在提供一种形成半导体器件的精细图案的方法，所述图案具有小于曝光机分辨率极限的节距。
根据本发明的实施例，形成半导体器件的精细图案的方法包括在具有底层的基板上形成层叠层。所述层叠层包括第一、第二和第三掩模薄膜。所述方法包括在所述第三掩模薄膜上形成光阻图案，并且以所述光阻图案作为蚀刻掩模来蚀刻所述第三掩模薄膜，以形成包括第三掩模图案和所述光阻图案的第一叠层图案。所述方法还包括在所述第一叠层图案的侧壁上形成非晶碳图案。所述方法还包括以所述光阻图案和所述非晶碳图案作为蚀刻掩模来蚀刻所述第二掩模薄膜，以形成包括所述非晶碳图案、所述光阻图案、所述第三掩模图案、所述第二掩模图案的第二叠层图案。所述方法还包括在包括非晶碳图案和第二掩模图案的所述第二叠层图案上形成旋涂碳层。将所述旋涂碳层、所述非晶碳图案、所述光阻图案抛光，直到所述第三掩模图案露出为止。以所述非晶碳图案作为蚀刻掩模来蚀刻所述第三掩模图案和所述第二掩模图案，以露出所述第一掩模薄膜。移除所述旋涂碳层和所述非晶碳层。以所述第二掩模图案作为蚀刻掩模来蚀刻所述第一掩模薄膜，以形成第一掩模图案。所述方法还包括使用所述第一掩模图案作为蚀刻掩模来蚀刻所述底层，以形成底层图案。
所述第一掩模薄膜优选地选自以下群组，所述群组包括：非晶碳层、氮氧化硅膜、氮化硅膜及其组合。所述第二和第三掩模薄膜优选地都选自以下群组，所述群组包括：氮氧化硅膜、氮化硅膜、多晶硅膜、氧化硅膜及其组合。所述光阻图案的线宽相对于图案之间间距的比例优选地是1∶2至1∶4，更优选地为1∶3。所述非晶碳图案优选地以如下方式获得：执行化学气相沉积(CVD)工序以沉积非晶碳层，以及采用包含O2和N2的蚀刻气体来执行蚀刻工序。所述非晶碳图案的线宽相对于图案之间间距的比例优选地是1∶1。抛光工序优选地是以回蚀法或化学机械抛光(CMP)法来执行。移除所述第三掩模图案和所述第二掩模图案的步骤优选地使用包含氟碳气体的气体源来执行。氟碳气体是CF4、C4F6、CH2F2或CHF3气体。所述旋涂碳层和所述非晶碳层优选地通过使用氧等离子的剥除法来移除。所述第二掩模图案的线宽相对于图案之间间距的比例优选地是1∶1。
本发明的方法可以包括光阻剂蚀刻阻挡掩模工序步骤，该步骤执行一次以形成掩模图案，从而在光阻图案之间获得优良的重叠准确度，并且降低制造成本，简化工序步骤，从而提高效率。在本方法中，在非晶碳图案形成于光阻图案的侧壁之后，非晶碳图案用作蚀刻掩模。结果，本方法可以避免传统工序中常会发生的对准不良或使对准不良最小化，从而获得光刻设备无法得到的精细图案节距和临界尺寸均一性。
通过结合附图和权利要求书阅读下面的详细描述，本领域技术人员可以明白本发明的其它特征。
附图说明
为了更全面地理解本发明，应该参考以下的详细描述和附图，其中：
图1a到1d是示出形成半导体器件的精细图案的传统方法的截面图。
图2a到2d是示出形成半导体器件的精细图案的传统方法的截面图。
图3是示出通过传统方法得到的掩模图案之间的重叠均一性的示意图。
图4a到4i是示出根据本发明的形成半导体器件的精细图案的方法的截面图。
虽然在附图中示出了(并在下面描述了)本发明的具体实施例，但是披露的方法可以有各种形式的实施例，应该理解，披露的内容是示例性的，而并非意图将本发明限制于本文所描述和示出的具体实施例。
具体实施方式
形成精细图案的双重图案化技术包括形成沟槽以得到图案，或是形成线条(line)以得到图案。
图1a到1d是示出形成精细图案的传统方法的截面图，该方法包括形成沟槽以得到精细图案。图2a到2d是示出形成精细图案的传统方法的截面图，该方法包括形成线条以得到精细图案。
参考图1a，在基板1上沉积底层3、掩模薄膜(未显示)和第一光阻膜(未显示)。在第一光阻膜上执行第一光刻工序，以形成第一光阻图案7。以第一光阻图案7作为蚀刻掩模，在掩模薄膜上执行第一图案化工序，以形成包括第一掩模图案5和第一光阻图案7并具有沟槽6的叠层结构。
参考图1b，移除第一光阻图案7，在第一掩模图案5和基板1上形成第二光阻膜(未显示)。在第二光阻膜上执行第二光刻工序，以形成第二光阻图案9。
参考图1c，以第二光阻图案9作为蚀刻掩模，在第一掩模图案5上执行第二图案化工序。然后移除第二光阻图案9。结果便形成了具有沟槽的第二掩模图案5-1。
参考图1d，以第二掩模图案5-1作为蚀刻掩模，在底层3上执行图案化工序，以获得底层图案3-1。通过干式或湿式蚀刻工序移除第二掩模图案5-1。
如上所述，图2a到2d是示出形成精细图案的传统方法的截面图，该方法包括形成线条以得到精细图案。
参考图2a，在基板21上沉积底层23、第一掩模薄膜25、第二掩模薄膜(未显示)和第一光阻膜(未显示)。在第一光阻膜上执行第一光刻工序，以形成第一光阻图案29。以第一光阻图案29作为蚀刻掩模，在第二掩模薄膜上执行图案化工序，以形成包括第二掩模图案27和第一光阻图案29的叠层结构。
参考图2b，移除第一光阻图案29，在所得的结构上形成第二光阻膜(未显示)。在第二光阻膜上执行第二光刻工序，以在第二掩模图案27之间形成第二光阻图案31。
参考图2c，以第二掩模图案27和第二光阻图案31共同作为蚀刻掩模，在第一掩模薄膜25上执行图案化工序。结果便得到两种蚀刻掩模图案。这两种蚀刻掩模图案包括两种结构：一种结构包括第一掩模图案25-1和第二光阻图案31，而另一结构包括第一掩模图案25-1和第二掩模图案27。
参考图2d，利用这两种蚀刻掩模图案在底层23上执行图案化工序，以得到底层图案23-1。然而，由于在图案化工序中使用包括不同结构的两种蚀刻掩模图案，因此两种蚀刻掩模图案的蚀刻选择比并不相同。因此，在图案化工序之后难以得到具有相同形状的图案。
为了形成线宽均一性小于40纳米的精细图案，蚀刻掩模图案的重叠准确度应该限制为小于3纳米。然而，通过目前的处理设备所得到的重叠准确度为大约4纳米至大约7纳米(见图3)。因为蚀刻掩模图案的重叠准确度低，所以很难控制图案的均一临界尺寸。
图4a到4i是示出根据本发明的形成半导体器件的精细图案的方法的截面图。
参考图4a，在具有底层101的基板上沉积第一掩模薄膜103和105、第二掩模薄膜107以及第三掩模薄膜109。在该实施例中，第一掩模薄膜优选地选自如下群组，该群组包括：非晶碳层、氮氧化硅膜、氮化硅膜及其组合。第二和第三掩模薄膜优选地都选自如下群组，该群组包括：氮氧化硅膜、氮化硅膜、多晶硅膜、氧化硅膜及其组合。第一掩模薄膜优选地由包含第一非晶碳层103和氮化硅膜105的叠层膜形成，其中氮化硅膜105为缓冲膜。第二掩模薄膜107优选地由多晶硅膜形成。第三掩模薄膜109优选地由氧化硅膜或氮化硅膜形成。
参考图4b，优选地通过光刻工序在第三掩模薄膜109上形成光阻图案111。在该实施例中，可以根据蚀刻偏差来调整光阻图案的线宽相对于图案之间间距的比例。图案之间的间距优选地是光刻设备所得到的半节距的三倍。光阻图案的线宽相对于光阻图案之间间距的比例优选地是1∶2至1∶4，更优选地是1∶3。
参考图4c，以光阻图案111作为蚀刻掩模，将第三掩模薄膜109图案化，直到第二掩模薄膜107露出为止，从而获得包括第三掩模图案109-1和光阻图案111的第一叠层图案。
参考图4d，在第一叠层图案和露出的第二掩模薄膜107上形成第二非晶碳层(未显示)。然后蚀刻第二非晶碳层和露出的第二掩模薄膜107，直到氮化硅膜105露出为止，从而形成第二叠层图案，该第二叠层图案包括形成于第一叠层图案侧壁上的第二非晶碳图案113和第二掩模图案107-1。
第二非晶碳层优选地通过化学气相沉积(CVD)方法在低于100℃的温度下进行沉积。优选地使用包含O2和N2作为蚀刻气体的气体源在第二非晶碳层上执行蚀刻工序。
第二非晶碳图案113的图案线宽相对于图案之间间距的比例优选地是1∶1，以使其节距小于叠层图案之间的间隙。
形成非晶碳图案的方法或采用LAM公司制造的设备进行的次世代(next generation，NG)方法为本领域技术人员所熟知(参考PlasmaScience，1997年，IEEE会议纪录摘要，1997年IEEE国际会议，1997年5月19～22日，第314～315页)。该方法包括在腔室中将非晶碳层沉积在包含光阻图案的所得结构上，并且蚀刻非晶碳层以在光阻图案的侧壁上形成非晶碳图案，该非晶碳图案的间距小于前面步骤中得到的光阻图案之间的间距。
参考图4e，在露出的氮化硅膜105上以及第二叠层图案上形成旋涂碳层115，第二叠层图案包括形成于第一叠层图案侧壁上的第二非晶碳图案113和第二掩模图案107-1。旋涂碳层115优选地以间隙填充方式填充第二非晶碳图案113之间的间距。
参考图4f，在光阻图案111、第二非晶碳图案113和旋涂碳层115上执行抛光工序，直到第三掩模图案109-1露出为止。
抛光工序优选地以CMP法或使用O2蚀刻气体的回蚀法来执行。当抛光工序是以回蚀法来执行时，旋涂碳层115、光阻图案111和第二非晶碳图案113相对于O2蚀刻气体的蚀刻选择性高于氧化硅膜或氮化硅膜109相对于O2蚀刻气体的蚀刻选择性。因此，第三掩模图案109-1在抛光工序中作为蚀刻阻挡膜。
参考图4g，以第二非晶碳图案113作为蚀刻掩模，蚀刻第三掩模图案109-1，并蚀刻露出的第二掩模图案107-1，直到氮化硅膜105露出为止，从而形成第二掩模图案107-2和接触孔117。
蚀刻工序优选地使用包含氟碳气体的气体源来执行。氟碳气体是CF4、C4F6、CH2F2或CHF3气体。因为氮化硅膜、氧化硅膜和多晶硅层相对于氟碳气体的蚀刻选择性高于第二非晶碳图案113相对于氟碳气体的蚀刻选择性，所以在蚀刻工序中使用第二非晶碳图案113作为蚀刻掩模，来蚀刻第三掩模图案109-1和露出的多晶硅层图案107-1。此外，因为使用第二非晶碳图案113作为蚀刻掩模，所以设置于第二非晶碳图案113下面的第二掩模图案107-1在蚀刻工序之后保留下来。结果，第二非晶碳层113便形成于第二掩模图案107-2上，并且旋涂碳层115填充于第二掩模图案107-2之间。
参考图4h，优选地使用O2等离子在所得结构上执行剥除工序，以移除旋涂碳层115和第二非晶碳图案113。结果，第二掩模图案107-2保留下来。与第二非晶碳图案113类似，第二掩模图案107-2的图案线宽相对于图案之间间距的比例优选地是1∶1。氮化硅膜105为缓冲膜，其在使用包含氟碳气体的气体源的蚀刻工序中避免第一非晶碳层103受损。氟碳气体是CF4、C4F6、CH2F2或CHF3气体。
参考图4i，以第二掩模图案107-2作为蚀刻掩模，在氮化硅膜105和第一非晶碳层103上执行蚀刻工序，以形成包括第一非晶碳图案103-1、氮化硅图案105-1和第二掩模图案107-2的叠层图案。以叠层图案作为蚀刻掩模来蚀刻底层101，从而获得图案线宽相对于图案之间间距的比例为1∶1的精细底层图案(未显示)。
如上所述，根据本发明的实施例，本发明的方法包括：在作为传统蚀刻掩模的光阻图案的两个侧壁上形成非晶碳图案，使用光阻图案和非晶碳图案将掩模薄膜图案化以得到掩模图案，以及以掩模图案作为蚀刻掩模来蚀刻底层，从而不管曝光机的重叠准确度如何，都可以简化工序步骤并获得精细图案。
本发明的上述实施例是示例性而非限制性的。各种不同的替代物和等同物都是可行的。本发明并不受限于本文中所描述的光刻步骤。本发明也不限于任何特定类型的半导体器件。例如，本发明可应用于动态随机存取存储(DRAM)器件或非易失性存储器件。鉴于本发明的揭示内容，其它的增添、删减或修改都是显而易见的，且包括在所附权利要求书的范围内。
本申请要求2007年5月1日提交的韩国专利申请No.10-2007-0042291的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (14)
1.一种形成半导体器件的精细图案的方法，包括：
在具有底层的基板上形成层叠层，所述层叠层包括第一、第二和第三掩模薄膜；
在所述第三掩模薄膜上形成光阻图案；
使用所述光阻图案作为蚀刻掩模，将所述第三掩模薄膜图案化，以形成包括第三掩模图案和所述光阻图案的第一叠层图案；
在包括所述第一叠层图案的所得结构上形成非晶碳层；
将所述非晶碳层选择性地图案化，以在所述第一叠层图案的侧壁上形成非晶碳图案；
使用所述非晶碳图案和所述光阻图案作为蚀刻掩模，将所述第二掩模薄膜图案化，以形成第二掩模图案，从而形成包括所述非晶碳图案、所述第一叠层图案和所述第二掩模图案的第二叠层图案；
在所述第二叠层图案上形成旋涂碳层；
将所述旋涂碳层抛光，以露出所述第三掩模图案；
使用所述非晶碳图案和所述旋涂碳层作为蚀刻掩模来执行蚀刻工序，以露出所述第一掩模薄膜，从而移除所述第三掩模图案和露出的第二掩模图案；
移除所述旋涂碳层和所述非晶碳图案；以及
使用所述第二掩模图案作为蚀刻掩模，选择性地蚀刻所述第一掩模薄膜，以形成第一掩模图案。
2.根据权利要求1所述的方法，还包括：
使用所述第一掩模图案作为蚀刻掩模来蚀刻所述底层，以形成底层图案。
3.根据权利要求1所述的方法，其中，
所述第一掩模薄膜选自以下群组，所述群组包括：非晶碳层、氮氧化硅膜、氮化硅膜及其组合。
4.根据权利要求1所述的方法，其中，
所述第二和第三掩模薄膜都选自以下群组，所述群组包括：氮氧化硅膜、氮化硅膜、多晶硅膜、氧化硅膜及其组合。
5.根据权利要求1所述的方法，其中，
所述光阻图案的线宽相对于所述光阻图案之间间距的比例为1∶2至1∶4。
6.根据权利要求5所述的方法，其中，
所述比例为1∶3。
7.根据权利要求1所述的方法，其中，
所述非晶碳层是借助于执行化学气相沉积法而形成的。
8.根据权利要求1所述的方法，其中，
所述非晶碳图案是借助于使用包括O2和N2的蚀刻气体的蚀刻工序而形成的。
9.根据权利要求1所述的方法，其中，
所述非晶碳图案的线宽相对于所述非晶碳图案的图案之间间距的比例为1∶1。
10.根据权利要求1所述的方法，其中，
抛光工序是以回蚀法或化学机械抛光法来执行的。
11.根据权利要求10所述的方法，其中，
所述回蚀法是使用包含氟碳气体的气体源来执行的。
12.根据权利要求1所述的方法，其中，
所述旋涂碳层和所述非晶碳层是借助于使用氧等离子的剥除工序而分别移除的。
13.根据权利要求1所述的方法，其中，
所述第二掩模图案的线宽相对于所述第二掩模图案的图案之间间距的比例为1∶1。
14.一种半导体器件，其包括采用根据权利要求1所述的方法形成的精细图案。
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