KR100861212B1 - Method for forming fine patterns of semiconductor devices - Google Patents
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Abstract
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 리소그라피 장비로 얻을 수 있는 패턴 간격(pitch)보다 더욱 작은 간격을 가지는 하드마스크 패턴을 형성하기 위하여, 반도체 기판상에 형성된 피식각층 상부에 W1의 폭과 T1의 두께를 가지는 제1 하드마스크 패턴을 형성하는 단계; 제1 하드마스크 패턴이 노출되도록 상기 결과물 상에 제2 하드마스크막을 플래너(planar) 형태로 형성하는 단계; 상기 결과물에 대한 에치백 식각 공정을 실시하여 상기 제2 하드마스크막 표면에서부터 T2 두께만큼 상기 제1 하드마스크 패턴 상부를 제거하는 단계(o<T2<T1); 상기 결과물에 대한 1차 트리밍 식각 공정을 실시하여 경사진 측면을 가지는 제2 하드마스크 패턴을 형성하는 단계; 상기 결과물에 대한 2차 트리밍 식각 공정을 실시하여 제1 하드마스크 패턴 사이 중앙부에 W2의 폭을 가지는 제2 하드마스크 패턴을 형성하는 단계; 및 상기 제1 하드마스크 패턴 및 제2 하드마스크 패턴을 식각 마스크로 상기 피식각층을 패터닝하는 단계를 포함하는 미세패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine pattern of a semiconductor device, and to forming a hard mask pattern having a smaller gap than a pattern pitch obtained by a lithography apparatus, the formation of W1 on an etching target layer formed on a semiconductor substrate. Forming a first hard mask pattern having a width and a thickness of T1; Forming a second hard mask layer in a planar form on the resultant to expose a first hard mask pattern; Performing an etch back etching process on the resultant to remove an upper portion of the first hard mask pattern by a thickness T2 from the surface of the second hard mask layer (o <T2 <T1); Performing a first trim etching process on the resultant to form a second hard mask pattern having an inclined side surface; Performing a second trimming etching process on the resultant to form a second hard mask pattern having a width of W2 at a center portion between the first hard mask patterns; And patterning the etched layer using the first hard mask pattern and the second hard mask pattern as an etching mask.
Description
도 1a 내지 도 1h는 본 발명에 따른 반도체소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 간단한 설명><Brief description of the main parts of the drawing>
111 : 반도체 기판 113 : 피식각층111
113-1 : 피식각층 패턴 115 : 제1 하드마스크 패턴113-1: etching target layer pattern 115: first hard mask pattern
117 : 제2 하드마스크막 117-1, 117-2 : 제2 하드마스크 패턴117: second hard mask film 117-1, 117-2: second hard mask pattern
W1 : 제1 하드마스크 패턴의 선폭 T1 : 제1 하드마스크 패턴의 두께W1: Line width of the first hard mask pattern T1: Thickness of the first hard mask pattern
T2 : 제1 하드마스크 패턴의 제거 두께T2: removal thickness of the first hard mask pattern
W2 : 제2 하드마스크 패턴의 선폭 T3 : 제2 하드마스크 패턴의 두께W2: Line width of the second hard mask pattern T3: Thickness of the second hard mask pattern
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a fine pattern of a semiconductor device.
점차 미세화 되는 반도체 소자를 제조하기 위하여 패턴의 크기 또한 점차 작아지는 추세이다. 그동안 미세한 패턴을 얻기 위해서 노광 장비와 그에 대응하는 레지스트를 개발하는 방향으로 연구가 진행되어 왔다.In order to manufacture a semiconductor device which is gradually miniaturized, the size of the pattern is also gradually decreasing. In the meantime, research has been conducted toward developing an exposure apparatus and a corresponding resist in order to obtain a fine pattern.
상기 노광 공정은 종래 248㎚ 파장의 KrF 또는 193㎚ 파장의 ArF 노광원을 사용하였으나, 현재 양산 공정에는 F2 (157㎚) 또는 EUV (13nm) 등과 같이 단파장화 광원이 적용되고 있다.In the exposure process, a KrF having a wavelength of 248 nm or an ArF exposure source having a wavelength of 193 nm has been conventionally used, but a short wavelength light source such as F 2 (157 nm) or EUV (13 nm) is used in mass production.
하지만, F2 또는 EUV 등 새로운 광원을 채용하는 경우에는 새로운 노광 장치가 필요하게 되므로 제조비용 면에서 효율적이지 못할 뿐만 아니라, 초점 심도 폭이 저하되는 문제점이 있다. However, when a new light source such as F 2 or EUV is employed, a new exposure apparatus is required, which is not only efficient in terms of manufacturing cost but also causes a problem that the depth of focus is reduced.
또한, 이러한 단파장 광원을 사용하는 노광 장비로부터 얻어지는 패턴의 해상도는 0.1㎛ 정도로 한정되어 있기 때문에, 미세한 패턴으로 이루어진 고집적화의 반도체 소자를 제조하는 것에 어려움이 따른다.Moreover, since the resolution of the pattern obtained from the exposure equipment using such a short wavelength light source is limited to about 0.1 micrometer, it becomes difficult to manufacture the highly integrated semiconductor element which consists of a fine pattern.
본 발명은 식각 선택비가 다른 두 종류의 하드마스크막에 대한 이중 식각 공정을 적용하여 반도체 소자의 미세패턴을 형성하는 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method of forming a fine pattern of a semiconductor device by applying a double etching process for two types of hard mask films having different etching selectivity.
상기 목적을 달성하기 위하여, 본 발명에서는 In order to achieve the above object, in the present invention
반도체 기판 상에 형성된 피식각층 상부에 W1의 폭과 T1의 두께를 가지는 제1 하드마스크 패턴을 형성하는 단계; Forming a first hard mask pattern having a width of W1 and a thickness of T1 on the etched layer formed on the semiconductor substrate;
제1 하드마스크 패턴이 노출되도록 상기 결과물 상에 제2 하드마스크막을 플 래너(planar) 형태로 형성하는 단계; Forming a second hard mask layer in a planar shape on the resultant to expose a first hard mask pattern;
상기 결과물에 대한 에치백 식각 공정을 실시하여 상기 제2 하드마스크막 표면에서부터 T2 두께만큼 상기 제1 하드마스크 패턴 상부를 제거하는 단계(o<T2<T1);Performing an etch back etching process on the resultant to remove an upper portion of the first hard mask pattern by a thickness T2 from the surface of the second hard mask layer (o <T2 <T1);
상기 결과물에 대한 1차 트리밍 식각 공정을 실시하여 경사진 측면을 가지는 제2 하드마스크 패턴을 형성하는 단계; Performing a first trim etching process on the resultant to form a second hard mask pattern having an inclined side surface;
상기 결과물에 대한 2차 트리밍 식각 공정을 실시하여 제1 하드마스크 패턴 사이 중앙부에 W2의 폭을 가지는 제2 하드마스크 패턴을 형성하는 단계; 및Performing a second trimming etching process on the resultant to form a second hard mask pattern having a width of W2 at a center portion between the first hard mask patterns; And
상기 제1 하드마스크 패턴 및 제2 하드마스크 패턴을 식각 마스크로 상기 피식각층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 미세패턴 형성 방법을 제공한다.And patterning the etched layer using the first hard mask pattern and the second hard mask pattern as an etch mask.
즉, 본 발명은 식각 선택비가 다른 두 종류의 하드마스크에 대한 이중 식각 공정(1차 및 2차 트리밍 식각 공정)을 실시하여 반도체 소자의 미세 패턴을 형성할 수 있다. That is, according to the present invention, a micro pattern of a semiconductor device may be formed by performing a double etching process (primary and secondary trimming etching process) on two types of hard masks having different etching selectivity.
이하, 첨부된 도 1a 내지 도 1h를 참조하여 본 발명의 일 실시예를 설명하는데, 이때 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1A to 1H, but the scope of the present invention is not limited to the embodiments described below.
도 1a 내지 도 1h는 본 발명의 바람직한 일 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 공정 개략도이다.1A to 1H are process schematic diagrams illustrating a method for forming a fine pattern of a semiconductor device according to an exemplary embodiment of the present invention.
도 1a는 반도체 기판(111) 상에 형성된 피식각층(113) 상부에 W1의 폭과 T1의 두께를 가지는 제1 하드마스크 패턴(115)이 형성된 구조를 도시한다.FIG. 1A illustrates a structure in which a first
상기 피식각층은 워드라인, 비트라인 또는 금속배선을 형성하는 물질이다.The etched layer is a material forming a word line, a bit line or a metal wiring.
상기 제1 하드마스크 패턴은 상기 피식각층과 식각 선택비 차이를 갖는 폴리실리콘, 산화막, 질화막, 금속 또는 이들의 조합으로 형성한다. The first hard mask pattern may be formed of polysilicon, an oxide film, a nitride film, a metal, or a combination thereof having a difference in etching selectivity from the etched layer.
상기 제1 하드마스크 패턴 형성 방법은 기판 상에 형성된 상기 피식각층 상부에 제1 하드마스크막을 형성하는 단계와, 그 상부에 감광막을 도포하는 단계와, 상기 감광막 상측에 노광마스크를 위치시키고, 이를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제1 하드마스크막을 패터닝하는 단계와, 상기 감광막 패턴을 제거하는 단계를 포함한다.The method of forming a first hard mask pattern includes forming a first hard mask layer on the etched layer formed on a substrate, applying a photoresist film on the upper surface, and placing an exposure mask on the photoresist layer. Forming a photoresist pattern by performing an exposure and development process, patterning the first hard mask layer using the photoresist pattern as an etching mask, and removing the photoresist pattern.
한편, 상기 제1 하드마스크 패턴을 형성하기 위한 노광 공정에서 노광 마스크는 최소 선폭 크기와 최소 이격 간격(pitch)을 가지는 패턴이 디자인되어 있으며, 노광 공정은 노광 마스크의 차광 영역에 위치한 감광막의 측면까지 노광 되도록 노광 에너지 및 노광 시간을 증가시키는 과도 노광 공정으로 수행된다. 그 결과, 현상 공정 후에 얻어진 감광막 패턴의 선폭 크기는 현재 리소그라피 장비로 얻을 수 있는 최소한의 크기, 바람직하게는 최소 크기보다 최고 1/2 배 정도 작은 선폭을 갖는다. 따라서 상기 제1 하드마스크 패턴의 폭(W1)은 리소그라피 장비로 얻을 수 있는 최소한의 패턴 선폭 값을 가진다.Meanwhile, in the exposure process for forming the first hard mask pattern, a pattern having a minimum line width and a minimum pitch is designed for the exposure mask, and the exposure process extends to the side of the photoresist film positioned in the light blocking area of the exposure mask. Exposure is carried out in an overexposure process which increases exposure energy and exposure time. As a result, the linewidth size of the photoresist pattern obtained after the development process has a linewidth that is at least as small as that obtainable with current lithography equipment, preferably up to 1/2 times smaller than the minimum size. Therefore, the width W1 of the first hard mask pattern has a minimum pattern line width value that can be obtained by lithography equipment.
도 2b는 상기 결과물 전면에 제2 하드마스크막(117)이 형성된 구조를 도시한다.2B illustrates a structure in which a second
상기 제2하드마스크막은 상기 제1하드마스크막과 식각 선택비 차이가 큰 유 기막 또는 무기막으로 형성한다. The second hard mask film is formed of an organic film or an inorganic film having a large difference in etching selectivity from the first hard mask film.
보다 구체적으로, 상기 유기막은 스핀코팅 방법으로 형성 가능한 유기막이면 특별히 한정하지 않는데, 통상적으로 감광막 또는 반사방지막 등을 이용할 수 있다. 예를 들어, 대한민국 특허공개번호 제1984-0003145호, 대한민국 특허공개번호 제1985-0008565호, US 5,212,043 (1993. 5. 18), WO 97/33198 (1997. 9. 12), WO 96/37526 (1996. 11. 28), US 5,750,680 (1998. 5. 12), US 6,051,678 (2000. 4. 18), GB 2,345,286 A (2000. 7. 5), US 6,132,926 (2000. 10. 17), US 6,225,020 B1 (2001. 5. 1), US 6,235,448 B1 (2001. 5. 22) 및 US 6,235,447 B1 (2001. 5. 22) 등에 개시된 폴리 비닐페놀계, 폴리하이드록시스틸렌계, 폴리노르보넨계, 폴리아다만틸계, 폴리이미드계, 폴리아크릴레이트계, 폴리메타아크릴레이트계 및 폴리플루오린계 중 선택된 하나 이상을 베이스 수지로 포함하는 감광제등을 이용할 수 있으며, 더욱바람직하게는 개환된 말레익안하이드라이드(ROMA; ring-opened maleic anhydride)를 반복단위로 포함하는 ROMA형 중합체, 메타크릴레이트 또는 아크릴레이트계 중합반복단위, 사이클로올레핀 중합반복단위와 말레익안하이드라이드(cycloolefin-maleic anhydride) 중합반복단위를 포함하는 COMA형 공중합체, 상기 중합체들이 혼합된 형태(hybrid type)의 중합체 중 선택된 중합체를 포함하는 감광제를 사용하였다.More specifically, the organic film is not particularly limited as long as it is an organic film that can be formed by a spin coating method. Typically, a photosensitive film or an antireflection film may be used. For example, Korean Patent Publication No. 1984-0003145, Korean Patent Publication No. 1985-0008565, US 5,212,043 (May 18, 1993), WO 97/33198 (September 12, 1997), WO 96/37526 (Nov. 28, 1996), US 5,750,680 (May 12, 1998), US 6,051,678 (April 18, 2000), GB 2,345,286 A (July 5, 2000), US 6,132,926 (October 17, 2000), US 6,225,020 B1 (May 1, 2001), US 6,235,448 B1 (May 22, 2001), and US Pat. However, a photoresist including at least one selected from the group consisting of butyl, polyimide, polyacrylate, polymethacrylate, and polyfluorine may be used as the base resin, and more preferably, a ring-opened maleic hydride (ROMA) ; ROMA-type polymers, methacrylate or acrylate-based polymerization repeating units containing ring-opened maleic anhydride as repeating units, cycloolefin polymerization A photosensitive agent comprising a polymer selected from polymers used for repeat units and maleic ikan hydride (cycloolefin-maleic anhydride) COMA copolymer, type (hybrid type) of the polymer are mixed comprising a polymerization repeating unit.
상기 반사방지막은 페닐아민계 수지, 멜라민 유도체계 수지, 알칼리 가용성계 수지, 아크릴레이트계 수지 및 에폭시계 수지로 이루어진 군으로부터 선택된 것을 이용할 수 있다. The anti-reflection film may be selected from the group consisting of phenylamine resin, melamine derivative resin, alkali soluble resin, acrylate resin and epoxy resin.
또한, 상기 무기막은 상기 제1 하드마스크막과 식각선택비 차이를 갖는 산화막, 질화막 또는 폴리실리콘층을 사용한다.In addition, the inorganic layer uses an oxide film, a nitride film, or a polysilicon layer having a difference in etching selectivity from the first hard mask film.
예를 들어, 제1 하드마스크 패턴을 폴리실리콘층으로 형성하는 경우, 제2 하드마스크막은 유기막, 특히 감광막을 이용하여 형성하는 것이 바람직하다.For example, when forming a 1st hard mask pattern with a polysilicon layer, it is preferable to form a 2nd hard mask film using an organic film, especially a photosensitive film.
도 1c는 제1 하드마스크 패턴(115)이 노출될 때까지 상기 제2 하드마스크막(117)에 대한 평탄화 식각 공정을 수행하여, 플래너 형태의 2 하드마스크막(117)이 형성된 구조를 도시한다.FIG. 1C illustrates a structure in which a planar type 2
상기 평탄화 식각 공정은 CMP 공정 또는 질소, 산소, 아르곤, 수소, 염소 및 이들의 조합으로 이루어지는 군에서 선택된 하나 이상의 식각 가스를 이용한 에치백 공정으로 수행한다. The planarization etching process is performed by a CMP process or an etch back process using at least one etching gas selected from the group consisting of nitrogen, oxygen, argon, hydrogen, chlorine and combinations thereof.
도 1d는 상기 결과물 전면에 대한 에치백 식각 공정을 실시하여 제2 제2 하드마스크막 표면에서부터 상기 제1 하드마스크 패턴 상부를 소정 두께(T2)까지 제거한 공정의 단면도를 도시한다. 이때, 상기 T2 는 0<T2 ≤ (1/3)T1의 값을 가진다. 얻어진 제1 하드마스크 패턴은 T3의 두께를 가진다.FIG. 1D illustrates a cross-sectional view of a process of performing an etch back etching process on the entire surface of the resultant to remove an upper portion of the first hard mask pattern from the surface of the second hard mask layer to a predetermined thickness T2. In this case, T2 has a value of 0 <T2 ≤ (1/3) T1. The obtained first hard mask pattern has a thickness of T3.
상기 에치백 식각 공정은 CF4, Cl2, HBr 및 이들의 조합으로 이루어지는 군에서 선택된 식각 가스를 사용하여 수행되는데, 예를 들어 상기 제2 하드마스크막이 유기막이고, 제1 하드마스크막이 폴리실리콘막인 경우, CF4 가스를 식각 가스로 이용할 수 있다. The etch back etching process is performed using an etching gas selected from the group consisting of CF 4 , Cl 2 , HBr, and a combination thereof. For example, the second hard mask layer is an organic layer, and the first hard mask layer is polysilicon. In the case of a film, CF 4 gas may be used as an etching gas.
도 1e는 상기 도 1d의 결과물에 대한 1차 트리밍 식각 공정에 의해 경사진 측면을 가지는 제2 하드마스크 패턴(117-1)이 형성된 공정 단면도를 도시한다.FIG. 1E illustrates a cross-sectional view of a process in which a second hard mask pattern 117-1 having an inclined side surface is formed by a first trimming etching process on the resultant of FIG. 1D.
상기 1차 트리밍 식각 공정은 불소(CF4), 질소(N2), 산소(O2), 아르곤(Ar), 수소 및 이들의 조합으로 이루어지는 군에서 선택된 식각 가스를 이용하여, 제2 하드마스크 패턴의 식각 속도가 제1 하드마스크 패턴의 식각 속도보다 9∼10배 빠른 조건하에서 수행된다. 바람직하게, 상기 1차 트리밍 식각 공정의 식각 가스는 산소, 불소 및 아르곤 가스를 주성분으로 포함하되, 산소:불소:아르곤의 혼합 농도비가 1:7∼10: 25∼45인 경우가 바람직하다.The first trimming etching process may include a second hard mask using an etching gas selected from the group consisting of fluorine (CF 4 ), nitrogen (N 2 ), oxygen (O 2 ), argon (Ar), hydrogen, and a combination thereof. The etching speed of the pattern is performed under the condition of 9 to 10 times faster than the etching speed of the first hard mask pattern. Preferably, the etching gas of the first trimming etching process includes oxygen, fluorine, and argon gas as main components, and the mixing concentration ratio of oxygen: fluorine: argon is 1: 7 to 10: 25 to 45.
예를 들면, 제1 하드마스크 패턴이 폴리실리콘층으로 이루어져 있고, 제2 하드마스크막이 유기막, 특히 감광막으로 이루어져 있는 경우, 상기 1차 트리밍 식각 공정은 O2 3∼4sccm, CF4 30sccm 및 Ar 130sccm 조건 하에서 수행된다. For example, when the first hard mask pattern is made of a polysilicon layer and the second hard mask layer is made of an organic film, in particular, a photosensitive film, the first trimming etching process may include O 2 3 to 4 sccm, CF 4 30 sccm, and Ar. It is performed under 130 sccm conditions.
또한, 상기 1차 트리밍 식각 공정은 피식각층이 노출될 때까지 제2 하드마스크막을 식각한다. 이때 이전 상기 에치백 식각 공정에 의해 제2 하드마스크막의 측면이 노출된 상태이기 때문에, 노출된 제2 하드마스크막의 모서리 부분이 식각 가스의 영향을 더 크게 받아 경사진 패턴 형태로 형성된다.In addition, in the first trimming etching process, the second hard mask layer is etched until the etching target layer is exposed. At this time, since the side surface of the second hard mask layer is exposed by the etch back etching process, the edge portion of the exposed second hard mask layer is formed to be inclined pattern shape under the influence of the etching gas.
도 1f는 상기 결과물에 대한 2차 트리밍 식각 공정을 실시하여 제1 하드마스크 패턴과 동일한 폭(W2)을 가지는 제2 하드마스크 패턴(117-2)이 형성된 공정 단면도를 도시한다.FIG. 1F illustrates a cross-sectional view of a second hard mask pattern 117-2 having the same width W2 as the first hard mask pattern by performing a second trimming etching process on the resultant.
상기 2차 트리밍 식각 조건은 불소, 질소, 산소, 아르곤, 수소 및 이들의 조합으로 이루어지는 군에서 선택된 식각 가스를 이용하여, 제2 하드마스크 패턴의 식각 속도가 제1 하드마스크 패턴의 식각 속도보다 9∼10배 빠른 조건하에서 수행된다. 바람직하게, 상기 2차 트리밍 식각 공정의 식각 가스는 산소, 불소 및 아르곤 가스를 주성분으로 포함하되, 산소:불소:아르곤의 혼합 농도비가 1:40∼80:25∼50인 경우가 바람직하다. The second trimming etching condition may be performed using an etching gas selected from the group consisting of fluorine, nitrogen, oxygen, argon, hydrogen, and a combination thereof, wherein an etching rate of the second hard mask pattern is greater than that of the first hard mask pattern. It is carried out under conditions ˜10 times faster. Preferably, the etching gas of the secondary trimming etching process includes oxygen, fluorine, and argon gas as main components, and a mixed concentration ratio of oxygen: fluorine: argon is 1:40 to 80:25 to 50.
예를 들면, 제1 하드마스크 패턴이 폴리실리콘층으로 이루어져 있고, 제2 하드마스크막이 유기막, 특히 감광막으로 이루어져 있는 경우, 상기 2차 트리밍 식각 공정은 O2 1∼2sccm, CF4 80sccm 및 Ar 50sccm 조건 하에서 수행된다. For example, when the first hard mask pattern is made of a polysilicon layer and the second hard mask layer is made of an organic film, in particular, a photosensitive film, the secondary trimming etching process may include
그 결과, 2차 트리밍 식각 공정 후에 제1 하드마스크 패턴 폭(W1)과 동일한 폭(W2)을 가지면서, 제1 하드마스크 패턴과 소정 거리로 이격되어 있는 제2 하드마스크 패턴(117-2)이 얻어졌다. 이때 제2 하드마스크 패턴은 T4의 두께를 가진다(0<T4<T3).As a result, the second hard mask pattern 117-2 spaced apart from the first hard mask pattern by a predetermined distance while having the same width W2 as the first hard mask pattern width W1 after the second trimming etching process. Was obtained. At this time, the second hard mask pattern has a thickness of T4 (0 <T4 <T3).
도 1g는 상기 형성된 제1 및 제2 하드마스크 패턴을 식각 마스크로 통상적인 식각 공정으로 상기 피식각층을 패터닝하여 얻어진 구조를 도시한다.1G illustrates a structure obtained by patterning the etched layer by a conventional etching process using the formed first and second hard mask patterns as an etching mask.
도 1h는 상기 결과물에 대한 후속 세정 공정을 실시하여 상기 제1하드마스크 패턴(115) 및 제2 하드마스크 패턴(117-2)이 제거된 피식각층 패턴(113-1)을 도시한다.FIG. 1H illustrates an etched layer pattern 113-1 in which the first
전술한 바와 같이, 본 발명은 간단한 1차 트리밍 식각 공정 및 2차 트리밍 식각 공정과 같은 간단한 두 단계의 식각 공정을 수행하는 것만으로, 제1 하드마스크 패턴 사이에 현재 리소그라피 장비로 얻을 수 있는 패턴의 이격 간격보다 더욱 작은 패턴의 이격 간격을 가지는 또 하나의 제2 하드마스크 패턴을 형성할 수 있다. 따라서 제1 하드마스크 패턴과 제1 하드마스크 패턴 사이에 형성된 제2 하드마스크 패턴을 식각 마스크로 이용하여 피식각층을 식각하는 경우, 현재 리소그래피 장비의 해상도에서 얻을 수 있는 최소한의 패턴 선폭과 패턴 이격 간격을 갖는 미세패턴을 형성할 수 있다. As described above, the present invention merely performs a simple two-step etching process, such as a simple first trimming etching process and a second trimming etching process. Another second hard mask pattern having a spacing interval of a pattern smaller than the spacing interval may be formed. Therefore, when the etching layer is etched by using the second hard mask pattern formed between the first hard mask pattern and the first hard mask pattern as an etching mask, the minimum pattern line width and pattern spacing obtained at the resolution of the current lithography apparatus It is possible to form a fine pattern having.
더욱이, 본 발명의 방법에 의해 식각 공정을 위한 중첩도, 정렬도 및 식각 마진 확보가 용이하고, 반도체 소자의 제조비용 및 공정 시간 등을 축소할 수 있다.Furthermore, the method of the present invention makes it easy to secure the overlapping degree, alignment degree and etching margin for the etching process, and to reduce the manufacturing cost and processing time of the semiconductor device.
이상에서 설명한 바와 같이, 본 발명의 방법은 식각 선택비가 다른 두 종류의 하드마스크막에 대한 이중 식각 공정을 실시하여 최소한의 이격 간격을 가지는 하드마스크 패턴을 형성할 수 있으며, 이를 피식각층에 대한 패터닝 공정 시에 식각 마스크로 이용함으로써, 리소그래피 장비의 해상도 이상의 미세 패턴을 형성할 수 있다.As described above, the method of the present invention may form a hard mask pattern having a minimum separation interval by performing a double etching process for two types of hard mask films having different etching selectivity, and patterning the etching layer. By using it as an etching mask at the time of a process, the fine pattern more than the resolution of a lithographic apparatus can be formed.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210059032A (en) * | 2018-10-18 | 2021-05-24 | 어플라이드 머티어리얼스, 인코포레이티드 | Cap layer to reduce bit line resistance |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7314810B2 (en) * | 2006-05-09 | 2008-01-01 | Hynix Semiconductor Inc. | Method for forming fine pattern of semiconductor device |
| KR100763538B1 (en) * | 2006-08-29 | 2007-10-05 | 삼성전자주식회사 | Method of forming mask pattern and method of forming fine pattern using the same in a semiconductor device fabricating |
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| KR100932333B1 (en) * | 2007-11-29 | 2009-12-16 | 주식회사 하이닉스반도체 | Hard Mask Pattern of Semiconductor Device and Formation Method |
| KR101439394B1 (en) * | 2008-05-02 | 2014-09-15 | 삼성전자주식회사 | Method for forming fine patterns by double patterning process using acid diffusion |
| KR101087835B1 (en) * | 2009-11-26 | 2011-11-30 | 주식회사 하이닉스반도체 | Method for fabricating fine pattern of semiconductor device |
| US8461053B2 (en) * | 2010-12-17 | 2013-06-11 | Spansion Llc | Self-aligned NAND flash select-gate wordlines for spacer double patterning |
| CN103999191B (en) * | 2011-12-15 | 2016-10-19 | 英特尔公司 | For single exposure-self aligned dual, triple and method of quadruple patterning |
| US8765612B2 (en) * | 2012-09-14 | 2014-07-01 | Nanya Technology Corporation | Double patterning process |
| CN103839781B (en) * | 2012-11-21 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | The formation method of semiconductor fine pattern |
| KR101882561B1 (en) * | 2015-10-02 | 2018-07-26 | 삼성에스디아이 주식회사 | Cmp slurry composition for organic film and polishing method using the same |
| TWI750574B (en) * | 2020-01-31 | 2021-12-21 | 華邦電子股份有限公司 | Semiconductor memory structure and method for forming the same |
| CN113363217B (en) * | 2020-03-04 | 2024-02-06 | 华邦电子股份有限公司 | Semiconductor memory structure and forming method thereof |
| US11205574B2 (en) | 2020-03-05 | 2021-12-21 | Winbond Electronics Corp. | Method for forming a semiconductor memory structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319573A (en) * | 2001-04-20 | 2002-10-31 | Toshiba Corp | Manufacturing method for semiconductor device |
| KR100694412B1 (en) | 2006-02-24 | 2007-03-12 | 주식회사 하이닉스반도체 | Method for forming fine patterns of semiconductor devices |
| KR100744683B1 (en) | 2006-02-27 | 2007-08-01 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155771A (en) * | 1978-05-29 | 1979-12-08 | Nec Corp | Pattern forming method |
| JPS62166520A (en) * | 1986-01-20 | 1987-07-23 | Nec Corp | Patterning method for fine pattern |
| JPH02266517A (en) * | 1989-04-06 | 1990-10-31 | Rohm Co Ltd | Manufacture of semiconductor device |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319573A (en) * | 2001-04-20 | 2002-10-31 | Toshiba Corp | Manufacturing method for semiconductor device |
| KR100694412B1 (en) | 2006-02-24 | 2007-03-12 | 주식회사 하이닉스반도체 | Method for forming fine patterns of semiconductor devices |
| KR100744683B1 (en) | 2006-02-27 | 2007-08-01 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210059032A (en) * | 2018-10-18 | 2021-05-24 | 어플라이드 머티어리얼스, 인코포레이티드 | Cap layer to reduce bit line resistance |
| KR102486455B1 (en) | 2018-10-18 | 2023-01-06 | 어플라이드 머티어리얼스, 인코포레이티드 | Cap layer to reduce bit line resistance |
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