JP2002319573A - Manufacturing method for semiconductor device - Google Patents

Manufacturing method for semiconductor device

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JP2002319573A
JP2002319573A JP2001123633A JP2001123633A JP2002319573A JP 2002319573 A JP2002319573 A JP 2002319573A JP 2001123633 A JP2001123633 A JP 2001123633A JP 2001123633 A JP2001123633 A JP 2001123633A JP 2002319573 A JP2002319573 A JP 2002319573A
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method for a semiconductor device which can form a precise fine pattern by reducing the influence of uneven density of the pattern.
SOLUTION: This manufacturing method has a process of forming a 2nd material film 4 on a 1st material film 3 formed on a processed substrate 1, a process of forming a 1st resist pattern 5 having a desired pattern and a dummy pattern on the 2nd material film, a process of forming a 2nd material film pattern 4a by etching the 2nd material film by using the 1st resist pattern as a mask, a process of covering the part corresponding to the desired pattern of the 2nd material film pattern with a 2nd resist pattern 6, a process of removing the part corresponding to the dummy pattern of the 2nd material film pattern by using the 2nd resist pattern as a mask, and a process of etching the 1st material film by using as a mask the 2nd material film pattern left at the part corresponding to the desired pattern.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置の製造方法、特にLSIにおける微細パターンの形成技術に関する。 The present invention relates to a method of manufacturing a semiconductor device, particularly to a technique for forming a fine pattern in the LSI.

【0002】 [0002]

【従来の技術】半導体装置の微細化に伴い微細パターンの形成がしだいに難しくなってきており、リソグラフィプロセスには膜厚の薄いレジスト(薄膜レジスト)を用いるようになってきている。 And forming a fine pattern with the miniaturization of semiconductor devices is becoming increasingly difficult, and the lithography process come to use a small thickness resist (resist thin film).

【0003】薄膜レジストを用いる場合、膜厚の薄いレジストがエッチングによって消失しないようにするため、被エッチング材の高選択エッチングが必要となる。 [0003] When using a thin resist, since the thickness of thin resist to block the loss by etching, it is necessary to highly selective etching of the material to be etched.
この高選択エッチングは、エッチングによる反応生成物をレジストに付着させることにより、レジストパターンをエッチングガスから保護しながら、被エッチング材をエッチングするものである。 The highly selective etching, by depositing the reaction product by etching resist, while protecting the resist pattern from the etch gas, is to etch the material to be etched. したがって、レジストに付着する反応生成物の量が被エッチング材の加工精度に大きく影響する。 Accordingly, the amount of the reaction product adhering to resist influences greatly the processing accuracy of the material to be etched. 具体的には、エッチングエリアが広い領域ほど反応生成物が多く生成される。 Specifically, the reaction product larger the etching area region number is generated. そのため、ラインパターン等を形成する場合、ラインパターンが密な領域よりも疎な領域の方がライン幅が太くなる。 Therefore, when forming the line pattern or the like, who line pattern of sparse areas than dense region line width becomes thick. つまり、このエッチング方法では、パターンの粗密によってパターン寸法が大きく異なるという問題がある。 That is, in this etching method, there is a problem that the pattern size differs greatly depending pattern density.

【0004】また、レジストパターンのトリミング(レジストパターンをエッチングして細らせること)を行う場合にも、パターンの粗密によってトリミング量が異なるという問題もある。 [0004] Further, when the resist pattern trimming (that thinning a resist pattern by etching) also, there is also a problem in that the trimming amount is different depending on the pattern density.

【0005】 [0005]

【発明が解決しようとする課題】このように、従来のパターン形成方法では、パターンの粗密によってパターン寸法が影響を受け、精度のよい微細パターンを形成することが困難であった。 In THE INVENTION Problems to be Solved] Thus, in the conventional pattern formation method, the pattern dimension by the pattern density are affected, it is difficult to form an accurate fine pattern.

【0006】本発明は上記従来の課題に対してなされたものであり、パターンの粗密の影響を低減し、精度のよい微細パターンを形成することが可能な半導体装置の製造方法を提供することを目的としている。 [0006] The present invention has been made with respect to the conventional problems, to reduce the influence of the density of the pattern, to provide a method for producing accurate semiconductor device capable of forming a fine pattern it is an object.

【0007】 [0007]

【課題を解決するための手段】本発明に係る半導体装置の製造方法は、処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、前記第2の材料膜上に所望パターン及びダミーパターンを有する第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクとして前記第2の材料膜をエッチングして第2の材料膜パターンを形成する工程と、前記第1のレジストパターンを除去する工程と、前記第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、前記第2のレジストパターンをマスクとして前記第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、前記第2のレジストパターンを除去する The method of manufacturing a semiconductor device according to the present invention SUMMARY OF THE INVENTION are on the first material layer formed on the treated substrate, a second material made of a material different from the first material layer etching and forming a film, forming a first resist pattern having a desired pattern and the dummy pattern on the second material layer, said second material layer using the first resist pattern as a mask step of covering and forming a second material film pattern is a step of removing the first resist pattern, the portion corresponding to the desired pattern of the second material film pattern in the second resist pattern When, removing the portion corresponding to the dummy pattern of the second material film patterns the second resist pattern as a mask, removing the second resist pattern 程と、前記所望パターンに対応する部分に残置した前記第2の材料膜パターンをマスクとして前記第1の材料膜をエッチングする工程と、を備えたことを特徴とする。 And extent, and comprising the a step of etching the first material layer the second material film pattern left on the part corresponding as a mask to the desired pattern.

【0008】第1のレジストパターンを形成した後、第1のレジストパターンを細らせる(トリミングする)ようにしてもよい。 [0008] After forming the first resist pattern, may be thinning the first resist pattern (trimming). また、第2の材料膜パターンを形成した後、第2の材料膜パターンを細らせる(トリミングする)ようにしてもよい。 Further, after forming the second material layer pattern, thinning the second material film pattern may be (trimming) so. さらに、第1のレジストパターンを形成した後、第1のレジストパターンを細らせるとともに、第2の材料膜パターンを形成した後、第2の材料膜パターンを細らせるようにしてもよい。 Further, after forming the first resist pattern, with thinning the first resist pattern, after forming a second material film patterns, it may be thinning the second material film pattern.

【0009】 [0009]

【作用】第1のレジストパターンに所望パターンの他にダミーパターンを形成しておくことで、パターン密度を均一化させることが可能である。 [Action] By forming the other dummy pattern having a desired pattern on the first resist pattern, it is possible to equalize the pattern density. このようにパターン密度が均一化された第1のレジストパターンをマスクとして第2の材料膜をエッチングすることで、パターンの粗密の影響を受けることなく、パターン幅が均一化された第2の材料膜パターンが得られる。 By thus etching the second material layer a first resist pattern pattern density is uniform as a mask, without being affected by the pattern density, a second material which pattern width is uniform film pattern is obtained. 第2の材料膜パターンの所望パターンに対応する部分をマスクとして第1の材料膜をエッチングする際には、レジストをマスクに用いる場合とは異なり、パターンの粗密による影響をほとんど受けないため、第1の材料膜のパターン幅を全領域で均一化することができる。 Since when etching the first material layer and a portion corresponding as a mask in a desired pattern of the second material film pattern is different from the case of using a resist mask, which is hardly affected by the density of the pattern, the the pattern width of the first material layer can be made uniform in the entire region.

【0010】また、トリミングを行う場合にも、パターン密度が均一化されているため、トリミング後のパターン幅を全領域で均一化することができる。 Further, even when trimming, since the pattern density is uniform, it can be homogenized in the entire area of ​​the pattern width after trimming.

【0011】 [0011]

【発明の実施の形態】以下、本発明の実施形態を図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to the drawings.

【0012】(実施形態1)図1は、本発明の第1の実施形態に係る半導体装置の製造方法、具体的にはLSI [0012] (Embodiment 1) FIG. 1 is a method of manufacturing a semiconductor device according to a first embodiment of the present invention, in particular LSI
製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。 It is a process cross-sectional views showing the manufacturing method of the gate layer pattern of the MOS transistor in the preparation (the gate electrode pattern and the gate wiring pattern).

【0013】まず、図1(a)に示すように、半導体基板1上にゲート絶縁膜(例えばシリコン酸化膜、膜厚1 [0013] First, as shown in FIG. 1 (a), a gate insulating film (e.g., a silicon oxide film on the semiconductor substrate 1, the thickness 1
〜3nm程度)2及びゲート材料膜(例えばポリシリコン膜、膜厚150〜200nm程度)3を形成し、さらにゲート材料膜3上にハードマスク材料膜4(膜厚50 ~3nm about) 2, and a gate material film (for example, a polysilicon film to form a film thickness of about 150 to 200 nm) 3, the hard mask material film 4 (film thickness 50 on the further gate material film 3
〜100nm程度)を形成する。 About ~100nm) to form. ここでは、ハードマスク材料膜4としてSiON膜を用いるものとする。 Here, it is assumed to use a SiON film as a hard mask material film 4.

【0014】続いて、ハードマスク材料膜4上にレジスト膜(膜厚200〜300nm程度の薄膜レジスト)を塗布形成し、通常のリソグラフィプロセスによってレジスト膜を露光及び現像してレジストパターン5を形成する。 [0014] Subsequently, a resist film (resist thin film having a thickness of about 200- 300nm) is formed by coating on the hard mask material film 4, a resist pattern 5 is exposed and developed resist film by a conventional lithographic process . このレジストパターン5には、最終的に必要なLS The resist pattern 5, eventually needed LS
I回路パターン(ここでは、ゲート電極パターン及びゲート配線パターン)の他に、ダミーパターンも含まれている。 I circuit pattern (here, the gate electrode pattern and the gate wiring pattern) in addition, are also included dummy pattern. ダミーパターンは、レジストパターン5のパターン密度が基板上の実質的に全領域(LSI形成領域)でほぼ均一になるようにするためのものである。 The dummy pattern is for the pattern density of the resist pattern 5 is set to be substantially uniform in substantially the entire region on the substrate (LSI formation region). なお、この時点でのレジストパターン5のライン幅及びスペース幅はいずれも、例えば100nm程度である。 Incidentally, both the line width and space width of the resist pattern 5 at this point, for example, about 100 nm.

【0015】次に、図1(b)に示すように、レジストパターン5をマスクとして、ハードマスク材料膜4をドライエッチングによって異方性エッチングし、ハードマスク材料膜パターン4aを形成する。 [0015] Next, as shown in FIG. 1 (b), the resist pattern 5 as a mask, the hard mask material film 4 is anisotropically etched by dry etching to form the hard mask material film patterns 4a. ドライエッチングのエッチングガスには、例えばCF 4等のフロロカーボン系のガスを用いる。 The etching gas for dry etching, for example, a fluorocarbon-based gas such as CF 4. ハードマスク材料膜4は膜厚が薄いため、従来技術で述べたような高選択エッチングは必ずしも必要ないが、高選択エッチングを用い、反応生成物をレジストパターン5に付着させてレジストパターン5を保護しながらハードマスク材料膜4をエッチングする場合にも、レジストパターン5のパターン密度が均一化されているため、レジストパターン5への反応生成物の付着量は全領域で同程度となる。 Since the hard mask material film 4 is thin thickness, highly selective etch, such as described in the prior art is not always necessary, using a highly selective etch, protect the resist pattern 5 by adhering reaction products in the resist pattern 5 even when etching the hard mask material film 4 while, because the pattern density of the resist pattern 5 is made uniform, the adhesion amount of the reaction product to the resist pattern 5 becomes similar in all areas. したがって、ハードマスク材料膜パターン4aのパターン幅は全領域でほぼ均一になる。 Therefore, the pattern width of the hard mask material film pattern 4a is substantially uniform over the entire region.

【0016】その後、レジストパターン5を、O 2アッシング処理或いはSP処理(過酸化水素水と硫酸との混合液による処理)によって剥離する。 [0016] Thereafter, a resist pattern 5 is stripped by O 2 ashing or SP treatment (treatment with a mixed solution of hydrogen peroxide and sulfuric acid). 2アッシング処理とSP処理の両方を組み合わせて用いることも可能である。 A combination of both O 2 ashing and SP process may be used.

【0017】次に、図1(c)に示すように、レジスト膜を塗布形成し、通常のリソグラフィプロセスによってレジスト膜を露光及び現像してレジストパターン6を形成する。 [0017] Next, as shown in FIG. 1 (c), a resist film formed by coating, the resist film is exposed and developed to form a resist pattern 6 by a conventional lithography process. このレジストパターン6は、ハードマスク材料膜パターン4aのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うものである。 The resist pattern 6, of the hard mask material film patterns 4a, in which only covers the region corresponding to the final LSI circuit patterns necessary.

【0018】続いて、図1(d)に示すように、レジストパターン6をマスクとして、ハードマスク材料膜パターン4aのうちダミーパターンの部分を、例えば熱リン酸によってエッチング除去する。 [0018] Subsequently, as shown in FIG. 1 (d), the resist pattern 6 as a mask, a part of the dummy pattern of the hard mask material film patterns 4a, is etched away, for example by hot phosphoric acid.

【0019】さらに、図1(e)に示すように、レジストパターン6をO 2アッシング処理或いはSP処理によって剥離する。 Furthermore, as shown in FIG. 1 (e), the resist pattern is peeled off 6 by O 2 ashing or SP process. 2アッシング処理とSP処理の両方を組み合わせて用いることも可能である。 A combination of both O 2 ashing and SP process may be used.

【0020】次に、図1(f)に示すように、残置したハードマスク材料膜パターン4a、すなわちLSI回路パターンに対応するパターンをマスクとして、ゲート材料膜3及びゲート絶縁膜2をドライエッチング(RI Next, as shown in FIG. 1 (f), the hard mask material film pattern 4a was leaving, i.e. as a mask pattern corresponding to the LSI circuit patterns, a gate material film 3 and the gate insulating film 2 dry etching ( RI
E)によって異方性エッチングし、ゲート層パターンを形成する。 E) by anisotropically etching to form a gate layer pattern. このドライエッチングのエッチングガスには、例えばCl 2やHBr等のハロゲン系のガスを用いる。 This etching gas for dry etching, for example, a halogen-based gas such as Cl 2 or HBr. ハードマスク材料膜はレジスト膜より硬くRIE耐性が高いため、従来技術で述べたような高選択エッチング技術を用いる必要はない。 For more hard RIE resistant high hard mask material layer is a resist film, is not necessary to use a highly selective etch technique as described in the prior art. そのため、LSI回路パターンに粗密があってもパターン寸法に違いが生じるという問題はない。 Therefore, there is no problem of difference in the pattern dimension occurs even if density in LSI circuit pattern. 最後に、ハードマスク材料膜パターン4 Finally, the hard mask material film patterns 4
aを例えば熱リン酸によってエッチング除去する。 Etched away by, for example, hot phosphoric acid a.

【0021】このように、本実施形態によれば、パターン密度が均一化されたレジストパターンをマスクとしてハードマスク材料膜パターンを形成し、このハードマスク材料膜パターンを用いてゲート材料膜をエッチングすることで、ゲート層パターンの粗密によらず、全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができる。 [0021] Thus, according to this embodiment, the hard mask material film patterns to form a resist pattern pattern density is uniform as a mask to etch the gate material film using the hard mask material film patterns it is, regardless of the density of the gate layer pattern, it is possible to obtain a gate layer pattern having a substantially uniform pattern width in the entire region.

【0022】(実施形態2)図2は、本発明の第2の実施形態に係る半導体装置の製造方法、具体的にはLSI [0022] (Embodiment 2) FIG. 2 is a method of manufacturing a semiconductor device according to a second embodiment of the present invention, in particular LSI
製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。 It is a process cross-sectional views showing the manufacturing method of the gate layer pattern of the MOS transistor in the preparation (the gate electrode pattern and the gate wiring pattern).

【0023】本実施形態は、図1に示した第1の実施形態に対して工程を付加したものであり、それ以外の基本的な工程については第1の実施形態と同様である。 [0023] The present embodiment is constituted by adding a step to the first embodiment shown in FIG. 1, the basic process otherwise is similar to the first embodiment. したがって、特に言及しない限り、第1の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。 Therefore, unless otherwise stated, the matters described in the first embodiment it is assumed basically also be applied directly to the present embodiment.

【0024】まず、図2(a)に示すように、第1の実施形態と同様に、半導体基板1上にゲート絶縁膜2、ゲート材料膜3及びハードマスク材料膜4を形成し、さらにハードマスク材料膜4上にレジストパターン5を形成する。 [0024] First, as shown in FIG. 2 (a), as in the first embodiment, the gate insulating film 2, a gate material film 3 and the hard mask material film 4 is formed on the semiconductor substrate 1, further hard forming a resist pattern 5 on the mask material film 4.

【0025】次に、図2(b)に示すように、レジストパターン5をトリミングして、細ったレジストパターン5aにする。 Next, as shown in FIG. 2 (b), to trim the resist pattern 5 and the resist pattern 5a was thinned. トリミングはドライエッチングにより行い、エッチングガスには、例えばHBr、CF 4及びO Trimming is carried out by dry etching, an etching gas, for example HBr, CF 4 and O
2の混合ガスを用いる。 Using two of the mixed gas. このとき、レジストパターン5 At this time, the resist pattern 5
のパターン密度が均一化されているため、レジストパターン5のトリミング量(トリミング幅)は全領域で同程度となり、レジストパターン5aのパターン幅は全領域でほぼ均一になる。 Since the pattern density of is uniform, the trimming amount of the resist pattern 5 (trimming width) becomes comparable in all regions, the pattern width of the resist pattern 5a is substantially uniform over the entire region.

【0026】次に、図2(c)に示すように、第1の実施形態と同様に、レジストパターン5aをマスクとしてハードマスク材料膜4をエッチングし、ハードマスク材料膜パターン4aを形成する。 Next, as shown in FIG. 2 (c), like the first embodiment, the hard mask material film 4 is etched using the resist pattern 5a as a mask to form a hard mask material film patterns 4a. このとき形成されるハードマスク材料膜パターン4aも、第1の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。 Hard mask material film pattern 4a formed at this time also, for the same reasons as those described in the first embodiment, the pattern width is substantially uniform over the entire region. その後、第1の実施形態と同様にして、 Thereafter, similarly to the first embodiment,
レジストパターン5aを剥離する。 Removing the resist pattern 5a.

【0027】その後の工程も第1の実施形態と同様であり、図2(d)に示すように、ハードマスク材料膜パターン4aのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うレジストパターン6を形成し、 [0027] the same as the subsequent steps may first embodiment, as shown in FIG. 2 (d), of the hard mask material film patterns 4a, only the region corresponding to the final LSI circuit patterns necessary the resist pattern 6 covering formed,
続いて、図2(e)に示すように、レジストパターン6 Subsequently, as shown in FIG. 2 (e), the resist pattern 6
をマスクとして、ハードマスク材料膜パターン4aのうちダミーパターンの部分をエッチング除去する。 As a mask, the etched away portions of the dummy pattern of the hard mask material film patterns 4a. さらに、図2(f)に示すように、レジストパターン6を剥離した後、図2(g)に示すように、残置したハードマスク材料膜パターン4aをマスクとしてゲート材料膜3 Furthermore, as shown in FIG. 2 (f), the resist after the pattern 6 was peeled off, as shown in FIG. 2 (g), a gate material film 3 a hard mask material film pattern 4a was leaving as a mask
及びゲート絶縁膜2をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン4aをエッチング除去する。 And a gate insulating film 2 is formed by etching the gate layer pattern, and finally the hard mask material film pattern 4a is removed by etching.

【0028】本実施形態においても、第1の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、レジストパターンをトリミングすることでより微細なゲート層パターンを形成することができる。 [0028] Also in this embodiment, like the first embodiment, it is possible to obtain a gate layer pattern having a substantially uniform pattern width in the entire region regardless of the density of the gate layer pattern, further trimming the resist pattern it is possible to form a finer gate layer pattern by.

【0029】(実施形態3)図3は、本発明の第3の実施形態に係る半導体装置の製造方法、具体的にはLSI [0029] (Embodiment 3) FIG. 3 is a method of manufacturing a semiconductor device according to a third embodiment of the present invention, in particular LSI
製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。 It is a process cross-sectional views showing the manufacturing method of the gate layer pattern of the MOS transistor in the preparation (the gate electrode pattern and the gate wiring pattern).

【0030】本実施形態も、図1に示した第1の実施形態に対して工程を付加したものであり、それ以外の基本的な工程については第1の実施形態と同様である。 The present embodiment also, is obtained by adding a step to the first embodiment shown in FIG. 1, the basic process otherwise is similar to the first embodiment. したがって、特に言及しない限り、第1の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。 Therefore, unless otherwise stated, the matters described in the first embodiment it is assumed basically also be applied directly to the present embodiment.

【0031】まず、図3(a)に示すように、第1の実施形態と同様に、半導体基板1上にゲート絶縁膜2、ゲート材料膜3及びハードマスク材料膜4を形成し、さらにハードマスク材料膜4上にレジストパターン5を形成する。 First, as shown in FIG. 3 (a), as in the first embodiment, the gate insulating film 2 on the semiconductor substrate 1, a gate material film 3 and the hard mask material film 4, further hard forming a resist pattern 5 on the mask material film 4.

【0032】次に、図3(b)に示すように、第1の実施形態と同様に、レジストパターン5をマスクとしてハードマスク材料膜4をエッチングし、ハードマスク材料膜パターン4aを形成する。 [0032] Next, as shown in FIG. 3 (b), as in the first embodiment, the hard mask material film 4 is etched using the resist pattern 5 as a mask to form a hard mask material film patterns 4a. このとき形成されるハードマスク材料膜パターン4aも、第1の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。 Hard mask material film pattern 4a formed at this time also, for the same reasons as those described in the first embodiment, the pattern width is substantially uniform over the entire region. その後、第1の実施形態と同様にして、レジストパターン5を剥離する。 Thereafter, in the same manner as in the first embodiment, the resist pattern is peeled off 5.

【0033】次に、図3(c)に示すように、ハードマスク材料膜パターン4aをトリミングして、細ったハードマスク材料膜パターン4bにする。 Next, as shown in FIG. 3 (c), to trim the hard mask material film patterns 4a, to the hard mask material film pattern 4b which thinned. トリミングはドライエッチング或いはウエットエッチングにより行い、ドライエッチングでは例えばフロロカーボン系のエッチングガスを、ウエットエッチングでは例えばHF系のエッチング液を用いる。 Trimming is carried out by dry etching or wet etching, with the dry etching for example fluorocarbon-based etching gas, it is used etchant for example HF-based wet etching. このとき、ハードマスク材料膜パターン4aのパターン密度が均一化されているため、ハードマスク材料膜パターン4aのトリミング量(トリミング幅)は全領域で同程度となり、ハードマスク材料膜パターン4bのパターン幅は全領域でほぼ均一になる。 In this case, since the pattern density of the hard mask material film pattern 4a is uniform, the trimming amount of the hard mask material film pattern 4a (trimming width) becomes comparable in all regions, the pattern width of the hard mask material film patterns 4b becomes almost uniform in the entire region.

【0034】その後の工程は第1の実施形態と同様であり、図3(d)に示すように、ハードマスク材料膜パターン4bのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うレジストパターン6を形成し、 [0034] Subsequent steps are the same as in the first embodiment, as shown in FIG. 3 (d), of the hard mask material film patterns 4b, and only the region corresponding to the final LSI circuit patterns necessary the resist pattern 6 covering formed,
続いて、図3(e)に示すように、レジストパターン6 Subsequently, as shown in FIG. 3 (e), the resist pattern 6
をマスクとして、ハードマスク材料膜パターン4bのうちダミーパターンの部分をエッチング除去する。 As a mask, the etched away portions of the dummy pattern of the hard mask material film patterns 4b. さらに、図3(f)に示すように、レジストパターン6を剥離した後、図3(g)に示すように、残置したハードマスク材料膜パターン4bをマスクとしてゲート材料膜3 Further, FIG. 3 (f), the after removing the resist pattern 6, FIG. 3 as shown in (g), a gate material film 3 a hard mask material film pattern 4b was leaving as a mask
及びゲート絶縁膜2をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン4bをエッチング除去する。 And forming a gate layer pattern by etching the gate insulating film 2, and finally the hard mask material film patterns 4b is removed by etching.

【0035】本実施形態においても、第1の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、ハードマスク材料膜パターンをトリミングすることでより微細なゲート層パターンを形成することができる。 [0035] Also in this embodiment, like the first embodiment, it is possible to obtain a gate layer pattern having a substantially uniform pattern width in the entire region regardless of the density of the gate layer pattern, further, the hard mask material film it is possible to form a finer gate layer pattern by trimming the pattern.

【0036】(実施形態4)図4は、本発明の第4の実施形態に係る半導体装置の製造方法、具体的にはLSI [0036] (Embodiment 4) FIG. 4 is a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, in particular LSI
製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。 It is a process cross-sectional views showing the manufacturing method of the gate layer pattern of the MOS transistor in the preparation (the gate electrode pattern and the gate wiring pattern).

【0037】本実施形態は、図1に示した第1の実施形態に対して工程を付加したもの、具体的には第2及び第3の実施形態で付加したそれぞれの工程を付加したものであり、それ以外の基本的な工程については第1の実施形態と同様である。 The present embodiment is obtained by adding a step to the first embodiment shown in FIG. 1, in particular obtained by adding the respective steps of adding the second and third embodiments There, the basic process otherwise is similar to the first embodiment. したがって、特に言及しない限り、 Therefore, unless otherwise stated,
第1、第2及び第3の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。 First, the matters described in the second and third embodiments it is assumed basically also be applied directly to the present embodiment.

【0038】まず、図4(a)に示すように、第1の実施形態と同様に、半導体基板1上にゲート絶縁膜2、ゲート材料膜3及びハードマスク材料膜4を形成し、さらにハードマスク材料膜4上にレジストパターン5を形成する。 [0038] First, as shown in FIG. 4 (a), as in the first embodiment, the gate insulating film 2 on the semiconductor substrate 1, a gate material film 3 and the hard mask material film 4, further hard forming a resist pattern 5 on the mask material film 4.

【0039】次に、図4(b)に示すように、第2の実施形態と同様に、レジストパターン5をトリミングして、細ったレジストパターン5aにする。 Next, as shown in FIG. 4 (b), as in the second embodiment, by trimming the resist pattern 5 and the resist pattern 5a was thinned. このとき、レジストパターン5のパターン密度が均一化されているため、レジストパターン5のトリミング量(トリミング幅)は全領域で同程度となり、レジストパターン5aのパターン幅は全領域でほぼ均一になる。 In this case, since the pattern density of the resist pattern 5 is made uniform, the trimming amount of the resist pattern 5 (trimming width) becomes comparable in all regions, the pattern width of the resist pattern 5a is substantially uniform over the entire region.

【0040】次に、図4(c)に示すように、第1の実施形態と同様に、レジストパターン5aをマスクとしてハードマスク材料膜4をエッチングし、ハードマスク材料膜パターン4aを形成する。 Next, as shown in FIG. 4 (c), like the first embodiment, the hard mask material film 4 is etched using the resist pattern 5a as a mask to form a hard mask material film patterns 4a. このとき形成されるハードマスク材料膜パターン4aは、第1の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。 Hard mask material film pattern 4a formed at this time is, for a reason similar to that described in the first embodiment, the pattern width is substantially uniform over the entire region. その後、第1の実施形態と同様にして、 Thereafter, similarly to the first embodiment,
レジストパターン5aを剥離する。 Removing the resist pattern 5a.

【0041】次に、図4(d)に示すように、第3の実施形態と同様に、ハードマスク材料膜パターン4aをトリミングして、細ったハードマスク材料膜パターン4b Next, as shown in FIG. 4 (d), as in the third embodiment, by trimming the hard mask material film patterns 4a, thinned hard mask material film patterns 4b
にする。 To. このとき、ハードマスク材料膜パターン4aのパターン密度が均一化されているため、ハードマスク材料膜パターン4aのトリミング量(トリミング幅)は全領域で同程度となり、ハードマスク材料膜パターン4b In this case, since the pattern density of the hard mask material film pattern 4a is uniform, the trimming amount of the hard mask material film pattern 4a (trimming width) becomes comparable in all areas, the hard mask material film patterns 4b
のパターン幅は全領域でほぼ均一になる。 Pattern width is substantially uniform over the entire region of.

【0042】その後の工程は第1の実施形態と同様であり、図4(e)に示すように、ハードマスク材料膜パターン4bのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うレジストパターン6を形成し、 [0042] Subsequent steps are the same as in the first embodiment, as shown in FIG. 4 (e), of the hard mask material film patterns 4b, and only the region corresponding to the final LSI circuit patterns necessary the resist pattern 6 covering formed,
続いて、図4(f)に示すように、レジストパターン6 Subsequently, as shown in FIG. 4 (f), the resist pattern 6
をマスクとして、ハードマスク材料膜パターン4bのうちダミーパターンの部分をエッチング除去する。 As a mask, the etched away portions of the dummy pattern of the hard mask material film patterns 4b. さらに、図4(g)に示すように、レジストパターン6を剥離した後、図4(h)に示すように、残置したハードマスク材料膜パターン4bをマスクとしてゲート材料膜3 Further, FIG. 4 as shown in (g), after removing the resist pattern 6, FIG. 4 as shown in (h), a gate material film 3 a hard mask material film pattern 4b was leaving as a mask
及びゲート絶縁膜2をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン4bをエッチング除去する。 And forming a gate layer pattern by etching the gate insulating film 2, and finally the hard mask material film patterns 4b is removed by etching. このようにして得られたゲート層パターンのライン幅は例えば60nm程度となる。 Line width of the thus gate layer pattern obtained becomes example 60nm approximately.

【0043】本実施形態においても、第1の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、レジストパターン及びハードマスク材料膜パターンをトリミングすることでより微細なゲート層パターンを形成することができる。 [0043] Also in this embodiment, like the first embodiment, it is possible to obtain a gate layer pattern having a substantially uniform pattern width in the entire region regardless of the density of the gate layer pattern, further, the resist pattern and the hard it is possible to form a finer gate layer pattern by trimming the mask material film patterns.

【0044】なお、上述した各実施形態では、ゲート材料膜とレジスト膜との間にハードマスク材料膜を形成したが、反射防止材料膜或いは平坦化材料膜を用いることも可能であり、さらにハードマスク材料膜、反射防止材料膜及び平坦化材料膜を単層膜として用いる他、これらの膜を積層膜として用いるようにしてもよい。 [0044] In each embodiment described above, to form a hard mask material film between the gate material film and the resist film, it is also possible to use anti-reflective material film or planarizing material layer, further hard mask material film, except for using the anti-reflective material film and a planarization material film as a single layer film, it may be used these films as laminated film.

【0045】反射防止材料膜としては、実施形態で示したシリコン窒化酸化膜(SiON膜)の他、シリコン酸化膜(SiO 2膜)、シリコン窒化膜(Si 3 [0045] The antireflection material film, another silicon nitride oxide film described in embodiment (SiON film), a silicon oxide film (SiO 2 film), a silicon nitride film (Si 3 N
4膜)、酸化アルミニウム膜(Al 23膜)、炭化ケイ素膜(SiC膜)、カーボン膜(C膜)等があげられる。 4 film), an aluminum oxide film (Al 2 O 3 film), a silicon carbide film (SiC film), carbon film (C layer), and the like. 反射防止材料膜としては、シリコン窒化酸化膜(S The antireflection material film, a silicon nitride oxide film (S
iON膜)、炭化ケイ素膜(SiC膜)等があげられる。 iON film), silicon carbide film (SiC film), and the like. 平坦化材料膜としては、i線レジスト等の有機塗布膜を含む膜、例えば有機塗布膜上にSOG等の塗布膜を形成したものがあげられる。 As the planarization material film, a film containing the organic coating film, such as i-line resist, for example those to form a coating film such as SOG organic coating film and the like.

【0046】なお、ハードマスク材料膜、反射防止材料膜及び平坦化材料膜は、リソグラフィ工程においてパターン精度を上げるために一般的に用いられているものである。 [0046] Incidentally, the hard mask material film, antireflective material layer and the planarization material film is one that is generally used in order to improve the pattern accuracy in a lithography process. ハードマスク材料膜は、一般的に、レジスト膜下に形成され、レジストパターンを転写することで下地のエッチングマスクとして用いる膜である。 Hard mask material film is generally formed under the resist film, a film used as an etching mask for the underlying by transferring the resist pattern. 反射防止材料膜は、一般的に、レジスト膜下に形成され、パターン露光の際にレジスト膜への下地からの光の反射を低減するための膜である。 Antireflective material layer is generally formed under the resist film, a film for reducing the reflection of light from the substrate into the resist film during pattern exposure. 平坦化材料膜は、一般的に、レジスト膜下に形成され、下地の凹凸のレジスト膜への影響を低減するための膜である。 Smoothing film is generally formed under the resist film, a film for reducing the influence on the underlying irregularities of the resist film.

【0047】また、上述した各実施形態では、トランジスタのゲート層パターンを形成する工程について説明したが、それ以外のLSI製造工程に上述した実施形態と同様の手法を適用することも可能である。 Further, in the above embodiments has been described forming a gate layer pattern of the transistor, it is also possible to apply the same technique as the above-described embodiment in the other LSI manufacturing process.

【0048】以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。 [0048] Having described the embodiments of the present invention, the present invention is not limited to the above embodiments, it can be implemented in various modifications within a range not departing from its gist. さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。 Furthermore, the embodiments include inventions of various stages, and various inventions can be extracted by combining the disclosed configuration requirements appropriate. 例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。 For example, some constituent elements from the disclosed configuration requirements be deleted can be extracted as an invention as long as the desired effects are obtained.

【0049】 [0049]

【発明の効果】本発明によれば、パターンの粗密による寸法誤差が低減され、精度のよい微細パターンを形成することが可能となる。 According to the present invention, is reduced dimensional error due to the pattern density, it is possible to form an accurate fine pattern.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施形態に係る半導体装置の製造方法を示した工程断面図。 Sectional views showing a manufacturing method of a semiconductor device according to a first embodiment of the present invention; FIG.

【図2】本発明の第2の実施形態に係る半導体装置の製造方法を示した工程断面図。 [Figure 2] cross-sectional views showing a manufacturing method of a semiconductor device according to a second embodiment of the present invention.

【図3】本発明の第3の実施形態に係る半導体装置の製造方法を示した工程断面図。 Sectional views showing a manufacturing method of a semiconductor device according to a third embodiment of the present invention; FIG.

【図4】本発明の第4の実施形態に係る半導体装置の製造方法を示した工程断面図。 Sectional views showing a manufacturing method of a semiconductor device according to a fourth embodiment of the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…半導体基板 2…ゲート絶縁膜 3…ゲート材料膜 4…ハードマスク材料膜 4a…ハードマスク材料膜パターン 4b…細ったハードマスク材料膜パターン 5…レジストパターン 5a…細ったレジストパターン 6…レジストパターン 1 ... semiconductor substrate 2 ... gate insulating film 3 ... gate material film 4 ... hard mask material film 4a ... hard mask material film patterns 4b ... thinned hard mask material film patterns 5 ... resist pattern 5a ... thinned resist pattern 6 ... resist pattern

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 AA01 BB01 DD03 DD65 DD66 DD71 EE03 EE16 GG09 HH14 5F004 AA01 BA04 BD01 DA00 DA01 DA04 DA26 DB00 DB02 DB03 EA03 EA28 5F033 HH04 QQ04 QQ08 QQ13 QQ16 QQ28 RR04 VV06 XX03 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M104 AA01 BB01 DD03 DD65 DD66 DD71 EE03 EE16 GG09 HH14 5F004 AA01 BA04 BD01 DA00 DA01 DA04 DA26 DB00 DB02 DB03 EA03 EA28 5F033 HH04 QQ04 QQ08 QQ13 QQ16 QQ28 RR04 VV06 XX03

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、 前記第2の材料膜上に所望パターン及びダミーパターンを有する第1のレジストパターンを形成する工程と、 前記第1のレジストパターンをマスクとして前記第2の材料膜をエッチングして第2の材料膜パターンを形成する工程と、 前記第1のレジストパターンを除去する工程と、 前記第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、 前記第2のレジストパターンをマスクとして前記第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、 前記第2のレジストパターンを除去する工程と、 前記所望パターンに対応する部分に残置した To 1. A process a first material film formed on a substrate, forming a second material film made of a material different from the first material layer, on said second material film desired a pattern and forming a first resist pattern having a dummy pattern, the step of forming the first resist pattern by etching the second material layer as a mask the second material film pattern, the removing the first resist pattern, a step of covering with the corresponding parts to the desired pattern of the second material film pattern second resist pattern, the second the second resist pattern as a mask removing a portion corresponding to the dummy pattern material layer pattern, removing the second resist pattern, and leaving a portion corresponding to said desired pattern 前記第2の材料膜パターンをマスクとして前記第1の材料膜をエッチングする工程と、 を備えたことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a, and etching the first material layer the second material film pattern as a mask.
  2. 【請求項2】処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、 前記第2の材料膜上に所望パターン及びダミーパターンを有する第1のレジストパターンを形成する工程と、 前記第1のレジストパターンを細らせる工程と、 前記細った第1のレジストパターンをマスクとして前記第2の材料膜をエッチングして第2の材料膜パターンを形成する工程と、 前記細った第1のレジストパターンを除去する工程と、 前記第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、 前記第2のレジストパターンをマスクとして前記第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、 前記第2のレジストパターンを To 2. A process a first material film formed on a substrate, forming a second material film made of a material different from the first material layer, on said second material film etching and forming a first resist pattern having a desired pattern and the dummy pattern, a step of thinning the first resist pattern, the second material layer a first resist pattern thinned Examples mask forming a second material film pattern is a step of removing the first resist pattern thinned said, a portion corresponding to the desired pattern of the second material film pattern in the second resist pattern a step of covering, a step of removing a portion corresponding to the dummy pattern of the second material film patterns the second resist pattern as a mask, the second resist pattern 除去する工程と、 前記所望パターンに対応する部分に残置した前記第2の材料膜パターンをマスクとして前記第1の材料膜をエッチングする工程と、 を備えたことを特徴とする半導体装置の製造方法。 Removing, a method of manufacturing a semiconductor device characterized by comprising a, and etching the first material layer the second material film pattern left on the part corresponding as a mask to the desired pattern .
  3. 【請求項3】処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、 前記第2の材料膜上に所望パターン及びダミーパターンを有する第1のレジストパターンを形成する工程と、 前記第1のレジストパターンをマスクとして前記第2の材料膜をエッチングして第2の材料膜パターンを形成する工程と、 前記第1のレジストパターンを除去する工程と、 前記第2の材料膜パターンを細らせる工程と、 前記細った第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、 前記第2のレジストパターンをマスクとして前記細った第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、 前記第2のレジストパターンを除 To 3. A process a first material film formed on a substrate, forming a second material film made of a material different from the first material layer, on said second material film desired a pattern and forming a first resist pattern having a dummy pattern, the step of forming the first resist pattern by etching the second material layer as a mask the second material film pattern, the removing the first resist pattern, a step of thinning the second material film patterns, covering a portion corresponding to the desired pattern of the second material film pattern thinned the second resist pattern dividing a step, a step of removing the portion corresponding to the dummy pattern of the second material film pattern thinned the said second resist pattern as a mask, the second resist pattern 去する工程と、 前記所望パターンに対応する部分に残置した前記細った第2の材料膜パターンをマスクとして前記第1の材料膜をエッチングする工程と、 を備えたことを特徴とする半導体装置の製造方法。 A step of to, a semiconductor device characterized by comprising a, and etching the first material layer the second material film pattern thinned said that left on a portion corresponding to the desired pattern as a mask Production method.
  4. 【請求項4】処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、 前記第2の材料膜上に所望パターン及びダミーパターンを有する第1のレジストパターンを形成する工程と、 前記第1のレジストパターンを細らせる工程と、 前記細った第1のレジストパターンをマスクとして前記第2の材料膜をエッチングして第2の材料膜パターンを形成する工程と、 前記細った第1のレジストパターンを除去する工程と、 前記第2の材料膜パターンを細らせる工程と、 前記細った第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、 前記第2のレジストパターンをマスクとして前記細った第2の材料膜パターンの前記ダミーパターンに対応 4. A process a first material film formed on a substrate, forming a second material film made of a material different from the first material layer, on said second material film etching and forming a first resist pattern having a desired pattern and the dummy pattern, a step of thinning the first resist pattern, the second material layer a first resist pattern thinned Examples mask forming a second material film pattern is a step of removing the first resist pattern thinned above, a step of thinning the second material film pattern, the second material film thinned the a step of covering the desired pattern corresponding portions of the pattern in the second resist pattern, corresponding to the dummy pattern of the second material film pattern thinned the said second resist pattern as a mask する部分を除去する工程と、 前記第2のレジストパターンを除去する工程と、 前記所望パターンに対応する部分に残置した前記細った第2の材料膜パターンをマスクとして前記第1の材料膜をエッチングする工程と、 を備えたことを特徴とする半導体装置の製造方法。 Removing a portion, etching and removing the second resist pattern, the first material layer the second material film pattern thinned said that left on the portion corresponding to the desired pattern as a mask the method of manufacturing a semiconductor device characterized by comprising: a step, the to.
  5. 【請求項5】前記第2の材料膜は、ハードマスク材料膜、反射防止材料膜及び平坦化材料膜の少なくとも一つからなることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。 Wherein said second material film is a semiconductor according to any one of claims 1 to 4, characterized in that it consists of at least one hard mask material film, antireflective material layer and a planarization material film manufacturing method of the device.
  6. 【請求項6】前記第2の材料膜は、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、酸化アルミニウム膜、炭化ケイ素膜、カーボン膜の少なくとも一つからなることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。 Wherein said second material film, according to claim 1, wherein the silicon oxide film, a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, a silicon carbide film, that consists of at least one of the carbon film to a method of manufacturing a semiconductor device according to any one of 4.
  7. 【請求項7】前記第1の材料膜をエッチングする工程によってトランジスタのゲート層パターンを形成することを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。 7. A method of manufacturing a semiconductor device according to any one of claims 1 to 4, characterized in that forming a gate layer pattern of the transistor by a process of etching the first material layer.
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