KR100856818B1 - 불균일 전력 반도체 및 그 제조 방법 - Google Patents

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Abstract

전력 소자의 액티브 영역은 액티브 영역에서의 위치에 따라서 변하는 설계는 갖는 액티브 셀을 포함한다. 설계 변경은 구조 변경 및 셀을 생성하기 위해 이용되는 재료의 변경을 포함한다.
반도체장치, 액티브영역, 설계, 셀, 트랜지스터, 메모리셀

Description

불균일 전력 반도체 및 그 제조 방법 {NON-UNIFORM POWER SEMICONDUCTOR AND METHOD FOR MAKING}
본 발명은 반도체 장치(semiconductor device)에 관한 것으로, 더욱 상세하게는 반복되는 셀 구조를 갖는 반도체 장치에 관한 것이다. 특히, 본 발명은 하나 이상의 액티브 셀(active cells)(트랜지스터) 어레이를 포함하는 반도체 전력 소자(semiconductor power device)에 관련된 것이지만 반복되는 액티브 셀, 즉 메모리 셀로 이루어지는 하나 이상의 어레이를 포함하는 반도체 메모리와 같은 장치에 적용할 수 있다.
반도체 전력 소자(예를 들면, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFETs)는 반복적인 구조를 갖도록 설계되고 제조된다. 이 반복적인 구조는 하나 이상의 반복적인 셀(트랜지스터) 구조 및 부수적인 요소(element)로 이루어진 패턴을 포함한다. 도 6a는 통상적인 반도체 전력 소자 및 그것을 구성하는(constituent) 구조를 갖는 반도체 다이(601)를 나타낸다. 이 소자 다이의 주 액티브 영역(602)은 때때로 소자의 셀이나 메인 셀로 언급되는 한 가지 유형의 트랜지스터의 반복 구조를 갖는다. 이것은 도면에서 글자 A("A 셀")로 표기된다.
액티브 영역은 통상적인 에지 종단 영역(edge termination area)으로 둘러싸여진 영역 내에 위치하는 전력 소자의 메인 영역이다. 이 에지 종단 영역은 일반적으로 액티브 소자로 지칭되는 액티브 트랜지스터를 포함하지 않는다. 산업 현장에서, 능동 소자(active device)의 반대인 수동 소자(passive device)는 저항, 커패시터 및 인턱터를 포함한다. 전력 소자의 에지는 이 전력 소자에게 높은 브레이크다운 성능(breakdown capability)을 제공하기 위해 이용되는 가드 링(guard ring)이나 전계 차폐판(field shielding plate)으로 이루어져 있다. 이 부분이 주변부 상에 존재하고, 전력 소자의 메인 트랜지스터와는 다른 플로팅 접합부(floating junction)나 전계판(field plate)을 포함하기 때문에, 이 부분은 액티브 영역으로 불리지 않는다. 이 에지 부분에 의해 둘러싸이고 소자의 주 액티브 셀을 갖고 있으며 소자의 동작 기능을 한정하고 제어하는 영역이 액티브 영역으로서 지칭된다. 본 명세서에서 기재되고 청구된 것과 같은 전력 소자에서, 소자 동작에 대해 전반적으로 동일한 물리적인 특성(physics)을 갖는 다수의 액티브 소자 셀의 병렬 조합(parallel combination)이 존재한다. 다수의 액티브 소자 셀이 동일한 제어 신호에 의해 병렬로 턴온(turn on)되어 동작하여, 주 소자의 동작을 형성한다. 이 영역이 본 출원에서 목적으로 하는 액티브 영역이다.
위에서 기재한 것처럼, 가드 링 영역(604)은 액티브 다이의 에지를 포함하는 비액티브 영역을 구성하고, 때때로 다이 종단 영역으로서 지칭된다. 이 가드 링 영역은 가드 링 영역에 의해 둘러싸인 영역 내에 포함되어 있는 것과 같은 액티브 트랜지스터 셀을 포함하지 않는다.
가드 링 영역에 인접한 반도체 전력 소자에 대한 액티브 영역(602)의 주변 부분은 도면에서 문자 B("B 셀")로 표시된 다른 형태의 반복적인 셀 구조를 포함한다. 이 셀들은 통상 종단 구조나 말단 구조(end structures)로서 언급된다. 이들은 액티브 영역(602)의 에지를 밀봉하기(seal off) 위해 이용되어, 액티브 영역의 경계선(boundary)과 소자 에지 간의 높은 전압 차이로 인한 의사 에지 효과(spurious edge effect)를 방지함으로써 신뢰성 있는 소자 동작을 제공한다. 대부분의 경우에, 주변부는 A 셀을 포함하지 않는다.
또한 액티브 영역(602)의 내부는 게이트 본드 패드(gate bond pad)(611)를 둘러싸는 영역(608)과 게이트 핑거 세그먼트(gate finger segment)(612L, 612R, 612C, 612T)를 둘러싸는 영역(606)을 포함한다. 이 영역(606, 608)에 위치하는 셀은 글자 C("C 셀")로 표시된다. 반도체 전력 소자에서 C 셀의 역할은 B 셀과 같은 에지 셀이다. 반도체 칩의 왼쪽 및/또는 오른쪽 측면(sides)이 칩의 하부 또는 상부 측면과 상이할 것이기 때문에, 일반적인 경우에, 셀 B와 셀 C는 구조적으로 상이하다. B 셀과 C 셀은 이들의 지정된 영역에 지리적으로 그리고 물리적으로 위치할 수 있도록 하기 위해 크기와 구조가 변경될 수도 있다는 것은 다이 레이아웃 실무에 있어서는 일반적이다. 설명의 편의를 위해, 전력 소자의 핵심(workhorse)인 A 셀을 B 및 C 셀과 구분하기 위하여, A 셀은 액티브 셀로서 지칭되는 한편, B와 C 셀은 통칭하여 주변 셀로 지칭된다.
B와 C 셀은 에지 종단 영역의 영향으로부터 액티브 영역을 인터페이스(interface)하거나 완충(buffer)시키는 셀이다. 에지 종단 영역은 일반적으로 오프(OFF) 상태에서 좀더 높은 전계를 갖는다. 결론적으로, 오프 상태에서 온 상태로 그리고 그 반대로 소자를 전환할 때, dV/dt와 같은 과도 전압 효과(transient voltage effect)는, 주변 셀(B, C)을 통해 액티브 영역으로 흐를 수 있는, 칩 에지 근처의 반도체 재료에 여분의 홀(hole)과 전자(electron)를 생성할 수 있다. 그러므로, 이들 셀은 상부면, 소스, 에미터 또는 캐소드가 접지에 연결된 통상의 n채널 전력 MOSFET(n-channel power MOSFET), IGBT, 또는 사이리스터(thyristor)에서 '접지" 전위에 대한 양호한 쇼트 경로(short path)를 가질 수 있다. 환언하면, B 및 C 셀은 도 6a의 A와 같은 더 안쪽의 액티브 셀 등의 액티브 소자 셀은 아니다. MOSFET나 IGBT 등의 대표적인 소자에서, 이들 주변 셀은, 대응하는 p+/p- 웰을 갖는 n+ 소스나 에미터 영역, 또는 대부분의 경우 가장 낮은 전위, 즉 접지에 일반적으로 연결된 상부 소스나 에미터 금속에 대하여 상대적으로 커다란 접촉 영역(contact area)을 갖는 베이스 영역을 구비하는 구비하고 않을 것이다. 이들 셀은 단지 접속(connectivity)을 목적으로, MOS형 전력 트랜지스터를 위한 폴리 실리콘 게이트의 에지 섹션을 포함한다. 그러므로, 게이트 금속선은 주변 셀에 대해서만 배치되고, 이들 주변 셀의 폴리 실리콘 게이트 영역에 또한 접촉된다. 이 게이트 금속선은 금속이 제거되고, 소스, 에미터 또는 접지 전위 영역에 연결된 콘택 영역에서, 이들 주변 셀의 폴리 실리콘과의 접촉(contact)을 형성한다.
도 6b를 참조하면, 통상적인 전력 소자 다이(631)의 다른 레이아웃에 대한 예가 도시되어 있다. 전력 소자의 기능을 제공하는 액티브 영역(602)은 액티브 셀 A를 포함한다. 액티브 영역은 주변 종단 셀로서 알려진 B 셀로 둘러싸여 있다. 또한, 이러한 형태의 셀은 통상적으로, 에지 종단 영역과 상당히 유사하게, 그 주변에서의 유사 과도 전압 영향(transient voltage effect) 때문에 게이트 버스 영역에 대해서 배치된다.
어떤 소자에서, 액티브 영역(602)의 부분은 소스(또는 에미터) 본드 패드(614) 밑으로 연장하여, 본드 패드 밑의 영역은 A 셀에 위치한다. 다른 응용 장치에서는, 소스(또는 에미터) 본드 패드 아래의 액티브 영역의 일부분이, 변형된 셀로 점유되도록 요구한다. 예를 들면, 미합중국 특허 제4,881,106호를 참조하기 바란다. 어떤 특별한 경우에, 이러한 응용 장치에서는 본드 패드 아래의 액티브 영역의 일부분에 어떠한 종류의 셀도 존재하지 않는 전력 소자 다이를 필요로 한다.
일부 전력 소자 응용 장치는 액티브 셀로서 이용하지 않는 액티브 영역(602)에 특정화된 셀을 통합한다. 예를 들면, 온도 감지 셀(temperature sensing cells)이 액티브 영역에 통합되어 소자 온도의 표시기를 제공할 수 있다. 다른 센서로는 전류 센서를 포함할 수 있다. 역시 미합중국 특허 제5,237,481호 및 제5,063,307호를 참조하기 바란다. 그러나, 특정의 응용 전력 소자 이외에, 액티브 영역(602)은 통상적으로 A 셀에 대한 규칙적이고 일정한 패턴을 포함한다. 사각형과 삼각형의 셀이 알려져 있기는 하지만, 공통적인 형상은 육각형이다. 또한, 선형(스트라이프)의 형상(geometry)을 갖는 셀이 일반적이다.
동작하는 동안 소자에 대한 다양한 물리적인 특성이 소자 전반에 걸쳐 일정하게 나타나지 않기 때문에, 통상적인 전력 소자의 성능 제한이 발생한다. 예를 들면, 온도 상승은 다이 상에서의 위치에 따라서 변한다, 예를 들면 다이의 중심이 통상적으로 소자에서 가장 뜨거운 부분이다. 액티브 영역(602)에서의 전기 전류(electric current) 분포는 일정치 않은 온도 분포로 인해 변하고, 이러한 일정치 않은 온도 분포는 "전류 호깅(current hogging)"으로 알려진 상황을 만들어낼 수 있다. 그 후, 이것은 잠재적으로 열을 방출하고(runaway) 소자의 고장을 초래하는 다이 양단의 온도 불균형을 나타나게 한다. 다른 물리적인 불균형은 다이 양단에서 변하는 과도 전압, 각 셀에서의 저항(resistance) 변화, 내부 정전용량(capacitance)에 대한 불균일한 분포, 셀의 접합부(junction) 양단에서의 전기 전하(electrical charge) 변화, 턴오프 동안의 유닛과 역 블록킹 모드(reverse blocking mode)에서의 접합 누설 전류(junction leakage current)의 변화를 포함한다.
도 6b에 도시한 가드 링 영역(604) 및 종단 영역(642R, 642L)과 같은 소자의 에지는 일반적으로 이들 영역이 액티브 셀을 포함하지 않기 때문에 안쪽보다 상대적으로 온도가 낮다. 결과적으로, 이들 영역과 근접한 액티브 A 셀의 성능은 액티브 영역(602) 내부에 있는 A 셀보다 양호하다. 이것은 또한 스크립 라인이나 스트리트(scribe lines or streets)와 같이 액티브 셀을 포함하지 않는 전력 소자에서 발견되는 다른 구조의 부근에 있는 A 셀에 대해서도 마찬가지이다.
이와 같이 불균일한 열적 및 전기적인 동적 및 정적 성능(non-uniform thermal and electrical dynamic and static performance)의 영향은 전력 MOSFET의 온 저항을 증가시킨다. 이러한 것은 소자 온도가 좀더 일정하게 분포됐을 경우 실현될 수 있는 전류 유도(current conduction)와 비교할 때, 전류 유도에 관여하는 소자의 면적이 더 작은 결과에서 비롯된다. 또한, 액티브 영역에서의 핫 스팟(hot spot) 형성은 (브레이크다운 전압보다는 적은) 고전압과 온 전류 상태 조건이 모두 존재하는 고전력 스위칭 모드에서 소자 고장을 초래하는 경향이 있다. 이것은 소자의 안전 동작 영역(safe operating area, SOA)을 제한한다. 이 SOA는 반도체 전력 소자에 대한 장점을 나타내는 통상적인 데이터 시트 형상(data sheet figure)이다. 이 SOA는 온도에 감응하고, 그것으로 인한 불균일한 온도 분포는 온 상태 또는 온 상태에서 오프 상태로 전이할 때 SOA를 제한한다. 또한, 불균일한 온도 분포는 좀더 뜨거운 소자 영역에서 고유 저항률(resistivity) 및 정전 용량을 소자의 스위칭 속도가 불리하게 영향을 받는 범위로 변화시킨다. 이런 결과에 대한 한가지 이유는 전력 MOSFET나 IGBT(insulated-gate bipolar transistor) 다이의 좀더 뜨거운 부분에서 게이트 버스 부분의 저항이 증가하기 때문이다. 이것은 전반적으로 전력 소자의 동작의 저속화를 초래한다.
이러한 문제를 다루기 위한 시도는 더 박막의 다이를 이용하여 열적 동작(thermal behavior)을 향상시키는 것이다. 박막의 다이는 냉각(cooling)을 향상시킨다. 다른 기술은 상부층 메탈라이제이션(metallization)의 두께를 증가시키는 것이다. 좀더 두꺼운 금속 두께는 표면 양단을 통한 측면 열 전도를 향상시켜 온도의 불균일화를 없앤다. 다이 코팅이 때때로 다이의 표면에 실시된다. 다이 코팅은 대기 중에서(ambient) 통상적인 중합체 캡슐화 재료(polymer encapsulating material)보다 나은 열 전도 특성을 갖는다. 이와 같이, 다이 코팅은 하부에 있는 다이 핫 스팟으로부터 열을 흡수하고 전도하여, 동작 온도를 낮춘다. 동작상으로, 전력 소자는 좀더 낮은 전압으로 바이어스되어, 다이에서의 전반적인 전류 밀도를 낮출 수 있다. 각 셀에서의 트랜지스터 게인(Iin/Iout)이 감소되거나, 트랜지스터의 상호 컨덕턴스(transconductance)(Iout/Vin)가 감소될 수 있다. 이러한 접근방법은 동작 온도와 그에 따른 다이 양단의 성능의 불균일화를 감소시킬 수 있지만, 이러한 방법은 다이 구조의 집적도(integrity)를 위한 비용이 고가이어서 소자의 제조 비용을 증가시키거나, 또는 소자의 동작을 낮은 전력 범위로 지나치게 억제함에 의해 소자의 동작 성능을 완전히 실현하지 못한다.
통상적인 소자에 존재하는 이미 기술한 열적 및 전기적 작동 한계를 극복하기 위한 향상된 반도체 전력 소자를 제공할 필요가 있다.
본 발명에 따르면, 반도체 소자가 액티브 셀을 포함하는 액티브 영역을 구비하도록 한다. 각 셀은 액티브 영역에 위치하는 위치에 따라서 변하는 관련된 셀 설계는 갖는다. 설계 변경은 구조 변경 및 셀의 재료 조성(material composition)에 대한 변경을 포함한다. 각 셀에 대한 동작 매개변수(parameter)는 전력 소자의 액티브 영역에서의 위치에 따라서 변할 수 있다.
본 발명에 따라서 제공된 소자는 동작 중에 표면 온도의 균일성이 향상된다. 이것에 대한 결과는, 다른 것들 중에서, 증가된 SOA, 증가된 속도, 및 향상된 스위칭 성능이다. 소자의 신뢰성이 향상된다. 또한 전력 감응성(power sensitivity)및 열 감응성(thermal sensitivity)과 같은 데이터 시트 매개변수(data sheet parameters)도 향상된다.
본 발명의 교시 내용은 첨부한 도면과 함께 다음에 상세하게 기술한 기술 내용을 참조하여 용이하게 이해될 것이다.
도 1은 본 발명의 한 실시예에 따른 전력 소자(power device)의 액티브 영역에 대한 한 예를 나타낸다.
도 2는 본 발명의 한 실시예에 따라 셀 구조를 변경하는 것을 도시한다.
도 3은 본 발명의 다른 실시예에 따라 셀 구조를 변경하는 것을 도시한다.
도 4 및 도 5는 스트라이프 형상(stripe geometry)을 갖는 셀 구조를 도시한다.
도 6은 종래의 통상적인 전력 소자를 도시한다.
설명을 목적으로, 전력 소자의 핵심인 A 셀을 B 및 C 셀과 구별하기 위해, A 셀을 액티브 셀로 지칭하는 한편, B 셀 및 C 셀을 통칭하여 주변 셀로 지칭한다. 유사하게, 예를 들어 도 6a 및 도 6b에 도시한 액티브 영역(602)(또한 "액티브 소자 영역")은 셀을 통상적으로 포함하지 않는 가드 링 영역(604)과 종단 셀을 포함하지 않는 종단 영역(642L, 642R)과 같은 다른 영역[총칭하여 보조 영역(ancillary regions)]과 구분된다. 액티브 영역은 트랜지스터 동작을 제공하는 소자의 영역이고, 반면에 보조 영역은 폴리 실리콘의 영역과 주변 전압의 브레이크다운(peripheral voltage breakdown)을 방지하기 위해 다이 둘레에 사용되는 가드 링 영역에 게이트 전류를 분포하기 위한 게이트 바이어스(gate vias)와 같은 구조를 포함한다.
도 1을 참조하면, 본 발명은 구조적인(constituent) 액티브 셀이 설계 매개변수를 갖는 전력 소자의 액티브 영역을 제공한다. 이 설계 매개변수는 액티브 영역에서의 위치에 따라서 변한다. 도 1은 도 6a 및 도 6b의 액티브 영역(602)과 같은 반도체 전력 소자의 액티브 영역(102)의 한 예를 도시한다. 액티브 영역은 문자 A, M 및 K로 표시된 액티브 셀(104)을 구비한다. 본 발명에 따라서, A 액티브 셀의 구조는 M 및 K 액티브 셀의 구조와 상이하다. 유사하게, M 액티브 셀의 구조는 A 및 K 액티브 셀의 구조와 상이하다. 물리적인 치수(예를 들면, 셀의 다이 영역), 재료, 도핑 정도 등과 같은 각 액티브 셀의 설계 매개변수는 구조체가 위치하는 액티브 영역 내에서의 위치에 따라 변한다.
예를 들면, 열적 반응(thermal behavior)은 액티브 영역 내에서의 위치에 기초한 액티브 영역(102) 내의 액티브 셀(104)에 대한 특별한 구조와 일반적인 구성(makeup)을 알려준다(dictate). 특히, 셀 구조는 본 발명의 전력 소자가 동작하는 동안 온도 상승을 줄이는 방향으로 변한다. 그래서, 도 1에 도시한 것처럼, K 액티브 셀은 액티브 영역의 최내측부(innermost portion)에 위치할 수 있는 설계를 갖는다. M 셀은 최내측부 주변에 위치할 수 있는, K 액티브 셀과는 다른 설계를 갖는다. 또한, A 액티브 셀은 액티브 영역의 외측 주변부에 이용될 수 있도록 설계된다.
전술한 바와 같이, 셀 설계는 다양한 방식으로 변경될 수 있다. 예를 들면, 상이한 셀 크기가 이용될 수 있다. 각 셀의 내부 구조는 액티브 영역 내에서의 위치에 따라서 적합하게 변경될 수 있다(tailored). 재료와 도핑 레벨도 변경될 수 있다. 트랜지스터 소자의 물리적 및 전기적인 동작 특성은 잘 알려져 있고 이해된다. 결론적으로, 전력 소자에서 셀을 설계하여 특정한 동작 특성을 갖도록 하는 이러한 방식과 다른 방식은 관련 반도체 기술에서 통상의 지식을 가진 자의 지식 범위 내에 존재한다.
셀은 "폐쇄된(closed)" 형태의 구조나 "개방된(open)" 형태의 구조를 가진다. 이들 형태는 널리 공지되어 있다. 기본적으로 폐쇄형 셀 구조(closed cell structure)는 게이트 부분이 본체 부분을 완전히 에워싸고 있는 것이다. 전형적인 폐쇄형 셀 형상은 사각형 셀이나 육각형 셀을 포함한다. 개방형 셀은 스트라이프 형상을 갖는다. 이러한 셀은 게이트 재료(예를 들면, 다결정 실리콘)와 "본체" 재료(예를 들면, 도핑된 에피택셜 층)의 스트라이프가 교차하여 나타나는 구조를 갖는다.
본 발명에 따라, 가장 일반적인 경우는 전력 소자에서 액티브 영역(102)의 의도된 위치에 해당하는 기능을 갖도록 고유의 설계를 구비한 각 액티브 셀을 필요로 하므로, 액티브 영역에서 두 개의 액티브 셀은 동일하지 않다. 그러나 이러한 접근방법은 소자를 생산할 때의 제조 비용을 증가시켜, 반사이익(return)을 감소시키는 한계에 빨리 도달하게 한다. 좀더 실질적인 접근방법은 액티브 영역에서 영역을 식별하는 것이고, 각 부분의 셀에 해당하는 설계를 선택하는 것이다. 이러한 방식에 의해, 적은 수의 셀 설계가 필요하게 된다.
도 1은 세 개의 다른 셀, 즉 A 셀, M 셀 및 K 셀의 설계를 나타내지만, 전력 소자의 크기, 전력 소자의 예상 동작 범위(anticipated operating range), 또는 비용 및 제조 사항 등에 따라서 그 이상의 또는 그 이하의 셀 설계가 필요할 수 있다는 것은 이해될 것이다. 도 1은 또한 세 개의 부분으로 이루어진 특정 구조를 보여준다. K 셀 부분은 직사각형 형상이고, M 셀의 대역(band)에 의해 정해진 액티브 영역의 일부분으로 둘러싸여져 있다. 다음, M 셀 부분은 A 셀에 의해 둘러싸여져 있다.
도 1은 전력 소자 설계자에게 이용될 수 있는 많은 가능한 구조 중 단지 예시적인 한 예를 도시한다. 셀은 많은 패턴 중 일부에 정렬될 수 있다. 도 1에 도시한 것처럼, 제1 부분은 제2 부분으로 둘러싸여질 수 있다. 대안적으로, 제1 부분은 제2 부분에 인접하게 배치될 수 있다. 각 셀은 많은 형상들, 예를 들면 사각형, 삼각형, 육각형 등 중에서 어떤 것일 수 있다. 본 발명은 특정한 어느 한 구조나 특정한 몇 개의 셀 설계로 액티브 영역에서의 액티브 셀에 대한 배렬을 한정하지 않는다. 본 발명은 액티브 영역의 액티브 셀에 대한 설계를 변경하여, 통상적인 반도체 전력 소자 다이의 동작 중에 관찰되는 물리적 및 전기적 특성의 불균일한 분포로 인해 발생되는 문제를 방지할 수 있다는 것을 교시한다. 특정 구조는 성능 요구 사항, 어쩌면 비용 관련 문제(issue) 및 생산 문제에 의존한다.
본 발명은 다이 표면에 걸쳐 좀더 균일한 동작 온도 분포를 갖는 소자를 구축할 수 있다는 장점이 있다. 향상된 동작 특성은 좀더 나은 SOA, 향상된 스위칭 속도, 향상된 스위칭 성능, 낮은 저항, 향상된 소자 신뢰성, 및 향상된 전력 감응 및 온도 감응 데이터 시트 매개변수를 갖는다.
예시적인 실시예에 대한 다음의 기재는 폐쇄형 셀 구조에 근거한다. 그러나 해당 분야에서 양성된 사람들은 기재된 발명이 셀의 구조가 폐쇄형 셀 구조이거나 개방형 셀 구조이든지 간에 어떤 형태의 셀 설계에 용이하게 적용될 수 있다는 것을 이해할 것이다. 다음의 예들은 전력 소자의 액티브 영역 위치에 따라 어떻게 셀이 설계되고 어떻게 셀 정렬이 변할 수 있는지를 단지 보여지는 예시적인 것이다.
다시 도 1을 참조하면, 좀더 신뢰성 있는 소자 성능과 전체적으로 향상된 성능을 달성하기 위해, 본 발명의 한 특성은 전력 소자(도시하지 않음)의 액티브 영역(102)을 포함하는 액티브 셀(104)에 대한 전류 밀도가 변하는 것을 제공한다. 전류 밀도 매트릭(current density metric)(J)은 J=A/mm2로서 정의된다. 여기서 A는 증폭기(amp)에서의 전류 전도(current conduction)이고, mm2는 전류가 흐르는 제곱 밀리미터의 영역이다. 본 발명의 한 특징에 따르면, 액티브 셀의 동작 전류 밀도는 액티브 영역의 외측 주변부에서 액티브 영역의 중심부쪽으로 이동하는 만큼 줄어든다. 그래서 액티브 영역에서 가장 뜨거운 부분이기 쉬운 중심부에 위치한 액티브 셀은 동일한 바이어스 조건(biasing condition) 하에서, 중심부에서 좀더 멀리 위치한 액티브 셀보다도 낮은 전류 밀도를 생성한다.
전류 밀도를 감소시키는 한가지 방법은 전류 밀도가 감소되길 원하는 액티브 영역(102)의 부분들에서 단위 영역당 셀 밀도를 변경하는 것이다. 그래서, 예를 들면, 도 1에서, K 셀 부분이 중심부를 구성한다. K 셀은 M 셀이나 A 셀보다 커다란 셀 크기를 갖도록 설계될 수 있다. 특정 예에서, K 셀은 30μ×30μ일 수 있고, M 셀은 25μ×25μ일 수 있으며, A 셀은 20μ×20μ일 수 있다. 결론적으로, K 셀이 좀더 커 단위 영역당 K 셀이 적기 때문에, K 셀 부분에서 셀들의 셀 밀도는 M 셀 부분에서의 셀들 것보다 낮다. 유사하게, M 셀 부분은 A 셀 부분보다 낮은 셀 밀도를 갖는다. 이것은 K 셀 부분에서의 전류 밀도가 M 셀 부분에서보다 낮게 되는 바람직한 결과를 갖는다. 유사하게, M 셀 부분에서의 전류 밀도는 A 셀 부분에서의 전류 밀도보다 낮다.
본 발명의 다른 특징에 따르면, 전류 밀도의 차이를 실현하기 위한 다른 방식은 셀이 액티브 영역(102)에 위치할 때의 기능을 가지도록 각 셀(104) 자체의 내부 전류 밀도를 변경하는 것이다. 트랜지스터에서의 전류 밀도를 변경하는 것은 널리 공지되어 이해하고 있는 많은 처리 기술과 설계 매개변수, 또는 공정 및 설계의 조합들 중 어느 것으로 쉽게 달성될 수 있다. 예를 들면, 한가지 방식은 M 셀과 A 셀의 게인이나 상호 컨덕턴스와 상이한 게인이나 상호 컨덕턴스를 갖고 있는 K 셀을 설계하는 것이다. 다른 기술은 상이한 셀들에 대한 소스 저항(Rs)을 변경하는 것이다. 이들과 다른 기술들은 알려져 있고 발명을 실시할 때 쉽게 적용될 수 있다.
본 발명의 다른 특징으로, 도 2는 도 1의 액티브 영역(102)에 배치된 액티브 셀(104)에 대한 세 개의 셀 설계를 도시한다. 도 2에 도시한 예에서, A, M 및 K 셀은 같은 크기를 갖는다, 즉 각 셀은 셀 간에 약간의 치수 변경이 발생할 때의 공정 공차(process tolerance)내에서 실질적으로 같은 양의 다이 영역을 필요로 한다. 같은 크기를 갖는 셀을 구비하는 것은 다이의 설계 형상을 단순화하기 때문에 어떤 경우에는 바람직하다. 그러나 본 발명에 따라, 셀은 각 셀의 내부 구조를 다르게 하여 하나 또는 그 이상의 동작 특성을 다르게 한다. 예를 들면, 하나의 동작 특성은 전도율(conductivity)이다. 도 2에서, K 셀에 대한 전도율은 M 셀과 A 셀의 전도율과는 다른 것처럼 보인다. 또한 M 셀의 전도율은 A 셀의 전도율과는 다르다.
전도율은 채널 폭에 의해 정해진다. 다음, 채널 폭은 폴리실리콘 게이트 MOSFET 구조에서 폴리 실리콘층에서의 개구부(opening) 주변부에 의해 정해진다. 그래서, 도 2에서, A, M 및 K 셀 각각이 전반적으로 동일한 다이 영역을 갖더라도, 각 형태의 셀에 대한 폴리실리콘층에서의 개구부(202, 204, 206)는 상이하다. 예를 들면, A 셀의 채널 폭(W)은 W=(2a＋2b)이고, M 셀의 채널 폭(W)은 W=(2c＋2d)이며, K 셀의 채널 폭(W)은 W=(2e＋2f)이다.
이들은, 예를 들면 p형 도펀트(p-type dopant)와 확산(diffusion)을 실시하여 p 웰이 형성된 개구부(202, 204, 206)이다. 개구부를 에워싸고 있는 폴리실리콘 재료(201)는 n 채널 MOSFET용 n+ 소스의 경우에, 소스 주입(source implant)의 후속 단계를 갖는 주입 단계를 위한 마스크로서 작용한다. 폴리 실리콘 재료(201)에서 가장 적은 개구부 영역을 갖기 때문에, K 셀의 채널 폭이 가장 작다. 결론적으로, K 셀은 세 개의 셀에 대한 최소 전류를 전도한다. 본 발명에 대한 이러한 접근은 셀들의 성능이 그들의 형상에 의해 정해지지만 각 셀에서의 도핑 레벨 차이에 의해서는 정해지지 않는다는 장점이 있다. 선택된 영역에서 n+ 소스 도핑을 차단하는 것 등과 같은 다른 유사한 기술이 채널 폭을 변경하기 위해 알려져 있다. 이러한 방법은 관련 분야의 당업자에겐 알려져 있다.
도 3은 본 발명의 다른 실시예에 대한 예시적인 한 예를 도시한다. 도 3에서, A 셀, M 셀 및 K 셀의 임계 전압(threshold voltage)이 변경된다. 도 2에서처럼, 셀은 동일한 크기를 갖지만, 전류 밀도는 셀들의 임계 전압을 변경하여 제어될 수 있다. 그래서 A 셀의 임계 전압(VthA)은 M 셀의 임계 전압(VthM)보다 낮다. 여기서, M 셀의 임계 전압(VthM)은 K 셀의 임계 전압(VthK)보다 낮다. 따라서, 적용되는 소정 게이트 전압에 대하여, 세 개의 셀 그룹에 의해 생성된 전류는 차이가 발생한다. A 셀은 임계 전압이 가장 낮기 때문에 가장 큰 전류를 전도하는 반면에, K 셀은 가장 낮은 전류를 전도한다. 중심부가 액티브 영역의 가장 뜨거운 부분일 가능성이 크기 때문에 이것이 바로 바람직한 전류 밀도 정렬이다.
바람직한 임계 전압을 실현하는 것은 트랜지스터의 재료 조성을 변경하여 달성되는 매우 잘 이해되는 공정이다. 예를 들어, 한가지 예는 n 채널 FET에서 p 웰 도핑 정도를 변경할 수 있다. 각 셀은 액티브 영역(도 1의 102)에서의 위치에 따라서 도핑 레벨을 받아들인다. 도 3에 도시될 수 있는 것처럼, 차례로 A 셀의 개구부(12)는 K 셀의 개구부(16)보다도 작은 M 셀의 개구부(14)보다 작다. 개구부는 p+가 적층되는 윈도우(window)를 한정하는 마스크 패턴과 연관되어 있다. 윈도우(즉, 개구부)의 크기를 변경하여, 셀에 그리고 MOS채널 영역 부분에 주입되는 p+ 양을 변경할 수 있다. 그런 다음, 이것은 특정 MOS 트랜지스터나 IGBT 셀의 임계 전압(Vt)을 변경시킬 수 있다. 좀더 커다란 윈도우와 좀더 가까워진 윈도우 에지는 폴리 실리콘의 에지에 대해 높은 임계 전압(Vt)을 갖는다. 도 3에 도시한 셀의 폴리 실리콘 에지는 개구부나 윈도우(b×a)를 한정한다. p+ 도핑이 표준 p+ 도핑 단계를 동안에 발생하는 개구부의 영역을 변경함으로써, 상이한 임계 전압을 갖는 셀을 제조할 수 있다. 이것은 Vt 조정이 요구되는 통상적인 MOS 처리 단계에서 때때로 이용되는 공정 상에서의 여분의 마스킹 단계를 필요로 하지 않는 장점이 있다. Vt 조정은 단지 이 목적을 위한 짧은 확산 단계 다음에 이어질 수 있는 'Vt 조정 마스크'라고 불리는 여분의 마스킹 단계에 의해 이루어질 수 있다. 이 단계에서, 정상적인 p- 웰 도핑 적층(또는 이온 주입)이 행해진 후, 좀더 높은 Vt를 필요로 하는 셀을 한정하는 여분의 마스크가 존재하고, 여분의 p- 도핑(이온 주입으로 불림)을 갖는다. 그래서 여분의 마스크는 단지 이러한 셀에 부가적인 주입용으로 설계된 윈도우를 갖는다.
본 발명의 유익한 열적 효과를 좀더 향상시키기 위해, 액티브 영역의 어떤 셀들은 전혀 n+ 소스는 구비하지 않고 단지 p- 웰만을 갖도록 제조될 수 있다. 그래서 액티브 영역은 P- 웰만을 포함하는 셀뿐만 아니라 액티브 영역 내에서의 위치에 따라서 설계 매개변수를 갖는 액티브 셀을 포함한다. 이러한 접근은 동작 중의 온도 상승으로 인해 핫 스팟이 발생될 수 있는 다이의 가장 뜨거운 영역 일부에 실시될 수 있다. 본 발명의 이러한 특징은 IGBT의 액티브 영역을 설계하는 데 특히 효율적이다.
도 4를 참조하면, 본 발명이 스트라이프 형상의 셀에도 용이하게 적용될 수 있다. 도 4는 스트라이프 형상을 갖도록 설계된 A 셀을 도시한다. 이 셀은 게이트(421)(일반적으로 폴리 실리콘 재료)의 스트라이프로 이루어지고, "본체"(예를 들면, p- 웰 및 소스)와 교대로 정렬되는 형상을 갖는다. 통상적으로, 게이트 스트라이프(421)와 본체 스트라이프(422)를 갖는 구조는 셀을 구성한다. 두 개의 스트라이프 구조는 다이 부분에 걸쳐서 반복되어 전력 소자의 액티브 영역을 생성한다. 게이트 스트라이프(421)는 폭 "g"을 갖는 반면에, 본체 스트라이프(422)는 폭 "h"를 갖는다.
도 4와 도 5는 본 발명의 다른 실시예를 예시한다. 셀 구조는 액티브 영역에서의 위치에 따라서 스트라이프의 피치(pitch)를 변경하여 변화시킬 수 있다. 예를 들면, 도 5는 폭이 "i"인 게이트 스트라이프(523)와 폭이 "j"인 본체 스트라이프(524)를 구비한 M 셀을 도시한다. 여기서 "i"와 "j"는 각각 "g"와 "h"(도 4)의 치수와 상이할 수 있다. 결과적으로, A 셀과 M 셀에서의 전류 밀도는 스트라이프 치수의 차이에 의해 달라진다.
대안적으로, 전류 밀도를 변경하기 위해, 임계 전압(voltage threshold)과 같은 셀 내부 특성은 변경될 수 있는 반면에, 스트라이프 치수를 변경하지 않고 유지한다. 다른 대안적인 것은 스트라이프 치수와 내부 특성 모두를 변경하여 바람직한 전류 밀도를 달성하는 것이다.
이미 기술한 것은 본 발명의 다른 실시예들 중 예시적인 예들을 제시하는 것 이다. 해당 분야의 당업자는 본 발명에 따른 전력 반도체 소자를 포함하는 액티브 셀을 제조하기 위해 많은 반도체 처리 기술을 적용할 수 있다는 것을 용이하게 이해할 것이다. 예들은 본 발명의 범위를 한정하고자 하는 것은 아니고, 오히려 역시 커버되기에 충분한(numerous) 많은 반도체 제조 기술 중 어떤 것을 이용하여 본 명세서에 포함된 본 발명을 실시할 수 있는 방법을 교시하기 위한 것이다. 하지만 이 예들은 관련 분야의 통상의 지식을 가진 자의 기술이나 지식 범위 내에 존재한다.
또한, 기재된 액티브 셀이 전력 소자 응용에서 이용된 셀(즉, 트랜지스터)에 대해서 기재되었지만, 액티브 셀은 반복적인 셀 구조의 어레이를 이용하는 다른 반도체 소자에 이용하기 위해 구성될 수 있다. 특히, 본 발명에 따라서 구성된 반도체 메모리 소자는 본 발명에 의해 실현되는 향상된 물리적 및 전기적 동작 특성에 득(benefit)이 된다.
반도체 메모리 소자에 대하여, 액티브 영역은 메모리 셀의 어레이나 어레이들을 포함한다. 이들 어레이는 정적 RAM의 경우에는 감지 증폭기, 어드레스 디코딩 로직(address decoding logic), DRAM의 경우에는 리플래시 로직(reflash logic) 등을 포함할 수 있는 보조 회로로 둘러싸여져 있다. 이것은 해당 분야의 당업자의 지식 범위 내에 존재하여, 본 발명의 장점을 실현하기 위해 메모리 소자의 설계에 대해 본 발명의 교시 내용을 적용할 수 있다.
따라서, 본 발명은 기재된 다양한 실시예의 전술한 예시적인 예에 한정되지 않는다. 다양한 변형은 본 발명의 기술적 사상을 벗어나지 않고 이루어질 수 있 다.

Claims (50)

  1. 액티브 영역이 형성되어 있는 반도체 다이(semiconductor die);
    상기 액티브 영역에 형성되고, 제1 액티브 셀(active cell)로 이루어지는 제1 영역; 및
    상기 액티브 영역에 형성되고, 제2 액티브 셀로 이루어지는 적어도 하나의 제2 영역
    을 포함하고,
    상기 제1 액티브 셀의 각각은 실질적으로 동일한 물리적인 치수(dimension)와 재료 조성(material composition)을 갖고,
    상기 제2 액티브 셀의 각각은 실질적으로 동일한 물리적인 치수와 재료 조성을 가지며,
    상기 제1 액티브 셀은 상기 물리적인 치수 또는 상기 재료 조성 중 적어도 하나가 상기 제2 액티브 셀과 상이하고,
    상기 제1 영역은 상기 제2 영역으로 둘러싸여져 있는,
    반도체 장치(semicondutor device).
  2. 제1항에서,
    상기 액티브 영역 내에 형성되고, 상기 제1 액티브 셀 및 상기 제2 액티브 셀과 상이한 제3 액티브 셀을 포함하는 제3 영역을 더 포함하는, 반도체 장치.
  3. 제1항에서,
    상기 제1 액티브 셀은 각각의 채널 치수가 상기 제2 액티브 셀과 상이한, 반도체 장치.
  4. 제1항에서,
    상기 제1 액티브 셀의 각각의 도핑 레벨 중 하나 이상이 상기 제2 액티브 셀과 상이한, 반도체 장치.
  5. 삭제
  6. 제1항에서,
    상기 제1 액티브 셀과 상기 제2 액티브 셀의 상기 재료 조성은 상기 액티브 영역에서의 자신의 위치에 따라서 변하는, 반도체 장치.
  7. 제6항에서,
    상기 제1 액티브 셀과 상기 제2 액티브 셀은 각각 상기 반도체 다이 상에서 실질적으로 동일한 크기의 면적을 차지하는, 반도체 장치.
  8. 제1항에서,
    상기 제1 액티브 셀의 각각과 상기 제2 액티브 셀의 각각이 차지하는 상기 반도체 다이의 면적의 크기는 상기 액티브 영역에서의 자신의 위치에 따라 변하는, 반도체 장치.
  9. 제1항에서,
    상기 제1 영역의 셀 밀도(cell density)는 상기 제2 영역의 셀 밀도와 상이한, 반도체 장치.
  10. 제1항에서,
    상기 액티브 셀의 각각은 설계 매개변수(design parameter)를 갖고, 상기 제1 액티브 셀의 상기 설계 매개변수는 상기 제2 액티브 셀의 상기 설계 매개변수와 상이한, 반도체 장치.
  11. 제10항에서,
    상기 설계 매개변수는 전류 밀도(current density)인, 반도체 장치.
  12. 제10항에서,
    상기 설계 매개변수는 소스 저항(source resistance)인, 반도체 장치.
  13. 제10항에서,
    상기 설계 매개변수는 상호 컨덕턴스(transconductance)인, 반도체 장치.
  14. 제10항에서,
    상기 설계 매개변수는 트랜지스터 게인(transistor gain)인, 반도체 장치.
  15. 제10항에서,
    상기 설계 매개변수는 임계 전압(threshold voltage)인, 반도체 장치.
  16. 제1항에서,
    상기 반도체 장치가 동작하는 동안, 상기 제1 영역에서의 전류 밀도는 상기 제2 영역에서의 전류 밀도와 상이한, 반도체 장치.
  17. 제1항에서,
    상기 제1 액티브 셀과 상기 제2 액티브 셀은 금속 산화물 전계 효과 트랜지스터(metal oxide field effect transistor)인, 반도체 장치.
  18. 제1항에서,
    상기 제1 액티브 셀과 상기 제2 액티브 셀은 메모리 셀인, 반도체 장치.
  19. 기판;
    상기 기판 상에 형성되고, 제1 부분과 제2 부분을 갖는 액티브 영역;
    상기 액티브 영역의 주변부에 배치된 종단 셀(terminating cell);
    상기 제1 부분에 배치된 복수의 제1 액티브 셀; 및
    상기 제2 부분에 배치된 복수의 제2 액티브 셀
    을 포함하고,
    상기 제1 액티브 셀은 상기 제2 액티브 셀과 상이한 적어도 하나의 설계 매개변수를 갖는
    전력 반도체 장치(power semiconductor device).
  20. 제19항에서,
    상기 액티브 영역은 제3 부분을 포함하고, 상기 제3 부분은 상기 제1 액티브 셀 및 상기 제2 액티브 셀과 상이한 제3 액티브 셀을 포함하는, 전력 반도체 장치.
  21. 제19항에서,
    상기 제1 부분은 상기 제2 부분으로 둘러싸여져 있는, 전력 반도체 장치.
  22. 제21항에서,
    상기 제1 부분은 상기 액티브 영역의 중심부를 둘러싸고 있는, 전력 반도체 장치.
  23. 제19항에서,
    상기 제1 액티브 셀은 상기 제2 액티브 셀에 의해 전체적으로 생성되는 전류 밀도와 상이한 전류 밀도를 생성하는, 전력 반도체 장치.
  24. 제19항에서,
    상기 제1 액티브 셀 각각은 제1 셀 전류 밀도에 의해 특성이 부여되고, 상기 제2 액티브 셀 각각은 제2 셀 전류 밀도에 의해 특성이 부여되며, 상기 제1 셀 전류 밀도는 상기 제2 셀 전류 밀도와 상이한, 전력 반도체 장치.
  25. 제19항에서,
    상기 설계 매개변수는 소스 저항인, 전력 반도체 장치.
  26. 제19항에서,
    상기 설계 매개변수는 상호 컨덕턴스인, 전력 반도체 장치.
  27. 제19항에서,
    상기 설계 매개변수는 트랜지스터 게인인, 전력 반도체 장치.
  28. 제19항에서,
    상기 설계 매개변수는 임계 전압인, 전력 반도체 장치.
  29. 제19항에서,
    상기 제1 액티브 셀 간의 간격은 상기 제2 액티브 셀 간의 간격과 상이한, 전력 반도체 장치.
  30. 제19항에서,
    상기 제1 액티브 셀의 물리적인 치수는 상기 제2 액티브 셀의 물리적인 치수와 상이한, 전력 반도체 장치.
  31. 제30항에서,
    상기 물리적인 치수는 상기 제1 액티브 셀 및 상기 제2 액티브 셀의 각각에 의해 요구되는 다이 면적인, 전력 반도체 장치.
  32. 제19항에서,
    상기 제1 액티브 셀은 각각 연관된 제1 채널 치수를 갖고, 상기 제2 액티브 셀은 각각 상기 제1 채널 치수와 상이한 연관된 제2 채널 치수를 갖는, 전력 반도체 장치.
  33. 제19항에서,
    상기 제1 액티브 셀 및 상기 제2 액티브 셀은 각각 실질적으로 동일한 물리적인 치수를 갖고, 상기 제1 액티브 셀은 각각 상기 제2 액티브 셀 각각의 재료 조성과 상이한 재료 조성을 갖는, 전력 반도체 장치.
  34. 제33항에서,
    상기 제1 액티브 셀은 상기 제2 액티브 셀의 도핑 레벨과 상이한 하나 이상의 도핑 레벨을 갖는, 전력 반도체 장치.
  35. 제19항에서,
    상기 제1 액티브 셀은 상기 제2 액티브 셀의 도핑 레벨과 상이한 하나 이상의 도핑 레벨을 갖는, 전력 반도체 장치.
  36. 제19항에서,
    상기 제1 액티브 셀과 상기 제2 액티브 셀은 금속 산화물 전계 효과 트랜지스터인, 전력 반도체 장치.
  37. 제19항에서,
    상기 제1 액티브 셀과 상기 제2 액티브 셀은 메모리 셀인, 전력 반도체 장치.
  38. 반도체 다이 상의 액티브 영역을 식별하는 단계;
    상기 액티브 영역 내의 제1 영역을 식별하는 단계;
    상기 액티브 영역 내의 제2 영역을 식별하는 단계;
    상기 제1 영역에 액티브 셀을 제조하는 제1 셀 설계를 제공하는 단계; 및
    상기 제2 영역에 액티브 셀을 제조하는 제2 셀 설계를 제공하는 단계
    를 포함하고,
    상기 제1 셀 설계는 상기 제2 셀 설계와 상이한
    반도체 전력 장치 제조 방법.
  39. 제38항에서,
    상기 제1 셀 설계 및 상기 제2 셀 설계는 상기 제1 영역의 셀 밀도가 상기 제2 영역의 셀 밀도와 상이하게 되도록 하는 셀 치수를 포함하는, 반도체 전력 장치 제조 방법.
  40. 제38항에서,
    상기 제1 셀 설계는 상기 제2 셀 설계에 포함된 물리적인 치수와 상이한 적어도 하나의 물리적인 치수를 포함하는, 반도체 전력 장치 제조 방법.
  41. 제40항에서,
    상기 물리적인 치수는 채널 폭(channel width)을 포함하는, 반도체 전력 장치 제조 방법.
  42. 제41항에서,
    상기 물리적인 치수는 셀 다이 면적을 포함하는, 반도체 전력 장치 제조 방법.
  43. 제38항에서,
    상기 제1 셀 설계는 상기 제2 셀계의 재료 조성과 상이한 셀용 재료 조성을 포함하는, 반도체 전력 장치 제조 방법.
  44. 제38항에서,
    상기 제1 셀 설계는 전류 밀도가 상기 제2 셀 설계와 상이한, 반도체 전력 장치 제조 방법.
  45. 제38항에서,
    상기 제1 셀 설계는 소스 저항이 상기 제2 셀 설계와 상이한, 반도체 전력 장치 제조 방법.
  46. 제38항에서,
    상기 제1 셀 설계는 상호 컨덕턴스가 상기 제2 셀 설계와 상이한, 반도체 전력 장치 제조 방법.
  47. 제38항에서,
    상기 제1 셀 설계는 게인이 상기 제2 셀 설계와 상이한, 반도체 전력 장치 제조 방법.
  48. 제38항에서,
    상기 제1 셀 설계는 임계 전압이 상기 제2 셀 설계와 상이한, 반도체 전력 장치 제조 방법.
  49. 제38항에서,
    상기 제1 셀 설계 및 상기 제2 셀 설계는 전계 효과 트랜지스터에 관한 것인, 반도체 전력 장치 제조 방법.
  50. 제38항에서,
    상기 제1 셀 설계 및 상기 제2 셀 설계는 메모리 셀에 관한 것인, 반도체 전력 장치 제조 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127399A1 (en) * 2003-12-12 2005-06-16 Meadows Ronald C. Non-uniform gate pitch semiconductor devices
US7135747B2 (en) 2004-02-25 2006-11-14 Cree, Inc. Semiconductor devices having thermal spacers
DE102004046630A1 (de) * 2004-09-25 2006-03-30 Robert Bosch Gmbh Integrierte Schaltung für gepulste Leistungsströme
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
US7569883B2 (en) 2004-11-19 2009-08-04 Stmicroelectronics, S.R.L. Switching-controlled power MOS electronic device
JP4572795B2 (ja) * 2005-02-10 2010-11-04 サンケン電気株式会社 絶縁ゲート型バイポーラトランジスタ
CN100463218C (zh) * 2005-02-10 2009-02-18 三垦电气株式会社 半导体元件
JP4179292B2 (ja) * 2005-02-21 2008-11-12 サンケン電気株式会社 半導体装置
US20060286754A1 (en) * 2005-06-16 2006-12-21 Eiichi Hosomi Semiconductor device with interface circuit and method of configuring semiconductor devices
DE102005053487B4 (de) * 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
TW200807890A (en) * 2006-07-21 2008-02-01 Beyond Innovation Tech Co Ltd Electronic apparatus for current source array and layout method thereof
US8471791B2 (en) * 2006-08-14 2013-06-25 Ixys Corporation Video and content controlled backlight
US20090096027A1 (en) * 2007-10-10 2009-04-16 Franz Hirler Power Semiconductor Device
US8084821B2 (en) * 2008-01-30 2011-12-27 Infineon Technologies Ag Integrated circuit including a power MOS transistor
JP5561922B2 (ja) * 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
CN102034823B (zh) * 2009-09-30 2013-01-02 意法半导体研发(深圳)有限公司 用于spu和stog良好性能的功率晶体管的布局和焊盘布图规划
JP5361808B2 (ja) 2010-06-23 2013-12-04 三菱電機株式会社 電力用半導体装置
US9306046B2 (en) * 2012-02-22 2016-04-05 Mitsubishi Electric Corporation Semiconductor device having a semiconductor element and a terminal connected to the semiconductor element
US9252140B2 (en) * 2012-03-22 2016-02-02 Infineon Technologies Ag Semiconductor chip and semiconductor arrangement
DE102012006076B4 (de) 2012-03-23 2019-03-14 Jörg Hartzsch Impulslast-FET
CN102956638B (zh) * 2012-11-13 2015-04-15 清华大学 连体igbt器件及其加工方法
US20140131766A1 (en) * 2012-11-15 2014-05-15 Infineon Technologies Ag Inhomogenous Power Semiconductor Devices
CN106463541B (zh) * 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置
US9231049B1 (en) 2014-06-20 2016-01-05 Infineon Technologies Austria Ag Semiconductor switching device with different local cell geometry
US9293533B2 (en) 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
US9349795B2 (en) 2014-06-20 2016-05-24 Infineon Technologies Austria Ag Semiconductor switching device with different local threshold voltage
WO2015198435A1 (ja) * 2014-06-26 2015-12-30 三菱電機株式会社 半導体装置
CN105356882B (zh) 2015-12-04 2019-03-15 上海兆芯集成电路有限公司 电流源装置
CN105448963B (zh) * 2015-12-04 2019-06-04 上海兆芯集成电路有限公司 晶体管以及电流源装置
DE102016116273B4 (de) 2016-08-31 2024-07-18 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229629A (en) * 1990-08-10 1993-07-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit having improved cell layout
US5497014A (en) * 1993-09-03 1996-03-05 Nec Corporation BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same
US5917207A (en) * 1993-07-01 1999-06-29 Lsi Logic Corporation Programmable polysilicon gate array base cell architecture

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199774A (en) 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US5191396B1 (en) 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4532534A (en) 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4639762A (en) 1984-04-30 1987-01-27 Rca Corporation MOSFET with reduced bipolar effects
US4860072A (en) 1986-03-05 1989-08-22 Ixys Corporation Monolithic semiconductor device and method of manufacturing same
US4881106A (en) 1988-05-23 1989-11-14 Ixys Corporation DV/DT of power MOSFETS
JPH0396282A (ja) * 1989-09-08 1991-04-22 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
US5217916A (en) * 1989-10-03 1993-06-08 Trw Inc. Method of making an adaptive configurable gate array
JP2894814B2 (ja) * 1990-09-28 1999-05-24 株式会社東芝 スタンダード・セル方式の半導体集積回路
US5237481A (en) 1991-05-29 1993-08-17 Ixys Corporation Temperature sensing device for use in a power transistor
TW286435B (ko) * 1994-07-27 1996-09-21 Siemens Ag
US5973376A (en) 1994-11-02 1999-10-26 Lsi Logic Corporation Architecture having diamond shaped or parallelogram shaped cells
US5557127A (en) 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
JP2723868B2 (ja) * 1995-11-02 1998-03-09 日本電気株式会社 半導体装置
US6002153A (en) * 1995-12-07 1999-12-14 Kabushiki Kaisha Toshiba MOS type semiconductor device with a current detecting function
US5631484A (en) * 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
US6140184A (en) * 1998-06-01 2000-10-31 Motorola, Inc. Method of changing the power dissipation across an array of transistors
CN100359601C (zh) * 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229629A (en) * 1990-08-10 1993-07-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit having improved cell layout
US5917207A (en) * 1993-07-01 1999-06-29 Lsi Logic Corporation Programmable polysilicon gate array base cell architecture
US5497014A (en) * 1993-09-03 1996-03-05 Nec Corporation BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same

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