KR100834925B1 - 반도체 패키지의 제조방법 - Google Patents

Abstract

방열성이 우수하고 빛 손실을 없애 광 효율을 증가시키도록 한 반도체 패키지 및 이의 제조방법을 제시한다. 발광소자의 실장이 가능한 캐비티가 형성되고 캐비티의 하면에 제 1 및 제 2구멍이 바닥면으로 천공된 적층체; 캐비티의 내측면 및 하면에 형성되되, 제 1 및 제 2구멍 사이의 캐비티 표면의 이격공간을 제외하고 형성된 반사판; 제 1 및 제 2구멍에 충전된 전도재; 및 적층체의 바닥면에 상호 이격되게 형성되되, 대응되는 제 1 및 제 2구멍에 각각 연결되게 형성된 제 1 및 제 2전극을 포함한다. 이러한 본 발명에 의하면, 절연특성이 우수하고 열전도도가 높은 MgO를 기판으로 사용하기 때문에 종래의 LTCC 또는 바리스터 보다 열전도가 우수하여 LED칩의 효율이 높아지고 수명이 연장된다.

Description

반도체 패키지의 제조방법{Manufacturing method of semiconductor package}

도 1은 종래의 LED 패키지의 개략도이다.

도 2는 종래의 세라믹 기판을 이용한 LED 패키지의 단면도이다.

도 3은 종래의 반사판을 갖춘 LED 패키지의 단면도이다.

도 4 내지 도 9는 본 발명의 제 1실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면이다.

도 10 내지 도 14는 본 발명의 제 2실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면이다.

< 도면의 주요부분에 대한 부호의 설명 >

77 : 제 1구멍 78 : 제 2구멍

79 : 캐비티 80 : 적층체

81 : 제 1도전막 82 : 하부 기판

84 : 상부 기판 85 : 제 2도전막

87 : 반사판 88 : 전도재

90a : 제 3도전막 90b: 제 4도전막

93a : 제 1전극 93b : 제 2전극

본 발명은 반도체 패키지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 열전도도가 높고 절연 특성을 지닌 세라믹 재료(예컨대, MgO)를 기판으로 채용한 반도체 패키지 및 이의 제조방법에 관한 것이다.

발광다이오드(light emission diode, 이하, LED라 함)는 다양한 색을 구현할 수 있는 반도체 소자이다. LED는 GaAs, AlGaAs, GaN, InGaN, 및 AlGaInP 등의 화합물 반도체(compound semiconductor) 재료의 변경을 통해 발광원을 구성한다. 현재, 이와 같은 반도체 소자가 전자부품에 패키지형태로 많이 채택되고 있다.

도 1을 참조하여 전형적인 램프형 LED와 표면실장형 LED의 각 패키지 구조를 비교해 본다. 도 1의 (a)에 도시된 램프형 LED 패키지(10)는 두 개의 리드 프레임(3a,3b)을 구비한다. 리드 프레임(3b)의 상부는 컵형상으로 일정한 각을 갖는 금속 전극면이 되고, 그 금속 전극면의 상부에 LED소자(5)가 실장된다. 또한, 투명 몰딩 수지류로 이루어진 반구형 케이스(7)에 의해 패키징되는 구조를 갖는다. 반면에, 도 1의 (b)에 도시된 표면실장형 LED 패키지(20)는 몰딩 에폭시수지로 이루어진 패키지(11)를 가진다. 외형각이 적은 실장영역에 LED소자(15)가 배치되고 와이어(13)로 패턴 전극(미도시)과 연결되는 구조로 이루어진다.

이와 같은 패키지 구조에 의해서, 램프형 LED 패키지(10)는 반구형의 케이 스(7)가 렌즈 역할을 하여 휘도 각분포를 조절한다. 특히, 휘도 분포를 좁게 조절하여 일정각에서 휘도를 높힐 수 있다. 동시에 발광원으로부터 빛이 컵형인 금속 전극판에 의해 반사되어 휘도의 세기를 증대시킬 수 있다. 이에 비해, 표면실장형 LED 패키지(20)에서는 패키지에 의해 넓은 휘도의 분포를 가지며, 그 휘도도 낮다. 이와 같이, 휘도와 휘도분포는 패키지 구조에 의해 큰 영향을 받는다. 따라서, 몰딩 수지류를 이용하는 표면실장형 LED 패키지의 경우에, 실장영역 측면에 일정한 반사각 구조로 형성하여 금속을 도금하는 방식으로 반사체를 추가하는 식의 개발이 진행되고 있다.

하지만, 최근에 각광받는 세라믹 기판을 사용하는 LED 패키지는 몰딩 수지류에 의한 패키지와 같은 휘도 및 휘도분포 조정이 거의 불가능하다. 세라믹 기판은 재질의 특성상 수지 몰딩과 같은 사출성형공정이 아닌 펀칭, 적층, 절단공정 등에 의해 LED실장영역이 형성된다. 그래서, 실장영역의 측면을 일정한 반사각을 갖도록 형성하는 것이 어렵다.

도 2는 세라믹 기판으로 형성된 종래 LED패키지의 단면도이다. LED 패키지(30)는 각각 복수개의 세라믹 시트가 적층된 구조를 갖는 두 개의 세라믹 기판(21, 22)으로 구성된다. 하부에 배치된 세라믹 기판(21)은 상면에 LED소자(25)의 실장영역을 가진다. LED소자(25)에 와이어(27)로 연결된 전극(23)은 LED소자 실장영역에서부터 양측면을 통해 하면까지 연장된다. 상부에 배치된 세라믹 기판(22)은 LED소자(25)의 실장영역을 둘러싸도록 소정의 캐비티가 형성되어 있다.

여기서, LED 소자(25)의 실장영역을 위한 캐비티는 펀칭이나 절단공정으로 형성되므로 도시된 바와 같이 절개면이 항상 수직으로 형성된다. 이러한 특성으로 인해 수지몰딩류로 형성된 패키지와는 달리 절개면이 수직면이므로, 양질의 반사막을 형성하는 것은 불가능하다는 문제가 있다.

결국, 세라믹 기판을 이용한 패키지의 경우에는, LED소자의 실장부의 넓이와 그 측벽을 이루는 기판높이의 조정을 통한 조절만이 가능할 뿐이다. 따라서, 사용자의 다양한 요구에 맞는 휘도와 휘도각분포를 갖는 LED소자를 제조하는데 어려움이 있어 왔다. 그렇지만, 세라믹 기판은 수지몰딩류로 형성된 기판에 비해 열전도성과 방열성이 우수하여 LED에서 발산되는 열로 인한 디바이스의 성능 열화나 수지의 열응력 등의 문제를 해결할 수 있다.

당 기술분야에서는, 이러한 열전도성과 방열성이 우수한 세라믹 기판을 패키지용 기판으로 사용하면서도, 제조공정상 필연적인 수직구조로 인한 휘도 및 각분포 조절의 곤란함을 극복할 수 있는 LED 패키지가 강하게 요구되어 왔다.

그에 따라, 도 3에서와 같이 테이퍼진 캐비티를 형성시킨 LED 패키지가 제안되었다.

도 3에 예시된 LED 패키지(40)는, LED칩(42)이 실장되고 LED칩(42)이 실장되는 영역을 중심으로 도전성 패턴 전극(48, 50)이 형성된 하부 기판(44); 및 하부 기판(44) 상에 배치되고 LED칩(42)이 실장되는 영역에 상응하는 영역에 캐비티(60)가 형성되며 그 캐비티(60)의 내측벽에 반사판(54)이 형성된 상부 기판(46)을 포함한다. LED칩(42)은 와이어(52)에 의해 도전성 패턴 전극(48, 50)과 연결된다. 여기서, 하부 기판(44) 및 상부 기판(46)은 세라믹 재질의 기판인 것으로 가정하고 설 명한다. 세라믹 기판은 당업자라면 누구나 알 수 있는 LTCC제조공정 등에 의해 제조된다.

도 3의 경우, 캐비티(60)의 내측 경사면에 Ag 등의 전도성 페이스트를 이용하여 도전성 물질을 인쇄 또는 디핑하여 도전층을 형성함으로써 반사판(54)을 만든다. 통상적으로, 반사판(54)인 도전층위에 빛 반사효율 높이기 위해 Ag도금을 행한다.

반사판(54)의 하단은 도전성 패턴 전극(애노드 전극, 캐소드 전극)(48, 50)과 소정치 이격된다. 이는 반사판(54)과 도전성 패턴 전극(48, 50)을 전기적으로 절연시키기 위한 것이다.

도 3과 같이 구성된 LED 패키지(40)는 반사판(54)으로 인해 휘도 및 휘도 각분포의 조절이 용이할 수는 있다. 그러나, 반사판(54)과 도전성 패턴 전극(48, 50)과의 이격치로 인해 LED칩(42)의 빛이 빠져나가는 것을 원천적으로 방지할 수 없게 된다. 그로 인해 LED칩(42)에서 방사되는 빛이 어느 정도 손실되는 문제점이 발생된다.

그리고, 현재의 LED 패키지는 고휘도 및 고파워를 추구하는 추세이어서 소비 전력이 상승되고 있다. 그로 인해, LED칩(42)에서 발생하는 열문제가 심각한 이슈로 등장하게 되었다. 하부 기판(44) 및 상부 기판(46)이 몰딩 수지류로 형성된 기판에 비해서는 열전도성과 방열성이 우수하다고 하지만, LTCC의 경우 열전도도가 대략 3W/mK 정도이어서 원하는 방열 효과를 얻기에는 역부족이다.

그래서, 당 업계에서는 기판의 구조를 변경하거나 기판의 재료를 열전도도가 높은 재료로 교체해 보려는 시도들이 행해지고 있다. 기판의 재료를 열전도도가 높은 재료로 교체하게 되면 방열 효과를 얻을 수 있겠지만, 열전도도가 높으면 전기 전도도가 낮아져서 전기 도금이 어렵게 된다. 그에 따라, 반사판 및 패턴 전극의 형성이 어렵게 된다. 즉, 기판의 재료를 열전도도가 높은 재료로 교체하면 기존의 제조 라인에 의해서는 반사판 및 패턴 전극의 형성이 어렵게 되어 별도의 제조 라인이 필요하게 되는 문제점이 있다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 방열성이 우수하고 빛 손실을 없애 광 효율을 증가시키도록 한 반도체 패키지 및 이의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 열전도도가 높은 재료를 사용하더라도 별도의 제조 라인을 취하지 않아도 되는 반도체 패키지 및 이의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 패키지는, 발광소자의 실장이 가능한 캐비티가 형성되고 캐비티의 하면에 제 1 및 제 2구멍이 바닥면으로 천공된 적층체; 캐비티의 내측면 및 하면에 형성되되, 제 1 및 제 2구멍 사이의 캐비티 표면의 이격공간을 제외하고 형성된 반사판; 제 1 및 제 2구멍에 충전된 전도재; 및 적층체의 바닥면에 상호 이격되게 형성되되, 대응되는 제 1 및 제 2구멍에 각각 연결되게 형성된 제 1 및 제 2전극을 포함한다.

적층체는 다수의 MgO 시트가 적층되어 이루어진다.

반사판은 ZnO계열의 바리스터 재료층위에 도금되어 형성되거나, Ag 또는 Au가 스퍼터링되어 형성된다.

한편, 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 캐비티가 형성되고 캐비티의 내측면에 제 1도전막이 형성된 상부 기판을 준비하는 제 1과정; 제 1 및 제 2구멍이 천공되고 상면에 이격 공간을 갖는 제 2도전막이 형성되되, 제 1 및 제 2구멍중 어느 한 구멍이 이격 공간내의 영역과 접촉된 하부 기판을 준비하는 제 2과정; 하부 기판상에 상부 기판을 적층시켜 적층체를 형성하는 제 3과정; 적층체를 소결하는 제 4과정; 제 1 및 제 2구멍에 전도재를 충전하는 제 5과정; 적층체의 바닥면에 제 3 및 제 4도전막을 상호 이격되게 형성하되, 대응되는 제 1 및 제 2구멍에 각각 접촉되게 형성하는 제 6과정; 및 제 1 내지 제 4도전막을 도금하는 제 7과정을 포함한다.

여기서, 상부 기판 및 하부 기판을 다수의 MgO 시트를 이용하여 형성하고, 제 1 내지 제 4도전막을, ZnO계열의 바리스터 재료층으로 형성한다.

본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은, 발광소자의 실장이 가능한 캐비티가 형성되고 캐비티의 하면에 제 1 및 제 2구멍이 바닥면으로 천공된 적층체를 준비하는 제 1과정; 적층체를 소결하는 제 2과정; 제 1 및 제 2구멍에 전도재를 충전하고 재소결하는 제 3과정; 캐비티의 내면에 반사판을 형성하고 적층체의 바닥면에 전극막을 형성하는 제 4과정; 레이저 가공에 의해 반사판을 제 1 및 제 2구멍에 각각 연결되게 분리하고 전극막을 제 1 및 제 2전극으로 분리하 되, 제 1전극은 제 1구멍과 연결되게 하고, 제 2전극은 제 2구멍과 연결되게 하는 제 5과정; 및 반사부 및 제 1 및 제 2전극을 도금하는 제 6과정을 포함한다.

제 1과정의 적층체를 다수의 MgO 시트를 이용하여 형성하고, 제 4과정의 반사판 및 전극막을 Ag 또는 Au를 스퍼터링하여 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 패키지 및 이의 제조방법에 대하여 설명하면 다음과 같다. 이하에서는 칩형태의 LED소자가 채용되어 패키징된 LED패키지를 본 발명의 반도체 패키지의 일례로 하고서 설명한다.

(제 1실시예)

도 4 내지 도 9는 본 발명의 제 1실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면이다. 기판을 제조하는 방식에는 여러 가지가 있을 수 있는데, 이하의 실시예에서는 편의상 하부에 위치하는 다수개의 시트의 묶음을 하부 기판이라 하고 상부에 위치하는 다수개의 시트의 묶음을 상부 기판이라고 하면서 설명한다.

도 4의 하부 기판(82)과 상부 기판(84)을 각각 제조한다. 여기서, 하부 기판(82)과 상부 기판(84)은 MgO를 주성분으로 하는 세라믹 시트(즉, MgO 시트라고 함)로 제조한다. MgO는 절연특성이 우수하고 대략 57W/mK 정도의 열전도도를 갖는다. LTCC의 열전도도는 대략 3W/mK이고, ZnO계열의 바리스터의 열전도도는 대략 25W/mK이므로, MgO의 열전도도가 이들에 비해 매우 높음을 알 수 있다. MgO의 소결 온도가 ZnO계열의 바리스터 재료의 소결온도와 거의 유사하여 MgO는 ZnO계열의 바리스터와의 동시 소결이 가능하다.

하부 기판(82) 및 상부 기판(84)을 구성하는 시트는 재료에서 차이날 뿐 익히 알려져 있는 LTCC 제조공정과 거의 동일한 공정으로 제조된다. 통상적인 LTCC 제조공정을 알고 있는 당업자라면 하부 기판(82) 및 상부 기판(84)의 시트 제조과정을 간단히 유추해 낼 수 있다. 하부 기판(82)은 여러 개의 MgO 시트(71, 72, 73)의 적층으로 이루어지고, 상부 기판(84) 역시 여러 개의 MgO 시트(74, 75, 76)의 적층으로 이루어진다. 도 4에서는 하부 기판(82)을 3개의 MgO 시트(71, 72, 73)를 적층시켜 만들었는데, 필요에 따라 MgO 시트의 수는 가감되어도 된다. 상부 기판(84) 역시 구성되는 MgO 시트의 수를 가감시켜도 된다.

이어, 도 5에서와 같이 상부 기판(84)의 중앙부를 가공하여 테이퍼진 캐비티(79)를 형성한다(도 5의 (a), (b)참조). 도 5의 (b)는 도 5의 (a)의 A-A선의 단면도이다. 캐비티(79)를 형성시키는 방법 및 공구 등에 대해서는 이미 본 출원인이 2005년 10월 28일자로 특허출원시킨 내용(출원번호; 10-2005-0102167호)을 참조하여 보면 된다. 그리고, 그 캐비티(79)를 형성시키는 방법으로 본 출원인이 특허출원시킨 내용이 아닌 다른 방법이 있다면 그러한 방법을 사용하여도 된다. 캐비티(79)를 형성한 이후에는 도 5의 (c)에서와 같이, 반사판이 형성될 캐비티(79)의 내측면에 ZnO계열의 바리스터 재료를 페이스트화하여 인쇄한다. 그 인쇄된 ZnO계열의 바리스터 재료층을 제 1도전막(81)이라고 한다. ZnO계열의 바리스터 재료는 페이스트화가 가능하고 추후에 도금시 전기가 통하여 도금이 가능하다.

도 6의 (a)에서와 같이 하부 기판(82)의 중앙부위에 제 1 및 제 2구멍(77, 78)을 형성한다. 제 1 및 제 2구멍(77, 78)은 해당 하부 기판(82)을 수직으로 관통하여 형성된다. 제 1 및 제 2구멍(77, 78)은 통상적인 펀칭기 등에 의해 형성된다. 제 1 및 제 2구멍(77, 78)의 단면 형상은 원형, 사각형, 다각형 등으로 다양하게 할 수 있다. 이어, 도 6의 (b)에서와 같이 하부 기판(82)의 상면에 ZnO계열의 바리스터 재료를 페이스트화여 인쇄한다. 그 인쇄된 ZnO계열의 바리스터 재료층을 제 2도전막(85)이라고 한다. 제 2도전막(85)은 격리 공간(85a)(절연 공간, 이격 공간이라고도 함)을 사이에 두고서 두 개의 영역으로 분리된다. 격리 공간(85a)의 내부에 있는 영역은 두 개의 구멍(77, 78)중 어느 하나의 구멍(예컨대, 77)과 접속되고, 격리 공간(85a)의 외부에 있는 영역은 다른 구멍(예컨대, 78)과 접속된다. 도 6의 (b)에서는 격리 공간(85a)의 형상의 원형으로 하였는데, 제 1 및 제 2구멍(77, 78)을 덮고 있는 제 2도전막(85)을 두 개의 영역으로 분리시킴과 더불어 제 1 및 제 2구멍(77, 78)의 상부의 영역을 서로 절연시킬 수 있다면 어떠한 형상이어도 무방하다. 도면에서, 제 2도전막(85)의 격리 공간(85a)은 좌측 또는 우측으로 치우쳐 형성됨이 바람직하다. 이는 추후에 LED칩(도시 생략)을 LED칩 실장영역의 정중앙에 위치시키기 위함이다. 이러한 내용은 이하의 제 2실시예에도 그대로 적용된다고 할 수 있다.

상술한 설명에서는 마치 상부 기판(84)에 대한 캐비티(79) 및 제 1도전막(81)의 형성 이후에 하부 기판(82)에 대한 구멍(77, 78) 및 제 2도전막(85)을 형성하는 것으로 설명되어 있는데, 이는 이해를 돕기 위해 설명의 편의상 그렇게 한 것이다. 굳이 어느 것을 먼저 제조해야 되는 것은 아니고 각각 별개로 독립적으로 수행하여도 된다.

이후, 이와 같이 구성된 하부 기판(82)의 상면에 상부 기판(84)을 적층한 후에 소결한다(도 7 참조). 도 7의 (b)는 도 7의 (a)의 B-B선의 단면도이다. 도 7에서와 같이 하부 기판(82)상에 상부 기판(84)이 적층되어 있는 성형체를 적층체(80)(소체라고도 함)라고 칭한다. MgO의 소결 온도와 ZnO계열의 바리스터의 소결온도가 거의 유사하여 하부 기판(82)과 상부 기판(84)과 제 1 및 제 2도전막(81, 85)은 동시 소결된다. 기존의 구성(도 3)은 반사판(54)과 패턴 전극(48, 50)이 서로 이격되어 있어서 그 이격된 부분을 통해 광 손실이 있었으나, 도 7에서는 그 부위가 이격되지 않아서 광 손실이 없게 된다.

소결된 적층체(80)를 뒤집은 후에 제 1 및 제 2구멍(77, 78)에 전도재(88)(예컨대, Ag 페이스트)를 충전시킨다(도 8 참조).

적층체(80)가 뒤집혀져 있는 상태에서 패턴 전극이 형성될 적층체(80)의 바닥면에 제 3 및 제 4도전막(90a, 90b)을 인쇄한다(도 9참조). 제 3 및 제 4도전막(90a, 90b)은 ZnO계열의 바리스터 재료를 페이스트(paste)화하여 인쇄된다. 제 3 및 제 4도전막(90a, 90b) 사이는 절연을 위해 이격시킨다. 제 3도전막(90a)은 제 1구멍(77)내의 전도재(88)와 접촉되고, 제 4도전막(90b)은 제 2구멍(78)내의 전도재(88)와 접촉된다.

도 8 및 도 9는 적층체(80)가 뒤집혀지지 않은 상태를 도시한 것이지만, 당업자라면 충분히 도 8 및 도 9에 대한 설명을 이해할 수 있다.

최종적으로, 제 1 내지 제 4도전막(81, 85, 90a, 90b)을 전기도금한다. 전기도금은 당업자라면 누구나 알 수 있는 주지의 기술을 이용하여 행한다. 전기도금이 행해진 제 1 및 제 2도전막(81, 85)은 반사판이 되고, 전기도금이 행해진 제 3 및 제 4도전막(90a, 90b)은 패턴 전극(애노드, 캐소드)이 된다. 예를 들어, 전기도금이 행해진 제 3도전막(90a)이 애노드(제 1전극)가 되고, 다른 하나(90b)가 캐소드(제 2전극)가 된다.

그리고, 도시하지 않았으나, LED칩을 캐비티(79)내의 실장영역(도 9에서는 캐비티의 하면(즉, 85))에 실장하고서 와이어(도시 생략)을 통해 제 1 및 제 2구멍(77, 78)의 바로 윗표면과 전기적으로 연결시킨다.

(제 2실시예)

도 10 내지 도 14는 본 발명의 제 2실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면이다. 제 1실시예와 동일한 구성요소에 대해서는 참조부호를 동일하게 부여하였다.

도 10의 (a)의 하부 기판(82)과 상부 기판(84)을 각각 제조한다. 여기서, 상기 하부 기판(82)과 상부 기판(84)은 MgO를 주성분으로 하는 세라믹 시트(즉, MgO 시트라고 함)로 제조한다.

MgO는 절연특성이 우수하고 대략 57W/mK 정도의 열전도도를 갖는다. LTCC의 열전도도는 대략 3W/mK이고, ZnO계열의 바리스터의 열전도도는 대략 25W/mK이므로, MgO의 열전도도가 이들에 비해 매우 높음을 알 수 있다. MgO의 소결온도가 ZnO계열 의 바리스터 재료의 소결온도와 거의 유사하여 MgO는 ZnO계열의 바리스터와의 동시 소결이 가능하다.

하부 기판(82) 및 상부 기판(84)을 구성하는 시트는 재료에서 차이날 뿐 익히 알려져 있는 LTCC 제조공정과 거의 동일한 공정으로 제조된다. 통상적인 LTCC 제조공정을 알고 있는 당업자라면 하부 기판(82) 및 상부 기판(84)의 시트 제조과정을 간단히 유추해 낼 수 있다. 하부 기판(82)은 여러 개의 MgO 시트(71, 72, 73)의 적층으로 이루어지고, 그 상부 기판(84) 역시 여러 개의 MgO 시트(74, 75, 76)의 적층으로 이루어진다.

도 10의 (a)에서는 하부 기판(82)을 3개의 MgO 시트(71, 72, 73)를 적층시켜 만들었는데, 필요에 따라 MgO 시트의 수는 가감되어도 된다. 상부 기판(84) 역시 구성되는 MgO 시트의 수를 가감시켜도 된다.

하부 기판(82)의 중앙부위에는 제 1 및 제 2구멍(77, 78)이 해당 하부 기판(82)을 수직으로 관통하여 형성된다. 제 1 및 제 2구멍(77, 78)은 통상적인 펀칭기 등에 의해 형성된다. 제 1 및 제 2구멍(77, 78)의 단면 형상은 원형, 사각형, 다각형 등으로 다양하게 할 수 있다.

이어, 이와 같이 구성된 하부 기판(82)의 위에 상부 기판(84)을 적층시킨다. 그 후, 상부 기판(84)의 중앙부를 가공하여 테이퍼진 캐비티(79)를 형성한다. 캐비티(79)를 형성시키는 방법 및 공구 등에 대해서는 이미 본 출원인이 2005년 10월 28일자로 특허출원시킨 내용(출원번호; 10-2005-0102167호)을 참조하여 보면 된다. 그리고, 그 캐비티(79)를 형성시키는 방법으로 본 출원인이 특허출원시킨 내용이 아닌 다른 방법이 있다면 그러한 방법을 사용하여도 된다.

하부 기판(82) 위에 상부 기판(84)이 적층되고 캐비티(79)가 형성된 적층체(80)는 도 10의 (b)에서와 같은 형상이고, 도 11과 같은 단면을 갖는다. 도 11은 도 10의 (b)의 C-C선의 단면도이다.

이어, 적층체(80)를 소결한다. 소결후에는 제 1 및 제 2구멍(77, 78)에 전도재(예컨대, Ag 페이스트)(88)를 충전시킨다(도 12 참조).

전도재(88)가 충전된 후에는 적층체(80)를 다시 소결한다. 재소결에 의해 전도재(88)와 적층체(80)간의 결합이 보다 긴밀하게 된다.

이후, 캐비티(79)의 내측면 및 하면에 스퍼터(sputter)로 전체적으로 Ag 또는 Au를 증착시켜 반사판(87)을 형성함과 더불어 적층체(80)의 바닥면 전체에 전극막(92)을 증착시킨다(도 13 참조).

반도체 패키지에서 필요로 하는 전극은 두 개(예컨대, 애노드, 캐소드)이므로 전극막(92)을 두 개의 전극으로 분리시켜야 한다. 그에 따라, 제 2실시예에서는 레이저 머신(도시 생략)을 이용하여 반사판(87) 표면의 가공 영역(도시 생략) 및 전극막(92) 표면의 가공 영역(도시 생략)을 가공(예컨대, 소정 깊이 및 폭으로 제거하는 동작)한다. 레이저 머신(도시 생략)에는 가공에 따라 발생되는 찌꺼기 제거 및 세척까지 할 수 있는 구성(도시 생략)이 갖추어진 것으로 한다. 도 14에서는 반사판(87)을 레이저 가공한 경우를 도시하였다. 전극막(92)을 레이저 가공한 경우 역시 반사판(87)을 레이저 가공한 경우와 유사하므로 별도로 도시하지 않았다. 이는 당업자라면 충분히 이해할 수 있다. 도 14의 (b)는 도 14의 (a)의 캐비티(79)에 대한 평면도로서, 캐비티(79)의 하면에 형성된 반사판(87)만을 도시하였다. 레이저 가공은 캐비티(79)의 하면의 반사판(87)에 대해서만 이루어진다.

도 14의 (b)의 좌측에 도시된 반사판(87)의 표면에 형성된 가공 영역(도시 생략)을 레이저 머신(도시 생략)으로 가공하게 되면 도 14의 (b)의 우측에 도시된 반사판(87)이 된다. 반사판(87)은 격리 공간(87a)(절연 공간, 이격 공간이라고도 함)을 감싸고 있는 반사판 영역(87b) 및 격리 공간(87a)의 내부에 존재하는 반사판 영역(87c)으로 나뉘어진다. 격리 공간(87a)의 내부에 존재하는 반사판 영역(87c)의 저면은 제 1구멍(77)에 충전된 전도재(88)와 접촉된다. 격리 공간(87a)을 감싸고 있는 반사판 영역(87b)의 저면은 제 2구멍(78)에 충전된 전도재(88)와 접촉된다. 적층체(80)의 바닥면에 형성된 제 1전극(93a)은 제 1구멍(77)에 충전된 전도재(88)와 접촉되고, 적층체(80)의 바닥면에 형성된 제 2전극(93b)은 제 2구멍(78)에 충전된 전도재(88)와 접촉된다.

최종적으로, 전기도금을 행하여 반사판(87) 및 전극(93a, 93b)을 도금시킨다. 전기도금은 당업자라면 누구나 알 수 있는 주지의 기술을 이용하여 행한다. 반사판(87)에 대한 도금은 반사율을 높이기 위한 것이고, 제 1 및 제 2전극(93a, 93b)에 대한 도금은 추후에 반도체 패키지를 PCB보드(도시 생략)에 표면실장할 때의 솔더링을 위한 것이다.

그리고, 도시하지 않았으나, LED칩을 캐비티(79)내의 실장영역에 실장하고서 와이어(도시 생략)을 통해 제 1 및 제 2구멍(77, 78)의 바로 윗표면과 전기적으로 연결시킨다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

이상 상세히 설명한 바와 같이 본 발명에 따르면, 절연특성이 우수하고 열전도도가 높은 MgO를 기판으로 사용하기 때문에 종래의 LTCC 또는 바리스터 보다 열전도가 우수하여 LED칩의 효율이 높아지고 수명이 연장된다.

종래에는 반사판과 패턴 전극(애노드 전극, 캐소드 전극) 사이에 절연을 위해 이격을 두어서 그 이격된 부위로 빛의 손실이 발생되지만, 본 발명에서는 반사판과 패턴 전극 사이의 이격이 없기 때문에 빛의 손실이 없어 광 효율이 증대된다.

ZnO계열의 바리스터 재료와의 동시 소결이 가능한 MgO를 기판으로 사용함으로써 ZnO계열의 바리스터 재료층에 대한 전기 도금이 가능하다. 그로 인해, 기존의 제조 라인을 이용하여 반사판 및 패턴 전극의 형성이 용이하게 되고 반사판의 광 반사율을 증대시킨다.

한편, 스퍼터링 및 레이저 가공에 의해 MgO재질의 기판에 반사판 및 전극을 형성시킨 후 도금을 행함으로써, 별도의 제조 라인을 갖추지 않고서도 기존의 제조 라인을 이용하여 손쉽게 반사판 및 전극을 형성할 수 있게 된다.

즉, 반사판 및 패턴 전극의 형성을 위해 별도의 제조 라인을 취하지 않고서도 기존의 제조 라인을 이용하여 제조가 가능하다.

Claims (11)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 캐비티가 형성되고 상기 캐비티의 내측면에 제 1도전막이 형성된 상부 기판을 준비하는 제 1과정;

   제 1 및 제 2구멍이 천공되고, 이격 공간에 의해 두 개의 영역으로 분리되는 제 2도전막이 상면에 형성되되 상기 제 1 및 제 2구멍이 상기 두 개의 영역과 각각 접촉된 하부 기판을 준비하는 제 2과정;

   상기 하부 기판상에 상부 기판을 적층시켜 적층체를 형성하는 제 3과정;

   상기 적층체를 소결하는 제 4과정;

   상기 제 1 및 제 2구멍에 전도재를 충전하는 제 5과정;

   상기 적층체의 바닥면에 제 3 및 제 4도전막을 상호 이격되게 형성하되, 대응되는 상기 제 1 및 제 2구멍에 각각 접촉되게 형성하는 제 6과정; 및

   상기 제 1 내지 제 4도전막을 도금하는 제 7과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
6. 청구항 5에 있어서,

   상기 상부 기판 및 하부 기판을, 다수의 MgO 시트를 이용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
7. 청구항 5 또는 청구항 6에 있어서,

   상기 제 1 내지 제 4도전막을, ZnO계열의 바리스터 재료층으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
8. 발광소자의 실장이 가능한 캐비티가 형성되고 상기 캐비티의 하면에 제 1 및 제 2구멍이 바닥면으로 천공된 적층체를 준비하는 제 1과정;

   상기 적층체를 소결하는 제 2과정;

   상기 제 1 및 제 2구멍에 전도재를 충전하고 재소결하는 제 3과정;

   상기 캐비티의 내면에 반사판을 형성하고 상기 적층체의 바닥면에 전극막을 형성하는 제 4과정;

   레이저 가공에 의해 상기 반사판을 상기 제 1 및 제 2구멍에 각각 연결되게 분리하고 상기 전극막을 제 1 및 제 2전극으로 분리하되, 상기 제 1전극은 상기 제 1구멍과 연결되게 하고, 상기 제 2전극은 상기 제 2구멍과 연결되게 하는 제 5과정; 및

   상기 반사판 및 제 1 및 제 2전극을 도금하는 제 6과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
9. 청구항 8에 있어서,

   상기 제 1과정의 적층체를, 다수의 MgO 시트를 이용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
10. 청구항 8에 있어서,

    상기 제 4과정의 반사판을, Ag 또는 Au를 스퍼터링하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
11. 청구항 10에 있어서,

    상기 제 4과정의 전극막을, Ag 또는 Au를 스퍼터링하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.

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