KR100772649B1

KR100772649B1 - 반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된반도체 패키지

Info

Publication number: KR100772649B1
Application number: KR1020060068459A
Authority: KR
Inventors: 박종원; 조윤민
Original assignee: (주) 아모센스
Priority date: 2006-07-21
Filing date: 2006-07-21
Publication date: 2007-11-02

Abstract

본 발명은 반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지에 관한 것으로, 본 발명의 반도체 패키지의 제조방법은 상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 제 1과정; 상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성하는 제 2과정; 및 상기 반사판의 소정 부위를 가공하여 상기 반사판에 제 1 및 제 2패턴 전극면을 형성하되, 상기 제 1 및 제 2패턴 전극면을 상호 분리되게 형성하는 제 3과정을 포함한다.

이러한 본 발명에 의하면, ZnO계열의 바리스터 재질의 기판의 경사면에 도금만 하면 반사판이 형성되므로 비용 및 공수를 절감하고 작업 효율이 향상된다.

Description

반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지{Manufacturing method of semiconductor package and semiconductor package manufactured thereof}

도 1a 및 도 1b는 종래의 LED 패키지의 개략도,

도 2는 종래의 세라믹 기판을 이용한 LED 패키지의 단면도,

도 3은 종래의 반사판을 갖춘 LED 패키지의 단면도,

도 4a 내지 도 7은 본 발명의 실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면,

도 8은 도 7에 도시된 캐비티의 일측 에지부분을 확대한 도면,

도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면이다.

< 도면의 주요부분에 대한 부호의 설명 >

70 : 하부 기판

71, 72, 73, 81, 82, 83 : 시트

74 : 도전 물질 74a, 74b : 비어 홀

80 : 상부 기판 85 : 기판

90 : 캐비티 91, 92 : 바닥 전극

93, 95 : 전극면(패턴 전극면)

94 : 반사판

96 : 마킹 영역 또는 스크라이빙 영역

본 발명은 반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지에 관한 것으로, 보다 상세하게는 테이퍼진 캐비티 내부에 반사판이 형성된 반도체 패키지를 제조하는 방법 및 그 제조방법에 의해 제조된 반도체 패키지에 관한 것이다.

발광다이오드(light emission diode, 이하, LED라 함)는 GaAs, AlGaAs, GaN, InGaN, 및 AlGaInP 등의 화합물 반도체(compound semiconductor) 재료의 변경을 통해 발광원을 구성함으로써 다양한 색을 구현할 수 있는 반도체 소자를 말한다. 현재, 이와 같은 반도체 소자가 전자부품에 패키지형태로 많이 채택되고 있다.

일반적으로, LED소자의 특성을 결정하는 기준으로는 색(color) 및 휘도, 휘도 세기의 범위 등이 있다. 이러한 LED소자의 특성은 1차적으로는 LED소자에 사용되고 있는 화합물 반도체 재료에 의해 결정되지만, 2차적인 요소로 칩을 실장하기 위한 패키지의 구조에 의해서도 큰 영향을 받는다.

통상적으로, 반도체 패키지란 웨이퍼(Wafer)로부터 소잉(Sawing)된 칩단위의 반도체 소자(예컨대, LED)을 서브스트레이트(Substrate)에 전기적으로 연결함과 동시에 수지 봉지재로 감싸서 마더보드(Mother Board)에 전기적으로 실장할 수 있는 형태의 것을 말한다.

도 1a 및 도 1b를 참조하여 전형적인 램프형 LED와 표면실장형 LED의 각 패키지 구조를 비교해 보면, 도 1a에 도시된 램프형 LED 패키지(10)인 경우에는 두 개의 리드프레임(3a,3b) 중 하나의 리드프레임(3b) 상부는 컵형상으로 일정한 각을 갖는 금속 전극면이 구비하여 그 상부에 LED소자(5)가 실장되며, 또한, 투명 몰딩 수지류로 이루어진 반구형 케이스(7)에 의해 패키징되는 구조를 갖는다. 반면에 도 1b에 도시된 표면실장형 LED 패키지(20)는 몰딩 에폭시수지로 이루어진 패키지(11)를 가지며, 외형각이 적은 실장영역에 LED소자(15)가 배치되고 와이어(13)로 패턴 전극(미도시)과 연결되는 구조로 이루어진다.

이와 같은 패키지 구조에 의해서, 램프형 LED 패키지(10)는 반구형의 케이스(7)가 렌즈 역할을 하여 휘도 각분포를 조절할 수 있으며, 특히, 휘도 분포를 좁게 조절하여 일정각에서 휘도를 높힐 수 있고, 동시에 발광원으로부터 빛이 컵형인 금속 전극판에 의해 반사되어 휘도의 세기를 증대시킬 수 있다. 이에 비해, 표면실장형 LED 패키지(20)에서는 패키지에 의해 넓은 휘도의 분포를 가지며, 그 휘도도 낮다. 이와 같이, 휘도와 휘도분포는 패키지 구조에 의해 큰 영향을 받는다. 따라서, 몰딩 수지류를 이용하는 표면실장형 LED 패키지의 경우에, 실장영역 측면에 일정한 반사각 구조로 형성하여 금속을 도금하는 방식으로 반사체를 추가하는 식의 개발이 진행되고 있다.

하지만, 최근에 각광받는 세라믹 기판을 사용하는 LED 패키지는 몰딩 수지류에 의한 패키지와 같은 휘도 및 휘도분포 조정이 거의 불가능하다. 즉, 세라믹 기판은 재질의 특성상 수지 몰딩과 같은 사출성형공정이 아닌 펀칭, 적층, 절단공정 등에 의해 LED실장영역이 형성되기 때문에, 그 실장영역의 측면을 일정한 반사각을 갖도록 형성하는 것이 어렵다.

도 2는 세라믹기판으로 형성된 종래 LED패키지의 단면도이다. 도 2를 참조하면, 상기 LED 패키지(30)는 각각 복수개의 세라믹 시트가 적층된 구조를 갖는 두 개의 세라믹기판(21, 22)으로 구성된다. 하부에 배치된 세라믹기판(21)은 상면에 LED소자(25)의 실장영역을 가지며, 상기 LED소자(25)에 와이어(27)로 연결된 전극(23)은 그 실장영역에서부터 양측면을 통해 하면까지 연장된다. 상부에 배치된 세라믹기판(22)은 상기 LED소자(25)의 실장영역을 둘러싸도록 소정의 캐비티가 형성되어 있다.

여기서, LED 소자의 실장영역을 위한 캐비티는 펀칭이나 절단공정으로 형성되므로 도시된 바와 같이 절개면이 항상 수직으로 형성된다. 이러한 특성으로 인해 수지몰딩류로 형성된 패키지와는 달리 절개면이 수직면이므로, 양질의 반사막을 형성하는 것은 불가능하다는 문제가 있다.

결국, 세라믹기판을 이용한 패키지의 경우에는, LED소자의 실장부의 넓이와 그 측벽을 이루는 기판높이의 조정을 통한 조절만이 가능할 뿐이다. 따라서, 사용자의 다양한 요구에 맞는 휘도와 휘도각분포를 갖는 LED소자를 제조하는데 어려움이 있어 왔다. 그렇지만, 세라믹기판은 열전도성과 방열성이 우수하여 LED에서 발산되는 열로 인한 디바이스의 성능열화나 수지의 열응력 등의 문제를 해결할 수 있는 효과적인 해결책이므로, 당 기술분야에서는, 이러한 열전도성과 방열성이 우수한 세라믹기판을 패키지용 기판으로 사용하면서도, 제조공정상 필연적인 수직구조 로 인한 휘도 및 각분포 조절의 곤란함을 극복할 수 있는 발광다이오드용 반도체 패키지가 강하게 요구되어 왔다.

그에 따라, 도 3에서와 같이 테이퍼진 캐비티를 형성시킨 발광다이오드 패키지가 제안되었다.

도 3에 예시된 발광다이오드 패키지(40)는, LED칩(42)이 실장되고 그 LED칩(42)이 실장되는 영역을 중심으로 도전성 패턴 전극(48, 50)이 형성된 하부 기판(44); 및 상기 하부 기판(44) 상에 배치되고 상기 LED칩(42)이 실장되는 영역에 상응하는 영역에 캐비티(60)가 형성되며 그 캐비티(60)의 내측벽에 반사판(54)이 형성된 상부 기판(46)을 포함한다. 상기 LED칩(42)은 와이어(52)에 의해 상기 도전성 패턴 전극(48, 50)과 연결된다. 여기서, 상기 하부 기판(44) 및 상부 기판(46)은 세라믹 기판인 것으로 가정하고 설명한다.

도 3의 경우, 상기 캐비티(60)의 내측 경사면에 Ag 등의 전도성 페이스트를 이용하여 도전성 물질을 인쇄 또는 디핑하여 도전층을 형성함으로써 반사판(54)을 만들고, 그 반사판(54)인 도전층위에 빛 반사효율 높이기 위해 통상적으로 Ag도금을 행한다.

특히, 그 반사판(54)의 하단은 도전성 패턴 전극(애노드 전극, 캐소드 전극)(48, 50)과 소정치 이격되는데, 이는 반사판(54)과 도전성 패턴 전극(48, 50)을 전기적으로 절연시키기 위한 것이다.

도 3과 같이 구성된 발광다이오드 패키지(40)는 반사판(54)으로 인해 휘도 및 휘도 각분포의 조절이 용이할 수는 있겠지만, 반사판(54)과 도전성 패턴 전 극(48, 50)과의 이격치로 인해 LED칩(42)의 빛이 빠져나가는 것을 원천적으로 방지할 수 없게 된다. 그로 인해 LED칩(42)에서 방사되는 빛이 어느 정도 손실되는 문제점이 발생된다.

그래서, 그 반사판(54)의 하단과 도전성 패턴 전극(48, 50)과의 이격치(예컨대, 0.1∼0.2㎜ 정도임)를 가능한 작게 하는 것이 좋으나, 그 이격치를 작게 하다 보면 소성시 하부 기판(44)의 전극 재료가 상부 기판(46)측으로 확산되어 상기 반사판(54)과 접촉되어 쇼트불량이 발생할 확률이 높아지게 된다.

그리고, 도 3의 발광다이오드 패키지(40)는 하부 기판(44) 부분을 제작하고 상부 기판(46) 부분을 제작한 후에 적층하여 제품을 완성시키므로 제작 시간이 많이 소요되고, 특히 하부 기판(44) 부분과 상부 기판(46) 부분을 적층시 압력의 편차발생으로 계면에서 벌어짐(delamination) 현상이 발생되고, 그 계면에서의 벌어짐 현상으로 인해 광 효율이 저하되는 문제가 발생된다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 빛 손실을 없애 광 효율을 증가시키고 쇼트불량의 가능성을 제거하도록 한 반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 작업성을 개선하여 간편하게 제조가 가능하도록 한 반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조방법은, 상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 제 1과정; 상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성하는 제 2과정; 및 상기 반사판의 소정 부위를 가공하여 상기 반사판에 제 1 및 제 2패턴 전극면을 형성하되, 상기 제 1 및 제 2패턴 전극면을 상호 분리되게 형성하는 제 3과정을 포함한다.

상기 제 1과정에서, 상기 기판을, ZnO계열의 바리스터 재질로 한다.

상기 제 2과정은 Ag도금을 행한다.

그리고, 상기 제 3과정은, 상기 반사판을 레이저를 이용하여 마킹 또는 스크라이빙함에 의해 이루어진다.

그리고, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은, 상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 제 1과정; 상기 캐비티의 내부면에서 제 1패턴 전극면이 형성될 영역의 주변에 절연재를 형성하는 제 2과정; 및 상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성함과 더불어 상기 반사판에 제 1 및 제 2패턴 전극면을 형성하되, 상기 제 1 및 제 2패턴 전극면을 상기 절연재에 의해 상호 분리되게 형성하는 제 3과정을 포함한다.

한편, 본 발명의 실시예에 따른 반도체 패키지는, 상면에 테이퍼진 캐비티가 형성된 기판; 및 상기 캐비티의 내부면을 따라 소정두께로 도금되어 형성되되, 레이저에 의한 제 1 및 제 2패턴 전극면이 상호 분리되게 형성된 반사판을 포함한 다.

그리고, 본 발명의 다른 실시예에 따른 반도체 패키지는, 상면에 테이퍼진 캐비티가 형성된 기판; 및 상기 캐비티의 내부면을 따라 소정두께로 도금되어 형성되되, 절연재에 의해 상호 분리된 제 1 및 제 2패턴 전극면이 함께 형성된 반사판을 포함한다.

그리고, 상기 기판은 ZnO계열의 바리스터 재질로 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법 및 그 제조방법에 의해 제조된 반도체 패키지에 대하여 설명하면 다음과 같다. 이하에서는 칩형태의 LED소자가 채용되어 패키징된 LED패키지를 본 발명의 반도체 패키지의 일례로 하고서 설명한다.

도 4a 내지 도 7은 본 발명의 실시예에 따른 반도체 패키지의 제조공정 및 구조를 설명하기 위한 도면이다. 기판을 제조하는 방식에는 여러 가지가 있을 수 있는데, 이하에서는 편의상 하부에 위치하는 다수개의 시트의 묶음을 하부 기판이라 하고 상부에 위치하는 다수개의 시트의 묶음을 상부 기판이라고 하면서 설명한다.

우선적으로, 하부 기판(70)과 상부 기판(80)을 각각 제조한다. 여기서, 상기 하부 기판(70)과 상부 기판(80)은 ZnO를 주성분으로 하는 바리스터 재질로 제조한다. 최근의 반도체 패키지에서는 방열 문제가 크게 대두되고 있기 때문에 높은 열전도성을 갖는 ZnO계열의 바리스터 재질을 기판으로 사용한다.

그 하부 기판(70) 및 상부 기판(80)은 익히 알려져 있는 LTCC 제조공정에 따라 제조하면 된다. 그 하부 기판(70)은 여러 개의 시트(71, 72, 73)의 적층으로 이루어지고, 그 상부 기판(80) 역시 여러 개의 시트(81, 82, 83)의 적층으로 이루어진다.

도 4a에서는 하부 기판(70)을 여러개의 시트(71, 72, 73)를 적층시켜 만들었는데, 필요에 따라 그 시트의 수는 가감되어도 되고, 하나의 시트로 구성시켜도 된다. 물론, 상부 기판(80) 역시 구성되는 시트의 수를 가감시켜도 되고 하나의 시트로 구성시켜도 된다.

그리고, 그 하부 기판(70)의 중앙부위에는 비어 홀(via hole)(74a, 74b)이 그 하부 기판(70)을 수직으로 관통하여 형성되고 그 비어 홀(74a 74b)내에는 금속과 같은 도전 물질(74)이 충전(매입)된다(도 4b 참조). 도 4b는 도 4a의 A-A선의 단면도로서, 그 도 4b에서는 2개의 비어 홀(74a 74b)이 상호 이격되어 있음을 보여 준다. 이는 추후에 하부 기판(70)의 상면에 형성될 패턴 전극(애노드 전극, 캐소드 전극)과 하부 기판(70)의 저면에 형성될 바닥 전극에 각각 접하게 된다. 그 도전 물질(74)이 충전되는 비어 홀(74a, 74b)의 단면 형상은 원형, 사각형, 다각형 등으로 다양하게 할 수 있다.

그리고, 도 4a 및 도 4b에는 도시하지 않았으나, 상기 하부 기판(70)의 저면과 접하고 있는 좌측면 및 우측면에 소정 깊이 및 소정 폭의 홈(또는 구멍)을 형성시킨 후에 그 홈(또는 구멍)에 바닥 전극의 재질과 동일한 재질의 재료를 충전 또는 인쇄시켜도 무방하다.

이어, 도 5a에서와 같이 그 하부 기판(70)의 상면에 상부 기판(80)을 적층시킨 후에 일체화시킨다. 그에 따라, 도 5a의 B-B선을 따라 절단하게 되면 도 5b에서와 같은 단면을 갖는다. 도 5b는 도 5a의 B-B선의 단면도로서, 하부 기판(70)과 상부 기판(80)이 일체화되었음을 보여준다. 도 5b에서는 그 일체화되어 있는 몸체를 기판(85)으로 통칭한다.

상기 도 4a 내지 도 5b에서는 이해를 돕기 위해 하부 기판(70)과 상부 기판(80)을 각각 제조한 후에 일체화시키는 것으로 하였는데, 예를 들어 도전 물질(74)이 충전된 비어 홀(74a, 74b)이 형성된 여러개의 시트와 비어 홀이 없는 여러개의 시트를 순차적으로 적층시켜서 일체화시켜도 도 5b와 같은 단면을 갖는다. 다른 방식으로는, 비어 홀(74a, 74b)이 없는 여러 개의 시트를 적층(예컨대, 하부 기판(70)과 상부 기판(80)의 두께를 합한 정도의 두께로 적층)시킨 후에 원하는 깊이의 비어 홀(74a 74b)을 형성하고 그 비어 홀(74a 74b)에 도전 물질(74)을 충전시키는 방식을 취할 수도 있다. 이 외에도 도 5b와 같은 단면 구조를 갖는 기판(85)을 제조할 수 있는 방법이라면 어떠한 방법을 취하여도 무방하다.

그리고 나서, 도 6a 및 도 6b에서와 같이 그 기판(85)의 중앙부를 가공하여 테이퍼진 캐비티(90)를 형성한다. 그 테이퍼진 캐비티(90)를 형성시키는 방법 및 공구 등에 대해서는 이미 본 출원인이 2005년 10월 28일자로 특허출원시킨 내용(즉, 출원번호; 10-2005-0102167호)을 참조하여 보면 된다. 그리고, 그 캐비티(90)를 형성시키는 방법으로 본 출원인이 특허출원시킨 내용이 아닌 다른 방법이 있다면 그러한 방법을 사용하여도 된다. 도 6b는 도 6a의 C-C선의 단면도이다.

그리고, 상기 기판(85)의 저면에 바닥 전극(91, 92)을 상호 이격되게 인쇄한다. 여기서, 바닥 전극(91)의 일부는 비어 홀(74a) 내의 도전 물질(74)의 저면에 밀착되고, 다른 바닥 전극(92)의 일부는 비어 홀(74b) 내의 도전 물질(74)의 저면에 밀착된다.

이후, 도 7에서와 같이, 캐비티(90)의 내측면에 반사율이 높은 Ag도금을 행한다. 여기서, 본 발명에서는 기판(85)의 재료를 ZnO계열의 바리스터로 하였기 때문에 그 바리스터의 반도체 성질에 의해 도금 진행시 재료 자체가 도전성으로 변한다. 그에 따라, 캐비티(90)의 내측면이 전체적으로 Ag도금된다. 그 Ag도금에 의해 반사판(94)이 형성된다. 상술한 설명에서 Ag도금은 하나의 예일 뿐, 반사율이 높은 다른 재료가 있다면 그 재료를 사용하여도 된다. 이와 같이 표면이 도금되는 재질의 세라믹(즉, ZnO계열의 바리스터 재질)의 캐비티(90)에 Ag도금을 하여 반사판(94)을 형성시킴으로써, 기존 반도체 패키지의 반사판 형성에 사용되는 공정 및 도전성 페이스트를 제거하게 되어 공수 절감 및 작업 효율 향상을 도모할 수 있게 된다.

마지막으로, 그 반사판(94)이 형성된 후에는 레이저 머신(도시 생략)을 이용하여 그 반사판(94) 표면의 마킹 영역 또는 스크라이빙 영역(96)을 마킹 또는 스크라이빙한다. 상기 레이저 머신(도시 생략)에는 마킹 또는 스크라이빙을 함에 따라 발생되는 찌꺼기 제거 및 세척까지 할 수 있는 구성(도시 생략)이 갖추어진 것으로 한다. 그에 따라, 상호 분리된 두 개의 전극면(93, 95)(패턴 전극면)이 형성되는데, 예를 들어 상기 전극면(93)을 애노드 전극을 위한 면이라 하고, 상기 전극 면(95)을 캐소드 전극을 위한 면이라고 할 수 있다. 상기 상호 분리된 두 개의 전극면(93, 95)은 얼마든지 원하는 모양으로 격리시킬 수 있다. 그리고, 그 각각의 전극면(93, 95)의 저면은 대향하고 있는 비어 홀(74a, 74b)의 상면 개구부와 밀착하고 있기 때문에 그 각각의 전극면(93, 95)은 비어 홀(74a 74b)에 충전되어 있는 도전 물질(74)과 밀착된다.

그리고, 도시하지 않았으나, LED칩을 그 캐비티(90)내에 실장하고서 와이어(도시 생략)을 통해 상기 두개의 전극면(93, 95)과 전기적으로 연결시킨다.

이와 같이 하면, 종래에 비해 반사판(94)과 패턴 전극면(93, 95)이 일체화되는 형상이고, 도 8에서와 같이 캐비티(90)의 에지 부분이 말끔하게 처리되어 종래에 비해 빛 손실율이 없게 되어 광 효율이 향상된다.

본 발명의 다른 실시예의 제조공정은 상술한 도 4a 내지 도 6b까지의 공정을 그대로 따르고, 그 이후의 공정에서 차이난다. 그래서, 차이나는 공정에 대해서만 설명한다.

즉, 도 6b에서와 같이 기판(85)의 상면에 테이퍼진 캐비티(90)가 형성되고 기판(85)의 저면에는 바닥 전극(91, 92)이 형성되며 그 캐비티(90)의 저면과 바닥 전극(91, 92) 사이에는 도전 물질(74)이 상호 이격된 각각의 비어 홀(74a, 74b)내에 충전되어 있는 상태에서, 우선 도 9에서와 같이 캐비티(90)의 저면에 절연물 질(98)을 패터닝한다. 다시 말해서, 그 절연물질(98)은 어느 한 비어 홀(74a 또는 74b; 도 9에서는 74a)의 상단 개구부를 원형으로 감싸는 모양으로 그 비어 홀(74a)의 상단 개구부의 직경보다 큰 직경으로 형성된다.

여기서, 상기 절연물질(98)은 기판과의 밀착성이 뛰어나고 도금시 도금액에 의한 침식이 일어나지 않으며 LED칩(도시 생략)에서 발광되는 빛에 따른 색 구현에 영향을 주지 않는 재료이면 된다.

그리고 나서, 도 10에서와 같이 그 캐비티(90)의 내측면에 반사율이 높은 Ag도금을 행한다. 여기서, 본 발명에서는 기판(85)의 재료를 ZnO계열의 바리스터로 하였기 때문에 그 바리스터의 반도체 성질에 의해 도금 진행시 재료 자체가 도전성으로 변한다. 그에 따라, 캐비티(90)의 내에서 절연 물질(98)이 패터닝된 영역을 제외한 나머지 영역이 Ag도금된다. 그 Ag도금에 의해 반사판(94)이 형성될 뿐만 아니라 그 반사판(94)에서 패턴 전극면(캐소드 전극면, 애노드 전극면)이 상호 분리되어 형성된다.

상술한 본 발명의 다른 실시예에 의해서도 종래에 비해 반사판(94)과 패턴 전극면(93, 95)이 일체화되는 형상이고, 도 8에서와 같이 캐비티(90)의 에지 부분이 말끔하게 처리되어 종래에 비해 빛 손실율이 없게 되어 광 효율이 향상된다.

그리고, 상술한 본 발명의 다른 실시예에서도 역시 기존 반도체 패키지에서 사용되는 반사판 형성에 사용되는 공정 및 도전성 페이스트를 제거하게 되어 공수 절감 및 작업 효율 향상을 도모할 수 있게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

이상 상세히 설명한 바와 같이 본 발명에 따르면 다음과 같은 효과가 있다.

첫째, 종래에는 세라믹 기판을 제조하고 그 세라믹 기판의 경사면에 도전성 물질을 인쇄한 후 도금하여 반사판을 형성시켰으나, 본 발명에서는 ZnO계열의 바리스터 재질의 기판의 경사면에 도금만 하면 반사판이 형성되므로, 비용 및 공수를 절감하고 작업 효율이 향상된다.

둘째, 종래에는 소성시 하부 기판의 전극 재료가 확산하여 반사판과 접촉되어 쇼트불량이 발생할 확률이 높은데, 본 발명에서는 쇼트불량의 발생 가능성이 없어지게 된다.

셋째, 종래에는 반사판과 패턴 전극(애노드 전극, 캐소드 전극) 사이에 절연을 위해 이격을 두어서 그 이격된 부위로 빛의 손실이 발생되지만, 본 발명에서는 반사판과 패턴 전극 사이의 이격이 없기 때문에 빛의 손실이 없어 광 효율이 증대된다.

넷째, 종래에는 하부 기판과 상부 기판을 적층시 압력의 편차발생으로 계면에서 벌어짐(delamination) 현상이 발생되어 제품의 강도 저하 및 빛의 손실이 발생되었는데, 본 발명은 여러장의 시트를 적층한 후에 기계적으로 원하는 모양으로 시트를 갈아서 제거하기 때문에 벌어짐(delamination) 발생의 가능성이 매우 적다.

다섯째, 본 발명은 ZnO계열의 재료를 기판으로 사용하기 때문에 종래의 LTCC보다 열전도가 우수하여 칩의 효율이 높아지고 수명이 연장된다.

Claims

상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 제 1과정;

상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성하는 제 2과정; 및

상기 반사판의 소정 부위를 가공하여 상기 반사판에 제 1 및 제 2패턴 전극면을 형성하되, 상기 제 1 및 제 2패턴 전극면을 상호 분리되게 형성하는 제 3과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
청구항 1에 있어서,

상기 제 1과정에서, 상기 기판을, ZnO계열의 바리스터 재질로 하는 것을 특징으로 하는 반도체 패키지의 제조방법.
청구항 2에 있어서,

상기 제 2과정은, Ag도금을 행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
청구항 3에 있어서,

상기 제 3과정은, 상기 반사판을 레이저를 이용하여 마킹 또는 스크라이빙함에 의해 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 제 1과정;

상기 캐비티의 내부면에서 제 1패턴 전극면이 형성될 영역의 주변에 절연재를 형성하는 제 2과정; 및

상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성함과 더불어 상기 반사판에 제 1 및 제 2패턴 전극면을 형성하되, 상기 제 1 및 제 2패턴 전극면을 상기 절연재에 의해 상호 분리되게 형성하는 제 3과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
청구항 5에 있어서,

상기 제 1과정에서, 상기 기판을, ZnO계열의 바리스터 재질로 하는 것을 특징으로 하는 반도체 패키지의 제조방법.
청구항 6에 있어서,

상기 제 3과정은, Ag도금을 행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 과정;

상기 캐비티와 상기 기판의 저면 사이에 상호 이격된 제 1 및 제 2도전 경로를 형성하는 과정;

상기 기판의 저면에 제 1 및 제 2바닥전극을 상호 분리되게 형성하되, 상기 제 1바닥전극이 상기 제 1도전 경로의 일면과 연결되고 상기 제 2바닥전극이 상기 제 2도전 경로의 일면과 연결되게 형성하는 과정;

상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성하는 과정; 및

상기 반사판의 소정 부위를 가공하여 상기 반사판에 제 1 및 제 2패턴 전극면을 상호 분리되게 형성하되, 상기 제 1패턴 전극면이 상기 제 1도전 경로의 타면과 연결되고 상기 제 2패턴 전극면이 상기 제 2도전 경로의 타면과 연결되게 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
상면에 테이퍼진 캐비티가 형성된 기판을 제조하는 과정;

상기 캐비티와 상기 기판의 저면 사이에 상호 이격된 제 1 및 제 2도전 경로를 형성하는 과정;

상기 기판의 저면에 제 1 및 제 2바닥전극을 상호 분리되게 형성하되, 상기 제 1바닥전극이 상기 제 1도전 경로의 일면과 연결되고 상기 제 2바닥전극이 상기 제 2도전 경로의 일면과 연결되게 형성하는 과정;

상기 캐비티의 내부면에서 제 1패턴 전극면이 형성될 영역의 주변에 절연재를 형성하는 과정; 및

상기 캐비티의 내부면을 따라 소정두께로 도금하여 반사판을 형성함과 더불어 상기 반사판에 제 1 및 제 2패턴 전극면을 상기 절연재에 의해상호 분리되게 형 성하되, 상기 제 1패턴 전극면이 상기 제 1도전 경로의 타면과 연결되고 상기 제 2패턴 전극면이 상기 제 2도전 경로의 타면과 연결되게 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
청구항 1 내지 청구항 9중의 어느 한 항에 기재된 제조방법에 의해 제조된 것을 특징으로 하는 반도체 패키지.
상면에 테이퍼진 캐비티가 형성된 기판; 및

상기 캐비티의 내부면을 따라 소정두께로 도금되어 형성되되, 레이저에 의한 제 1 및 제 2패턴 전극면이 상호 분리되게 형성된 반사판을 포함하는 것을 특징으로 하는 반도체 패키지.
상면에 테이퍼진 캐비티가 형성된 기판; 및

상기 캐비티의 내부면을 따라 소정두께로 도금되어 형성되되, 절연재에 의해 상호 분리된 제 1 및 제 2패턴 전극면이 함께 형성된 반사판을 포함하는 것을 특징으로 하는 반도체 패키지.
청구항 11 또는 청구항 12에 있어서,

상기 기판은, ZnO계열의 바리스터 재질로 이루어진 것을 특징으로 하는 반도체 패키지.
청구항 11 또는 청구항 12에 있어서,

상기 기판의 저면에는 상호 이격된 제 1 및 제 2바닥 전극이 추가로 형성되고, 상기 제 1바닥 전극은 도전 경로를 통해 상기 제 1패턴 전극면과 연결되고 상기 제 2바닥 전극은 도전 경로를 통해 상기 제 2패턴 전극면과 연결된 것을 특징으로 하는 반도체 패키지.