KR100826694B1 - 메모리 셀 구조체 - Google Patents
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Abstract
메모리 셀 구조체는 평탄한 반도체 기판을 포함한다. 깊은 트렌치가 반도체 기판 내에 있다. 깊은 트렌치는 복수의 측벽 및 하나의 바닥을 갖는다. 저장 커패시터는 깊은 트렌치의 바닥에 있다. 수직 트랜지스터는 저장 커패시터 위 깊은 트렌치의 적어도 하나의 측벽까지 아래로 연장된다. 트랜지스터는 깊은 트렌치에 인접하는 기판의 평면 내에서 연장하는 소스 확산부를 갖는다. 격리부는 수직 트렌지스터에 대향하는 깊은 트렌치의 적어도 하나의 다른 측벽까지 아래로 연장된다. 게이트 도전체는 깊은 트렌치 내에 연장한다. 얕은 트렌치 격리부 영역들은 수직 트랜지스터가 연장되는 측벽을 가로지르는 방향으로 기판 표면을 따라 연장된다. 워드라인은 깊은 트렌치 위로 연장하고 게이트 도전체에 연결된다. 비트라인은 기판의 표면 위로 연장하고 얕은 트렌치 격리부 영역들 사이의 소스 확산부에 접촉된다.
Description
본 발명은 반도체 메모리 구조 및 반도체 메모리 구조를 형성하기 위한 프로세스에 관한 것이다.
DRAM 기술에서의 현재 경향은 최소 배선 폭(minimum feature size) F의 감소 및 더 작은 셀 레이아웃(cell layouts)을 추구하는 방향으로 끊임없이 진행되고 있다. 또한 이에 따라서 어레이(array) 밀도가 계속 증가한다. 증가하는 어레이 밀도뿐만 아니라 감소되는 메모리 구조의 크기는 메모리 구조의 제조 및 메모리 구조의 작동에 문제가 될 수 있다. 다양한 구조 및 방법이 더 작고 더 조밀한 메모리 셀 구조체와 관련된 제조 및 작동의 문제점을 해결하기 위해 제안되어 왔다.
본 발명은 메모리 셀 구조체를 제공한다. 메모리 셀 구조체는 평탄면 반도체 기판을 포함한다. 반도체 기판 내에 깊은 트렌치(deep trench)를 배치한다. 깊은 트렌치는 다수의 측벽과 바닥을 가진다. 깊은 트렌치의 바닥에 저장 커패시터(storage capacitor)를 배치한다. 수직 트랜지스터(vertical transistor)를 저장 커패시터 위의 깊은 트렌치의 적어도 하나의 측벽까지 아래로 연장한다. 트랜지스터는 상부 소스/드레인 확산부(source/drain diffusion)와 깊은 트렌치에 인접하는 기판의 평면 내에서 연장하는 하부 소스/드레인 확산부를 갖는다. 격리부(isolation) 영역을 수직 트랜지스터에 대향하는 깊은 트렌치의 적어도 하나의 다른 측벽까지 아래로 연장한다. 얕은 트렌치 격리부 영역들(shallow trench isolation regions)을 수직 트랜지스터가 연장하는 측벽을 가로지르는 방향으로 기판의 표면을 따라 연장한다. 게이트 도전체(gate conductor)는 깊은 트렌치 내에서 연장한다. 워드라인(wordline)은 깊은 트렌치 위로 연장하고 게이트 도전체에 연결한다. 비트라인(bitline)은 얕은 트렌치 격리부 영역들 사이에 있는 소스 확산부에 대한 콘택트(contact)를 갖는 기판의 표면 위로 연장한다.
또한, 본 발명은 메모리 셀 구조체를 형성하기 위한 공정을 제공한다. 평탄한 반도체 기판 내에 다수의 측벽을 갖는 깊은 트렌치를 형성한다. 저장 커패시터를 깊은 트렌치의 바닥에 형성한다. 수직 트랜지스터를 저장 커패시터 위에 형성된 깊은 트렌치의 적어도 하나의 측벽까지 아래로 연장하도록 형성한다. 깊은 트렌치에 인접하는 기판의 평면 내에서 연장하는 상부 소스/드레인 확산부와 하부 소스/드레인 확산부를 갖도록 트랜지스터를 형성한다. 수직 트렌지스터에 대향하는 깊은 트렌치의 적어도 하나의 다른 측벽까지 아래로 연장하도록 격리부 영역들을 형성한다. 수직 트랜지스터가 연장하는 측벽을 가로지르는 방향으로 기판의 표면을 따라 연장하도록 얕은 트렌치 격리부 영역들을 형성한다. 깊은 트렌치 내에 연장하도록 게이트 도전체를 형성한다. 깊은 트렌치 위로 연장하여 그리고 게이트 도전체에 연결되도록 워드라인을 형성한다. 얕은 트렌치 격리부 영역들 사이에 있는 소스 확산부에 대한 콘택트를 갖는 접촉하는 기판의 표면 위에 연장하도록 비트라인을 형성한다.
본 발명의 또 다른 목적 및 이점은 후속하는 상세한 설명으로부터 당업자에게 쉽게 명백해질 것이며, 상세한 설명은 본 발명을 실시하기 위해 의도된 최선의 형태를 간단하게 예시함으로써 본 발명의 바람직한 실시예만을 나타내고 기술한다. 알 수 있듯이, 본 발명은 또 다른 실시예가 가능하고, 몇몇의 상세한 점은 본 발명을 벗어나지 않으면서 여러 가지 명백한 측면에서 수정이 가능하다. 따라서, 본 도면과 상세한 설명은 본질적으로 예시적인 것으로 간주되며 제한적인 것이 아니다.
위에서 언급한 본 발명의 목적 및 이점은 첨부된 도면과 관련하여 고려될 때 좀 더 명확히 이해될 것이다.
도 1, 2 및 3은 본 발명에 따른 메모리 어레이 구조의 두 가지 실시예의 평면도를 나타낸다.
도 4는 본 발명에 따른 메모리 셀 레이아웃에 대한 실시예의 평면도를 나타 낸다.
도 5는 본 발명에 따른 메모리 셀 구조체의 또 다른 실시예의 단면도를 나타낸다.
도 6a-f, 7a-f, 8a-f, 9a-f 및 10a-f는 본 발명에 따른 메모리 구조를 형성하기 위한 공정의 또 다른 실시예의 다양한 단계에서 본 발명에 따른 메모리 구조의 추가적인 실시예의 단면도를 나타낸다.
위에서 언급한 바와 같이, 메모리 구조는 더욱 소형으로 개발되고 있다. 이런 추세에 따라, 메모리 셀은 8F2 보다 더 큰 밀도를 갖도록 구상되고 있으며, 여기서 F는 위에서 언급한 바와 같이 최소 배선 폭이다. 필요로 하는 어레이 밀도가 계속 증가함에 따라, F=150 nm 및 더 작은 치수를 위한 최근의 평면 MOSFET 셀의 축소 가능성(scalability)은 원칙적인 문제를 직면하고 있다. 셀 MOSFET의 축소 가능성과 관련된 큰 문제는 오프-전류(off-current) 목적을 만족시키기 위해 필요한 P-웰(well)의 도핑 농도를 증가시켜야 한다는 것이다.
증가된 어레이 웰 도핑 농도는 어레이 접합 누설을 눈에 띄게 증가시킬 수 있다. 이는 유지(retention) 시간을 떨어뜨린다. 수직 MOSFET의 채널 길이가 그라운드룰(groundrule)로부터 분리되어 있기 때문에, 셀 MOSFET와 관련된 축소 가능성 문제는 어레이 내 수직 MOSFET 액세스 트랜지스터쪽으로 치우치는 경향이 있다.
깊은 트렌치(deep trench: DT) 저장 커패시터 기술에 대한 아주 깊은 지식과 경험이 있는 한, 그라운드룰이 더 작아지고 셀 레이아웃이 더 조밀해 짐에 따라 약 35fF 정도의 충분한 DT 저장 캐패시턴스를 얻는 능력이 도전받고 있다. 충분한 저장 커패시턴스를 얻는 데 있어서 어려운 점 하나는 몇몇의 요소 때문에 기인한다. 첫째, 노드 유전체(node dielectric) 두께의 축소 가능성에 제한이 있다. 둘째, 깊은 트렌치의 에칭 깊이에 제한이 있다. 셋째, 커패시턴스 면적 감소는 그라운드룰 감소 또는 축소(scaling) 및 8F2이 아니라 6F2 및 7F2과 같은 보다 조밀한 셀 레이아웃을 야기할 수 있다.
보다 조밀한 메모리 구조의 제조와 관련된 문제점은 더 작은 저장 트렌치 개구부에 의해 유발된 반응성 이온 에칭(RIE)의 지체 효과(a lag effect)를 포함한다. 이 지체는 깊은 트렌치를 적당히 에칭하는 것을 어렵게 할 수 있다.
또한, 트렌치가 깊어질수록 전형적으로 종횡비는 증가한다. 즉, 트렌치의 단면적도 증가하지는 않는다는 것이다. 약 50:1 보다 큰 종횡비를 갖는 것과 같이 아주 큰 종횡비 트렌치를 충진하는 것 또한 많은 문제점을 제공한다. 더욱이, 과감하게 축소된 깊은 트렌치 커패시터와 관련된 종횡비가 커질수록 직렬 저항의 증가를 초래할 수 있다. 증가된 저항은 주어진 시간 윈도우 내에 신호 전개 감소를 초래한다.
상기한 문제점은 약 1 × 1 F의 깊은 트렌치 개구부를 갖는 작동하는 6F2 DRAM 셀의 제조를 어렵게 할 수 있다. 이와 같은 맥락에서, 커패시턴스 및 저항과 관련된 상기 문제점은 120nm 세대에서 극복되지 못할 수 있다.
본 발명은 신호 전개 악화를 방지하기에 충분한 커패시턴스와 감소된 직렬 저항을 만드는 트렌치 저장 커패시터, 수직 액세스 트랜지스터, 고밀도, 예를 들면 8F2 보다 밀집한 레이아웃을 갖는 DRAM 셀에 대한 필요성을 인식한다. 본 발명은 적절한 커패시턴스, 감소된 저항 및 제작의 용이성을 위해, 예를 들어 1 x 2 정도의, 큰 크기의 깊은 트렌치 커패시터를 갖는 셀 레이아웃을 제공하는데 이용될 수 있다.
수직 MOSFET들을 사용하는 몇몇 기존의 DRAM 셀들이 오늘날까지 사용되고 있는 통상의 평면 디자인에 비해 상당한 축소 가능성 잇점을 제공함에도 불구하고 여전히 개선의 여지가 남아 있다. 예를 들면, 수직 MOSFET와 트렌치 저장 커패시터를 사용하는 DRAM 셀의 경우, 한 쌍의 비트를 액세스하기 위해 일반적으로 하나의 비트라인 콘택트를 이용할 수 있다. 한 쌍의 비트는 하나의 공통 실리콘 활성 영역(AA)를 공유할 수 있다. 이러한 유형의 셀에 있어서, 2개의 백-투-백(back-to-back) 수직 MOSFET들 사이의 동적 커플링은 전하 펌핑 효과 및 신호의 손실을 초래할 수 있다.
모델링은 동일한 AA를 공유하는 인접 셀의 저장 노드가 대향하는 셀의 붕괴 채널 반전층(collapsing channel inversion layer)으로부터 P-웰 내로 펌핑된 전자들을 수집할 수 있음을 보여줘 왔다. 이러한 커플링 효과는 치수가 줄어들수록 두드러진다. 이와 관련하여, 모델링 투영은 100 nm 이하의 축소 가능성은 인접 셀들 간의 커플링으로 인한 동적 전하 손실 때문에 문제가 있음을 나타낸다. 다른 이점들 중에서도, 본 발명은 인접하는 수직 MOSFET들 간의 동적 커플링 효과에 대한 해결책을 제공하여, 100 nm 미만의 최소 배선 폭까지 축소 가능성를 확대한다.
상술한 전하 펌핑 문제점 외에, 공지된 고밀도 DRAM 셀 디자인은 또한 실리콘 활성 영역의 크기 편차로 인한 임계(threshold) 전압 편차라는 문제점을 안고 있다. 이러한 편차는 다양한 마스킹 레벨들 사이의 중첩(overlay) 또는 정렬 오차를 야기하고, 이들 마스킹 레벨에 의해 형성된 피처의 치수 편차도 야기할 수 있다. 본 발명에 따른 DRAM 셀은 어떠한 중첩 공차와도 무관한 치수를 갖는 실리콘 활성 영역 영역을 이용하므로, 임계 전압 분포가 상당히 좁아진다. 좁아진 임계 전압 분포는 본 발명에 따른 DRAM 셀이 증대된 저장 전하 및 보다 우수한 수율을 가질 수 있게 한다.
또한, 본 발명은 워드라인 방향의 얕은 트렌치 격리부(shallow trench isolation:STI) 영역과 비트라인 방향의 깊은 트렌치 저장 커패시터를 이용해서 활성 영역을 한정하는 새로운 격리부 구조를 제공한다.
과도하게 축소된 DRAM 셀이 갖는 또 하나의 문제점은 STI 영역의 증가된 종횡(aspect)(또는 높이-대-폭)비이다. 종횡비는 스트랩(strap)을 절단하여 스트랩 간의 셀-투-셀(cell-to-cell) 누설을 방지하기에 충분할 정도로 STI 영역이 깊어야 한다는 전형적인 요구 때문에, 특히 어레이 내의 수직 MOSFET들과 관련이 있을 수 있다. 전형적으로, STI의 깊이는 수직 MOSFET들의 스트랩들을 격리시키도록 위해서 최소한 500 nm 일 것이 요구된다. 패드 층의 두께가 포함된다면, 100 nm 세대는 약 7:1의 STI 종횡비가 예상된다. 본 발명에 따른 DRAM 셀의 어레이에서 정의된 STI 영역의 형상은 통상적인 1 F 크기 대신, 2 최소 배선폭(즉 2 F)을 이용한다. 또한, 본 발명은 블록(blocks)보다는 오히려 격리 스트립(strip)을 이용하므로, 본원에 개시된 어레이 STI 디자인은 매우 리소 친화적(litho friendly)이다. 따라서, 본 발명에 따른 어레이 영역에서의 STI 종횡비는 통상의 기술에서 기대하는 것의 절반일 수 있다.
본 발명에 의해 해결되는 또 하나의 문제는 접힌 비트라인 레이아웃을 갖는 조밀한(즉 8F2 미만의) DRAM 셀을 달성하는 데 있어서의 어려움과 관련있다. 본 발명은 3F 비트라인 비트 피치 때문에 수직으로 접힌 비트라인 구조를 허용한다.
본 발명에 따른 메모리 셀의 또 다른 특징은 깊은 트렌치 내의 스트랩과 게이트 도전체를 절단하기 위한 별도의 마스크(종종 컷 마스크(cut mask)로 지칭됨)가 필요없다는 것이다. 오히려, 본 발명은 워드라인 도전체 및 스트랩과 게이트 도전체를 위한 격리 절단을 제공하는 이중 역할을 할 수 있는 새로운 워드라인 기술을 이용할 수 있다.
상기 및 다른 문제점을 해결하기 위해, 본 발명은 수직 MOSFET과 대형 깊은 트렌치 커패시터를 사용하는 DRAM 셀 디자인을 포함한다. 본 발명의 이점 가운데 하나는 6F2 정도로 조밀한, 즉, F=100 nm 이하까지 스케일 가능한 밀도가 높은 셀을 제공한다는 것이다. 또한, 본 발명은 인접한 셀의 작용으로 인한 동적 누설이 제거된다. 이것은 비트라인 콘택트 당 하나의 비트를 사용함으로써 달성될 수 있다.
본 발명은 또한, 중첩 편차(overlay variation)와 무관한 활성 영역(AA)의 크기 때문에 매우 좁은 Vt 분포를 허용한다. 또한, 본 발명은 STI와 깊은 저장 트렌치의 인접성이 제공하는 신규한 격리부 구조 및 공정을 포함한다. 또한, 본 발명은 큰 저장 커패시턴스, 감소된 저항 및 제작의 용이성을 위한 큰 DT(1 x 2) 사이즈를 제공한다.
또한, 상기한 바와 같이, 본 발명은 수직으로 접힌 구조를 허용하는 3F 비트라인 피치를 제공한다. 본 발명에 따르면, 워드라인이 이중 역할(도전체 및 격리)을 하기 때문에 GC/스트랩 DT 절단 마스크를 사용하지 않을 수 있다. 본 발명은 또한 독립적인 어레이 및 서포트(support) 게이트 산화를 제공한다.
일반적으로, 본 발명에 따른 메모리 셀은 평탄한 반도체 기판 및 이 반도체 기판 내의 깊은 트렌치를 포함한다. 이 깊은 트렌치는 복수의 측벽과 바닥을 가지며, 상술한 치수를 가질 수 있다.
상기 깊은 트렌치의 바닥에 저장 커패시터를 배치한다. 수직 트랜지스터를 저장 커패시터 위의 깊은 트렌치의 적어도 하나의 측벽까지 아래로 연장한다. 트랜지스터는 깊은 트렌치에 인접한 기판의 평면 내에서 연장되는 소스 확산부를 갖는다. 수직 트랜지스터에 대향하는 깊은 트렌치의 적어도 하나의 다른 쪽 측벽까지 아래로 격리를 연장한다. 게이트 도전체는 깊은 트렌치 내에서 연장한다.
얕은 트렌치 격리부 영역들은 수직 트랜지스터가 연장되는 측벽을 가로지르는 방향으로 기판의 표면을 따라 연장한다. 워드라인을 깊은 트렌치 위로 연장하고 게이트 도전체에 연결한다. 비트라인은 얕은 트렌치 격리부 영역들 사이에 있는 소스 확산부에 대한 기판의 표면 위로 연장한다.
도 1은 본 발명에 따른 메모리 어레이의 일 실시예를 도시한다. 도 1에 도시된 실시예에서 활성 영역(AA)은 반도체 표면 상에 사선으로 표시된다. 도 1에 도시된 어레이는 2F 피치씩 이격된 워드라인(1)과 3F 피치씩 이격된 비트라인(bitline)(3)을 포함한다. 또한, 도 1에 도시된 구조는 2F ×1F의 치수를 갖는 트렌치를 포함한다. 트렌치는 산화 영역에 의해서 덮여있다. 워드라인(1)은 트렌치 위로 지나가며, 반면 비트라인 콘택트(CB)는 트렌치 사이의 AA 공간에서 만들어진다. 본 발명에 따르면, 그라운드룰(ground rule) "F" 즉 최소 배선 폭은 전형적으로 비트라인 피치 방향보다는 워드라인 피치 방향으로 더 긴 길이를 갖는다. 일례로, F는 비트라인 피치 방향으로 약 135 nm이고 워드라인 피치 방향으로 약 165 nm이다.
또한, 도 1에 도시된 바와 같이, 본 발명에 따른 메모리 셀 구조체는 얕은 트렌치 격리부(shallow trench isolation: STI) 영역(7)을 포함할 수도 있다. 매립형 스트랩 상호접속부(buried strap interconnection)(9)가 깊은 트렌치를 한 쪽 면에 제공한다. 나머지 면들은 격리한다. 트렌치의 한 면(11)은 칼라 산화물(collar oxide)로 격리한다. 나머지 다른 두 면은 얕은 트렌치 격리부(STI)(7)에 의해서 격리한다. 패드 질화물(pad nitride) 영역(13)을 깊은 트렌치의 면 가까이 배치한다.
도 5는 도 1에 도시된 어레이에 포함될 수 있는 메모리 셀 구조체의 실시예의 단면도를 도시한다. 도 5에 도시된 메모리 셀 구조체는 반도체 기판(20) 내에 형성한다. 매립형 N 플레이트(plate)(22)는 기판(20) 내에 배치한다. 깊은 트렌치(deep trenches)(24, 26)는 기판 내에 매립형 N 플레이트에 까지 형성한다.
칼라 산화물(28)를 깊은 트렌치의 측벽상에 형성한다. 칼라 산화물는 칼라 산화물 부분(30)에 의해서 표시된 것처럼 깊은 트렌치의 소정 영역 내에서 거의 전체 깊은 트렌치로 연장할 수 있다. 노드 유전체(32)를 깊은 트렌치 벽과 칼라 산화물 영역(30)의 일부에 제공하고 트렌치의 바닥 부분은 N+ 도핑된 폴리실리콘(polysilicon)(34)으로 충진한다.
이 폴리실리콘 영역 위에는 트렌치 상부 산화물 영역(36)을 배치한다. 매립형 스트랩(buried strap)(37)을 도 5에 도시되어 있는 것처럼 칼라 산화물 영역(30)과 트렌치 상부 산화물(36) 사이에 배치한다. 매립형 스트랩 외부 확산부(38)는 트렌치 상부 산화물 영역과 칼라 영역(30) 일부 근처에 놓는다.
또한, 트렌치 상부 산화물 영역 위에 위치한 깊은 트렌치의 일부도 N+ 도핑된 폴리실리콘(40)으로 충진하는데, 이 폴리실리콘(40)은 게이트 도전체의 역할을 한다. 게이트 산화물(42)를 N+ 도핑된 폴리실리콘(40) 영역과 깊은 트렌치의 벽 사이에 제공한다.
수직 MOSFET의 채널을 위한 P-타입 채널 도핑 프로파일(P-type channel doping profile)(VA/P) 영역(44)은 N+ 도핑된 폴리실리콘 영역(40)의 바닥 수준까지 아래로 깊은 트렌치 일부 옆에 배치한다. N+ (XA/N+) 영역(46)은, 비트라인 콘택트 확산부을 정의하는데, 도 5에 도시되어 있는 깊은 트렌치 영역 옆에 있는 VA/P 영역(44)의 상부에 놓여있다. 반면, XA 영역(48)은 도 5에 도시된 실시예에서 두 개의 깊은 트렌치(24, 26) 사이의 VA/P 영역의 상부에 놓여있다.
도 5에 도시된 구조는 고밀도 플라즈마(high desity plasma:HEP) 산화물 영역(50)을 포함한다. HDP 공정이 종래의 CVD 산화물에 비해 높은 종횡비 영역을 우수하게 충진하기 때문에 전형적으로 이용한다. 텅스텐과 실리콘 영역(52)은 깊은 트렌치의 상부 위에 놓여있다. 텅스텐과 폴리실리콘 영역(52)의 상부와 옆에는 Si3N4 영역(54)을 배치한다. 질화물 라이너(nitride liner)(56)는 HDP 산화물 영역(50) 위에 놓여있다. 질화물 라이너(56)는 Si3N4 영역(54)의 상부에 놓여있을 뿐만 아니라, 텅스텐과 폴리실리콘 및 Si3N4 영역(54) 옆에 있는 질화물 스페이서/측벽 산화물 영역(58)에 합해진다.
보로포스포실리케이트 유리(borophosphosilicate glass:BPSG) 영역(60)을 질화물 라이너의 상부에 배치한다. BPSG 및 질화물/측벽 산화물 영역(58)의 상부에는 테트라에틸 오소실리케이트(tetraethyl orthosilicate:TEOS) 층(62)을 배치한다.
콘택트-투-비트라인(contact-to-bitline)(CB) 폴리실리콘 영역(64)은 비트라인 콘택트 확산부(XA) 및 비트라인 금속부 (MO)(68) 사이에 스터드를 제공하는데, TEOS 및 BPSG 층을 통해서 XA 영역(48, 46)까지 연장되어 있다. CB TEOS 라이너 영역(66)은 CB 폴리실리콘 영역(64)을 둘러싸고 있다. 비트 라인 금속부/금속 레벨 0(M0)(68)은 CB 폴리실리콘 및 CB TEOS 라이너 영역(64, 66) 뿐만 아니라 TEOS 층(62) 일부의 상부에 배치한다.
도 6a-6f, 7a-7f, 8a-8f, 9a-9f 및 10a-10d는 본 발명에 따른 메모리 셀 구조체의 실시예를 형성하기 위한 공정 실시예의 다양한 단계를 나타낸다. 이러한 단계에 따라서, 도 6a는 매립형 N 플레이트(70)가 형성되어 있는 반도체 기판의 일부를 나타낸다. 깊은 트렌치(72, 74)는 기판을 통해서 매립형 N 플레이트 영역(70) 안으로 형성한다. 칼라 영역(76)을 깊은 트렌치의 측벽에 제공한다. 칼라 영역은 실리콘의 국부적 산화(local oxidation)(LOCOS) 또는 증착(deposition) 및 비등방성 에칭(anisotropic etching)에 의해서 형성할 수 있다. 질화물 패드 영역(78)을 깊은 트렌치(72, 74)의 위를 제외한 반도체 기판 위에 형성한다.
다음으로, 도 6b에 도시되어 있듯이, 노드 유전체 영역(80)을 칼라 영역(76) 및 칼라 영역(76)에 덮히지 않은 깊은 트렌치(72, 74)에 표면에 증착한다. 전형적으로, 노드 유전체는 질화물이다. 노드 유전체의 증착 후에, 노드 유전체를 재산화한다. 다음으로, 노드 유전체(80)의 증착 후에 깊은 트렌치를 N+ 도핑된 폴리실리콘으로 충진한다.
이어서, 전체 구조를 평탄화하고 폴리실리콘을 도 6b에 도시되어 있는 레벨까지 에칭한다. 그런 다음, 다결정 실리콘의 상부를 산화한다. 전형적으로, 폴리실리콘 박막의 위쪽 약 3 nm를 산화시켜 산화물 영역(82)을 형성할 수 있다.
도 6c에 도시되어 있듯이, 다음으로 질화물 라이너(84)를 깊은 트렌치의 안쪽 뿐만 아니라 반도체 표면 상에 증착할 수 있다. 일 실시예에 따르면, 노드 라이너는 약 4 nm의 두께이지만 적당한 다른 두께로 형성할 수 있다. 질화물 라이너의 위에 진성(intrinsic) 폴리실리콘 층을 증착한다. 진성 폴리실리콘 층은 약 15 내지 약 20 nm의 두께를 갖는다.
단면 매립형 스트랩 및 특히 트렌치의 적어도 한 측벽을 격리한 채 깊은 트렌치의 다른 한 측벽을 따라서 스트랩을 형성하는 특징은 IBM의 문서 번호 FIS-99-0290에 좀더 자세하게 묘사되어 있다.
진성 폴리실리콘 층의 증착 후에, 도 6d에 묘사되어 있는 바와 같이 주입(implant)을 실시한다. 주입은 반도체 기판에 대해서 경사를 가질 수 있다. 이용하는 이온은 BF2일 수 있다. 약 20KeV에서 약 1×1014 BF2 이온을 이용할 수 있다. 다른 이온 종도 다른 공정 파라미터(parameter)를 이용하여 대용으로 또는 추가적으로 주입될 수 있다.
다음으로, 폴리실리콘 층의 진성 부분을 도핑된 폴리실리콘 영역을 남겨놓고 에칭할 수 있다. 에칭은 NH4OH를 이용하여 실시할 수 있다. 에칭 후의 구조가 도 6e에 도시되어 있다.
진성 폴리실리콘의 에칭 후에, 질화물 라이너 및 노드 유전체의 노출된 부분을 에칭할 수 있다. 이 에칭은 HF와 글리세롤(glycerol)을 이용하여 실시할 수 있다. 다음으로, 남아있는 폴리실리콘 층은 NH4OH를 이용해서 에칭할 수 있다. 이어서, 노출된 칼라의 일부를 에칭할 수 있다. 이 에칭은 트렌치 내의 N+ 도핑된 폴리실리콘과 실리콘 측벽 사이에 있는 칼라에 디봇(divot)을 형성한다. 칼라 에칭은 BHF를 이용하여 실시할 수 있다. 도 6f는 에칭 후의 구조를 나타낸다.
도 7a에 나타나 있듯이, 다음으로 스트랩 폴리실리콘(86) 층을 구조의 노출된 모든 면에 증착할 수 있다. 증착된 폴리실리콘은 위에서 언급한 디봇을 충진한다. 다음으로, 폴리실리콘과 계면 질화물(interfacial nitride)의 등방성 에칭(isotropic etching)이 디봇 내의 폴리실리콘의 작은 영역을 남겨놓고 실시될 수 있다. 폴리실리콘 에칭은 습식 에칭을 이용하여 실시될 수 있다. 도 7b는 폴리실리콘 에칭과 인터페이셜 질화물 에칭 후의 구조를 나타낸다. 도 7b에 나타나 있듯이, 폴리실리콘과 질화물의 에칭 후에, 매립형 스트랩(88)은 트렌치 아래 중간 부분의 칼라 영역 위에 남아있다.
다음으로, 어레이 희생 산화물 층(88)을 도 7c에 도시되어 있는 것처럼 구조의 실리콘 표면에 형성할 수 있다.
희생 산화물 영역(88) 형성 후에, 패드 질화물 및 질화물 층 영역을 제거할 수 있다. 이때, N+ 비트라인 콘택트 확산부(XA) 주입(implant) 영역(90)이 형성될 수 있다. 도 7d는 결과적인 구조를 나타낸다.
XA 주입 영역(90) 형성 후에, 트렌치 상부 산화물 영역(92) 및 고 밀도 플라즈마(HDP) 산화물 영역(93)을 형성할 수 있다. HDP 산화물도 희생 산화물 층(88) 상에 증착할 수 있다. 도 7e는 결과적인 구조를 도시한다.
다음으로, 수평면 상에 형성된 HDP 산화물의 상당 부분을 남겨놓고 트렌치 측벽 산화물을 제거할 수 있고, 트렌치 게이트 산화를 실시할 수 있다. 이 트렌치 게이트 산화는 고속 열 산화 공정(rapid thermal oxidation process)을 이용하여 실시할 수 있다. 이때, 매립형 스트랩의 외부 확산을 실시하여 매립형 스트랩 외부 확산 영역(94)를 형성할 수 있다. 또한, 어레이 N+ 도핑된 폴리실리콘을 증착하고 평탄화하여 폴리실리콘 영역(96)을 형성한다. 도 7f는 결과적인 구조를 나타낸다.
이 단계에서, 패드 질화물 층(98)을 증착하여 도 8a에 도시되어 있는 구조를 형성할 수 있다. 패드 질화물 층(98)을 형성한 후, 활성 영역 TEOS 층(100)을 패드 질화물 층 위에 증착할 수 있고 활성 영역 포토레지스트 층(102)을 증착할 수 있다. 이 레지스트를 패턴하고 활성 영역은 활성 영역 TEOS 층(100)을 통해서 기판까지 에칭한다. 도 8b는 결과적인 구조를 나타낸다.
활성 영역의 에칭 후에, 활성 영역 산화를 실시하여 기판에 에칭된 활성 영역(103)의 표면상에 활성 영역 산화물(104)를 형성할 수 있다. HDP 산화물 층(106)을 기판에 에칭된 활성 영역(103) 내에 증착할 수 있다. 이어서, 산화물을 평탄화하고 활성 영역 레지스트를 에칭할 수 있다. 도 8c는 결과적 구조를 나타낸다.
활성 영역 레지스트를 제거한 후, 질화물 영역(98)을 증착된 구조 및 질화물 에칭 차단 층(108)으로부터 제거할 수 있다. 도 8d는 이 단계에 있어서의 구조를 나타낸다. 다음으로, 에칭 서포트 마스크(etch support mask)(110)를 증착하여 도 8e에 도시된 구조가 될 수 있다. 전형적으로, 니트라이트 에칭 차단 층은 약 5 nm의 두께를 가지고 있지만, 다른 적당한 두께도 가능하다. 에칭 서포트 마스크 포토레지스트 층(110)을 증착하고 이 층을 패터닝한 후, 에칭 서포트 마스크의 패터닝에 의해서 노출된 질화물 에칭 차단 영역을 에칭하여 도 8f에 도시되어 있는 구 조로 만든다.
다음으로, 질화물 에칭 차단 층의 일부를 에칭함으로써 노출된 HDP 산화물과 함께 에칭 서포트 마스크를 제거한다. 서포트 게이트 희생 옥사이데이션(support gate sacrificial oxidation) 층(도시 안됨)이 이때 형성할 수 있다. 이 때, 서포트 내에 Wx 및 Zx 주입을 실시하여 서포트 내에 다양한 P-웰(well) 및 N-웰을 형성할 수 있다. 서포트 게이트 산화물도 형성한다(도시 안됨). 도 9a는 결과적인 구조를 나타낸다.
도 9b에 도시된 것처럼 게이트 다결정 실리콘 층(112)을 전체 구조 위에 형성할 수 있다. 다음으로, 에칭 어레이 레지스트 마스크를 형성하여 구조의 일정 부분을 마스크한다. 도 9c는 에칭 어레이 마스크(114)를 도시하고 있다. 에칭 어레이 마스크를 형성한 후, 폴리실리콘 층(112)은 질화물 에칭 차단 층(108)의 남아있는 부분과 함께 에칭할 수 있다. 에칭 후에, VA 주입 영역(116)을 깊은 트렌치 옆 기판에 형성할 수 있다. VA 주입부는 수직 MOSFET을 위한 채널 도핑 프로파일을 정의한다. 다음으로, 에칭 어레이 마스크 레지스트(114)를 제거한다.
다음으로 게이트 스택 증착을 실시할 수 있다. 게이트 스택 증착은 우선 텅스텐 실리사이드(tungsten silicide)(WSix) 층 또는 텅스텐 질화물(WN) 및 텅스텐(W) 층의 증착이 뒤 따르는 진성 폴리실리콘과 같은 시드 층(seed layer)을 증착하는 단계를 포함한다. 다음으로, Si3N4 층을 텅스텐 실리사이드 또는 텅스텐 질화물/텅스텐 층 위에 형성할 수 있다. 도 9d는 시드 층(116), 텅스텐 함유 층(118) 및 Si3N4 층(120)을 도시한다.
게이트 도전체(gate conductor)(GC) 마스크를 Si3N4 층(120)의 선택된 영역상에 형성할 수 있다. 다음으로, Si3N4 텅스텐 함유 층(118) 및 시드 층을 깊은 트렌치의 상부에 있는 폴리실리콘(112) 및 폴리실리콘 영역(96)의 일부와 함께 에칭할 수 있다. 도 9e는 결과적인 구조를 나타낸다.
에칭 후에, 게이트 도전체 마스크를 제거할 수 있다. 게이트 도전체 측벽 산화를 그 다음에 실시하여 매우 얇은, 예를 들어, 약 5 nm 정도 두께의 산화물 층을 폴리실리콘, 텅스텐 실리사이드 또는 텅스텐 측벽 상에 형성할 수 있다. 질화물 스페이서 및 질화물 라이너 영역(126, 128)이 형성될 수 있다. 결과적인 구조가 도 9f에 도시되어 있다.
다음으로, BPSG를 증착하고 평탄화하여 BPSG 영역(130)을 만들 수 있다. 그리고 나서, TEOS 층(132)을 증착한다. 다음으로, 콘택트-투-비트라인(CB) 마스크 개구부를 TEOS 층(132) 상에 제공하고 TEOS 층(132)과 BPSG 층(130)을 통해서 CB 비아 영역(134)을 에칭한다. 다음으로, CB 마스크를 제거할 수 있다. 그리고 나서, CB 스페이서 영역(136)을 CB 비아 영역(134)의 측벽 상에 형성될 수 있다. 다음, CB 마스크를 제거한다. 도 10a는 결과적인 구조를 도시한다.
다음, CB 영역(134)을 폴리실리콘으로 충진할 수 있다. 이 폴리실리콘 층은 평탄화하고 GB 영역(34) 내의 폴리실리콘의 일부를 리세스(recess)하여 도 10b에 도시된 것처럼 CB 폴리 영역(138)을 만든다.
콘택트-투-서포트(contact-to-support)(CS) 확산부 마스크를 TEOS 층(132) 상에 증착할 수 있고, TEOS 층을 에칭할 수 있다. 다음으로, YN 마스크을 증착하고 주입을 실시할 수 있다. YN은 서포트 NFET 소스/드레인의 일부를 형성하기 위한 주입의 하나이다. 다음, YP 마스크를 수행된 주입부 내에 증착한다. YP 영역은 P+ 주입부이고 이 P+ 주입부는 서포트 PFET 소스/드레인 확산부의 일부를 구성한다. 결과적인 구조가 도 10c에 도시되어 있다.
YN 및 YP 주입을 실시한 후, 금속 레벨(MO) 마스크를 증착할 수 있고 TEOS 층(132)의 일부를 에칭할 수 있다. 다음으로, 에칭된 영역의 안쪽 및 주위에 금속을 증착할 수 있다. 적합한 어느 금속도 이용될 수 있다. 일례에 따르면, 텅스텐을 이용할 수 있다. 다음으로, 금속을 평탄화하여 도 10d에 도시된 구조를 만든다.
위에서 언급한 본발의 설명은 본 발명을 설명하고 묘사한다. 또한, 이 개시물은 본 발명의 실시예만을 보이고 설명하나 앞에서 언급했듯이, 본 발명은 다양한 다른 조합, 변경 및 환경에서 이용이 가능하고 여기서 표현된 것처럼 관련 분야의 개시 및/또는 기술 또는 지식에 상응하는 발명의 개념 내에서 수정 및 변경이 가능하다. 위에서 설명된 실시예는 발명을 실시하기 위해 알려진 최선의 모드를 설명하고 당업자들이 이와 같은, 또는 다른 실시예로 발명을 특별한 적용 또는 이용시 요구되는 다양한 변경을 가하여 발명을 사용하도록 하기 위한 것이다. 따라서, 상세한 설명은 발명을 여기서 개시된 형태에 한정하고자 의도된 것이 아니다. 또한 첨부하는 청구항은 다른 실시예를 포함하기 위한 것으로 이해되어야 한다.
Claims (35)
- 메모리 셀 구조체로서,반도체 기판(20)과,상기 반도체 기판(20)에 제조되고 복수의 측벽과 하나의 바닥을 갖는 깊은 트렌치(24, 26; 72, 74)와,상기 깊은 트렌치(24, 26; 72, 74)의 바닥에 제조된 저장 캐패시터와,상기 저장 캐패시터 위쪽의 깊은 트렌치(24, 26; 72, 74)의 하나의 측벽 아래로 연장되고, 비트라인 콘택트 확산부 주입 영역(XA) 및 상기 깊은 트렌치(24, 26; 72, 74) 주위에 소스 확산부(94)를 갖는 수직 트랜지스터와,상기 깊은 트렌치(24, 26; 72, 74)의 하나의 측벽을 따라서 제공된 매립형 스트랩(37)과,상기 수직 트랜지스터에 대항하는 깊은 트렌치(24, 26; 72, 74)의 적어도 하나의 다른 측벽 아래로 연장되어 있는 격리부(76)와,상기 수직 트랜지스터가 연장되는 측벽에 가로 방향으로 기판(20)의 표면을 따라서 연장된 얕은 트렌치 격리부 영역들(STI)과,상기 깊은 트렌치(24, 26; 72, 74) 안에 연장된 게이트 도전체(40)와,상기 게이트 도전체(40)에 연결된 워드라인(WL)과,상기 얕은 트렌치 격리부 영역들(STI) 사이에 비트라인 콘택트 확산부 주입 영역(XA)에 대한 콘택트를 갖는 비트라인(BL)을 포함하되,상기 메모리 셀 구조체는 해당 메모리 셀에 대한 최소 구조 치수의 세 배인 비트라인 피치와 해당 메모리 셀에 대한 상기 최소 구조 치수의 두 배인 워드라인 피치를 갖고,상기 얕은 트렌치 격리부 영역들(STI)에 대응하는 면에 도포된 두 개의 비트라인 콘택트 확산부 주입 영역(XA)을 각각 연결하는 랜딩 패드가 제공되고,상기 랜딩 패드를 상기 비트라인(BL)에 연결하는 상기 비트라인 콘택트가 상기 얕은 트렌치 격리부 영역들(STI)에 대향하는 면 사이의 중심부에 제공되는메모리 셀 구조체.
- 제 1 항에 있어서,상기 얕은 트렌치 격리부 영역들(STI)은 해당 메모리 셀에 대한 최소 구조 치수의 약 두 배의 폭을 갖는메모리 셀 구조체.
- 제 1 항 또는 제 2 항에 있어서,상기 워드라인(WL)은 상기 게이트 도전체(40)로부터 오프셋되는메모리 셀 구조체.
- 제 1 항 또는 제 2 항에 있어서,상기 최소 구조 치수가 약 100 nm인메모리 셀 구조체.
- 제 1 항 또는 제 2 항에 있어서,상기 메모리 셀은 약 6F2 또는 이보다 작은 면적을 갖고, 여기서 F는 상기 메모리 셀의 최소 구조 치수인메모리 셀 구조체.
- 제 1 항 또는 제 2 항에 있어서,상기 깊은 트렌치(24, 26; 72, 74)는 상기 메모리 셀의 최소 구조 치수의 약 두 배 × 상기 메모리 셀의 최소 구조 치수의 약 한 배의 치수를 갖는메모리 셀 구조체.
- 제 1 항 또는 제 2 항에 있어서,활성 실리콘 영역 당 하나의 메모리 셀을 포함하는메모리 셀 구조체.
- 제 1 항 또는 제 2 항에 있어서,상기 깊은 트렌치(24, 26; 72, 74)에 인접한 얕은 트렌치 격리부 영역들(STI) 및 상기 수직 트랜지스터에 대향하는 트렌치 측벽 아래로 연장된 격리부(76)에 의해 상기 메모리 셀의 활성 영역이 제공되는메모리 셀 구조체.
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